JP5407685B2 - 逐次比較型ad変換器及び逐次比較型ad変換器の動作クロック調整方法 - Google Patents
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Landscapes
- Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
Description
11 DAC
12 コンパレータ
13 DAC制御回路
14 非同期クロック生成回路
16 XOR回路
17 遅延回路
18 論理回路
Claims (10)
- デジタルコードに基づいてアナログ電圧を生成するDACと、
前記DACの出力である前記アナログ電圧を入力とするコンパレータと、
前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するDAC制御回路と、
前記コンパレータの出力の信号状態変化を遅延させて生成した信号遷移により前記コンパレータをリセットする遅延回路と、
前記外部クロック信号の前記サイクルの間に発生する前記信号遷移の個数を計数し、前記信号遷移の計数値に応じて前記遅延回路の遅延量を調整する遅延量調整回路と
を含むことを特徴とする逐次比較型AD変換器。 - 前記遅延量調整回路は、
前記信号遷移に応答してカウント動作するカウンタと、
前記カウンタのカウンタ値が所定の数に等しいか否かを判定する判定回路と、
を含み、前記判定回路の判定結果に応じて前記遅延回路の遅延量を調整することを特徴とする請求項1記載の逐次比較型AD変換器。 - 前記DAC制御回路は、前記信号遷移に同期して前記デジタルコードを逐次変化させることを特徴とする請求項1又は2記載の逐次比較型AD変換器。
- 前記コンパレータの比較結果出力を入力とし、前記比較結果出力のアサートに応じて第1の信号値を出力し、前記比較結果出力のネゲートに応じて第2の信号値を出力するゲート回路をさらに含み、前記ゲート回路の出力が前記遅延回路に入力されることを特徴とする請求項1乃至3の何れか一項記載の逐次比較型AD変換器。
- 前記遅延回路は、
直列に接続された複数個の遅延素子と、
前記複数個の遅延素子のうちで前記遅延量調整回路の出力に応じて選択した遅延素子の出力を選択出力する選択回路と
を含むことを特徴とする請求項1乃至4の何れか一項記載の逐次比較型AD変換器。 - 前記遅延回路は、
1つ又は複数個の遅延素子と、
前記遅延量調整回路の出力に応じて前記遅延素子の駆動電流量を調整する電流量調整回路と
を含むことを特徴とする請求項1乃至4の何れか一項記載の逐次比較型AD変換器。 - 前記DACは容量DACであることを特徴とする請求項1乃至6の何れか一項記載の逐次比較型AD変換器。
- 前記遅延量調整回路は、前記計数値が所定の数より大きい場合は前記遅延回路の遅延量を長くし、前記計数値が所定の数より小さい場合は前記遅延回路の遅延量を短くすることを特徴とする請求項1乃至7の何れか一項記載の逐次比較型AD変換器。
- デジタルコードに基づいてアナログ電圧を生成するDACと、前記DACの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するDAC制御回路とを含む逐次比較型AD変換器において、
前記コンパレータの出力の信号状態変化をある遅延量分遅延させて信号遷移を生成し、
前記信号遷移により前記コンパレータをリセットし、
前記外部クロック信号の前記サイクルの間に発生する前記信号遷移の個数を計数し、
前記信号遷移の計数値に応じて前記遅延量を調整する
各段階を含むことを特徴とする逐次比較型AD変換器の動作クロック調整方法。 - 前記計数値が所定の数より大きい場合は前記遅延量を長くし、
前記計数値が所定の数より小さい場合は前記遅延量を短くする
各段階を含むことを特徴とする請求項9記載の逐次比較型AD変換器の動作クロック調整方法。
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