JP5561010B2

JP5561010B2 - 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法

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Publication number: JP5561010B2
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Inventors: 正人吉岡
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Publication date: 2014-07-30
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Description

本願開示は、一般に電子回路に関し、詳しくは逐次比較型ＡＤ変換器に関する。

逐次比較型ＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く、比較的高速な変換時間を実現できる。そのため、逐次比較型ＡＤ変換器は、広く様々な用途において用いられる。逐次比較型ＡＤ変換器は、一般的な構成として、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−ＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）、コンパレータ、及びＤＡＣ制御回路を含む。全体動作としては、まずサンプリング期間において入力電圧をサンプルしてサンプル電圧として保持し、次の比較期間においてサンプル電圧と比較対象電圧とを逐次比較する。この逐次比較においては、基準電圧Ｖｒｅｆに基づいて、１／２Ｖｒｅｆ、１／４Ｖｒｅｆ、１／８Ｖｒｅｆ、・・・の刻み幅に対応する複数の比較対象電圧を、ＤＡＣがＤＡＣ制御回路からのデジタルコードに応じて生成する。コンパレータによる１回の比較動作で、１つのデジタルコードに対応する１つの比較対象電圧とサンプル電圧とを比較し、比較対象電圧とサンプル電圧との大小関係を判定する。コンパレータの比較結果出力に応じてＤＡＣ制御回路がデジタルコードを変化させることにより、比較対象電圧値を大きな刻み幅のものから小さな刻み幅のものに変化させていき、比較動作を逐次的にＮ回実行する。Ｎ回の逐次比較により、サンプル電圧の電圧値に対応するＮビットのデジタルコードを求めることができる。なおサンプル電圧と比較対象電圧との大小関係が分かればよいので、例えばＤＡＣにより比較対象電圧とサンプル電圧との差を生成し、コンパレータでＤＡＣ出力とグランド電圧とを比較する構成等でもよい。

逐次比較型ＡＤ変換器のＤＡＣとしては、容量ＤＡＣを用いたり、或いは容量主ＤＡＣと抵抗副ＤＡＣとを用いたりするのが一般的である。容量ＤＡＣにおいては、サンプリング期間において、複数の容量素子の各々に並列に入力電圧を印加し、各容量素子を入力電圧に等しい電圧値に充電する。サンプリング終了後、複数の容量素子の接続をスイッチ回路により切り替えることにより、複数の容量素子の一端を例えばＶｒｅｆとＧＮＤとの何れかに選択的に接続し、他端を共通の端子に接続する。これにより電荷が再分配され、共通の端子にはＶｒｅｆとＧＮＤとの間を容量分割した電圧と入力電圧とに応じた電位が現れる。この共通の端子に現れる電位が、コンパレータへの入力となる。上記のスイッチ回路の接続をＤＡＣ制御回路からのデジタルコードにより制御することで、所望の比較対象電圧を生成する。

同期式の逐次比較型ＡＤ変換器では、ＤＡＣ、コンパレータ、及びＤＡＣ制御回路が外部クロック信号に同期して動作する。この外部クロック信号は、サンプリングのためのクロック信号よりも高速であり、ＡＤ変換がＮビット分解能の場合、サンプリング周波数のＮ倍以上の周波数のクロック信号となる。動作周波数が高速化しているシステムチップにおいては、高速な動作周波数よりも更に大幅に高い周波数のクロック信号が存在することは稀である。そのような高速クロック信号が存在しない場合には、ＰＬＬ（ＰｈａｓｅＬｏｏｋｅｄＬｏｏｐ）等を用いたＡＤＣ専用のクロック発生源を設けることが必要となり、消費電力や回路面積の増大を招く。

上記の問題を解決する手法として、非同期式の逐次比較型ＡＤ変換器が提案されている。非同期式の逐次比較型ＡＤ変換器では、コンパレータからの１回の比較結果出力が１パルスに対応する動作クロック信号をコンパレータの出力信号の変化を基にして生成し、このクロック信号に同期して、ＤＡＣ、コンパレータ、及びＤＡＣ制御回路を動作させる。コンパレータの出力が非同期クロック生成回路の入力となり、非同期クロック生成回路の出力がコンパレータのリセット入力となることによりループが形成され、このループにより自励動作してクロック信号が生成される。具体的には、コンパレータの出力に基づいて生成したパルス信号を遅延回路により遅延させ、この遅延したパルス信号をコンパレータのリセット端子に入力すればよい。

上記遅延回路をインバータ等のゲート回路を用いた遅延素子列のみで構成する場合は、プロセス、温度、電源電圧の変動により、遅延量が変動する。この変動により遅延量が大きくなると、自励クロックの１サイクルが長くなり、所定のサンプリング周期内で所定の回数（Ｎビット分解能ならＮ回）の比較動作が実行できなくなる。また変動により遅延量が小さくなると、自励クロックの１サイクルが短くなり、ＤＡＣ、コンパレータ、及びＤＡＣ制御回路の動作がクロックの速度に追従できなくなる。従って、遅延素子列のみで構成した単純な遅延回路を用いたのでは、実用的に適切な動作が期待できない。

遅延回路の遅延変動を調整するために、ＰＬＬやＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）を用いることが考えられる。しかしＰＬＬやＤＬＬなどで遅延量の安定化を図る構成としたのでは、消費電力や回路面積が大きく増加してしまい、電力や面積の増加を避けるためにＡＤＣ専用のクロック発生源を設けないという非同期式の構成の元々の意図が損なわれてしまう。

また非同期式の逐次比較型ＡＤ変換器であっても、サンプリング周期及びその周期内のサンプリング期間及び比較期間を規定するために、サンプリングクロックが用いられる。逐次比較型ＡＤ変換器のサンプリング周波数が高速になると、比較期間に対してサンプリング期間の長さが短くなり、サンプリングクロックのデューティー比が小さくなる傾向にある。しかしながら高速でデューティー比が小さいクロック信号を精度よく安定的に生成するのは、一般に容易ではなく、複雑な回路が必要になる。従って、サンプリングクロックを外部で生成して逐次比較型ＡＤ変換器に供給するシステムを構成しようとすると、回路面積や消費電力の面で好ましくない。

Masato Yoshioka, Kiyoshi Ichikawa, Takeshi Takayama, SanrokuTsukamoto, "A 10b 50MS/s 820μW SAR ADC with On-Chip Digital Calibration," 2010 IEEEInternational Solid-State Circuits Conference, Digest of Technical Papers,pp.384-385

以上を鑑みると、非同期式の逐次比較型ＡＤ変換器において動作クロックの周期を定める遅延量を単純な回路で調整でき且つサンプリングクロックを内部生成可能な方式が望まれる。

逐次比較型ＡＤ変換器は、サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを生成するＤＡＣ制御回路と、前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延させて前記コンパレータのリセット端子にフィードバックする遅延回路と、前記遅延回路を含むフィードバックループを伝搬する信号のエッジが外部クロック信号のサイクル長の整数倍の期間において発生する数に応じて、前記遅延回路の遅延量を調整する遅延量調整回路と、前記エッジが所定の個数発生するタイミングと前記外部クロック信号のエッジタイミングとに基づいて、前記サンプリングクロックを生成するサンプリングクロック生成回路を含むことを特徴とする。

逐次比較型ＡＤ変換器の動作クロック調整方法は、サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを生成するＤＡＣ制御回路とを含む逐次比較型ＡＤ変換器において、前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックし、前記遅延回路を含むフィードバックループを伝搬する信号のエッジが外部クロック信号のサイクル長の整数倍の期間において発生する数に応じて、前記遅延回路の遅延量を調整し、前記エッジが所定の個数発生するタイミングと前記外部クロック信号のエッジタイミングとに基づいて前記サンプリングクロックを生成する各段階を含むことを特徴とする。

本願開示の少なくとも１つの実施例によれば、非同期式の逐次比較型ＡＤ変換器において動作クロックの周期を定める遅延量を単純な回路で調整でき且つサンプリングクロックを内部生成することができる。

逐次比較型ＡＤ変換器の構成の一例を示す図である。非同期クロック生成回路の第１の実施例を示す図である。図１の逐次比較型ＡＤ変換器及び図２の非同期クロック生成回路の動作の一例を示す図である。エッジ計数期間生成回路の一例を示す図である。エッジ計数＆遅延量調整回路一例を示す図である。遅延回路の一例を示す図である。論理回路一例を示す図である。 Φｓ生成回路一例を示す図である。図１の逐次比較型ＡＤ変換器及び図２の非同期クロック生成回路の動作の別の一例を示す図である。サンプリング期間の終了から最初の比較動作までの時間間隔について説明するための図である。サンプリング期間の終了から最初の比較動作までの時間間隔について説明するための図である。非同期クロック生成回路の第２の実施例を示す図である。論理回路の一例を示す図である。図１３に示す論理回路の動作の一例を示す図である。非同期クロック生成回路の第３の実施例を示す図である。無線通信機器の受信システムの一例である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、逐次比較型ＡＤ変換器の構成の一例を示す図である。図１に示す逐次比較型ＡＤ変換器１０は、ＤＡＣ１１、コンパレータ１２、ＤＡＣ制御回路１３、及び非同期クロック生成回路１４を含む。ＤＡＣ１１は、サンプリングクロックΦｓに応じてサンプルした入力電圧とＤＡＣ制御回路１３からのデジタルコードとに基づいてアナログ電圧を生成する。コンパレータ１２は、ＤＡＣ１１の出力であるアナログ電圧を入力として、比較動作を実行する。ＤＡＣ制御回路１３は、コンパレータ１２の比較結果を示す出力に基づいてデジタルコードを逐次変化させていくことにより、サンプルした入力電圧のデジタルコードを生成する。図１に示す逐次比較型ＡＤ変換器１０において、ＤＡＣ１１は容量ＤＡＣを想定している。また図１において、ＤＡＣ１１とコンパレータ１２とは、単相信号ではなく差動信号を入出力とする構成を想定している。但しＤＡＣ１１は、容量ＤＡＣではなく例えば抵抗ＤＡＣでもよいし、或いは容量主ＤＡＣと抵抗副ＤＡＣとを含むＤＡＣ回路でもよい。またＤＡＣ１１とコンパレータ１２とは、単相信号を入出力とする構成であってもよい。

容量ＤＡＣ１１は、サンプリングクロックΦｓがＨＩＧＨである期間（サンプリング期間）において、アナログ入力電圧Ｖｉｎ＋及びＶｉｎ−を内部の容量素子に蓄える。具体的には、正側の複数の容量素子の各々に並列に入力電圧Ｖｉｎ＋を印加し、各容量素子を入力電圧Ｖｉｎ＋に応じた電圧値に充電する。サンプリング終了後、正側の複数の容量素子の接続をスイッチ回路により切り替えることにより、複数の容量素子の一端を例えば正側の参照電圧Ｖｒｅｆ＋と負側の参照電圧Ｖｒｅｆ−との何れかに選択的に接続し、他端を正側の共通の端子に接続する。これにより電荷が再分配され、正側の共通の端子にはＶｒｅｆ＋とＶｒｅｆ−との間を容量分割した電圧と入力電圧Ｖｉｎ＋とに応じた電位が現れる。同様に、負側の複数の容量素子の各々に並列に入力電圧Ｖｉｎ−を印加し、各容量素子を入力電圧Ｖｉｎ−に応じた電圧値に充電する。サンプリング終了後、負側の複数の容量素子の接続をスイッチ回路により切り替えることにより、複数の容量素子の一端を例えば正側の参照電圧Ｖｒｅｆ＋と負側の参照電圧Ｖｒｅｆ−との何れかに選択的に接続し、他端を負側の共通の端子に接続する。これにより電荷が再分配され、負側の共通の端子にはＶｒｅｆ＋とＶｒｅｆ−との間を容量分割した電圧と入力電圧Ｖｉｎ−とに応じた電位が現れる。この正側の共通の端子と負側の共通の端子との２つの端子に現れる電位が、コンパレータ１２の２つの入力端子への入力となる。上記のスイッチ回路の接続をＤＡＣ制御回路１３からのデジタルコードにより制御することで、所望の比較対象電圧を生成する。なおコンパレータ１２の２つの入力端子は、サンプリング期間において互いに短絡されてよい。

コンパレータ１２のリセット端子には、非同期クロック生成回路１４が生成するパルス信号Φｃが入力される。このパルス信号ΦｃはＤＡＣ制御回路１３にも供給され、逐次比較型ＡＤ変換器１０の各部の逐次比較動作を同期させるクロック信号として機能する。但しこのパルス信号Φｃは外部クロック信号Φｓとは同期していない。その意味で、パルス信号Φｃを生成する回路１４は、非同期クロック生成回路と名前が付けられている。コンパレータ１２は、パルス信号Φｃの例えばＨＩＧＨの期間に比較動作を実行し、パルス信号Φｃの例えばＬＯＷの期間にはリセットされる（比較動作を停止する）。従って、コンパレータ１２の２つの出力ＶＱＰ及びＶＱＭは、パルス信号Φｃの例えばＨＩＧＨの期間には比較結果に応じた異なる電位となり、パルス信号Φｃの例えばＬＯＷの期間には同一の電位となる。

このコンパレータ１２の出力ＶＱＰ及びＶＱＭに応じて、ＤＡＣ制御回路１３が、パルス信号Φｃ（厳密にはパルス信号Φｃのエッジ）に同期してデジタルコードを逐次変化させる。これにより、ＤＡＣ１１の内部のスイッチの接続状態を順次変化させながら、コンパレータ１２による比較動作を逐次行なう。逐次比較を行ないながらデジタルコードを変化させていくことで、参照電圧（例えばＶｒｅｆ＋とＶｒｅｆ−との差電圧）の１／２、１／４、１／８、・・・に対応する刻み幅で、ＤＡＣ１１の２つの出力電圧の差を小さくしていく。このようにして、アナログ入力電位Ｖｉｎ＋及びＶｉｎ−の差に対応したデジタルコード（スイッチの状態）を、ＤＡＣ制御回路１３が検索する。

図２は、非同期クロック生成回路１４の第１の実施例を示す図である。図２に示す非同期クロック生成回路１４は、ＸＯＲ（排他的論理和）回路２０、遅延回路２１、エッジ計数期間生成回路２２、エッジ計数＆遅延量調整回路２３、論理回路２４、Φｓ生成回路２５、及びスタートアップ回路２６を含む。ＸＯＲ回路２０は、コンパレータ１２の比較結果出力ＶＱＰ及びＶＱＭを入力とし、比較結果出力のアサートに応じて第１の信号値（例えばＨＩＧＨ）を出力し、比較結果出力のネゲートに応じて第２の信号値（例えばＬＯＷ）を出力する。即ち、ＸＯＲ回路１６は、コンパレータ１２が比較動作を実行してＶＱＰ及びＶＱＭが比較結果に応じた異なる電位となるとＨＩＧＨを出力し、コンパレータ１２がリセットされてＶＱＰ及びＶＱＭが同一の電位となるとＬＯＷを出力する。

遅延回路２１は、コンパレータ１２の出力の信号変化に応じたエッジを有する信号（ＸＯＲ回路２０の出力）を遅延させて、パルス信号Φｃとしてコンパレータ１２のリセット端子にフィードバックする。図２の例では、遅延回路２１によりＸＯＲ回路２０の出力を遅延させて信号Ｖａを生成し、この信号Ｖａをスタートアップ回路２６により論理反転して生成したパルス信号Φｃを、コンパレータ１２のリセット端子にフィードバックしている。スタートアップ回路２６は、初期状態において信号ＶａがＬＯＷの状態において、イネーブル信号ＥＮがＬＯＷであれば出力をＬＯＷに固定している。スタートアップ回路２６は、イネーブル信号ＥＮがＨＩＧＨになると、信号Ｖａの論理反転であるパルス信号Φｃを出力する。パルス信号ΦｃがＨＩＧＨになることで、コンパレータ１２の動作が開始する。コンパレータ１２が比較動作を実行してＶＱＰ及びＶＱＭが比較結果に応じた異なる電位となると、ＸＯＲ回路２０の出力がＨＩＧＨとなり、遅延回路２１による遅延の後に信号ＶａがＨＩＧＨとなる。信号Ｖａの立ち上がりに応じてパルス信号Φｃが立ち下がり、このパルス信号Φｃの立ち下がりエッジによりコンパレータ１２はリセットされ、コンパレータ１２の出力はネゲート状態となる（ＶＱＰ及びＶＱＭが同一の電位となる）。ＶＱＰ及びＶＱＭが同一の電位となると、ＸＯＲ回路２０の出力がＬＯＷとなり、遅延回路２１による遅延の後に信号ＶａがＬＯＷとなる。信号Ｖａの立ち下がりに応じてパルス信号Φｃが立ち上がり、このパルス信号Φｃの立ち上がりに応答してコンパレータ１２が比較動作を再度実行する。このように、パルス信号Φｃのエッジは、コンパレータ１２の出力の信号変化（ＸＯＲ回路２０の出力のエッジ）を遅延回路２１により遅延させて生成したものとなっており、コンパレータ１２の動作及び非動作のタイミングを制御する。

エッジ計数＆遅延量調整回路２３は、遅延回路２１を含む信号のフィードバックループにおいて発生する信号のエッジが、外部クロック信号ＣＬＫのサイクル長の整数倍の期間において何個発生するかを計数した計数値を求める。整数倍の期間は、サイクル長の１倍でも、２倍でも、何倍でもよい。エッジ計数期間生成回路２２が、外部クロック信号ＣＬＫに基づいて、この整数倍の期間を示すパルス信号Φｔを生成する。エッジ計数＆遅延量調整回路２３は、求めた計数値に応じて遅延回路２１の遅延量を調整する。具体的には、エッジ計数＆遅延量調整回路２３は、エッジ計数値が所定の数より大きい場合は遅延回路２１の遅延量を長くし、エッジ計数値が所定の数より小さい場合は遅延回路２１の遅延量を短くする。またエッジ計数＆遅延量調整回路２３は、順次のカウントにより増加していく計数値Ｎを論理回路２４に供給する。

論理回路２４は、計数値Ｎに基づいてパルス信号Φｎを生成する。パルス信号Φｎは、計数値Ｎが所定の既定値より小さければ例えば０であり、計数値Ｎが所定の既定値以上であれば例えば１となる信号である。このパルス信号Φｎは、フィードバックループにおいて信号のエッジが所定の個数発生するタイミングを立ち上がりエッジにより示す信号であり、Φｓ生成回路２５に供給される。Φｓ生成回路２５は、パルス信号Φｎと外部クロック信号ＣＬＫとに基づいてサンプリングクロックΦｓを生成する。具体的には、Φｓ生成回路２５は、パルス信号Φｎの立ち上がりエッジのタイミング（フィードバックループにおいて信号のエッジが所定の個数発生するタイミング）と外部クロック信号ＣＬＫのエッジタイミングとに基づいて、サンプリングクロックΦｓを生成する。

図３は、図１の逐次比較型ＡＤ変換器１０及び図２の非同期クロック生成回路１４の動作の一例を示す図である。この例では、エッジ計数期間は外部クロック信号ＣＬＫの１サイクルに等しく、エッジ計数期間生成回路２２が生成するパルス信号Φｔは、クロック信号ＣＬＫのある立ち下がりから次の立ち下がりまでの期間においてＨＩＧＨとなっている。イネーブル信号ＥＮがＨＩＧＨにアサートされると、このイネーブル信号ＥＮのＨＩＧＨへの変化に応答して、パルス信号Φｃが立ち上がる。その後、遅延回路２１を含むフィードバックループの働きにより、コンパレータ１２が比較動作及びリセットを繰り返すことにより、パルス信号Φｃは図３に示すように一定の間隔でパルスが発生する信号となる。エッジ計数＆遅延量調整回路２３が、パルス信号Φｃ（図２の例では遅延回路２１の出力信号Ｖａ）のエッジを計数することにより計数値Ｎが得られる。

図３の例におけるパルス信号Φｎは、計数値Ｎが３より小さければＬＯＷであり、計数値Ｎが３以上であればＨＩＧＨとなる信号である。このパルス信号Φｎの立ち上がりに応答してサンプリングクロックΦｓがＨＩＧＨに立ち上がる。パルス信号ΦｔのＨＩＧＨ期間が示すエッジ計数期間において、エッジ計数＆遅延量調整回路２３が計数する計数値Ｎは図３の動作例において４となっている。エッジ計数＆遅延量調整回路２３は、この計数値が所定の数（例えば４）になるように、遅延回路２１の遅延量を調整する。計数期間が終了すると、エッジ計数＆遅延量調整回路２３が計数する計数値Ｎは０にリセットされる。この計数値Ｎの０へのリセットに応答してパルス信号ΦｎはＬＯＷに変化する。この例において、逐次比較型ＡＤ変換器１０においてサンプリングされた入力電圧のデジタルコードを決定するために必要な逐次比較の回数は３である。即ち、決定すべきデジタルコードのビット数は３である。この場合、１サンプリング周期（外部クロック信号ＣＬＫの１周期）において、少なくともパルス信号Φｃが３回ＨＩＧＨになる期間が比較期間として確保され、更に入力電圧をサンプリングするための所定のサンプリング期間が確保されることが必要である。そこでエッジ計数＆遅延量調整回路２３は、計数期間の計数値（この例では４）がデジタルコードのビット数（この例では３）と予め設定された固定の数（この例では１）との和に等しくなるように遅延回路２１の遅延量を調整する。これにより、入力電圧のデジタルコードを決定するために必要な逐次比較の回数である３回が確保されると共に、パルス信号Φｃの１サイクル程度のサンプリング期間が確保されることになる。上記の予め設定された固定の数としては、サンプリング動作に必要な時間に相当するパルス信号Φｃのパルス数を、遅延回路２１の遅延量やコンパレータ１２の遅延等を考慮して決定しておけばよい。

図３においては、パルス信号ΦｎのＬＯＷへの変化は外部クロック信号ＣＬＫの立ち下がりと同時のように示されている。しかし実際には、パルス信号Φｔの立ち下がりによりエッジ計数＆遅延量調整回路２３内のカウンタがリセットされてパルス信号ΦｎがＬＯＷに変化するので、このＬＯＷへの変化は外部クロック信号ＣＬＫの立ち下がりよりも遅延したものとなる。従って、パルス信号ΦｎをそのままサンプリングクロックΦｓとして用いること、或いはサンプリングクロックΦｓの立ち下がりをパルス信号Φｎの立ち下がりにより規定することは好ましくない。何故ならば図１に示す逐次比較型ＡＤ変換器１０において、サンプリングクロックΦｓがＨＩＧＨの期間にＤＡＣ１１が入力電圧をサンプリングして、サンプリングクロックΦｓの立ち下がりでサンプリング値が確定するからである。逐次比較型ＡＤ変換器１０を使用しているシステムでは、外部クロック信号ＣＬＫにより逐次比較型ＡＤ変換器１０の動作を制御しているので、サンプリングのタイミングも当然に外部クロック信号ＣＬＫにより規定する必要がある。そのためには、逐次比較型ＡＤ変換器１０の内部でサンプリングクロックΦｓを生成している図１の構成において、サンプリング値が確定するサンプリングクロックΦｓの立ち下がりは、外部クロック信号ＣＬＫと同期がとれていることが好ましい。以上を考慮して、図２のΦｓ生成回路２５は、外部クロック信号ＣＬＫの立ち下がりに同期してサンプリングクロックΦｓの立ち下がりを生成するようにしている。

以上のようにして、図１及び図２に示す逐次比較型ＡＤ変換器１０では、外部クロック信号ＣＬＫのサイクル長を基準としてパルス信号Φｃの発振周期を調整し、更に内部的にサンプリングクロックΦｓを生成している。逐次比較型ＡＤ変換器１０のサンプリング周波数の高速化が進むと、比較期間に対してサンプリング期間の長さが短くなり、サンプリングクロックΦｓのデューティー比が小さくなる傾向にある。しかしながら高速でデューティー比が小さいクロック信号を精度よく安定的に生成するのは、一般に容易ではなく、複雑な回路が必要になる。従って、サンプリングクロックΦｓを外部で生成して逐次比較型ＡＤ変換器１０に供給するシステムを構成しようとすると、回路面積や消費電力の面で好ましくない。図１及び図２に示す逐次比較型ＡＤ変換器１０では、サンプリングのタイミングを規定するためのサンプリングクロックΦｓを、比較動作に必要な期間に合わせて内部で生成するので、所望のサンプリングクロックを効率的に生成できる。またサンプリングクロックΦｓの生成に必要な回路は比較的単純なデジタル回路であり、回路面積及び消費電力の増加は比較的小さい。

図４は、エッジ計数期間生成回路２２の一例を示す図である。図４の例におけるエッジ計数期間生成回路２２は、外部クロック信号ＣＬＫのサイクル長の１倍であるエッジ計数期間を示す信号を生成する。エッジ計数期間生成回路２２は、ディレイフリップフロップ（ＤＦＦ）３１を含む。ディレイフリップフロップ３１は、外部クロック信号ＣＬＫをクロック入力Ｃとして、反転出力／Ｑをデータ入力Ｄに接続してある。外部クロック信号ＣＬＫの所定のエッジ（例えば図３の例では立ち下がりエッジ）が入力する度に、現在の格納値の反転値をデータ入力として取り込むことで、出力が反転する。従って、ディレイフリップフロップ３１の出力信号は、外部クロック信号ＣＬＫを１／２に分周した信号となる。

図５は、エッジ計数＆遅延量調整回路２３の一例を示す図である。エッジ計数期間が、外部クロック信号ＣＬＫのサイクル長の１倍である場合の一例である。図５に示すエッジ計数＆遅延量調整回路２３は、カウンタ４１、スイッチ４２、レジスタ４３、エッジ計数値判定回路４４、加算器４５、スイッチ４６、及びレジスタ４７を含む。カウンタ４１は、信号Ｖａの立ち上がりエッジ（パルス信号Φｃの立ち下がりエッジ）に応答してカウント動作する。計数期間を示すパルス信号Φｔの任意のエッジ（立ち上がりエッジ及び立ち下がりエッジの両方）に応答して、カウンタ４１はリセットされ、計数値ＣＮＴ１（計数値Ｎ）を０に初期化する。スイッチ４２は、パルス信号ΦｔのＨＩＧＨで導通しており、エッジ計数値即ちカウンタ４１のカウント値ＣＮＴ１がレジスタ４３に順次格納される。スイッチ４２はパルス信号ΦｔのＬＯＷで非導通となり、エッジ計数期間の直後のサイクルにおいて、レジスタ４３には前回のエッジ計数期間のエッジ計数値が保持される。なおレジスタ４３とレジスタ４７は、動作開始時にｐｏｗｅｒ＿ｄｏｗｎ信号によりそれぞれ初期値に設定されている。エッジ計数値判定回路４４は、レジスタ４３に格納されているカウンタのカウンタ値ＣＮＴ２が所定の数に等しいか否かを判定する。エッジ計数値判定回路４４は、カウンタ値ＣＮＴ２が所定の数に等しい場合は出力ＡＤＪをゼロにする。カウンタ値ＣＮＴ２が所定の数より大きい場合は出力ＡＤＪを＋１にする。またカウンタ値ＣＮＴ２が所定の数より小さい場合は出力ＡＤＪを−１にする。加算器４５は、レジスタ４７に格納される現在の調整コードＯＵＴとエッジ計数値判定回路４４の出力ＡＤＪとを加算して、加算結果をスイッチ４６を介してレジスタ４７に格納する。なおスイッチ４６は、パルス信号ΦｔがＬＯＷになると導通し、エッジ計数期間の次のサイクルの間にレジスタ４７の更新動作が実行される。このようにして、エッジ計数値判定回路４４の判定結果に応じて、遅延回路２１に供給する調整コードＯＵＴを変化させることにより、遅延回路２１の遅延量を調整する。

図６は、遅延回路２１の一例を示す図である。図６に示す遅延回路２１は、直列に接続された複数個の遅延素子（インバータ）５１、選択回路５２、及び容量付加回路５３を含む。選択回路５２は、複数のスイッチを含み、選択信号ＳＲ０乃至ＳＲ３の何れか１つをアサートすることにより１つのスイッチを導通させる。この選択信号ＳＲ０乃至ＳＲ３は、例えば図５のエッジ計数＆遅延量調整回路２３のレジスタ４７の出力調整コードＯＵＴをデコードした信号である。このようにして、選択回路５２は、複数個の遅延素子５１のうちでエッジ計数＆遅延量調整回路２３の出力に応じて選択した遅延素子の出力を選択出力する。これにより、遅延量の粗調整を行なう。容量付加回路５３は、複数の容量素子及びスイッチを含み、選択信号ＳＦ０乃至ＳＦ２の組み合わせをアサートすることにより、１つ又は複数の容量素子をスイッチを介して信号線に接続する。この選択信号ＳＦ０乃至ＳＦ２は、例えば図６のエッジ計数＆遅延量調整回路２３のレジスタ４７の出力調整コードＯＵＴの下位ビットである。このようにしてエッジ計数＆遅延量調整回路２３の出力に応じた容量値を信号線に負荷として接続することにより、遅延量の微調整を行なう。

図７は、論理回路２４の一例を示す図である。図７の例において、単純な場合として、計数値Ｎが４より小さければＬＯＷであり、計数値Ｎが４以上であればＨＩＧＨとなる信号を生成する論理回路２４が示される。論理回路２４は、ＮＡＮＤ回路６１乃至６３及びインバータ６４を含む。入力Ｂ_２は、計数値Ｎの最大値７とした時の２進数表現の第３ビット（Ｎ＝Ｂ_２×２^２＋Ｂ_１×２^１＋Ｂ_０×２^０）である。入力Ｂ_２がＨＩＧＨであれば１が選択され出力され、入力Ｂ_２がＬＯＷであれば０が選択されて出力される。

図８は、Φｓ生成回路２５の一例を示す図である。Φｓ生成回路２５は、Ｓ−Ｒ（セット−リセット）ラッチ７１、インバータ７２、及びインバータ７３を含む。Ｓ−Ｒラッチ７１は、ＮＡＮＤ回路７４及び７５とインバータ７６及び７７を含む。あるサンプリング周期の開始時においては、外部クロック信号ＣＬＫがＬＯＷであり且つパルス信号ΦｎがＬＯＷであり、ラッチ出力をインバータ７３により反転したサンプリングクロックΦｓがＬＯＷとなる。その後外部クロック信号ＣＬＫがＨＩＧＨになっても、サンプリングクロックΦｓは変化しない。その後、パルス信号ΦｎがＨＩＧＨに変化すると、サンプリングクロックΦｓがＨＩＧＨになる。その後、当該サンプリング期間が終了して外部クロック信号ＣＬＫがＬＯＷに変化すると、この外部クロック信号ＣＬＫの立ち下がりに応答してサンプリングクロックΦｓがＬＯＷに変化する。以上のようにして、サンプリングクロックΦｓの立ち上がりはパルス信号Φｎの立ち上がりに同期し、サンプリングクロックΦｓの立ち下がりは外部クロック信号ＣＬＫの立ち下がりに同期することになる。

上記説明に用いた例では、エッジ計数期間を外部クロック信号ＣＬＫの１サイクルに等しい期間としたが、前述のように、エッジ計数期間は外部クロック信号ＣＬＫのサイクル長の整数倍であってよい。例えば、エッジ計数期間を規定するパルス信号Φｔとして、外部クロック信号ＣＬＫの２サイクルの間ＨＩＧＨになるような周期信号を用いてもよい。但しこの場合には、エッジ計数＆遅延量調整回路２３が遅延回路２１の遅延調整のために用いる計数値ＣＮＴ１と、エッジ計数＆遅延量調整回路２３が論理回路２４に供給する計数値Ｎとは、別個の計数値であることが好ましい。即ち、図５において、例えばカウンタ４１を２つ設けることが考えられる。一方のカウンタはクロック信号ＣＬＫの立ち下がりでリセットし、その出力を計数値Ｎとして論理回路２４に供給する。他方のカウンタはパルス信号Φｔの立ち上がりでリセットし、その出力を計数値ＣＮＴ１としてスイッチ４２を介してレジスタ４３に供給する。２サイクル期間での計数値ＣＮＴ１の期待値としては、１サイクル期間での期待値の２倍とすればよい。

図９は、図１の逐次比較型ＡＤ変換器１０及び図２の非同期クロック生成回路１４の動作の別の一例を示す図である。この例では、エッジ計数期間は外部クロック信号ＣＬＫの２サイクルに等しく、エッジ計数期間生成回路２２が生成するパルス信号Φｔは、クロック信号ＣＬＫのある立ち下がりからその２つ後の立ち下がりまでの期間においてＨＩＧＨとなっている。イネーブル信号ＥＮがＨＩＧＨにアサートされると、このイネーブル信号ＥＮのＨＩＧＨへの変化に応答して、パルス信号Φｃが立ち上がる。その後、遅延回路２１を含むフィードバックループの働きにより、コンパレータ１２が比較動作及びリセットを繰り返すことにより、パルス信号Φｃは図９に示すように一定の間隔でパルスが発生する信号となる。エッジ計数＆遅延量調整回路２３が、パルス信号Φｃ（図２の例では遅延回路２１の出力信号Ｖａ）のエッジを計数することにより計数値Ｎが得られる。この計数値Ｎは、外部クロック信号ＣＬＫの立ち下がりに応答して、初期値０にリセットされている。またパルス信号ΦｔがＨＩＧＨの期間においてパルス信号Φｃ又は出力信号Ｖａ（図２参照）のエッジを計数し、これにより得た計数値が、所定の値（図９の例では８）に等しくなるように、遅延回路２１の遅延量が調整される。

以上説明した図２に示す第１の実施例の非同期クロック生成回路１４を用いた逐次比較型ＡＤ変換器１０では、図３又は図９に示すように、常時、パルス信号Φｃが発振し続ける状態となっている。即ち、サンプリング期間（Φｓ＝ＨＩＧＨ）と比較期間（Φｓ＝ＬＯＷ）との両方において、パルス信号Φｃが発振し続ける状態となっている。この結果、あるサンプリングサイクルの開始タイミング（外部クロック信号ＣＬＫの立ち下がりのタイミング）とパルス信号Φｃの立ち上がりのタイミングとは、互いに独立となる。この場合、サンプリング期間が終了してから最初の比較動作が開始するまでの時間間隔は、特に設定されることなく又固定されることもなく、任意の時間間隔となってしまう。

図１０及び図１１は、サンプリング期間の終了から最初の比較動作までの時間間隔について説明するための図である。図１０において、サンプリング期間（Φｓ＝ＨＩＧＨ）が終了してから最初の比較動作（最初のΦｃのＨＩＧＨパルス）が開始する迄の時間間隔はＴａであり、十分な時間間隔となっている。即ち、この時間の間に、図１のＤＡＣ１１の容量素子をサンプリング動作の接続状態から最初の比較動作の接続状態に切り換えておき、ΦｃがＨＩＧＨになるタイミングでコンパレータ１２による最初の比較動作を開始することができる。それに対して、図１１において、サンプリング期間（Φｓ＝ＨＩＧＨ）が終了してから最初の比較動作（最初のΦｃのＨＩＧＨパルス）が開始する迄の時間間隔はＴｂであり、非常に短く、十分な時間間隔ではない。即ち、この時間の間に、図１のＤＡＣ１１の容量素子をサンプリング動作の接続状態から最初の比較動作の接続状態に切り換えて、ΦｃがＨＩＧＨになるタイミングでコンパレータ１２による最初の比較動作を開始することが困難である。以上を鑑みると、サンプリング期間終了から最初の比較動作開始までの時間間隔を、所望の長さに設定可能な回路構成が望まれる。

図１２は、非同期クロック生成回路１４の第２の実施例を示す図である。図１２において、図２と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図１２に示す非同期クロック生成回路１４は、ＸＯＲ回路２０、遅延回路２１、エッジ計数期間生成回路２２、エッジ計数＆遅延量調整回路２３、論理回路２４、Φｓ生成回路２５、ダミー遅延回路８１、論理回路８２、及び、セレクタ８３及び８４を含む。

セレクタ８３及び８４がΦｓ＝０に応じた接続となった状態では、コンパレータ１２（図１参照）の出力の信号変化に応じたエッジを有する信号を遅延回路２１により遅延させてコンパレータ１２のリセット端子にフィードバックする第１のループが形成される。またセレクタ８３及び８４がΦｓ＝１に応じた接続となった状態では、遅延回路２１の出力Ｖａをダミー遅延回路８１の遅延を介して遅延回路２１の入力に戻す第２のループが形成される。従って、外部クロック信号ＣＬＫの１サイクルにおいて最初にΦｓ＝０でその後Φｓ＝１に変化すると、遅延回路２１が含まれるフィードバックループが、外部クロック信号ＣＬＫの１サイクルの途中において上記第１のループから上記第２のループに切り替わる。遅延回路２１がこの第２のループに含まれている間は、上記第１のループから遅延回路２１が切り離されてコンパレータ１２が動作を停止する。論理回路８２は、外部クロック信号ＣＬＫ、パルス信号Φｎ、及び遅延回路２１の出力信号Ｖａに基づいて、パルス信号Φｃ’を生成する。セレクタ８３は、パルス信号Φｃ’又は０の何れかをΦｓに応じて選択し、パルス信号Φｃとしてコンパレータ１２のリセット端子に供給する。

図１３は、論理回路８２の一例を示す図である。論理回路８２は、Ｓ−Ｒ（セット−リセット）ラッチ９１、インバータ９２、遅延素子９３、ＡＮＤ回路９４、及びインバータ９５を含む。Ｓ−Ｒラッチ９１は、ＮＡＮＤ回路９６及び９７とインバータ９８及び９９を含む。

図１４は、図１３に示す論理回路８２の動作の一例を示す図である。あるサンプリング周期の開始時においては、外部クロック信号ＣＬＫがＬＯＷであり且つパルス信号ΦｎがＬＯＷであり、ラッチ出力である信号ＡはＨＩＧＨになる。その後外部クロック信号ＣＬＫがＨＩＧＨになっても、信号Ａは変化しない。その後、パルス信号ΦｎがＨＩＧＨに変化すると、信号ＡがＬＯＷになる。その後、当該サンプリング期間が終了して外部クロック信号ＣＬＫがＬＯＷに変化すると、この外部クロック信号ＣＬＫの立ち下がりに応答して信号ＡがＨＩＧＨに変化する。この信号Ａを遅延素子９３により遅延時間ＴＤだけ遅延させた信号が信号Ｂである。サンプリング周期の開始時において信号ＶａはＬＯＷであるのでインバータ９５の出力はＨＩＧＨである。従って、信号Ｂの立ち上がりがＡＮＤ回路９４を通過して、パルス信号Φｃ’の立ち上がりとして現れる。このパルス信号Φｃ’の立ち上がりによりコンパレータ１２（図１参照）が比較動作を実行すると、ＸＯＲ回路２０（図１２参照）の出力がＨＩＧＨに変化し、遅延回路２１により遅延された後に信号ＶａのＨＩＧＨへの変化として現れる。信号ＢはＨＩＧＨであるので、信号ＶａのＨＩＧＨへの変化により、パルス信号Φｃ’はＬＯＷへと変化する。パルス信号Φｃ’の立ち下がりによりコンパレータ１２（図１参照）が比較動作を停止すると、ＸＯＲ回路２０（図１２参照）の出力がＬＯＷに変化し、遅延回路２１により遅延された後に信号ＶａのＬＯＷへの変化として現れる。信号ＢはＨＩＧＨであるので、信号ＶａのＬＯＷへの変化により、パルス信号Φｃ’は再度ＨＩＧＨへと変化する。以降同様にして、信号ＢがＨＩＧＨである間、一連のパルス信号Φｃ’が生成される。

以上のようにして、Φｓ＝０の比較期間では、遅延回路２１とコンパレータ１２（図１参照）とを含む第１のループにより発振する信号Ｖａのエッジを計数する。また更に、Φｓ＝１のサンプリング期間では、遅延回路２１とダミー遅延回路８１とを含む第２のループに切り換えて、この第２のループにより発振する信号Ｖａのエッジを計数する。そして、計数期間（例えば外部クロック信号ＣＬＫの１サイクル）の計数値がデジタルコードのビット数と予め設定された固定の数との和に等しくなるように遅延回路２１の遅延量を調整する。これにより、入力電圧のデジタルコードを決定するために必要な逐次比較の回数が確保されると共に、第２のループにより発振する信号Ｖａの発振周期を基準として測った適度の長さのサンプリング期間が確保されることになる。ダミー遅延回路８１の遅延量としては、第２のループの発振周期が第１のループの発振周期と同程度となるように設定することが好ましいが、そのように設定されなくとも構わない。サンプリング動作に必要な時間に相当する時間が、第２ループの信号Ｖａの発振周期の何個分に相当するかが予め分かっていれば、上記固定の数をそのような数に設定すればよい。

図１２に示す非同期クロック生成回路１４の第２の実施例では、Φｓ＝１のサンプリング期間においてコンパレータ１２の比較動作を停止する。これにより、Φｓ＝０の比較期間の開始時（外部クロック信号ＣＬＫの立ち下がり時）において、第１のループでの信号Ｖａが、ＬＯＷレベルの初期状態となるようにしている。そして外部クロック信号ＣＬＫの立ち下がりを遅延素子９３により時間ＴＤだけ遅延させたタイミングで、パルス信号Φｃ’が立ち上がるようにしている。これにより、サンプリング期間終了から最初の比較動作開始までの時間間隔を、所望の長さに設定可能な回路構成が実現できる。なお第２のループから第１のループに切り換える瞬間にダミー遅延回路８１の出力がＨＩＧＨであった場合、切り換え後の第１のループにおいて、信号Ｖａが短時間ＨＩＧＨになる可能性がある。しかし上記の遅延時間ＴＤを十分な長さに設定しておけば、信号ＢがＬＯＷである間に信号Ｖａが本来の初期値であるＬＯＷに戻るので問題はない。

図１５は、非同期クロック生成回路１４の第３の実施例を示す図である。図１５において、図１２と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図１５に示す非同期クロック生成回路１４は、ダミー遅延回路８１がダミー遅延回路８１Ａにより置き換えられている点が、図１２に示す非同期クロック生成回路１４と異なる。ダミー遅延回路８１が固定の遅延を有する回路であったのに対して、ダミー遅延回路８１Ａは、エッジ計数＆遅延量調整回路２３からの遅延量調整信号に応じて遅延量が可変調整される可変遅延回路である。

エッジ計数＆遅延量調整回路２３は、遅延回路２１の遅延量を調整するのと同時に、ダミー遅延回路８１Ａの遅延量を調整する。ダミー遅延回路８１Ａの遅延量の調整の制御は、遅延回路２１の遅延量調整の制御と同じであってよい。遅延回路２１の遅延量を増加させるときにはダミー遅延回路８１Ａの遅延量を増加させ、遅延回路２１の遅延量を減少させるときにはダミー遅延回路８１Ａの遅延量を減少させる。これにより、第２のループの発振周期が第１のループの発振周期と同程度となるように設定することが容易となる。

また或いは、遅延回路２１とダミー遅延回路８１Ａとを最小の遅延量に設定しておき、計数値が期待値よりも大きい場合には、まず遅延回路２１の遅延時間を増大させるように調整してもよい。そして、遅延回路２１の遅延時間が可変範囲内での最大値となっても依然として計数値が期待値よりも大きい場合に、ダミー遅延回路８１Ａの遅延時間を増大させるように調整してよい。

図１６は、無線通信機器の受信システムの一例である。図１６に示す受信システムは、ローノイズアンプ（ＬＮＡ）１０１、フィルタ１０２、周波数変換器１０３、ＡＤＣ１０５、ＰＬＬ（Phase Locked Loop）回路１０４、及びデジタルベースバンド信号処理部１０６を含む。アンテナで受信したＲＦ信号が、ローノイズアンプ（ＬＮＡ）１０１で増幅され、フィルタ１０２で周波数選択され、周波数変換器１０３により周波数変換される。周波数変換後のアナログ信号を、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）１０５によりデジタル変換する。ＡＤＣ１０５は、ＰＬＬ回路１０４が発生するクロック信号ＣＬＫに同期して、デジタル変換動作を実行する。このクロック信号ＣＬＫは、デューティー比が５０％のクロック信号でよい。ＡＤ変換後のデジタル信号は、デジタルベースバンド信号処理部１０６に供給され、デジタルベースバンド信号処理が実行される。この受信システムにおけるＡＤＣ１０５として、図１に示す逐次比較型ＡＤ変換器１０を用いることができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本願発明は以下の内容を含むものである。
（付記１）
サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、
前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、前記サンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、
前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延させて前記コンパレータのリセット端子にフィードバックする遅延回路と、
前記遅延回路を含む信号のフィードバックループにおいて発生する信号のエッジが、外部クロック信号のサイクル長の整数倍の期間において何個発生するかを計数した計数値を求め、前記計数値に応じて前記遅延回路の遅延量を調整する遅延量調整回路と、
前記エッジが所定の個数発生するタイミングと前記外部クロック信号のエッジタイミングとに基づいて、前記サンプリングクロックを生成するサンプリングクロック生成回路
を含むことを特徴とする逐次比較型ＡＤ変換器。
（付記２）
前記遅延量調整回路は、前記計数値が前記デジタルコードのビット数と予め設定された固定の数との和に等しくなるように前記遅延回路の遅延量を調整することを特徴とする付記１記載の逐次比較型ＡＤ変換器。
（付記３）
前記所定の個数は前記デジタルコードのビット数に等しいことを特徴とする付記１又は２記載の逐次比較型ＡＤ変換器。
（付記４）
前記フィードバックループは、前記コンパレータの出力の信号変化に応じたエッジを有する信号を前記遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックする第１のループであることを特徴とする付記１乃至３何れか一項記載の逐次比較型ＡＤ変換器。
（付記５）
前記遅延回路の出力をダミーの遅延を介して前記遅延回路の入力に戻す第２のループを更に含み、前記フィードバックループは前記外部クロック信号の１サイクルの途中において前記第１のループから前記第２のループに切り替わることを特徴とする付記４記載の逐次比較型ＡＤ変換器。
（付記６）
前記フィードバックループが前記第２のループである間は、前記第１のループから前記遅延回路が切り離されて前記コンパレータが動作を停止することを特徴とする付記５記載の逐次比較型ＡＤ変換器。
（付記７）
前記ＤＡＣ制御回路は、前記コンパレータの出力の信号変化に応じたエッジに同期して前記デジタルコードを逐次変化させることを特徴とする付記１乃至６何れか一項記載の逐次比較型ＡＤ変換器。
（付記８）
前記ＤＡＣは容量ＤＡＣであることを特徴とする付記１乃至７何れか一項記載の逐次比較型ＡＤ変換器。
（付記９）
サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、前記サンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路とを含む逐次比較型ＡＤ変換器において、
前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックし、
前記遅延素子を含む信号のフィードバックループにおいて発生する信号のエッジが、外部クロック信号のサイクル長の整数倍の期間において何個発生するかを計数した計数値を求め、
前記計数値に応じて前記遅延回路の遅延量を調整し、
前記エッジが所定の個数発生するタイミングと前記外部クロック信号のエッジタイミングとに基づいて前記サンプリングクロックを生成する
各段階を含むことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法。
（付記１０）
前記遅延量を調整する段階は、前記計数値が前記デジタルコードのビット数と予め設定された固定の数との和に等しくなるように前記遅延量を調整することを特徴とする付記９記載の動作クロック調整方法。
（付記１１）
前記所定の個数は前記デジタルコードのビット数に等しいことを特徴とする付記９又は１０記載の動作クロック調整方法。
（付記１２）
前記コンパレータの出力の信号変化に応じたエッジを有する信号を前記遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックする第１のループにより前記フィードバックループを形成する段階を含むことを特徴とする付記９乃至１１何れか一項記載の動作クロック調整方法。
（付記１３）
前記外部クロック信号の１サイクルの途中において、前記フィードバックループを、前記第１のループから、前記遅延回路の出力をダミーの遅延を介して前記遅延回路の入力に戻す第２のループに切り替える段階を更に含むことを特徴とする付記１２記載の動作クロック調整方法。
（付記１４）
クロック信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路が生成する前記クロック信号に基づいて動作する逐次比較型ＡＤ変換器と、
前記逐次比較型ＡＤ変換器の出力をデジタル処理するデジタル信号処理部と
を含み、前記前記逐次比較型ＡＤ変換器は、
サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、
前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、前記サンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、
前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延させて前記コンパレータのリセット端子にフィードバックする遅延回路と、
前記遅延回路を含む信号のフィードバックループにおいて発生する信号のエッジが、前記クロック信号のサイクル長の整数倍の期間において何個発生するかを計数した計数値を求め、前記計数値に応じて前記遅延回路の遅延量を調整する遅延量調整回路と、
前記エッジが所定の個数発生するタイミングと前記クロック信号のエッジタイミングとに基づいて、前記サンプリングクロックを生成するサンプリングクロック生成回路
を含むことを特徴とする信号処理システム。
（付記１５）
前記遅延量調整回路は、前記計数値が前記デジタルコードのビット数と予め設定された固定の数との和に等しくなるように前記遅延回路の遅延量を調整することを特徴とする付記１４記載の信号処理システム。
（付記１６）
前記所定の個数は前記デジタルコードのビット数に等しいことを特徴とする付記１４又は１５記載の信号処理システム。
（付記１７）
前記フィードバックループは、前記コンパレータの出力の信号変化に応じたエッジを有する信号を前記遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックする第１のループであることを特徴とする付記１４乃至１６何れか一項記載の信号処理システム。
（付記１８）
前記遅延回路の出力をダミーの遅延を介して前記遅延回路の入力に戻す第２のループを更に含み、前記フィードバックループは前記クロック信号の１サイクルの途中において前記第１のループから前記第２のループに切り替わることを特徴とする付記１７記載の信号処理システム。

１０逐次比較型ＡＤ変換器
１１ＤＡＣ
１２コンパレータ
１３ＤＡＣ制御回路
１４非同期クロック生成回路
２０ＸＯＲ（排他的論理和）回路
２１遅延回路
２２エッジ計数期間生成回路
２３エッジ計数＆遅延量調整回路
２４論理回路
２５ Φｓ生成回路
２６スタートアップ回路

Claims

サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、
前記コンパレータの出力に基づいて前記デジタルコードを生成するＤＡＣ制御回路と、
前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延させて前記コンパレータのリセット端子にフィードバックする遅延回路と、
前記遅延回路を含むフィードバックループを伝搬する信号のエッジが外部クロック信号のサイクル長の整数倍の期間において発生する数に応じて、前記遅延回路の遅延量を調整する遅延量調整回路と、
前記エッジが所定の個数発生するタイミングと前記外部クロック信号のエッジタイミングとに基づいて、前記サンプリングクロックを生成するサンプリングクロック生成回路
を含むことを特徴とする逐次比較型ＡＤ変換器。
前記遅延量調整回路は、前記エッジが発生する前記数が前記デジタルコードのビット数と予め設定された数との和に等しくなるように前記遅延回路の遅延量を調整することを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
前記所定の個数は前記デジタルコードのビット数に等しいことを特徴とする請求項１又は２記載の逐次比較型ＡＤ変換器。
前記フィードバックループは、前記コンパレータの出力の信号変化に応じたエッジを有する信号を前記遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックする第１のループであることを特徴とする請求項１乃至３何れか一項記載の逐次比較型ＡＤ変換器。
前記遅延回路の出力をダミーの遅延を介して前記遅延回路の入力に戻す第２のループを更に含み、前記フィードバックループは前記外部クロック信号の１サイクルの途中において前記第１のループから前記第２のループに切り替わることを特徴とする請求項４記載の逐次比較型ＡＤ変換器。
前記フィードバックループが前記第２のループである間は、前記第１のループから前記遅延回路が切り離されて前記コンパレータが動作を停止することを特徴とする請求項５記載の逐次比較型ＡＤ変換器。
サンプリングクロックに応じてサンプルした入力電圧とデジタルコードとに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを生成するＤＡＣ制御回路とを含む逐次比較型ＡＤ変換器において、
前記コンパレータの出力の信号変化に応じたエッジを有する信号を遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックし、
前記遅延回路を含むフィードバックループを伝搬する信号のエッジが外部クロック信号のサイクル長の整数倍の期間において発生する数に応じて、前記遅延回路の遅延量を調整し、
前記エッジが所定の個数発生するタイミングと前記外部クロック信号のエッジタイミングとに基づいて前記サンプリングクロックを生成する
各段階を含むことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法。
前記遅延量を調整する段階は、前記エッジが発生する前記数が前記デジタルコードのビット数と予め設定された数との和に等しくなるように前記遅延量を調整することを特徴とする請求項７記載の動作クロック調整方法。
前記所定の個数は前記デジタルコードのビット数に等しいことを特徴とする請求項７又は８記載の動作クロック調整方法。
前記コンパレータの出力の信号変化に応じたエッジを有する信号を前記遅延回路により遅延させて前記コンパレータのリセット端子にフィードバックする第１のループにより前記フィードバックループを形成する段階を含むことを特徴とする請求項７乃至９何れか一項記載の動作クロック調整方法。