JP6736506B2 - アナログ／デジタル変換回路及び無線通信機 - Google Patents

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Description

本発明の実施形態は、アナログ／デジタル変換回路及び無線通信機に関する。
アナログ／デジタル変換回路（以下、「ＡＤ変換回路」とも表記する）の１つとして逐次比較型ＡＤ変換回路が知られている。受信回路にＡＤ変換回路を含む無線通信機においては、ＡＤ変換回路に用いられるクロック信号の高調波が不要放射（スプリアス）となる。受信した高周波（ＲＦ、radio frequency）信号の周波数帯域におけるスプリアスは、ノイズの原因となり、高周波信号の受信感度の劣化を起こすことがある。
特許第５７０５８４１号公報
スプリアスの影響を低減できるアナログ／デジタル変換回路及び無線通信機を提供する。
実施形態に係るアナログ／デジタル変換回路は、サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成する第１回路と、第１クロック信号を生成するクロック生成回路と、第１回路が出力するアナログ電圧が入力され、第１クロック信号に基づいてデジタル出力する比較回路と、比較回路のデジタル出力に基づいて、デジタルコードを生成するＤＡＣ制御回路とを含む。クロック生成回路は、アナログ信号のサンプリングが終了してから第１クロック信号の生成を開始するまでの遅延期間を、アナログ信号のサンプリング毎に可変にさせる。アナログ／デジタル変換動作は、第１及び第２アナログ信号のアナログ／デジタル変換をそれぞれ行う第１及び第２変換期間を含む。第１変換期間は、第１アナログ信号のサンプリングを行う第１サンプリング期間と第１サンプリング期間後から第１クロック信号の生成を開始するまでの第１遅延期間とを含む。第２変換期間は、第２アナログ信号のサンプリングを行う第２サンプリング期間と第２サンプリング期間後から第１クロック信号の生成を開始するまでの第２遅延期間とを含む。第１変換期間の長さと第２変換期間の長さとは異なり、第１サンプリング期間の長さと第２サンプリング期間の長さとは異なり、第１遅延期間の長さと第２遅延期間の長さとは異なる。
図１は、第１実施形態に係る無線通信機の構成を示すブロック図である。 図２は、第１実施形態に係るアナログ／デジタル変換回路のブロック図である。 図３は、第１実施形態に係るアナログ／デジタル変換回路の動作を示すフローチャートである。 図４は、第１実施形態に係るアナログ／デジタル変換回路の動作を示すタイミングチャートである。 図５は、第２実施形態に係るアナログ／デジタル変換回路の備えるＣＬＫ生成回路の回路図である。 図６は、第３実施形態の第１例に係るアナログ／デジタル変換回路の備える可変遅延回路の回路図である。 図７は、第３実施形態の第２例に係るアナログ／デジタル変換回路の備える可変遅延回路の回路図である。 図８は、第３実施形態の第３例に係るアナログ／デジタル変換回路の備える可変遅延回路の回路図である。 図９は、第１変形例に係るアナログ／デジタル変換回路のブロック図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係るアナログ／デジタル変換回路（以下、ＡＤ変換回路とも表記する）及び無線通信機について説明する。以下、ＡＤ変換回路が逐次比較型ＡＤ変換回路である場合について説明する。
１．１ 無線通信機の全体構成について
まず、無線通信機の全体構成について説明する。無線通信機１は、デジタル信号処理回路１０、受信回路１１、送信回路１２、入出力回路１３、及びアンテナ１４を含む。
受信回路１１は、外部機器から受信した高周波信号（以下、「アナログ信号」とも表記する）をデジタル信号に変換して、デジタル信号処理回路１０に送信する。受信回路１１は、低雑音増幅回路（ＬＮＡ、low noise amplifier）２０、ローパスフィルタ（ＬＰＦ、low pass filter）２１、増幅回路（ＡＭＰ）２２、及びＡＤ変換回路２３を含む。
低雑音増幅回路２０は、アンテナ１４及び入出力回路１３を介して受信した微弱なアナログ信号を比較的低雑音で増幅する。
ローパスフィルタ２１は、低雑音増幅回路２０で増幅されたアナログ信号に対して、遮断周波数よりも低い周波数成分を減衰させる。
増幅回路２２は、ローパスフィルタ２１でフィルタリングされたアナログ信号を、ＡＤ変換回路２３で処理するために必要な振幅（電圧）まで増幅させる。
ＡＤ変換回路２３は、入力されたアナログ信号をデジタル信号に変換して、デジタル信号処理回路１０に送信する。
デジタル信号処理回路１０は、受信回路１１から受信したデジタル信号に基づいて、各種処理を行う。また、デジタル信号処理回路１０は、各種処理の結果に基づいて、デジタル信号を送信回路１２に送信する。
送信回路１２は、図示せぬデジタル／アナログ変換回路を含み、デジタル信号処理回路１０から受信したデジタル信号をアナログ信号に変換して、入出力回路１３に送信する。
入出力回路１３は、アンテナ１４を介して受信した信号を受信回路１１に送信し、送信回路１２から受信した信号を、アンテナ１４を介して、外部機器に送信する。
１，２ ＡＤ変換回路の構成について
次に、ＡＤ変換回路２３の構成について、図２を用いて説明する。図２の例は、８ビットのデジタル信号を生成するＡＤ変換回路２３を示しているが、生成するデジタル信号のビット数は任意に設定できる。逐次比較型ＡＤ変換回路２３では、アナログ信号の電圧Ｖａと基準電圧Ｖｒｅｆに基づく電圧との逐次比較がＭＳＢ（最上位ビット）から順に行われ、デジタル信号が生成される。基準電圧Ｖｒｅｆは、アナログ信号の電圧Ｖａの判定を行う際の基準となる電圧である。例えば、ＭＳＢの判定において、電圧Ｖａが１／２Ｖｒｅｆ以上の場合（（Ｖａ−１／２Ｖｒｅｆ）≧０）、ＭＳＢは“Ｈｉｇｈ”（“Ｈ”）レベル（“１”データ）とされ、電圧Ｖａが１／２Ｖｒｅｆよりも低い場合（（Ｖａ−１／２Ｖｒｅｆ）＜０））、ＭＳＢは“Ｌｏｗ”（“Ｌ”）レベル（“０”データ）とされる。次の上位ビットの判定では、ＭＳＢが“１”データの場合、電圧Ｖａと（１／２＋１／４）Ｖｒｅｆとの比較が行われ、ＭＳＢが“０”データの場合、電圧Ｖａと（１／２−１／４）Ｖｒｅｆとの比較が行われる。
ＡＤ変換回路２３は、デジタル／アナログ変換回路（以下、「ＤＡＣ」と表記する）３０、比較回路３１、逐次比較レジスタ３２、ＤＡＣ制御回路３３、カウンタ３４、及びＣＬＫ生成回路３５を含む。
ＤＡＣ３０の２つの入力端子は、ＡＤ変換回路２３のアナログ信号入力端子及び基準電圧Ｖｒｅｆ入力端子にそれぞれ接続される。ＤＡＣ３０の出力端子は、比較回路３１の非反転入力端子（＋端子）に接続される。ＤＡＣ３０は、アナログ信号のサンプリングを行う際、アナログ信号の電圧Ｖａを一時的に保持する。また、ＤＡＣ３０は、逐次比較の際、ＤＡＣ制御回路３３から受信した８ビットのデジタル信号Ｓ＿ｄａｃに基づいて、比較するビット毎に異なるアナログ電圧Ｖｄを生成し、アナログ信号の電圧Ｖａと合成する。そして、この合成電圧が比較回路３１に出力される。ＤＡＣ３０は、複数のサンプリング回路４０、並びにスイッチング素子４４を含む。なお、サンプリング回路４０の個数は、ＡＤ変換回路２３のビット数に基づいて決定される。
各サンプリング回路４０は、容量素子４１並びにスイッチング素子４２及び４３を含む。複数のサンプリング回路４０に含まれる容量素子４１は、それぞれ容量値が異なる。例えば、８ビットのＡＤ変換回路２３においては、基準電圧Ｖｒｅｆに対して、１／２Ｖｒｅｆ、１／４Ｖｒｅｆ、…、１／２ｎＶｒｅｆ（ｎはビット数）の電圧が生成できるように容量値が設定される。容量素子４１の第１電極はスイッチング素子４２の出力端子に接続され、第２電極は、ＤＡＣ３０の出力端子に接続される。
スイッチング素子４２は、第１入力端子に電圧Ｖｒｅｆが印加され、第２入力端子が接地される。スイッチング素子４２は、スイッチング素子４３がオフ状態の場合に、信号Ｓ＿ｄａｃに応じて、第１入力端子あるいは第２入力端子を選択する。
スイッチング素子４３は、入力端子がアナログ信号端子に接続され、出力端子が容量素子４１の第１電極に接続される。スイッチング素子４３は、ＣＬＫ生成回路３５から送信されるサンプリングクロック信号ＣＬＫ＿Ｓに応じて、アナログ信号入力端子と各サンプリング回路４０とを接続する。
スイッチング素子４４は、ＣＬＫ生成回路３５から送信されるクロック信号（不図示）に応じて、ＤＡＣ３０の出力端子を接地する。
例えば、ＤＡＣ３０がアナログ信号をサンプリングする際は、各サンプリング回路４０において、スイッチング素子４３がオン状態とされ、スイッチング素子４２は、第１及び第２入力端子が選択されていない状態にされる。そして、スイッチング素子４４はオン状態とされる。これにより、各サンプリング回路４０の容量素子４１がアナログ信号の電圧Ｖａで充電される。
また、ＤＡＣ３０がデジタル信号Ｓ＿ｄａｃに応じてアナログ電圧を生成する場合、各サンプリング回路４０のスイッチング素子４３はオフ状態とされる。そして、デジタル信号Ｓ＿ｄａｃに応じて、スイッチング素子４２は第１及び第２入力端子のいずれか１つを選択する。
比較回路３１の反転入力端子（−端子）は、接地され、出力端子は、逐次比較レジスタ３２に接続される。比較回路３１は、ビット毎にＤＡＣ３０でサンプリングされた電圧、すなわちアナログ信号の電圧ＶａとＤＡＣで生成されたアナログ電圧Ｖｄとの合成電圧と接地電位とを比較し、その結果を逐次比較レジスタ３２に送信する。比較回路３１は、ＣＬＫ生成回路３５から送信されるコンパレータクロック信号ＣＬＫ＿Ｃが例えば“Ｈ”レベルの場合、比較を行う。
逐次比較レジスタ３２は、比較回路３１から受信する８ビットのデジタル信号を一時的に保持する。逐次比較レジスタ３２に保持された８ビットのデジタル信号は、ＤＡＣ制御回路３３、カウンタ３４、及びＡＤ変換回路２３の出力端子に送信される。
ＤＡＣ制御回路３３は、８ビットのデジタル信号Ｓ＿ｄａｃをＤＡＣ３０に送信して、ＤＡＣ３０を制御する。より具体的には、逐次比較レジスタ３２から受信した各ビットのデジタル信号（逐次比較の結果）に基づいて、信号Ｓ＿ｄａｃを生成し、ＤＡＣ３０にこれを送信する。
カウンタ３４は、逐次比較レジスタ３２が逐次比較の結果（各ビットのデジタル信号）を保持する毎にカウントアップし、カウント数が８回に達すると、その旨をＣＬＫ生成回路３５に送信する。より具体的には、カウンタ３４は、ＣＬＫ生成回路にカウント信号Ｓ＿ｃｎｔを送信する。例えば、カウント信号Ｓ＿ｃｎｔは、カウントを実行している期間“Ｌ”レベルとされる。カウンタ３４は、カウント数が８回に達した場合、すなわち逐次比較が終了した場合、カウント信号Ｓ＿ｃｎｔを“Ｈ”レベルにし、カウント数をリセットする。
ＣＬＫ生成回路３５は、例えば外部機器から入力されるマスタークロック信号ＣＬＫ＿Ｍ及びカウント信号Ｓ＿ｃｎｔに基づいて、サンプリングクロック信号ＣＬＫ＿Ｓ及びコンパレータクロック信号ＣＬＫ＿Ｃを生成する。ＣＬＫ生成回路３５は、コンパレータクロック信号ＣＬＫ＿Ｃを生成する場合、アナログ信号のサンプリング毎に、サンプリング終了から逐次比較開始までの期間（以下、遅延期間Ｔｄｌｙと呼ぶ）を異なる長さに設定する。ＣＬＫ生成回路３５は、ランダム遅延生成回路３６を含む。
ランダム遅延生成回路３６は、例えばマスタークロック信号ＣＬＫ＿Ｍの立ち上がり（サンプリング終了）のタイミングで、ランダムな長さの遅延期間Ｔｄｌｙを発生させる。
１．３ ＡＤ変換動作の全体の流れについて
次に、ＡＤ変換動作の全体の流れについて、図３を用いて説明する。
図３に示すように、まず、ＡＤ変換回路２３は、アナログ信号をサンプリングする（ステップＳ１）。より具体的には、ＤＡＣ３０は、アナログ信号の電圧Ｖａを取り込む。
サンプリングが終了すると、ＣＬＫ生成回路３５は、ランダム遅延生成回路３６においてランダムな長さの遅延期間Ｔｄｌｙを発生させる（ステップＳ２）。より具体的には、ＣＬＫ生成回路３５は、例えばマスタークロック信号ＣＬＫ＿Ｍが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｌ”レベル（サンプリング終了）にし、内部でランダムな遅延期間Ｔｄｌｙを発生させる。
遅延期間Ｔｄｌｙ経過後、ＡＤ変換回路２３は、コンパレータクロック信号ＣＬＫ＿Ｃのタイミングに応じて、逐次比較を実行する（ステップＳ３）。より具体的には、ＣＬＫ生成回路３５は、遅延期間Ｔｄｌｙ経過後、コンバージョン信号Ｓ＿ｃｖを“Ｈ”レベルでアサートにする。ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖが“Ｈ”レベルの期間（以下、逐次比較期間Ｔｃｏｎｖと呼ぶ）、コンパレータクロック信号ＣＬＫ＿Ｃを生成し、これを比較回路３１に送信する。比較回路３１は、コンパレータクロック信号ＣＬＫ＿Ｃのパルスに応じて、逐次比較を実行し、その結果を逐次比較レジスタ３２に送信する。カウンタ３４は、“Ｈ”レベルのコンバージョン信号Ｓ＿ｃｖを受信すると、カウント信号Ｓ＿ｃｎｔを “Ｌ”レベルにして、逐次比較レジスタ３２が保持するデータのビット数をカウントする。
カウンタ３４は、カウント数が８回に達した場合（逐次比較が終了した場合）、カウント信号Ｓ＿ｃｎｔを“Ｈ”レベルにする。ＣＬＫ生成回路３５は、“Ｈ”レベルのカウント信号Ｓ＿ｃｎｔを受信すると、コンバージョン信号Ｓ＿ｃｖを“Ｌ”レベルする。ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖを“Ｌ”レベルにされると、コンパレータクロック信号ＣＬＫ＿Ｃの生成を終了させ、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｈ”レベル（次のサンプリング開始）にする。また、カウンタ３４は、“Ｌ”レベルのコンバージョン信号Ｓ＿ｃｖを受信すると、カウント信号Ｓ＿ｃｎｔを“Ｈ”レベルにし、カウント数をリセットする。
これにより、１周期のアナログ信号のＡＤ変換が終了となる。
１．４ ＡＤ変換動作時の各信号について
次に、ＡＤ変換動作時の各信号について、図４を用いて説明する。図４の例は、２サイクル分のＡＤ変換動作を抜粋して示している。以下、図４における１サイクル目のＡＤ変換動作期間（あるいは、「サンプリング周期」とも表記する）を「第１変換期間Ｔａｄ１」と表記し、２サイクル目のＡＤ変換動作期間を「第２変換期間Ｔａｄ２」と表記する。また第１変換期間Ｔａｄ１において、アナログ信号をサンプリングしている期間を「第１サンプリング期間Ｔｓａｍｐ１」と表記し、遅延期間を「第１遅延期間Ｔｄｌｙ１」と表記し、逐次比較期間を「第１逐次比較期間Ｔｃｏｎｖ１」と表記する。第２変換期間Ｔａｄ２においても、第１変換期間Ｔａｄ１と同様に、「第２サンプリング期間Ｔｓａｍｐ２」、「第２遅延期間Ｔｄｌｙ２」、及び「第２逐次比較期間Ｔｃｏｎｖ２」とそれぞれ表記する。
図４に示すように、時刻ｔ０において、ＡＤ変換回路２３は、１サイクル目のＡＤ変換動作を開始する。時刻ｔ０〜ｔ３間が第１変換期間Ｔａｄ１に相当する。より具体的には、カウント信号Ｓ＿ｃｎｔが“Ｈ”レベルに立ち上がると、ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖを“Ｌ”レベルにし、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｈ”レベルにする。また、ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃの発振を終了させる。ＤＡＣ３０は、サンプリングクロック信号ＣＬＫ＿Ｓに基づいて、アナログ信号のサンプリングを開始する。時刻ｔ０〜ｔ１間が第１サンプリング期間Ｔｓａｍｐ１に相当する。
時刻ｔ１において、ＡＤ変換回路２３はサンプリングを終了する。より具体的には、マスタークロック信号ＣＬＫ＿Ｍが“Ｈ”レベルに立ち上がると、ＣＬＫ生成回路３５内では、サンプリングクロック信号ＣＬＫ＿Ｓが“Ｌ”レベルとされる。ＤＡＣ３０は、サンプリングクロック信号ＣＬＫ＿Ｓに基づいて、アナログ信号のサンプリングを終了する。また、ＣＬＫ生成回路３５内のランダム遅延生成回路３６においては、マスタークロック信号ＣＬＫ＿Ｍが“Ｈ”レベルに立ち上がると、第１遅延期間Ｔｄｌｙ１が生成される。時刻ｔ１〜ｔ２間が第１遅延期間Ｔｄｌｙ１に相当する。
時刻ｔ２において、すなわち第１遅延期間Ｔｄｌｙ１経過後、ＡＤ変換回路２３は、逐次比較変換を開始する。時刻ｔ２〜ｔ３間が第１逐次比較期間Ｔｃｏｎｖ１に相当する。より具体的には、ＣＬＫ生成回路３５は、第１遅延期間Ｔｄｌｙ１経過後、コンバージョン信号Ｓ＿ｃｖを“Ｈ”レベルにする。ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃを生成する。図４の例では、８ビットのＡＤ変換に対応して、８サイクルのパルスが生成される。また、カウンタ３４は、コンバージョン信号Ｓ＿ｃｖに基づいて、カウント信号Ｓ＿ｃｎｔを“Ｌ”レベルにし、カウントを開始する。
時刻ｔ３において、ＡＤ変換回路２３は、１サイクル目のＡＤ変換動作を終了し、２回目のＡＤ変換動作を開始する。時刻ｔ３〜ｔ６間が第２変換期間Ｔａｄ２に相当する。より具体的には、時刻ｔ０と同様に、カウンタ３４は、カウント数が８回に達すると、カウント信号Ｓ＿ｃｎｔを“Ｈ”レベルにする。カウント信号Ｓ＿ｃｎｔが“Ｈ”レベルに立ち上がると、ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖを“Ｌ”レベルにし、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｈ”レベルにする。また、ＣＬＫ生成回路３５は、コンバージョン信号Ｓ＿ｃｖに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃの発振を終了させる。ＤＡＣ３０は、サンプリングクロック信号ＣＬＫ＿Ｓに基づいて、２回目のＡＤ変換動作におけるアナログ信号のサンプリングを開始する。時刻ｔ３〜ｔ４間が第２サンプリング期間Ｔｓａｍｐ２に相当する。
時刻ｔ４において、時刻ｔ１と同様に、ＡＤ変換回路２３はサンプリングを終了する。そしてランダム遅延生成回路３６においては、マスタークロック信号ＣＬＫ＿Ｍが“Ｈ”レベルに立ち上がると、第２遅延期間Ｔｄｌｙ２が生成される。時刻ｔ４〜ｔ５間が第２遅延期間Ｔｄｌｙ２に相当する。
時刻ｔ５において、時刻ｔ２と同様に、第２遅延期間Ｔｄｌｙ２経過後、ＡＤ変換回路２３は、逐次比較変換を開始する。時刻ｔ５〜ｔ６間が第２逐次比較期間Ｔｃｏｎｖ２に相当する。
時刻ｔ６において、時刻ｔ３と同様に、ＡＤ変換回路２３は、２回目のＡＤ変換動作を終了する。
ここで、第１変換期間Ｔａｄ１の長さと第２変換期間Ｔａｄ２の長さとは異なる。より具体的には、第１サンプリング期間Ｔｓａｍｐ１の長さと第２サンプリング期間Ｔｓａｍｐ２の長さとは異なる。また、第１遅延期間Ｔｄｌｙ１の長さと第２遅延期間Ｔｄｌｙ２の長さとは異なる。すなわち、ＡＤ変換動作（サンプリング周期）毎に、サンプリング期間Ｔｓａｍｐ及び遅延期間Ｔｄｌｙの長さは異なる。これに対し、第１逐次比較期間Ｔｃｏｎｖ１及び第２逐次比較期間Ｔｃｏｎｖ２の長さはほとんど同じである。すなわち、各ＡＤ変換動作における、逐次比較期間Ｔｃｏｎｖの長さはほとんど同じである。
“Ｈ”レベルへの立ち上がりを起点としたマスタークロック信号ＣＬＫ＿Ｍの１周期、例えば時刻ｔ１〜ｔ４間に、第１遅延期間Ｔｄｌｙ１、第１逐次比較期間Ｔｃｏｎｖ１、及び第２サンプリング期間Ｔｓａｍｐ２が含まれる。従って、マスタークロック信号ＣＬＫ＿Ｍの１周期をＴｍとし、サンプリングに最低限必要なサンプリング期間をＴｓ＿ｍｉｎとすると、遅延期間Ｔｄｌｙは、Ｔｄｌｙ＜（Ｔｍ−Ｔｃｏｎｖ−Ｔｓ＿ｍｉｎ）の関係を満たす。
１．５ 本実施形態に係る効果について
本実施形態に係る構成であると、受信回路にＡＤ変換回路を含む無線通信機において、スプリアスを低減できる。以下、本効果につき説明する。
ＡＤ変換回路でアナログ信号（高周波信号）をデジタル信号に変換する際、ＡＤ変換回路に用いられる内部クロック信号の高調波が不要放射（スプリアス）となる。スプリアスが無線通信機内のＲＦアナログ回路に回り込むと、スプリアスの一部が、受信した高周波信号の周波数帯域と重なる場合がある。すると、スプリアスが高周波信号のノイズとなり、無線通信機の受信感度が劣化する。受動素子を用いてスプリアスを対処する場合、ＡＤ変換回路の電源間に容量の大きいデカップリングキャパシタを接続する方法が知られている。但し、デカップリングキャパシタを追加することにより、回路面積が増大する。
これに対し、本実施形態における構成では、ＡＤ変換回路は、ランダム遅延生成回路を含むＣＬＫ生成回路を備える。そして、アナログ信号のサンプリング毎に、サンプリング終了から逐次比較開始までの期間を異なる長さに設定できる。すなわち、サンプリングクロック信号とコンパレータクロック信号のタイミングをサンプリング毎にずらすことができる。これにより、高調波のピークが分散されるため、スプリアスを低減できる。
更に、本実施形態に係る構成では、無線通信機において、スプリアスによる高周波信号のノイズを低減できる。従って、無線通信機における受信感度の劣化を抑制できる。
更に、本実施形態に係る構成では、スプリアスによるノイズを低減できるため、ノイズ対策で用いられるデカップリングキャパシタのような受動素子の個数を低減できる。従って無線通信機の回路面積を低減できる。
２．第２実施形態
次に、第２実施形態に係るＡＤ変換回路及び無線通信機について説明する。第２実施形態では、第１実施形態におけるＣＬＫ生成回路の具体例を示す。以下、第１実施形態と異なる点についてのみ、説明する。
２．１ ＣＬＫ生成回路の構成について
ＣＬＫ生成回路について、図５を用いて説明する。
図５に示すように、ＣＬＫ生成回路３５は、ランダム遅延生成回路３６、遅延回路５２、ＮＡＮＤ素子５３〜５５、インバータ５６〜６０、並びＣＬＫ＿Ｃ生成回路６５を含む。
ランダム遅延生成回路３６は、擬似ランダム生成回路５０及び可変遅延回路５１を含む。
擬似ランダム生成回路５０は、マスタークロック信号ＣＬＫ＿Ｍの立ち下がりのタイミングで、ランダムなデジタル信号ＤＣＯＮＴを発生させ、可変遅延回路５１に送信する。
可変遅延回路５１は、デジタル信号ＤＣＯＮＴに基づいて、遅延期間を変動させる。
遅延回路５２は、インバータ６１〜６４を含み、入力信号を一定期間遅延させて出力する。なお、インバータの個数は、信号を反転させないために遅延期間に応じて任意の偶数個に設定可能である。
次に、各素子の接続について詳細に説明する。
インバータ５６の入力端子には、マスタークロック信号ＣＬＫ＿Ｍが入力され、出力端子は、ＮＡＮＤ素子５３の第１入力端子に接続される。
ＮＡＮＤ素子５３の第２入力端子にはカウント信号Ｓ＿ｃｎｔが入力される。ＮＡＮＤ素子の出力端子は、インバータ５７の入力端子、及びＮＡＮＤ素子５５の第１入力端子に接続される。
インバータ５７の出力端子は、遅延回路５２の入力端子及びＮＡＮＤ素子５４の第１入力端子に接続される。
遅延回路５２の出力端子は、ＮＡＮＤ素子５４の第２入力端子及びインバータ５９の入力端子に接続される。
ＮＡＮＤ素子５４の出力端子は、インバータ５８の入力端子に接続される。
インバータ５８の出力端子から、サンプリングクロック信号ＣＬＫ＿Ｓが出力される。
インバータ５９の出力端子は、ランダム遅延生成回路３６の入力端子に接続される。
ランダム遅延生成回路３６の出力端子は、ＮＡＮＤ素子５５の第２入力端子に接続される。
ＮＡＮＤ素子５５の出力端子は、インバータ６０の入力端子に接続される。
インバータ６０の出力端子から、コンバージョン信号Ｓ＿ｃｖが出力される。
ＣＬＫ＿Ｃ生成回路６５は、コンバージョン信号Ｓ＿ｃｖ（インバータ６０の出力信号）に基づいて、コンパレータクロック信号ＣＬＫ＿Ｃを生成する。
２．２ ＣＬＫ生成回路３５の動作の具体例について
引き続き、図５を用いてＣＬＫ生成回路３５の動作の具体例について説明する。
例えば、第１実施形態の図４で説明した時刻ｔ１において、カウント信号Ｓ＿ｃｎｔが“Ｈ”レベルの状態で、マスタークロック信号ＣＬＫ＿Ｍが“Ｈ”レベルに立ち上がると、ＮＡＮＤ素子５３の第１入力端子には、“Ｌ”レベル信号が入力される。よって、ＮＡＮＤ素子５３の出力は“Ｈ”レベルとされる。すると、ＮＡＮＤ素子５４の第１入力端子には“Ｌ”レベルの信号が入力される。これによりＮＡＮＤ素子５４の出力は“Ｈ”レベルとされる。よって、サンプリングクロック信号ＣＬＫ＿Ｓ（インバータ５８の出力）は“Ｌ”レベルにされる。また、ＮＡＮＤ素子５５の第１入力端子には、“Ｈ”レベルの信号が入力される。そして、ＮＡＮＤ素子５５の第２入力端子には、遅延回路５２、並びに可変遅延回路５１に基づく遅延期間経過後、“Ｈ”レベルの信号が入力され、ＮＡＮＤ素子５５の出力は“Ｌ”レベルとされる。よって、コンバージョン信号Ｓ＿ｃｖ（インバータ６０の出力）は、遅延期間経過後、“Ｈ”レベルにされる。
また、例えば、第１実施形態の図４で説明した時刻ｔ３において、マスタークロック信号ＣＬＫ＿Ｍが“Ｌ”レベルの状態で、カウント信号Ｓ＿ｃｎｔが“Ｈ”レベルに立ち上がると、ＮＡＮＤ素子５３の出力は“Ｈ”レベルにされる。すると、ＮＡＮＤ素子５４の第１入力端子には“Ｈ”レベルの信号が入力される。そして、遅延回路５２による遅延後、ＮＡＮＤ素子５４の第２入力端子には“Ｈ”レベルの信号が入力される。これにより、ＮＡＮＤ素子５４の出力は“Ｌ”レベルとされる。よって、サンプリングクロック信号ＣＬＫ＿Ｓ（インバータ５８の出力）は“Ｈ”レベルにされる。また、ＮＡＮＤ素子５５の第１入力端子には、“Ｌ”レベルの信号が入力される。ＮＡＮＤ素子５５の出力は、“Ｈ”レベルとされる。よって、コンバージョン信号Ｓ＿ｃｖ（インバータ６０の出力）は、遅延回路５２及び可変遅延回路５１による遅延が生じることなく、“Ｌ”レベルにされる。
２．３ 本実施形態に係る効果について
本実施形態に係る構成を第１実施形態に適用できる。これにより、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に第３実施形態について説明する。第３実施形態では、第２実施形態で説明した可変遅延回路について３つの具体例を示す。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 第１例
まず、第３実施形態の第１例について、図６を用いて説明する。
図６に示すように、可変遅延回路５１は、可変抵抗素子（あるいは「可変抵抗回路」と表記する）７０及び７１、並びにインバータ７２〜７５を含む。
インバータ７２〜７５はそれぞれの入力端子と出力端子が直列に接続される。インバータ７２の入力端子は、可変遅延回路５１の入力端子に接続され、インバータ７５の出力端子は、可変遅延回路５１の出力端子に接続される。インバータ７２〜７５の電源電圧端子は、共通に接続され、可変抵抗素子７０を介して電源電圧配線に接続される（電源電圧を印加される）。またインバータ７２〜７５の接地電圧端子は、共通に接続され、可変抵抗素子７１を介して接地される。
可変抵抗素子７０及び７１は、擬似ランダム生成回路５０から送信されるデジタル信号ＤＣＯＮＴに応じて、抵抗値を変動させる。可変抵抗素子７０及び７１の抵抗値を変化させることにより、インバータ７２〜７５に流れる電流量を調整できる。よって、各インバータにおける信号の反転速度を調整できる。
３．２ 第２例
次に、第３実施形態の第２例について、図７を用いて説明する。第２例は、第１例における可変抵抗回路７０及び７１の回路構成の一例を示す。以下、第１例と異なる点についてのみ説明する。
図７に示すように、インバータ７２〜７５の接続は、第１例の図６と同じである。
可変抵抗回路７０は、デジタル信号ＤＣＯＮＴのビット数ｎ（ｎは２以上の整数）に応じて、ｎ個のスイッチング素子８０（８０＿１〜８０＿ｎ）及びｎ＋１個の抵抗素子８１（８１＿１〜８１＿ｎ、８１＿ｎ＋１）を含む。
スイッチング素子８０＿１〜８０＿ｎの第１端子は、インバータ７２〜７５の電源電圧端子に共通に接続される。スイッチング素子８０＿１〜８０＿ｎの第２端子は、それぞれ抵抗素子８１＿１〜８１＿ｎを介して電源電圧配線に接続される。各スイッチング素子８０は、デジタル信号ＤＣＯＮＴに応じてオン／オフ制御される。
抵抗素子８１＿ｎ＋１の一端は電源電圧配線に接続され、他端は、インバータ７２〜７５の電源電圧端子に接続される。抵抗素子８１＿ｎ＋１は、スイッチング素子８０＿１〜８０＿ｎが全てのオフ状態とされた場合、インバータ７２〜７５の出力が不定とならないようにするために設けられている。
ｎ＋１個の抵抗素子８１の抵抗値は、任意に設定可能であり、例えば、２のべき乗倍、すなわち、２０Ｒ、２１Ｒ、…、２（ｎ）Ｒ（Ｒは任意の抵抗値）であっても良い。
可変抵抗回路７１は、可変抵抗回路７０と同様に、デジタル信号ＤＣＯＮＴのビット数ｎに応じて、ｎ個のスイッチング素子８２（８２＿１〜８２＿ｎ）及びｎ＋１個の抵抗素子８３（８３＿１〜８３＿ｎ、８３＿ｎ＋１）を含む。ｎ＋１個の抵抗素子８３の抵抗値は、抵抗素子８１と同様に任意に設定可能である。
スイッチング素子８２＿１〜８２＿ｎの第１端子は、インバータ７２〜７５の接地電圧端子に共通に接続される。スイッチング素子８２＿１〜８２＿ｎの第２端子は、それぞれ抵抗素子８３＿１〜８３＿ｎを介して接地される。各スイッチング素子８２は、デジタル信号ＤＣＯＮＴに応じてオン／オフ制御される。
抵抗素子８３＿ｎ＋１の一端は接地され、他端は、インバータ７２〜７５の接地電圧端子に接続される。抵抗素子８３＿ｎ＋１は、抵抗素子８１＿ｎ＋１と同様に、インバータ７２〜７５の出力が不定とならないようにするために設けられている。
ｎ＋１個の抵抗素子８３の抵抗値は、任意に設定可能であり、例えば、２のべき乗倍、すなわち、２０Ｒ、２１Ｒ、…、２（ｎ）Ｒ（Ｒは任意の抵抗値）であっても良い。
３．３ 第３例
次に、第３実施形態の第３例について、図８を用いて説明する。第３例では、第１及び第２例と異なり可変容量回路を用いた場合について説明する。以下、第１及び第２例と異なる点についてのみ説明する。
図８に示すように、可変遅延回路５１は、インバータ７２〜７５、並びに３つの可変容量回路９０＿１〜９０＿３を含む。図８の例では、説明を簡略化するため、可変容量回路９０＿２及び９０＿３の内部の構成が省略されているが、可変容量回路９０＿１と同じ構成である。
インバータ７２の入力端子は可変遅延回路５１の入力端子に接続され、出力端子はノードＮ１に接続される。インバータ７３の入力端子はノードＮ１に接続され、出力端子はノードＮ２に接続される。インバータ７４の入力端子はノードＮ２に接続され、出力端子はノードＮ３に接続される。インバータ７５の入力端子はノードＮ３に接続され、出力端子は可変遅延回路５１の出力端子に接続される。
可変容量回路９０＿１〜９０＿３は、ノードＮ１〜Ｎ３にそれぞれ接続され、デジタル信号ＤＣＯＮＴに応じて、容量値を変動させる。
可変容量回路９０＿１は、デジタル信号ＤＣＯＮＴのビット数ｎに応じて、ｎ個のスイッチング素子９１（９１＿１〜９１＿ｎ）及びｎ個の容量素子９２（９２＿１〜９２＿ｎ）を含む。ｎ個の容量素子９２の容量値は、任意に設定可能であり、例えば、２のべき乗倍、すなわち、２０Ｃ、２１Ｃ、…、２（ｎ−１）Ｃ（Ｃは任意の容量値）であっても良い。
スイッチング素子９１＿１〜９１＿ｎの第１端子は、ノードＮ１に共通に接続される。各スイッチング素子９１の第２端子は、容量素子９２を介して接地される。各スイッチング素子９１は、デジタル信号ＤＣＯＮＴに応じてオン／オフ制御される。
可変容量回路９０＿１〜９０＿３の容量値を変化させることにより、ノードＮ１〜Ｎ３の充電容量を調整できる。よって、各インバータ間の信号の伝達速度を調整できる。
３．４ 本実施形態に係る効果について
本実施形態に係る構成を第１及び第２実施形態に適用できる。これにより、第１及び第２実施形態と同様の効果が得られる。
４．変形例等
上記実施形態に係るアナログ／デジタル変換回路は、サンプリングしたアナログ信号とデジタルコード(S_dac in 図2)とに基づいてアナログ電圧を生成する第１回路(30 in 図2)と、第１クロック信号(CLK_C in 図2)を生成するクロック生成回路(35 in 図2)と、第１回路が出力するアナログ電圧が入力され、第１クロック信号に基づいてデジタル出力する比較回路(31 in 図2)と、比較回路のデジタル出力に基づいて、デジタルコードを生成するＤＡＣ制御回路(33 in 図2)とを含む。クロック生成回路は、アナログ信号のサンプリングが終了してから第１クロック信号の生成を開始するまでの遅延期間(Tdly in 図4)を、アナログ信号のサンプリング毎に可変にさせる。
上記実施形態を適用することにより、スプリアスの影響を低減できるＡＤ変換回路を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
４．１ 第１変形例
例えば、上記実施形態において、ＡＤ変換回路は、差動構成であっても良い。差動構成の一例について、図９を用いて説明する。
図９に示すように、第１実施形態の図２と異なる点は、正側及び負側のアナログ入力信号（アナログ入力＋及びアナログ入力−）に対応した同じ構成の２つのＤＡＣ３０を備える。正側のアナログ入力信号が入力されるＤＡＣ３０の出力端子は、比較回路３１の非反転入力端子（＋端子）に接続され、負側のアナログ入力信号が入力されるＤＡＣ３０の出力端子は、比較回路３１の反転入力端子（−端子）に接続される。
このような構成においても、第１実施形態と同様の効果が得られる。
４．２ その他変形例
例えば、上記実施形態において、ＤＡＣは、図２に示す構成に限定されない。容量素子を用いた他の構成でも良く、例えば、容量素子の代わりに抵抗素子を用いた構成でも良い。
更に、上記実施形態において、可変遅延回路は、デジタル信号ＤＣＯＮＴに応じて、接続されるインバータの個数を変更する構成であっても良い。
更に、上記実施形態において、逐次比較型ＡＤ変換回路は、図２に示す構成に限定されない。更には、ＡＤ変換回路は、逐次比較型ＡＤ変換回路に限定されない。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…無線通信機、１０…デジタル信号処理回路、１１…受信回路、１２…送信回路、１３…入出力回路、１４…アンテナ、２０…低雑音増幅回路、２１…ローパスフィルタ、２２…増幅回路、２３…ＡＤ変換回路、３０…ＤＡＣ、３１…比較回路、３２…逐次比較レジスタ、３３…ＤＡＣ制御回路、３４…カウンタ、３５…ＣＬＫ生成回路、３６…ランダム遅延生成回路、４０…サンプリング回路、４１、９２…容量素子、４２〜４４、８０、８２、９１…スイッチング素子、５０…擬似ランダム生成回路、５１…可変遅延回路、５２…遅延回路、５３〜５５…ＮＡＮＤ素子、５６〜６４、７２〜７５…インバータ、６５…ＣＬＫ＿Ｃ生成回路、７０、７１…可変抵抗回路、８１、８３…抵抗素子、９０…可変容量回路。

Claims (5)

  1. サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成する第１回路と、
    第１クロック信号を生成するクロック生成回路と、
    前記第１回路が出力する前記アナログ電圧が入力され、前記第１クロック信号に基づいてデジタル出力する比較回路と、
    前記比較回路の前記デジタル出力に基づいて、前記デジタルコードを生成するＤＡＣ制御回路と
    を備え、前記クロック生成回路は、前記アナログ信号のサンプリングが終了してから前記第１クロック信号の生成を開始するまでの遅延期間を、前記アナログ信号のサンプリング毎に可変にさせ、
    アナログ／デジタル変換動作は、第１及び第２アナログ信号のアナログ／デジタル変換をそれぞれ行う第１及び第２変換期間を含み、
    前記第１変換期間は、前記第１アナログ信号のサンプリングを行う第１サンプリング期間と前記第１サンプリング期間後から前記第１クロック信号の生成を開始するまでの第１遅延期間とを含み、
    前記第２変換期間は、前記第２アナログ信号のサンプリングを行う第２サンプリング期間と前記第２サンプリング期間後から前記第１クロック信号の生成を開始するまでの第２遅延期間とを含み、
    前記第１変換期間の長さと前記第２変換期間の長さとは異なり、前記第１サンプリング期間の長さと前記第２サンプリング期間の長さとは異なり、前記第１遅延期間の長さと前記第２遅延期間の長さとは異なる
    アナログ／デジタル変換回路。
  2. 前記クロック生成回路は、
    擬似ランダムのデジタル信号を生成する信号生成回路と、
    前記デジタル信号に基づいて前記遅延期間の長さを調整する可変遅延回路とを含む
    請求項１記載のアナログ／デジタル変換回路。
  3. 前記クロック生成回路は、外部から入力されるマスタークロック信号に基づいて前記第１回路における前記アナログ信号のサンプリングを制御する第２クロック信号を生成し、
    前記クロック生成回路は、前記マスタークロック信号が第１論理レベルから第２論理レベルに遷移するのにともない、前記第２クロック信号を前記第２論理レベルから前記第１論理レベルに遷移させ、
    前記第１回路は、前記第１変換期間と前記第２変換期間の各々において、前記第２クロック信号が前記第２論理レベルから前記第１論理レベルに遷移するのにともない、前記アナログ信号のサンプリングを終了させる、
    請求項１または２に記載のアナログ／デジタル変換回路。
  4. 前記アナログ／デジタル変換回路は、逐次比較型である
    請求項１乃至３のいずれか一項記載のアナログ／デジタル変換回路。
  5. 請求項１乃至４のいずれか一項記載のアナログ／デジタル変換回路を含む受信回路と、
    前記受信回路から送信されたデジタル信号を処理する処理回路と、
    前記処理回路から送信されたデジタル信号をアナログ信号に変換して出力する送信回路と
    を備える無線通信機。
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