TW201332294A

TW201332294A - 以計數器為基礎之可擴充解析度的數位脈寬調變裝置

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Publication number: TW201332294A
Application number: TW101102984A
Authority: TW
Inventors: xin-quan Chen
Original assignee: Univ St Johns
Priority date: 2012-01-31
Filing date: 2012-01-31
Publication date: 2013-08-01
Also published as: TWI462482B

Abstract

一種以計數器為基礎之可擴充解析度的數位脈寬調變裝置，用以擴充數位脈寬調變裝置的解析度，其包括：一計數器；一第一比較器；一或閘，其輸出端則可輸出一數位脈寬調變訊號PWM；一正反器；一n位元電流源選擇器，其具有一選擇輸入端及2n-1輸出端，其中該選擇輸入端耦接至一第二數位設定碼K2，；一電容器，可接受該電流源的充電；一第二比較器；以及一開關；俾藉由該第二數位設定碼K2選擇適當電流源對該電容器充電，可達到擴充該數位脈寬調變訊號的解析度。

Description

以計數器為基礎之可擴充解析度的數位脈寬調變裝置

本發明是有關於一種數位脈寬調變裝置，且特別是有關於一種以計數器為基礎之可擴充解析度的數位脈寬調變裝置。

以計數器為基礎之數位脈寬調變裝置(Counter-based Digital PWM,Digital PWM以下簡稱DPWM)是一種最簡單的DPWM裝置，可以藉由一計數器及一比較器而被簡單實施。然而，以計數器為基礎之數位脈寬調變裝置的解析度是直接與其輸入參考時脈成正比的，因此，當需要較高參考時脈頻率時，也表示會產生較高的動態功率消耗及可能引發雜訊干擾。

在許多控制系統中，一有效率的技術：脈寬調變，在數位時域中藉由改變其輸出脈寬的工作週期被使用以調整其平均功率(請參照B. Michael,Pluse width modulation,Embedded Systems Programming(2001),p. 103-104)。因為，數位控制可以提升系統的成本及其效率，因此，DPWM通常被應用於直流馬達、DC-DC轉換器(請參照B. J. Patella,等人之High-Frequency digital PWM controller with feed-forward compensation,Proc. IEEE 9^th Annual Applied Power Electronics Conference and Exposition(2004),p. 438-446)、D/A轉換器(請參照J. Jung等人之,An oversampled digital PWM linearization technique for digital-to analog conversion,IEEE Transaction on Circuit and System-I Vol. 51,No. 9(2004),p. 1781-1789)，以及甚至是汽車剎車系統中。當今，在現代系統中DPWM已經變成一重要裝置，甚至一些微控制器也直接將DPWM整合於其晶片中(請參照Z. Salam等人之Generation on PWM signals for three phases inverter using a single-chip microcontroller Journal Teknologi Vol. 34(2001),p. 1-12)。

在DPWM中需要高解析度以達到精確的輸出控制及避免產生不要的量化效應(請參照A. Syed等人之Digital PWM architectures,IEEE 35^th Annual Electronics Power Specialists Conference(2004),p. 4689-4695)。然而，解析度與以計數器為基礎之數位脈寬調變裝置之輸入參考時脈是直接成正比的。當尋求高解析度之以計數器為基礎之數位脈寬調變裝置時，也表示需要較高頻的輸入參考時脈，如此將導致較高的動態功率消耗及可能產生雜訊干擾。例如具有1MHz輸出頻率的8位元以計數器為基礎之數位脈寬調變裝置需要256MHz的輸入參考時脈。

請參照圖1，其繪示一種習知以計數器為基礎之數位脈寬調變裝置的方塊圖。如圖所示，該以計數器為基礎之數位脈寬調變裝置係由一n位元的計數器100及一n位元的比較器110所組合而成的。其中，該n位元的比較器110的比較值是由一數位設定碼K所控制，該計數器100在每一個參考時脈的上升緣時計數，當該計數值小於K時，該比較器110(A<B)的輸出維持高電位狀態，直到該計數值等於或大於K時該比較器110(A<B)的輸出才變成低電位狀態。其輸出波形將產生一與該數位設定碼K成正比的脈寬。對於一個具有輸出頻率f_PWM之n位元的以計數器為基礎之數位脈寬調變裝置結構而言，其需要一輸入參考時脈f_CLK=2ⁿx f_PWM，因此，其調變率(即工作週期)D為：

其中，T_k是脈寬調變脈波ON的時間，其係由數位設定碼K所控制，其中，K值從0至2ⁿ-1。其解析度是與其輸入參考時脈f_CLK成正比的。因此，該結構是不適合於實現高解析度DPWM的，因為會產生大的動態功率消耗。

請參照圖2，其繪示另一種習知以延遲線為基礎之數位脈寬調變裝置的方塊圖。如圖所示，該數位脈寬調變裝置係由串接的延遲線(delay-line)210、一多工器220以及一SR正反器230所組成，當輸入參考時脈輸入至指定的延遲線210時，該SR正反器230將被設定為高電位，藉由選擇n位元的設定碼，所需要的延遲訊號將出現於多工器220的輸出端，接著將SR正反器230重置，直到下一個時脈輸入為止。

此結構，一調變後的脈衝寬度可以從該SR正反器230的輸出端產生。但是每一延遲線210因為製程/溫度變化上所產生的不匹配，將會影響其線性(請參照J. Jung等人之,An oversampled digital PWM linearization technique for digital-to analog conversion,IEEE Transaction on Circuit and System-I Vol.51,No. 9(2004),p. 1781-1789)。此外，為了得到較佳的線性及效能，該結構也需要更多的硬體元件，例如較多的延遲線210及較大規模的多工器220，誠屬美中不足之處。

有鑑於此，本發明之目的是提供一種以計數器為基礎之可擴充解析度的數位脈寬調變裝置，其使用一積分電容器以擴充其解析度。

本發明之目的是提供一種以計數器為基礎之可擴充解析度的數位脈寬調變裝置，其不需要高頻輸入參考頻率即可達到高解析度。

本發明之目的是提供一種以計數器為基礎之可擴充解析度的數位脈寬調變裝置，其不需要複雜的電路即可達到高解析度。

為達上述及其他目的，本發明提供一種以計數器為基礎之可擴充解析度的數位脈寬調變裝置，用以擴充數位脈寬調變裝置的解析度，其包括：一計數器，用以接收一時脈訊號F_CLK，並根據該時脈訊號F_CLK輸出一計數結果；一第一比較器，其具有一第一比較輸入端(A)、一第二比較輸入端(B)、一第一比較輸出端(A<B)產生T_K1及一第二比較輸出端(A=B)產生T_P，其中，該第一比較輸入端耦接至該計數結果，該第二比較輸入端耦接至一第一數位設定碼K₁；一或閘，其一輸入端耦接至該T_K1，其輸出端則可輸出一數位脈寬調變訊號PWM；一正反器，其具有一時脈輸入端(CLK)、一清除輸入端(/CLR)、一資料輸入端(D)、一正相輸出端(Q)及一反相輸出端(/Q)，其中，該時脈輸入端耦接至該第二比較輸出端T_P，該正相輸出端(Q)耦接至該或閘的另一輸入端；一n位元電流源選擇器，其具有一選擇輸入端及2ⁿ-1輸出端，其中該選擇輸入端耦接至一第二數位設定碼K₂，該第一輸出端(E₀)耦接至該正反器資料輸入端(D)，第二輸出端(E₁)耦接至第一電流源i，第三輸出端(E₂)耦接至第二電流源i/2，第三輸出端(E₃)耦接至第二電流源i/4，及第2ⁿ輸出端(E₂ ⁿ _-1)耦接至第2ⁿ-1電流源i/2ⁿ-1；一電容器，其一端耦接至該第一電流源i、第二電流源i/2、第三電流源i/4及第2ⁿ-1電流源i/2ⁿ-1，另一端則接地，可接受所選擇電流源的充電；一第二比較器，其一端耦接一參考電壓V(1/2ⁿ)，另一端則耦接至該電容器，當該電容器上的電壓高於該參考電壓時，該第二比較器的輸出V_CMP由高電位變為低電位時將清除該正反器；以及一開關，耦接該反相輸出端(/Q)，可控制該電容器之充電或放電；俾藉由該第二數位設定碼K₂選擇適當電流源對該電容器充電，可達到擴充該數位脈寬調變訊號的解析度。

為使　貴審查委員能進一步瞭解本發明之結構、特徵及其目的，茲附以圖式及較佳具體實施例之詳細說明如后。

請參照圖3，其繪示本案一較佳實施利之以計數器為基礎之數位脈寬調變裝置的方塊圖。如圖所示，本案之本案之以計數器為基礎之數位脈寬調變裝置(CNT-CI DWPM)，係用以擴充數位脈寬調變裝置的解析度，其包括：一計數器10；一第一比較器20；一或閘30；一正反器40；一n位元電流源選擇器50；一電容器60；一第二比較器70；以及一開關80所組合而成者。

其中，該計數器10係用以接收一時脈訊號F_CLK，並根據該時脈訊號F_CLK輸出一計數結果。該計數器10之位元長度例如但不限於為m位元。

該第一比較器20例如但不限於為一數位比較器，其具有一第一比較輸入端(A)、一第二比較輸入端(B)、一第一比較輸出端T_K1及一第二比較輸出端T_P，其中，該第一比較輸入端(A)係耦接至該計數器10之計數結果，該第二比較輸入端(B)係耦接至一第一數位設定碼K₁。其中，該第一比較器20例如但不限於為一m位元比較器，且其第一比較輸出端T_K1例如但不限於為在A<B時輸出高電位，其第二比較輸出端T_P例如但不限於為在A=B時輸出高電位。

該或閘30之一輸入端耦接至該T_K1，其輸出端則可輸出一數位脈寬調變訊號PWM。

該正反器40其具有一時脈輸入端(CLK)、一清除輸入端(/CLR)、一資料輸入端(D)、一正相輸出端(Q)及一反相輸出端(/Q)，其中，該時脈輸入端(CLK)係耦接至該第二比較輸出端T_P，該正相輸出端(Q)係耦接至該或閘30的另一輸入端。其中，該正反器40例如但不限於為一D型正反器。

該n位元電流源選擇器50具有一選擇輸入端及2ⁿ-1輸出端，其中該選擇輸入端係耦接至一第二數位設定碼K₂，該第一輸出端(E₀)耦接至該正反器40之資料輸入端(D)，第二輸出端(E₁)耦接至一第一電流源i，第三輸出端(E₂)耦接至一第二電流源i/2，第三輸出端(E₃)耦接至一第二電流源i/4，及第2ⁿ輸出端(E₂ ⁿ _-1)耦接至第2ⁿ-1電流源i/2ⁿ-1。俾藉由該第二數位設定碼K₂可選擇一電流源對該電容器60充電。

該電容器60之一端耦接至該第一電流源i、第二電流源i/2、第三電流源i/4及第2ⁿ-1電流源i/2ⁿ-1，另一端則接地，可接受該所選擇電流源之充電。

該第二比較器70為一類比比較器，其一端耦接一參考電壓V(1/2ⁿ)，另一端則耦接至該電容器60，當該電容器60上的電壓高於該參考電壓時，該第二比較器60的輸出V_CMP將會由高電位變為低電位，以清除該正反器40。其中，該第二比較器70例如但不限於為一運算放大器。

該開關80係耦接該正反器40之反相輸出端(/Q)，可控制該電容器60之充電或放電。例如，當該開關80開路(OFF)時，所選擇的電流源將可對該電容器60進行充電；當該開關80短路(ON)時，所選擇的電流源將可對該電容器60進行放電。

本案之以計數器為基礎之可擴充解析度的數位脈寬調變裝置其動作原理如下：在圖3中，一m-位元計數器10及一m-位元比較器20被建構成一m-位元數位脈寬調變裝置以產生T_K1，且該電容器60電路被用以以產生T_K2，其中該n位元電流源選擇器50係由一數值K₂所控制，其係由一n至2ⁿ解碼器51及對應於1/K₂的2ⁿ-1個電流源所組成，其中，只有當K₂為0時，一ZO訊號將直接從解碼器51的E0輸出端變成低電位，除此之外，該ZO訊號將一直保持高電位，且在K₂為0時T_K2也必需為0。

根據圖1所示的工作週期之定義，本案之工作週期可以被延伸如下：

其中，T_K包含兩部分：T_K1及T_K2。T_K1可視為相當於使用m-位元以計數器為基礎之數位脈寬調變所產生，且其具有一參考時脈f_CLK。因此，T_K1/T_PWM可被表示為：

其中，K₁是一第一數位設定碼，其值為0～2^m-1。考慮到具有n位元解析度的T_K2是可以在相同的參考時脈下從m位元擴充而得到的。T_K2可以被表示為：

其中，K₂是一第二數位設定碼，其值為0～2ⁿ-1。同樣地，T_K2/T_PWM可被表示為：

將方程式3及方程式5代入方程式2中，該工作週期D將會變成：

其表示此一以計數器為基礎之數位脈寬調變裝置之解析度從原來的m位元已可擴充至m+n位元，且K₁及K₂可以分別被當成數位設定碼的高位元組及低位元組。在此，我們試著使用一電容器積分方式以產生小於一個脈時間的擴充脈衝時間T_K2。結果，方程式4可以被修正為：

在方程式7中，V_C是電流I對電容器C充電T_K2時間後所得到之電壓，且可以由下列積分式得到：

其中，I係由該n位元電流源選擇器50所選擇得到的，對於每一電流源其具有一由1/K₂所控制的單位電流i，當在t=T_K2時，V_C被充電至該參考電壓V(1/2ⁿ)時，即代表具有n-位元的該擴充脈衝輸出T_K2將被產生。

在啟始狀態時，該正反器40的正相輸出端(Q)維持高電位狀態以使開關80短路，如此，使得該電容器60上的電壓V_C=0。當該計數器10計數至K₁時，該第一比較器20的第一比較輸出端(A＜B)將會產生T_K1，另一第二比較輸出端(A=B)T_P將會致能該電容器60的積分，以達到擴充的解析度n-位元。在T_P的上升緣時，除當ZO=0(在K₂=0時)外，該正反器40的反相輸出端(/Q)立即使開關80開路，該正反器40的正相輸出端(Q)所輸出的T_K2是高電位，且該電容器60開始被以電流I積分，其中電流I是n位元電流源選擇器50的選擇輸出，且可藉由1/K₂控制。當V_C被充電至對應於1/2ⁿ的參考電壓時，該第二比較器70的V_CMP下降緣輸出將會清除正反器40，以使T_K2變回低電位。同時地，該開關80將被短路且電容器60被放電至0電位直至下一個T_P的上升緣出現為止。最後，合併T_K1及T_K2，在相同的參考時脈f_CLK下，本案將產生具有n+m位元解析度之以計數器為基礎之數位脈寬調變裝置。

本案之以計數器為基礎之數位脈寬調變裝置因為增加了電容器積分電路，因此增加了電路的複雜性，但是相對於前述的延遲線電路結構，其電路結構仍相對精簡，且不會有製程/溫度變化上所產生的不匹配，以致影響其線性之問題。此外，因為該電容器60的誤差通常大於其他元件的誤差，因此，在本案之CNT-CI DPWM中使用電容器60可能會影響其工作週期之精準度。幸運地，當K₁≠0，因電容器60誤差所導致的PWM工作週期誤差的衝擊可以藉由合併原以計數器為基礎之DPWM及電容器之積分電路而被降低。而當K₁=0，工作週期誤差將直接與電容器60的誤差相關，因此具有精確電容值的電容器是需要的，以便得到一可接受的工作週期誤差。

為了驗證本案之CNT-CI DPWM的操作及工作效能，本案使用了Pspice電路模擬軟體去驗證一8位元CNT-CI DPWM電路，其是由一4位元DPWM電路加上一4位元電容器積分電路所組成。在該模擬中，其參考時脈頻率f_CLK是16MHz，輸出頻率f_PWM是1MHz。電容器60之電容值為62.5pF，該n位元電流源選擇器50所選擇之電流源之單位電流i為1毫安培，以及對應於1/2⁴的參考電壓為0.0625V。

請參照圖4，其繪示根據本案一較佳實施例之CNT-CI DPWM之模擬波形示意圖。如圖所示，最後的PWM輸出是由在K₁=8之T_K1及在K₂=8之T_K2所合成。我們可以發現原本4位元DPWM電路之工作週期從50%變成53.22%，因此，在不增加參考時脈頻率的情形下，本案之CNT-CI DPWM之解析度可以從原來之4位元DPWM電路擴充為8位元之解析度。

考慮到電容器60具有從1%至20%誤差的情形，在本案之CNT-CI DPWM中，我們可以發現在K₁=8及K₂=8之情形下，其工作週期誤差將會隨著電容器誤差的增加而增加。以下將說明為何電容器之誤差並不會對本案CNT-CI DPWM之工作週期誤差造成太大影響之原因。考慮電容器60存在一誤差(err)，依據方程式(8)可得到：

因而方程式(4)將變為：

將方程式(10)代入方程式(6)後，則工作週期即為：

因此，當電容存在誤差時，所造成工作週期之誤差(E_D)將如下所示：

從方程式(12)中發現：當K₁為0時，工作週期誤差與電容誤差成正比，然而，只要K₁不為0，則電容誤差對所造成工作週期的誤差將會減少；特別是K₁值或位元數n愈大時，誤差減少將會更加明顯。

請參照圖5，其繪示根據本案一較佳實施例之CNT-CI DPWM之電容器誤差與工作週期誤差關係之示意圖。如圖所示，在本案之CNT-CI DPWM中，其工作週期誤差將會隨著電容器誤差的增加而增加。然而，其工作週期誤差是非常微不足道的，甚至當電容器60具有20%誤差時，其工作週期誤差只增加至1.4%。

因此，根據本案之以計數器為基礎之可擴充解析度的數位脈寬調變裝置之實施，其具有：1.不需要高頻輸入參考頻率即可達到高解析度；2.不需要複雜的電路即可達到高解析度；以及3.可降低電容器誤差對PWM電路工作週期誤差之影響等優點，因此，本案之以計數器為基礎之可擴充解析度的數位脈寬調變裝置確實較習知之數位脈寬調變裝置具進步性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內所作之各種更動與潤飾，亦屬本發明之範圍。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．計數器

20．．．第一比較器

30．．．或閘

40．．．正反器

50．．．n位元電流源選擇器

60．．．電容器

70．．．第二比較器

80．．．開關

100．．．n位元計數器

110．．．比較器

210．．．延遲線

220．．．多工器

230．．．SR正反器

51．．．n至2ⁿ解碼器

圖1為一示意圖，其繪示一種習知以計數器為基礎之數位脈寬調變裝置的方塊圖。

圖2為一示意圖，其繪示另一種習知以延遲線為基礎之數位脈寬調變裝置的方塊圖。

圖3為一示意圖，其繪示本案一較佳實施例之以計數器為基礎之數位脈寬調變裝置的方塊圖。

圖4為一示意圖，其繪示根據本案一較佳實施例之CNT-CI DPWM之模擬波形示意圖。

圖5為一示意圖，其繪示根據本案一較佳實施例之CNT-CI DPWM之電容器誤差與工作週期誤差關係之示意圖。