JP2018152768A - アナログ/デジタル変換回路及び無線通信機 - Google Patents

アナログ/デジタル変換回路及び無線通信機 Download PDF

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Abstract

【課題】スプリアスの影響を低減する。【解決手段】実施形態によれば、アナログ/デジタル変換回路は、サンプリングしたアナログ信号とデジタルコードS_dacとに基づいてアナログ電圧を生成する第1回路30と、第1クロック信号CLK_Cを生成するクロック生成回路35と、第1回路が出力するアナログ電圧が入力され、第1クロック信号CLK_Cに基づいてデジタル出力する比較回路31と、比較回路のデジタル出力に基づいて、デジタルコードS_dacを生成するDAC制御回路33とを含む。クロック生成回路35は、アナログ信号のサンプリングが終了してから第1クロック信号CLK_Cの生成を開始するまでの遅延期間Tdlyを、アナログ信号のサンプリング毎に可変にさせる。【選択図】 図2

Description

本発明の実施形態は、アナログ/デジタル変換回路及び無線通信機に関する。
アナログ/デジタル変換回路(以下、「AD変換回路」とも表記する)の1つとして逐次比較型AD変換回路が知られている。受信回路にAD変換回路を含む無線通信機においては、AD変換回路に用いられるクロック信号の高調波が不要放射(スプリアス)となる。受信した高周波(RF、radio frequency)信号の周波数帯域におけるスプリアスは、ノイズの原因となり、高周波信号の受信感度の劣化を起こすことがある。
特許第5705841号公報
スプリアスの影響を低減できるアナログ/デジタル変換回路及び無線通信機を提供する。
実施形態に係るアナログ/デジタル変換回路は、サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成する第1回路と、第1クロック信号を生成するクロック生成回路と、第1回路が出力するアナログ電圧が入力され、第1クロック信号に基づいてデジタル出力する比較回路と、比較回路のデジタル出力に基づいて、デジタルコードを生成するDAC制御回路とを含む。クロック生成回路は、アナログ信号のサンプリングが終了してから第1クロック信号の生成を開始するまでの遅延期間を、アナログ信号のサンプリング毎に可変にさせる。
図1は、第1実施形態に係る無線通信機の構成を示すブロック図である。 図2は、第1実施形態に係るアナログ/デジタル変換回路のブロック図である。 図3は、第1実施形態に係るアナログ/デジタル変換回路の動作を示すフローチャートである。 図4は、第1実施形態に係るアナログ/デジタル変換回路の動作を示すタイミングチャートである。 図5は、第2実施形態に係るアナログ/デジタル変換回路の備えるCLK生成回路の回路図である。 図6は、第3実施形態の第1例に係るアナログ/デジタル変換回路の備える可変遅延回路の回路図である。 図7は、第3実施形態の第2例に係るアナログ/デジタル変換回路の備える可変遅延回路の回路図である。 図8は、第3実施形態の第3例に係るアナログ/デジタル変換回路の備える可変遅延回路の回路図である。 図9は、第1変形例に係るアナログ/デジタル変換回路のブロック図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
1.第1実施形態
第1実施形態に係るアナログ/デジタル変換回路(以下、AD変換回路とも表記する)及び無線通信機について説明する。以下、AD変換回路が逐次比較型AD変換回路である場合について説明する。
1.1 無線通信機の全体構成について
まず、無線通信機の全体構成について説明する。無線通信機1は、デジタル信号処理回路10、受信回路11、送信回路12、入出力回路13、及びアンテナ14を含む。
受信回路11は、外部機器から受信した高周波信号(以下、「アナログ信号」とも表記する)をデジタル信号に変換して、デジタル信号処理回路10に送信する。受信回路11は、低雑音増幅回路(LNA、low noise amplifier)20、ローパスフィルタ(LPF、low pass filter)21、増幅回路(AMP)22、及びAD変換回路23を含む。
低雑音増幅回路20は、アンテナ14及び入出力回路13を介して受信した微弱なアナログ信号を比較的低雑音で増幅する。
ローパスフィルタ21は、低雑音増幅回路20で増幅されたアナログ信号に対して、遮断周波数よりも低い周波数成分を減衰させる。
増幅回路22は、ローパスフィルタ21でフィルタリングされたアナログ信号を、AD変換回路23で処理するために必要な振幅(電圧)まで増幅させる。
AD変換回路23は、入力されたアナログ信号をデジタル信号に変換して、デジタル信号処理回路10に送信する。
デジタル信号処理回路10は、受信回路11から受信したデジタル信号に基づいて、各種処理を行う。また、デジタル信号処理回路10は、各種処理の結果に基づいて、デジタル信号を送信回路12に送信する。
送信回路12は、図示せぬデジタル/アナログ変換回路を含み、デジタル信号処理回路10から受信したデジタル信号をアナログ信号に変換して、入出力回路13に送信する。
入出力回路13は、アンテナ14を介して受信した信号を受信回路11に送信し、送信回路12から受信した信号を、アンテナ14を介して、外部機器に送信する。
1,2 AD変換回路の構成について
次に、AD変換回路23の構成について、図2を用いて説明する。図2の例は、8ビットのデジタル信号を生成するAD変換回路23を示しているが、生成するデジタル信号のビット数は任意に設定できる。逐次比較型AD変換回路23では、アナログ信号の電圧Vaと基準電圧Vrefに基づく電圧との逐次比較がMSB(最上位ビット)から順に行われ、デジタル信号が生成される。基準電圧Vrefは、アナログ信号の電圧Vaの判定を行う際の基準となる電圧である。例えば、MSBの判定において、電圧Vaが1/2Vref以上の場合((Va−1/2Vref)≧0)、MSBは“High”(“H”)レベル(“1”データ)とされ、電圧Vaが1/2Vrefよりも低い場合((Va−1/2Vref)<0))、MSBは“Low”(“L”)レベル(“0”データ)とされる。次の上位ビットの判定では、MSBが“1”データの場合、電圧Vaと(1/2+1/4)Vrefとの比較が行われ、MSBが“0”データの場合、電圧Vaと(1/2−1/4)Vrefとの比較が行われる。
AD変換回路23は、デジタル/アナログ変換回路(以下、「DAC」と表記する)30、比較回路31、逐次比較レジスタ32、DAC制御回路33、カウンタ34、及びCLK生成回路35を含む。
DAC30の2つの入力端子は、AD変換回路23のアナログ信号入力端子及び基準電圧Vref入力端子にそれぞれ接続される。DAC30の出力端子は、比較回路31の非反転入力端子(+端子)に接続される。DAC30は、アナログ信号のサンプリングを行う際、アナログ信号の電圧Vaを一時的に保持する。また、DAC30は、逐次比較の際、DAC制御回路33から受信した8ビットのデジタル信号S_dacに基づいて、比較するビット毎に異なるアナログ電圧Vdを生成し、アナログ信号の電圧Vaと合成する。そして、この合成電圧が比較回路31に出力される。DAC30は、複数のサンプリング回路40、並びにスイッチング素子44を含む。なお、サンプリング回路40の個数は、AD変換回路23のビット数に基づいて決定される。
各サンプリング回路40は、容量素子41並びにスイッチング素子42及び43を含む。複数のサンプリング回路40に含まれる容量素子41は、それぞれ容量値が異なる。例えば、8ビットのAD変換回路23においては、基準電圧Vrefに対して、1/2Vref、1/4Vref、…、1/2Vref(nはビット数)の電圧が生成できるように容量値が設定される。容量素子41の第1電極はスイッチング素子42の出力端子に接続され、第2電極は、DAC30の出力端子に接続される。
スイッチング素子42は、第1入力端子に電圧Vrefが印加され、第2入力端子が接地される。スイッチング素子42は、スイッチング素子43がオフ状態の場合に、信号S_dacに応じて、第1入力端子あるいは第2入力端子を選択する。
スイッチング素子43は、入力端子がアナログ信号端子に接続され、出力端子が容量素子41の第1電極に接続される。スイッチング素子43は、CLK生成回路35から送信されるサンプリングクロック信号CLK_Sに応じて、アナログ信号入力端子と各サンプリング回路40とを接続する。
スイッチング素子44は、CLK生成回路35から送信されるクロック信号(不図示)に応じて、DAC30の出力端子を接地する。
例えば、DAC30がアナログ信号をサンプリングする際は、各サンプリング回路40において、スイッチング素子43がオン状態とされ、スイッチング素子42は、第1及び第2入力端子が選択されていない状態にされる。そして、スイッチング素子44はオン状態とされる。これにより、各サンプリング回路40の容量素子41がアナログ信号の電圧Vaで充電される。
また、DAC30がデジタル信号S_dacに応じてアナログ電圧を生成する場合、各サンプリング回路40のスイッチング素子43はオフ状態とされる。そして、デジタル信号S_dacに応じて、スイッチング素子42は第1及び第2入力端子のいずれか1つを選択する。
比較回路31の反転入力端子(−端子)は、接地され、出力端子は、逐次比較レジスタ32に接続される。比較回路31は、ビット毎にDAC30でサンプリングされた電圧、すなわちアナログ信号の電圧VaとDACで生成されたアナログ電圧Vdとの合成電圧と接地電位とを比較し、その結果を逐次比較レジスタ32に送信する。比較回路31は、CLK生成回路35から送信されるコンパレータクロック信号CLK_Cが例えば“H”レベルの場合、比較を行う。
逐次比較レジスタ32は、比較回路31から受信する8ビットのデジタル信号を一時的に保持する。逐次比較レジスタ32に保持された8ビットのデジタル信号は、DAC制御回路33、カウンタ34、及びAD変換回路23の出力端子に送信される。
DAC制御回路33は、8ビットのデジタル信号S_dacをDAC30に送信して、DAC30を制御する。より具体的には、逐次比較レジスタ32から受信した各ビットのデジタル信号(逐次比較の結果)に基づいて、信号S_dacを生成し、DAC30にこれを送信する。
カウンタ34は、逐次比較レジスタ32が逐次比較の結果(各ビットのデジタル信号)を保持する毎にカウントアップし、カウント数が8回に達すると、その旨をCLK生成回路35に送信する。より具体的には、カウンタ34は、CLK生成回路にカウント信号S_cntを送信する。例えば、カウント信号S_cntは、カウントを実行している期間“L”レベルとされる。カウンタ34は、カウント数が8回に達した場合、すなわち逐次比較が終了した場合、カウント信号S_cntを“H”レベルにし、カウント数をリセットする。
CLK生成回路35は、例えば外部機器から入力されるマスタークロック信号CLK_M及びカウント信号S_cntに基づいて、サンプリングクロック信号CLK_S及びコンパレータクロック信号CLK_Cを生成する。CLK生成回路35は、コンパレータクロック信号CLK_Cを生成する場合、アナログ信号のサンプリング毎に、サンプリング終了から逐次比較開始までの期間(以下、遅延期間Tdlyと呼ぶ)を異なる長さに設定する。CLK生成回路35は、ランダム遅延生成回路36を含む。
ランダム遅延生成回路36は、例えばマスタークロック信号CLK_Mの立ち上がり(サンプリング終了)のタイミングで、ランダムな長さの遅延期間Tdlyを発生させる。
1.3 AD変換動作の全体の流れについて
次に、AD変換動作の全体の流れについて、図3を用いて説明する。
図3に示すように、まず、AD変換回路23は、アナログ信号をサンプリングする(ステップS1)。より具体的には、DAC30は、アナログ信号の電圧Vaを取り込む。
サンプリングが終了すると、CLK生成回路35は、ランダム遅延生成回路36においてランダムな長さの遅延期間Tdlyを発生させる(ステップS2)。より具体的には、CLK生成回路35は、例えばマスタークロック信号CLK_Mが“L”レベルから“H”レベルに立ち上がると、サンプリングクロック信号CLK_Sを“L”レベル(サンプリング終了)にし、内部でランダムな遅延期間Tdlyを発生させる。
遅延期間Tdly経過後、AD変換回路23は、コンパレータクロック信号CLK_Cのタイミングに応じて、逐次比較を実行する(ステップS3)。より具体的には、CLK生成回路35は、遅延期間Tdly経過後、コンバージョン信号S_cvを“H”レベルでアサートにする。CLK生成回路35は、コンバージョン信号S_cvが“H”レベルの期間(以下、逐次比較期間Tconvと呼ぶ)、コンパレータクロック信号CLK_Cを生成し、これを比較回路31に送信する。比較回路31は、コンパレータクロック信号CLK_Cのパルスに応じて、逐次比較を実行し、その結果を逐次比較レジスタ32に送信する。カウンタ34は、“H”レベルのコンバージョン信号S_cvを受信すると、カウント信号S_cntを “L”レベルにして、逐次比較レジスタ32が保持するデータのビット数をカウントする。
カウンタ34は、カウント数が8回に達した場合(逐次比較が終了した場合)、カウント信号S_cntを“H”レベルにする。CLK生成回路35は、“H”レベルのカウント信号S_cntを受信すると、コンバージョン信号S_cvを“L”レベルする。CLK生成回路35は、コンバージョン信号S_cvを“L”レベルにされると、コンパレータクロック信号CLK_Cの生成を終了させ、サンプリングクロック信号CLK_Sを“H”レベル(次のサンプリング開始)にする。また、カウンタ34は、“L”レベルのコンバージョン信号S_cvを受信すると、カウント信号S_cntを“H”レベルにし、カウント数をリセットする。
これにより、1周期のアナログ信号のAD変換が終了となる。
1.4 AD変換動作時の各信号について
次に、AD変換動作時の各信号について、図4を用いて説明する。図4の例は、2サイクル分のAD変換動作を抜粋して示している。以下、図4における1サイクル目のAD変換動作期間(あるいは、「サンプリング周期」とも表記する)を「第1変換期間Tad1」と表記し、2サイクル目のAD変換動作期間を「第2変換期間Tad2」と表記する。また第1変換期間Tad1において、アナログ信号をサンプリングしている期間を「第1サンプリング期間Tsamp1」と表記し、遅延期間を「第1遅延期間Tdly1」と表記し、逐次比較期間を「第1逐次比較期間Tconv1」と表記する。第2変換期間Tad2においても、第1変換期間Tad1と同様に、「第2サンプリング期間Tsamp2」、「第2遅延期間Tdly2」、及び「第2逐次比較期間Tconv2」とそれぞれ表記する。
図4に示すように、時刻t0において、AD変換回路23は、1サイクル目のAD変換動作を開始する。時刻t0〜t3間が第1変換期間Tad1に相当する。より具体的には、カウント信号S_cntが“H”レベルに立ち上がると、CLK生成回路35は、コンバージョン信号S_cvを“L”レベルにし、サンプリングクロック信号CLK_Sを“H”レベルにする。また、CLK生成回路35は、コンバージョン信号S_cvに基づいて、コンパレータクロック信号CLK_Cの発振を終了させる。DAC30は、サンプリングクロック信号CLK_Sに基づいて、アナログ信号のサンプリングを開始する。時刻t0〜t1間が第1サンプリング期間Tsamp1に相当する。
時刻t1において、AD変換回路23はサンプリングを終了する。より具体的には、マスタークロック信号CLK_Mが“H”レベルに立ち上がると、CLK生成回路35内では、サンプリングクロック信号CLK_Sが“L”レベルとされる。DAC30は、サンプリングクロック信号CLK_Sに基づいて、アナログ信号のサンプリングを終了する。また、CLK生成回路35内のランダム遅延生成回路36においては、マスタークロック信号CLK_Mが“H”レベルに立ち上がると、第1遅延期間Tdly1が生成される。時刻t1〜t2間が第1遅延期間Tdly1に相当する。
時刻t2において、すなわち第1遅延期間Tdly1経過後、AD変換回路23は、逐次比較変換を開始する。時刻t2〜t3間が第1逐次比較期間Tconv1に相当する。より具体的には、CLK生成回路35は、第1遅延期間Tdly1経過後、コンバージョン信号S_cvを“H”レベルにする。CLK生成回路35は、コンバージョン信号S_cvに基づいて、コンパレータクロック信号CLK_Cを生成する。図4の例では、8ビットのAD変換に対応して、8サイクルのパルスが生成される。また、カウンタ34は、コンバージョン信号S_cvに基づいて、カウント信号S_cntを“L”レベルにし、カウントを開始する。
時刻t3において、AD変換回路23は、1サイクル目のAD変換動作を終了し、2回目のAD変換動作を開始する。時刻t3〜t6間が第2変換期間Tad2に相当する。より具体的には、時刻t0と同様に、カウンタ34は、カウント数が8回に達すると、カウント信号S_cntを“H”レベルにする。カウント信号S_cntが“H”レベルに立ち上がると、CLK生成回路35は、コンバージョン信号S_cvを“L”レベルにし、サンプリングクロック信号CLK_Sを“H”レベルにする。また、CLK生成回路35は、コンバージョン信号S_cvに基づいて、コンパレータクロック信号CLK_Cの発振を終了させる。DAC30は、サンプリングクロック信号CLK_Sに基づいて、2回目のAD変換動作におけるアナログ信号のサンプリングを開始する。時刻t3〜t4間が第2サンプリング期間Tsamp2に相当する。
時刻t4において、時刻t1と同様に、AD変換回路23はサンプリングを終了する。そしてランダム遅延生成回路36においては、マスタークロック信号CLK_Mが“H”レベルに立ち上がると、第2遅延期間Tdly2が生成される。時刻t4〜t5間が第2遅延期間Tdly2に相当する。
時刻t5において、時刻t2と同様に、第2遅延期間Tdly2経過後、AD変換回路23は、逐次比較変換を開始する。時刻t5〜t6間が第2逐次比較期間Tconv2に相当する。
時刻t6において、時刻t3と同様に、AD変換回路23は、2回目のAD変換動作を終了する。
ここで、第1変換期間Tad1の長さと第2変換期間Tad2の長さとは異なる。より具体的には、第1サンプリング期間Tsamp1の長さと第2サンプリング期間Tsamp2の長さとは異なる。また、第1遅延期間Tdly1の長さと第2遅延期間Tdly2の長さとは異なる。すなわち、AD変換動作(サンプリング周期)毎に、サンプリング期間Tsamp及び遅延期間Tdlyの長さは異なる。これに対し、第1逐次比較期間Tconv1及び第2逐次比較期間Tconv2の長さはほとんど同じである。すなわち、各AD変換動作における、逐次比較期間Tconvの長さはほとんど同じである。
“H”レベルへの立ち上がりを起点としたマスタークロック信号CLK_Mの1周期、例えば時刻t1〜t4間に、第1遅延期間Tdly1、第1逐次比較期間Tconv1、及び第2サンプリング期間Tsamp2が含まれる。従って、マスタークロック信号CLK_Mの1周期をTmとし、サンプリングに最低限必要なサンプリング期間をTs_minとすると、遅延期間Tdlyは、Tdly<(Tm−Tconv−Ts_min)の関係を満たす。
1.5 本実施形態に係る効果について
本実施形態に係る構成であると、受信回路にAD変換回路を含む無線通信機において、スプリアスを低減できる。以下、本効果につき説明する。
AD変換回路でアナログ信号(高周波信号)をデジタル信号に変換する際、AD変換回路に用いられる内部クロック信号の高調波が不要放射(スプリアス)となる。スプリアスが無線通信機内のRFアナログ回路に回り込むと、スプリアスの一部が、受信した高周波信号の周波数帯域と重なる場合がある。すると、スプリアスが高周波信号のノイズとなり、無線通信機の受信感度が劣化する。受動素子を用いてスプリアスを対処する場合、AD変換回路の電源間に容量の大きいデカップリングキャパシタを接続する方法が知られている。但し、デカップリングキャパシタを追加することにより、回路面積が増大する。
これに対し、本実施形態における構成では、AD変換回路は、ランダム遅延生成回路を含むCLK生成回路を備える。そして、アナログ信号のサンプリング毎に、サンプリング終了から逐次比較開始までの期間を異なる長さに設定できる。すなわち、サンプリングクロック信号とコンパレータクロック信号のタイミングをサンプリング毎にずらすことができる。これにより、高調波のピークが分散されるため、スプリアスを低減できる。
更に、本実施形態に係る構成では、無線通信機において、スプリアスによる高周波信号のノイズを低減できる。従って、無線通信機における受信感度の劣化を抑制できる。
更に、本実施形態に係る構成では、スプリアスによるノイズを低減できるため、ノイズ対策で用いられるデカップリングキャパシタのような受動素子の個数を低減できる。従って無線通信機の回路面積を低減できる。
2.第2実施形態
次に、第2実施形態に係るAD変換回路及び無線通信機について説明する。第2実施形態では、第1実施形態におけるCLK生成回路の具体例を示す。以下、第1実施形態と異なる点についてのみ、説明する。
2.1 CLK生成回路の構成について
CLK生成回路について、図5を用いて説明する。
図5に示すように、CLK生成回路35は、ランダム遅延生成回路36、遅延回路52、NAND素子53〜55、インバータ56〜60、並びCLK_C生成回路65を含む。
ランダム遅延生成回路36は、擬似ランダム生成回路50及び可変遅延回路51を含む。
擬似ランダム生成回路50は、マスタークロック信号CLK_Mの立ち下がりのタイミングで、ランダムなデジタル信号DCONTを発生させ、可変遅延回路51に送信する。
可変遅延回路51は、デジタル信号DCONTに基づいて、遅延期間を変動させる。
遅延回路52は、インバータ61〜64を含み、入力信号を一定期間遅延させて出力する。なお、インバータの個数は、信号を反転させないために遅延期間に応じて任意の偶数個に設定可能である。
次に、各素子の接続について詳細に説明する。
インバータ56の入力端子には、マスタークロック信号CLK_Mが入力され、出力端子は、NAND素子53の第1入力端子に接続される。
NAND素子53の第2入力端子にはカウント信号S_cntが入力される。NAND素子の出力端子は、インバータ57の入力端子、及びNAND素子55の第1入力端子に接続される。
インバータ57の出力端子は、遅延回路52の入力端子及びNAND素子54の第1入力端子に接続される。
遅延回路52の出力端子は、NAND素子54の第2入力端子及びインバータ59の入力端子に接続される。
NAND素子54の出力端子は、インバータ58の入力端子に接続される。
インバータ58の出力端子から、サンプリングクロック信号CLK_Sが出力される。
インバータ59の出力端子は、ランダム遅延生成回路36の入力端子に接続される。
ランダム遅延生成回路36の出力端子は、NAND素子55の第2入力端子に接続される。
NAND素子55の出力端子は、インバータ60の入力端子に接続される。
インバータ60の出力端子から、コンバージョン信号S_cvが出力される。
CLK_C生成回路65は、コンバージョン信号S_cv(インバータ60の出力信号)に基づいて、コンパレータクロック信号CLK_Cを生成する。
2.2 CLK生成回路35の動作の具体例について
引き続き、図5を用いてCLK生成回路35の動作の具体例について説明する。
例えば、第1実施形態の図4で説明した時刻t1において、カウント信号S_cntが“H”レベルの状態で、マスタークロック信号CLK_Mが“H”レベルに立ち上がると、NAND素子53の第1入力端子には、“L”レベル信号が入力される。よって、NAND素子53の出力は“H”レベルとされる。すると、NAND素子54の第1入力端子には“L”レベルの信号が入力される。これによりNAND素子54の出力は“H”レベルとされる。よって、サンプリングクロック信号CLK_S(インバータ58の出力)は“L”レベルにされる。また、NAND素子55の第1入力端子には、“H”レベルの信号が入力される。そして、NAND素子55の第2入力端子には、遅延回路52、並びに可変遅延回路51に基づく遅延期間経過後、“H”レベルの信号が入力され、NAND素子55の出力は“L”レベルとされる。よって、コンバージョン信号S_cv(インバータ60の出力)は、遅延期間経過後、“H”レベルにされる。
また、例えば、第1実施形態の図4で説明した時刻t3において、マスタークロック信号CLK_Mが“L”レベルの状態で、カウント信号S_cntが“H”レベルに立ち上がると、NAND素子53の出力は“H”レベルにされる。すると、NAND素子54の第1入力端子には“H”レベルの信号が入力される。そして、遅延回路52による遅延後、NAND素子54の第2入力端子には“H”レベルの信号が入力される。これにより、NAND素子54の出力は“L”レベルとされる。よって、サンプリングクロック信号CLK_S(インバータ58の出力)は“H”レベルにされる。また、NAND素子55の第1入力端子には、“L”レベルの信号が入力される。NAND素子55の出力は、“H”レベルとされる。よって、コンバージョン信号S_cv(インバータ60の出力)は、遅延回路52及び可変遅延回路51による遅延が生じることなく、“L”レベルにされる。
2.3 本実施形態に係る効果について
本実施形態に係る構成を第1実施形態に適用できる。これにより、第1実施形態と同様の効果が得られる。
3.第3実施形態
次に第3実施形態について説明する。第3実施形態では、第2実施形態で説明した可変遅延回路について3つの具体例を示す。以下、第1及び第2実施形態と異なる点についてのみ説明する。
3.1 第1例
まず、第3実施形態の第1例について、図6を用いて説明する。
図6に示すように、可変遅延回路51は、可変抵抗素子(あるいは「可変抵抗回路」と表記する)70及び71、並びにインバータ72〜75を含む。
インバータ72〜75はそれぞれの入力端子と出力端子が直列に接続される。インバータ72の入力端子は、可変遅延回路51の入力端子に接続され、インバータ75の出力端子は、可変遅延回路51の出力端子に接続される。インバータ72〜75の電源電圧端子は、共通に接続され、可変抵抗素子70を介して電源電圧配線に接続される(電源電圧を印加される)。またインバータ72〜75の接地電圧端子は、共通に接続され、可変抵抗素子71を介して接地される。
可変抵抗素子70及び71は、擬似ランダム生成回路50から送信されるデジタル信号DCONTに応じて、抵抗値を変動させる。可変抵抗素子70及び71の抵抗値を変化させることにより、インバータ72〜75に流れる電流量を調整できる。よって、各インバータにおける信号の反転速度を調整できる。
3.2 第2例
次に、第3実施形態の第2例について、図7を用いて説明する。第2例は、第1例における可変抵抗回路70及び71の回路構成の一例を示す。以下、第1例と異なる点についてのみ説明する。
図7に示すように、インバータ72〜75の接続は、第1例の図6と同じである。
可変抵抗回路70は、デジタル信号DCONTのビット数n(nは2以上の整数)に応じて、n個のスイッチング素子80(80_1〜80_n)及びn+1個の抵抗素子81(81_1〜81_n、81_n+1)を含む。
スイッチング素子80_1〜80_nの第1端子は、インバータ72〜75の電源電圧端子に共通に接続される。スイッチング素子80_1〜80_nの第2端子は、それぞれ抵抗素子81_1〜81_nを介して電源電圧配線に接続される。各スイッチング素子80は、デジタル信号DCONTに応じてオン/オフ制御される。
抵抗素子81_n+1の一端は電源電圧配線に接続され、他端は、インバータ72〜75の電源電圧端子に接続される。抵抗素子81_n+1は、スイッチング素子80_1〜80_nが全てのオフ状態とされた場合、インバータ72〜75の出力が不定とならないようにするために設けられている。
n+1個の抵抗素子81の抵抗値は、任意に設定可能であり、例えば、2のべき乗倍、すなわち、2R、2R、…、2(n)R(Rは任意の抵抗値)であっても良い。
可変抵抗回路71は、可変抵抗回路70と同様に、デジタル信号DCONTのビット数nに応じて、n個のスイッチング素子82(82_1〜82_n)及びn+1個の抵抗素子83(83_1〜83_n、83_n+1)を含む。n+1個の抵抗素子83の抵抗値は、抵抗素子81と同様に任意に設定可能である。
スイッチング素子82_1〜82_nの第1端子は、インバータ72〜75の接地電圧端子に共通に接続される。スイッチング素子82_1〜82_nの第2端子は、それぞれ抵抗素子83_1〜83_nを介して接地される。各スイッチング素子82は、デジタル信号DCONTに応じてオン/オフ制御される。
抵抗素子83_n+1の一端は接地され、他端は、インバータ72〜75の接地電圧端子に接続される。抵抗素子83_n+1は、抵抗素子81_n+1と同様に、インバータ72〜75の出力が不定とならないようにするために設けられている。
n+1個の抵抗素子83の抵抗値は、任意に設定可能であり、例えば、2のべき乗倍、すなわち、2R、2R、…、2(n)R(Rは任意の抵抗値)であっても良い。
3.3 第3例
次に、第3実施形態の第3例について、図8を用いて説明する。第3例では、第1及び第2例と異なり可変容量回路を用いた場合について説明する。以下、第1及び第2例と異なる点についてのみ説明する。
図8に示すように、可変遅延回路51は、インバータ72〜75、並びに3つの可変容量回路90_1〜90_3を含む。図8の例では、説明を簡略化するため、可変容量回路90_2及び90_3の内部の構成が省略されているが、可変容量回路90_1と同じ構成である。
インバータ72の入力端子は可変遅延回路51の入力端子に接続され、出力端子はノードN1に接続される。インバータ73の入力端子はノードN1に接続され、出力端子はノードN2に接続される。インバータ74の入力端子はノードN2に接続され、出力端子はノードN3に接続される。インバータ75の入力端子はノードN3に接続され、出力端子は可変遅延回路51の出力端子に接続される。
可変容量回路90_1〜90_3は、ノードN1〜N3にそれぞれ接続され、デジタル信号DCONTに応じて、容量値を変動させる。
可変容量回路90_1は、デジタル信号DCONTのビット数nに応じて、n個のスイッチング素子91(91_1〜91_n)及びn個の容量素子92(92_1〜92_n)を含む。n個の容量素子92の容量値は、任意に設定可能であり、例えば、2のべき乗倍、すなわち、2C、2C、…、2(n−1)C(Cは任意の容量値)であっても良い。
スイッチング素子91_1〜91_nの第1端子は、ノードN1に共通に接続される。各スイッチング素子91の第2端子は、容量素子92を介して接地される。各スイッチング素子91は、デジタル信号DCONTに応じてオン/オフ制御される。
可変容量回路90_1〜90_3の容量値を変化させることにより、ノードN1〜N3の充電容量を調整できる。よって、各インバータ間の信号の伝達速度を調整できる。
3.4 本実施形態に係る効果について
本実施形態に係る構成を第1及び第2実施形態に適用できる。これにより、第1及び第2実施形態と同様の効果が得られる。
4.変形例等
上記実施形態に係るアナログ/デジタル変換回路は、サンプリングしたアナログ信号とデジタルコード(S_dac in 図2)とに基づいてアナログ電圧を生成する第1回路(30 in 図2)と、第1クロック信号(CLK_C in 図2)を生成するクロック生成回路(35 in 図2)と、第1回路が出力するアナログ電圧が入力され、第1クロック信号に基づいてデジタル出力する比較回路(31 in 図2)と、比較回路のデジタル出力に基づいて、デジタルコードを生成するDAC制御回路(33 in 図2)とを含む。クロック生成回路は、アナログ信号のサンプリングが終了してから第1クロック信号の生成を開始するまでの遅延期間(Tdly in 図4)を、アナログ信号のサンプリング毎に可変にさせる。
上記実施形態を適用することにより、スプリアスの影響を低減できるAD変換回路を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
4.1 第1変形例
例えば、上記実施形態において、AD変換回路は、差動構成であっても良い。差動構成の一例について、図9を用いて説明する。
図9に示すように、第1実施形態の図2と異なる点は、正側及び負側のアナログ入力信号(アナログ入力+及びアナログ入力−)に対応した同じ構成の2つのDAC30を備える。正側のアナログ入力信号が入力されるDAC30の出力端子は、比較回路31の非反転入力端子(+端子)に接続され、負側のアナログ入力信号が入力されるDAC30の出力端子は、比較回路31の反転入力端子(−端子)に接続される。
このような構成においても、第1実施形態と同様の効果が得られる。
4.2 その他変形例
例えば、上記実施形態において、DACは、図2に示す構成に限定されない。容量素子を用いた他の構成でも良く、例えば、容量素子の代わりに抵抗素子を用いた構成でも良い。
更に、上記実施形態において、可変遅延回路は、デジタル信号DCONTに応じて、接続されるインバータの個数を変更する構成であっても良い。
更に、上記実施形態において、逐次比較型AD変換回路は、図2に示す構成に限定されない。更には、AD変換回路は、逐次比較型AD変換回路に限定されない。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…無線通信機、10…デジタル信号処理回路、11…受信回路、12…送信回路、13…入出力回路、14…アンテナ、20…低雑音増幅回路、21…ローパスフィルタ、22…増幅回路、23…AD変換回路、30…DAC、31…比較回路、32…逐次比較レジスタ、33…DAC制御回路、34…カウンタ、35…CLK生成回路、36…ランダム遅延生成回路、40…サンプリング回路、41、92…容量素子、42〜44、80、82、91…スイッチング素子、50…擬似ランダム生成回路、51…可変遅延回路、52…遅延回路、53〜55…NAND素子、56〜64、72〜75…インバータ、65…CLK_C生成回路、70、71…可変抵抗回路、81、83…抵抗素子、90…可変容量回路。

Claims (5)

  1. サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成する第1回路と、
    第1クロック信号を生成するクロック生成回路と、
    前記第1回路が出力する前記アナログ電圧が入力され、前記第1クロック信号に基づいてデジタル出力する比較回路と、
    前記比較回路の前記デジタル出力に基づいて、前記デジタルコードを生成するDAC制御回路と
    を備え、前記クロック生成回路は、前記アナログ信号のサンプリングが終了してから前記第1クロック信号の生成を開始するまでの遅延期間を、前記アナログ信号のサンプリング毎に可変にさせる
    アナログ/デジタル変換回路。
  2. 前記クロック生成回路は、
    擬似ランダムのデジタル信号を生成する信号生成回路と、
    前記デジタル信号に基づいて前記遅延期間の長さを調整する可変遅延回路とを含む
    請求項1記載のアナログ/デジタル変換回路。
  3. アナログ/デジタル変換動作は、第1及び第2アナログ信号のアナログ/デジタル変換をそれぞれ行う第1及び第2変換期間を含み、
    前記第1変換期間は、前記第1アナログ信号のサンプリングを行う第1サンプリング期間と前記第1サンプリング期間後から前記第1クロック信号の生成を開始するまでの第1遅延期間とを含み、
    前記第2変換期間は、前記第2アナログ信号のサンプリングを行う第2サンプリング期間と前記第2サンプリング期間後から前記第1クロック信号の生成を開始するまでの第2遅延期間とを含み、
    前記第1変換期間の長さと前記第2変換期間の長さとは異なり、前記第1サンプリング期間の長さと前記第2サンプリング期間の長さとは異なり、前記第1遅延期間の長さと前記第2遅延期間の長さとは異なる
    請求項1又は2記載のアナログ/デジタル変換回路。
  4. 前記アナログ/デジタル変換回路は、逐次比較型である
    請求項1乃至3のいずれか一項記載のアナログ/デジタル変換回路。
  5. 請求項1乃至4のいずれか一項記載のアナログ/デジタル変換回路を含む受信回路と、
    前記受信回路から送信されたデジタル信号を処理する処理回路と、
    前記処理回路から送信されたデジタル信号をアナログ信号に変換して出力する送信回路と
    を備える無線通信機。
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