JP6419675B2 - アナログ−デジタル変換器 - Google Patents

Description

本発明は、アナログ信号をデジタル値に変換するアナログ-デジタル変換器に関するものである。

無線通信やセンシングの分野などでは、入力信号に含まれる正弦波の信号成分の振幅を、アナログ-デジタル変換器によってデジタル値に変換することが必要な場合がある。この場合、簡易的には、チョッピング回路などを用いて正弦波を整流し、整流後の脈流信号からローパスフィルタにより直流信号を抽出し、直流信号をデジタル値に変換する方法が用いられる。しかしながら、正弦波を整流して脈流信号にすることは、半周期ごとに振幅「１」と振幅「−１」とを交互に繰り返す方形波を正弦波に乗算することと等しい。方形波には、基本波の周波数に対して奇数倍の周波数を持つ高調波が含まれる。高調波と同じ周波数のノイズ成分が入力信号に含まれていると、ローパスフィルタにより抽出した直流信号には、方形波に含まれる高調波とノイズ成分との乗算に起因した成分が含まれることになる。そのため、入力信号のノイズ成分が大きい場合には、正弦波の正しい振幅を得ることが難しくなる。

上述した高調波の問題は、入力信号に方形波ではなく正弦波を乗算することにより回避可能である。入力信号に正弦波を乗算する場合、ギルバートセルなどのアナログ乗算器が一般的に用いられる（下記特許文献１を参照）。

特開２０００−３１５９１９号公報

ギルバートセル型のアナログ乗算器は、例えば上記特許文献１の図１で示されるような構成で実用化されている。ギルバートセルをバイポーラトランジスタで構成した場合、特許文献１の式（１４）や式（２０）で示されるように、乗算結果には熱電圧ＶＴが係数として含まれる。熱電圧ＶＴは「ｋ・Ｔ／ｑ」で表わされ、ｋはボルツマン定数、Ｔは絶対温度、qは電子の素電荷である。従って、ギルバートセルの乗算結果すなわち出力電圧は、温度に応じて変化してしまう。このことは、ＭＯＳトランジスタで構成される他のアナログ乗算器においても同様である。また、アナログ乗算器では、トランジスタの入出力特性の非線形性により、乗算精度を確保するには入力電圧の範囲を制限する必要がある。このようなことから、例えば静電容量方式の入力装置においてアナログ乗算器を用いる場合、信号のダイナミックレンジの確保や温度による変動が課題となっている。

また、アナログ乗算器を用いて正弦波の乗算を行う場合には、正弦波を別途発生させる必要がある。従って、例えば入力信号に正弦波を乗算することで高精度な信号抽出を行うためには、高精度な正弦波を発生させる必要があるため、正弦波発生用の回路規模が大きくなり、消費電力が増大するという問題がある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、入力信号に正弦波を乗算した結果の信号からデジタル値を得ることが可能であるとともに、構成が簡易で入力信号のレベルの範囲が広く、温度による特性の変動が少ないアナログ−デジタル変換器を提供することにある。

本発明に係るアナログ−デジタル変換器は、入力アナログ信号と所定の周波数の正弦波とを乗算し、当該乗算結果の信号を出力デジタル値に変換するアナログ−デジタル変換器であって、それぞれ異なる周波数の方形波を前記入力アナログ信号に乗算する複数の方形波乗算部と、前記複数の方形波乗算部における乗算結果の信号を合成する信号合成部と、前記信号合成部の合成結果を示す信号に基づいて前記出力デジタル値を取得するデジタル値取得部とを備える。前記方形波は、最も周波数が低い正弦波である基本波と、前記基本波に対してそれぞれ整数倍の周波数を持つ正弦波である複数の高調波との和として近似可能である。前記複数の方形波乗算部は、１つの第１方形波乗算部と１つ又は複数の第２方形波乗算部とを含む。前記第１方形波乗算部は、前記所定の周波数の正弦波を前記基本波とする第１方形波を前記入力アナログ信号に乗算する。前記第２方形波乗算部は、前記第１方形波に含まれる１つの前記高調波と等しい正弦波若しくは当該１つの高調波の位相を反転させた正弦波を前記基本波とする第２方形波を前記入力アナログ信号に乗算する。前記信号合成部は、前記第１方形波乗算部の乗算結果の信号に含まれる前記第１方形波の少なくとも１つの前記高調波と前記入力アナログ信号との積に応じた信号成分を、前記第２方形波乗算部の乗算結果の信号に含まれる前記第２方形波の前記基本波と前記入力アナログ信号との積に応じた信号成分によって相殺する。

上記の構成によれば、前記第１方形波乗算部の乗算結果の信号に含まれる前記第１方形波の少なくとも１つの前記高調波と前記入力アナログ信号との積に応じた信号成分が、前記第２方形波乗算部の乗算結果の信号に含まれる前記第２方形波の前記基本波と前記入力アナログ信号との積に応じた信号成分によって相殺される。そのため、前記信号合成部の合成結果の信号においては、前記第１方形波の高調波と前記入力アナログ信号との積に応じた信号成分が低減し、前記第１方形波の基本波（前記所定の周波数の正弦波）と前記入力アナログ信号との積に応じた信号成分が支配的な成分となる。
上記アナログ−デジタル変換器では、前記方形波乗算部を用いて正弦波（前記第１方形波の基本波）と前記入力アナログ信号との乗算を行うため、アナログ乗算器のようにトランジスタ等の温度特性の影響を受け難くなり、温度による特性の変動が少ない。また、前記方形波乗算部を用いることによって、アナログ乗算器のようにトランジスタの入出力非線形特性の影響を受け難くなるため、正弦波との乗算が可能な前記入力アナログ信号のレベルの範囲が広くなる。
更に、上記アナログ−デジタル変換器では、前記方形波乗算部を用いることによって正弦波発生器を省略できることから、回路構成が簡易となる。

好適に、前記方形波乗算部は、少なくとも１つのキャパシタを有してよい。前記方形波乗算部は、前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期と他方の半周期のそれぞれにおいて、前記入力アナログ信号に応じた電荷を前記キャパシタに蓄積する充電動作と、前記充電動作により前記キャパシタに蓄積した電荷を前記信号合成部へ出力する電荷出力動作とを所定の間隔で交互に反復してよい。また、前記方形波乗算部は、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に１つの前記キャパシタから前記信号合成部へ出力する電荷の極性若しくは前記電荷出力動作時に２つの前記キャパシタから前記信号合成部へ出力する電荷の差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転してよい。前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作により出力される電荷を合成してよい。前記デジタル値取得部は、前記信号合成部において合成された前記複数の方形波乗算部からの電荷に基づいて前記出力デジタル値を取得してよい。
上記の構成によれば、前記キャパシタに対する前記充電動作と前記信号合成部への前記電荷出力動作を反復することにより前記入力アナログ信号と方形波との乗算が行われるため、アナログ乗算器のようにトランジスタの温度特性や入出力非線形特性の影響を受け難くなる。

好適に、前記第１方形波乗算部が前記充電動作において電荷を蓄積する前記キャパシタの静電容量と、１つの前記第２方形波乗算部が前記充電動作において電荷を蓄積する前記キャパシタの静電容量との比が、前記第１方形波の基本波の振幅と、当該１つの第２方形波乗算部における前記第２方形波の基本波と等しい周波数を有する前記第１方形波の高調波の振幅との比に応じた値を有してもよい。
上記の構成によれば、前記第１方形波乗算部のキャパシタと前記第２方形波乗算部のキャパシタとの静電容量比に基づいて、前記第１方形波の高調波と前記入力アナログ信号との積に応じた信号成分と、前記第２方形波の基本波と前記入力アナログ信号との積に応じた信号成分とを相殺することが可能となる。キャパシタの静電容量比は、温度や製造プロセスによるばらつきの影響を受け難いため、上記信号成分の相殺を精度よく行うことが可能となる。

本発明の第１の観点において、前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作によって繰り返し出力される電荷を蓄積する少なくとも１つのキャパシタを有しており、当該キャパシタが蓄積する電荷に応じた信号を出力してよい。前記デジタル値取得部は、前記信号合成部の合成結果を示す信号と基準値とを比較し、当該比較結果を示す信号を出力する第１比較器と、前記第１比較器の出力信号に応じた電荷を生成し、前記複数の方形波乗算部の前記電荷出力動作に同期したタイミングで当該電荷を前記信号合成部に出力する電荷生成部と、前記第１比較器の出力信号に基づいて前記出力デジタル値を生成する第１デジタル値生成部とを有してよい。

上記本発明の第１の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備えてもよい。
前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有してよい。前記方形波乗算部は、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と共通電位との間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記共通電位との間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタ及び前記第２キャパシタの一方に蓄積される電荷を前記第１共通ノードへ出力するとともに、前記第１キャパシタ及び前記第２キャパシタの他方に蓄積される電荷を前記第２共通ノードへ出力してよい。また、前記方形波乗算部は、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１共通ノードへ出力する電荷から前記第２共通ノードへ出力する電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転してよい。
前記信号合成部は、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有してよい。前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作により前記第１共通ノードへ出力される電荷を前記第３キャパシタに蓄積し、前記複数の方形波乗算部から前記電荷出力動作により前記第２共通ノードへ出力される電荷を前記第４キャパシタに蓄積し、前記第３キャパシタの電荷と前記第４キャパシタの電荷との差に応じた信号を出力してよい。
前記前記電荷生成部は、前記複数の方形波乗算部の前記電荷出力動作に同期したタイミングで前記第１共通ノード及び前記第２共通ノードにそれぞれ電荷を出力するとともに、前記第１共通ノードに出力する電荷から前記第２共通ノードに出力する電荷を引いた電荷差を、前記第１比較器の出力信号に応じた値に設定してよい。
上記の構成によれば、前記複数の方形波乗算部において、前記入力アナログ信号に応じた電荷の差に基づいて前記入力アナログ信号と前記方形波との乗算が行われ、この乗算結果の信号として得られる電荷の差が前記信号合成部において合成されることにより、前記入力アナログ信号と正弦波との積に応じた出力デジタル値が得られる。そのため、同相ノイズが除去され易くなり、耐ノイズ性が向上する。

上記本発明の第１の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備えてもよい。
前記方形波乗算部は、一端が前記第１共通ノードに接続された第１キャパシタと、一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、前記第１キャパシタの前記他端と前記第２キャパシタの前記他端との間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第２スイッチ回路と、前記充電動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位に接続し、前記電荷出力動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位から切り離す第３スイッチ回路とを有してよい。
前記信号合成部は、反転入力端子と非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差として出力する演算増幅器と、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられた第３キャパシタと、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記第３キャパシタと同じ静電容量を持つ第４キャパシタと、前記複数の方形波乗算部が前記充電動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子から切り離すとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子から切り離し、前記複数の方形波演算部が前記電荷出力動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子に接続するとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子に接続する第４スイッチ回路とを有してよい。
前記電荷生成部は、前記複数の方形波乗算部の前記電荷出力動作に同期したタイミングで前記第１共通ノード及び前記第２共通ノードにそれぞれ電荷を出力するとともに、前記第１共通ノードに出力する電荷から前記第２共通ノードに出力する電荷を引いた電荷差を、前記第１比較器の出力信号に応じた値に設定してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

好適に、前記第１比較器は、前記演算増幅器の前記反転出力端子の電圧と前記非反転出力端子の電圧との比較を示す信号を出力してよい。前記電荷生成部は、一端が前記第１共通ノードに接続された第５キャパシタと、一端が前記第２共通ノードに接続された第６キャパシタと、前記第５キャパシタの他端と前記第６キャパシタの他端との間の経路に設けられ、前記複数の方形波乗算部が前記充電動作を行う場合にオフし、前記複数の方形波乗算部が前記電荷出力動作を行う場合にオンする第５スイッチ回路と、前記複数の方形波乗算部の前記充電動作に同期したタイミングで前記第５キャパシタの他端と前記第６キャパシタの他端にそれぞれ電圧を供給するとともに、前記第１比較器の出力信号に応じて、前記第５キャパシタの前記他端を前記第６キャパシタの前記他端より所定の電圧だけ高い電圧に設定するか、または、前記第６キャパシタの前記他端を前記第５キャパシタの前記他端より前記所定の電圧だけ高い電圧に設定する電圧供給回路とを含んでよい。

本発明の第２の観点において、前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作によって繰り返し出力される電荷を蓄積する少なくとも１つのキャパシタと、当該キャパシタの電荷を放電する第１放電回路とを有しており、当該キャパシタが蓄積する電荷に応じた信号を出力してよい。前記デジタル値取得部は、前記信号合成部の合成結果を示す信号と基準値との比較に基づいて、前記信号生成部のキャパシタに蓄積される電荷が所定の初期値と等しくなるタイミングを示す信号を出力する第２比較器と、前記信号合成部のキャパシタに蓄積される電荷を一定の電流で放電する第２放電回路と、入力されるクロック信号を計数するカウンタと、前記カウンタの計数値を取得し、当該取得した計数値に基づいて前記出力デジタル値を生成する第２デジタル値生成部とを有してよい。前記第１放電回路は、前記信号合成部のキャパシタに蓄積される電荷を前記初期値まで放電してよい。前記複数の方形波乗算部は、前記第１放電回路による前記放電の後、前記充電動作と前記電荷出力動作とを一定の期間だけ反復してよい。前記第２放電回路は、前記一定の期間の後、前記複数の方形波乗算部が前記充電動作及び前記電荷出力動作を停止した状態において前記信号合成部のキャパシタに蓄積される電荷を前記一定の電流で放電してよい。前記第２デジタル値生成部は、前記第２放電回路による前記放電が開始した時点から、前記信号合成部のキャパシタに蓄積される電荷が前記初期値と等しくなるタイミングを示す信号が前記第２比較器において出力される時点までの間における前記カウンタの計数値を取得してよい。

上記本発明の第２の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備えてもよい。
前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有してよい。前記方形波乗算部は、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と共通電位との間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記共通電位との間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタ及び前記第２キャパシタの一方に蓄積される電荷を前記第１共通ノードへ出力するとともに、前記第１キャパシタ及び前記第２キャパシタの他方に蓄積される電荷を前記第２共通ノードへ出力してよい。また、前記方形波乗算部は、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１共通ノードへ出力する電荷から前記第２共通ノードへ出力する電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転してよい。
前記信号合成部は、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有しており、前記複数の方形波乗算部から前記電荷出力動作により前記第１共通ノードへ出力される電荷を前記第３キャパシタに蓄積し、前記複数の方形波乗算部から前記電荷出力動作により前記第２共通ノードへ出力される電荷を前記第４キャパシタに蓄積してよい。
前記第１放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ放電してよい。
前記第２放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ前記一定の電流で放電してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

上記本発明の第２の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備えてよい。
前記方形波乗算部は、一端が前記第１共通ノードに接続された第１キャパシタと、一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、前記第１キャパシタの前記他端と前記第２キャパシタの前記他端との間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第２スイッチ回路と、前記充電動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位に接続し、前記電荷出力動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位から切り離す第３スイッチ回路とを有してよい。
前記信号合成部は、反転入力端子と非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差として出力する演算増幅器と、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられた第３キャパシタと、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記第３キャパシタと同じ静電容量を持つ第４キャパシタと、前記複数の方形波乗算部が前記充電動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子から切り離すとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子から切り離し、前記複数の方形波演算部が前記電荷出力動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子に接続するとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子に接続する第４スイッチ回路とを有してよい。前記第１放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ放電してよい。前記第２放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ前記一定の電流で放電してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

好適に、前記第２放電回路は、一端が前記第１共通ノードに接続された第１抵抗と、一端が前記第２共通ノードに接続され、前記第１抵抗と同じ抵抗値を持つ第２抵抗と、放電動作時に前記第１抵抗の他端及び前記第２抵抗の他端を基準電位に接続する第６スイッチ回路とを含んでよい。

好適に、上記本発明の第１の観点及び第２の観点において、前記複数の方形波演算部の少なくとも一部が前記第３スイッチ回路を共有してもよい。

本発明の第３の観点において、前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作によって出力される電荷の和に応じた信号を、前記電荷出力動作の度に生成してよい。前記デジタル値取得部は、前記信号合成部において生成された信号を初段において入力し、前記初段より後の段では前段から出力される信号を入力し、当該入力した信号のレベルに応じた部分デジタル値をそれぞれ出力する複数の従属接続されたパイプライン段と、前記複数のパイプライン段からそれぞれ出力される前記部分デジタル値に基づいて前記出力デジタル値を生成する第３デジタル値生成部とを含んでよい。前記パイプライン段は、前記複数の方形波乗算部における前記電荷出力動作に同期して、前記信号合成部若しくは前段のパイプライン段から入力した信号をサンプリングし、当該サンプリングした信号を所定の増幅率で増幅し、前記部分デジタル値に基づいて選択した基準信号を当該増幅した信号から減算し、当該減算結果の信号を後段に出力してよい。

上記本発明の第３の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備えてもよい。
前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有してよい。前記方形波乗算部は、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と共通電位との間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記共通電位との間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタ及び前記第２キャパシタの一方に蓄積される電荷を前記第１共通ノードへ出力するとともに、前記第１キャパシタ及び前記第２キャパシタの他方に蓄積される電荷を前記第２共通ノードへ出力してよい。また、前記方形波乗算部は、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１共通ノードへ出力する電荷から前記第２共通ノードへ出力する電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転してよい。
前記信号合成部は、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有しており、前記複数の方形波乗算部から前記電荷出力動作により前記第１共通ノードへ出力される電荷を前記第３キャパシタに蓄積し、前記複数の方形波乗算部から前記電荷出力動作により前記第２共通ノードへ出力される電荷を前記第４キャパシタに蓄積し、前記第３キャパシタの電荷と前記第４キャパシタの電荷との差に応じた信号を出力してよい。また、前記信号合成部は、当該信号の出力後、前記複数の方形波乗算部において次の前記電荷出力動作が行われる前に前記第３キャパシタ及び前記第４キャパシタの電荷を放電してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

上記本発明の第３の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備えてもよい。
前記方形波乗算部は、一端が前記第１共通ノードに接続された第１キャパシタと、一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、前記第１キャパシタの前記他端と前記第２キャパシタの前記他端との間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第２スイッチ回路とを有してよい。
前記信号合成部は、前記第１共通ノードに接続された反転入力端子と前記第２共通ノードに接続された非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差として出力する演算増幅器と、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられた第３キャパシタと、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記第３キャパシタと同じ静電容量を持つ第４キャパシタと、前記複数の方形波乗算部が前記充電動作を行う場合、前記第３キャパシタ及び前記第４キャパシタをそれぞれ短絡し、前記複数の方形波乗算部が前記電荷出力動作を行う場合、当該短絡を解除する第１放電回路とを有してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

上記第３の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード、第２共通ノード、第３共通ノード及び第４共通ノードとを備えてもよい。
前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有してよい。前記方形波乗算部は、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と前記第１共通ノードとの間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記第２共通ノードとの間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタを前記第１共通ノードと前記第３共通ノードとの間に接続するとともに、前記第２キャパシタを前記第２共通ノードと前記第４共通ノードとの間に接続してよい。また、前記方形波乗算部は、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１キャパシタに蓄積される電荷より前記第２キャパシタに蓄積される電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転してよい。
前記信号合成部は、前記第１共通ノードの電圧と前記第２共通ノードの電圧とが等しくなるように前記第３共通ノードの電圧及び前記第４共通ノードの電圧を調節してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

本発明の第３の観点において、上記アナログ−デジタル変換器は、前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、前記複数の方形波乗算部が共通に接続される第１共通ノード、第２共通ノード、第３共通ノード及び第４共通ノードとを備えもよい。
前記方形波乗算部は、一端が前記第１共通ノードに接続された第１キャパシタと、一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、前記第１キャパシタの前記他端と前記第３共通ノードとの間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第７スイッチ回路と、前記第２キャパシタの前記他端と前記第４共通ノードとの間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第８スイッチ回路とを有してよい。
前記信号合成部は、前記第１共通ノードに接続された反転入力端子と前記第２共通ノードに接続された非反転入力端子との電圧差を増幅し、当該増幅結果を、前記第３共通ノードに接続された非反転出力端子と前記第４共通ノードに接続された反転出力端子との電圧差として出力する演算増幅器と、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられ、前記充電動作においてオンし、前記電荷出力動作においてオフする第９スイッチ回路と、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記充電動作においてオンし、前記電荷出力動作においてオフする第１０スイッチ回路とを有してよい。
上記の構成においても、差動信号に対して方形波の乗算が行われるため、同相ノイズが除去され易くなる。

好適に、本発明のアナログ−デジタル変換器は、前記入力アナログ信号に含まれたノイズ成分であって、前記充電動作が反復される周波数に対して整数倍の周波数から前記入力信号の信号帯域へ折り返し雑音を生じ得る前記ノイズ成分を減衰させる第１ローパスフィルタを有してよい。
これにより、前記信号合成部において生成される信号中の前記折り返し雑音が低減する。

好適に、本発明のアナログ−デジタル変換器は、前記第１方形波に含まれる前記高調波の中で、周波数が低い順における１番目からＮ番目までの前記高調波に対応したＮパターンの前記第２方形波を前記入力信号に乗算するＮ個の前記方形波乗算部を有してよく、この場合、前記第１ローパスフィルタは、前記第１方形波に含まれる前記高調波であって、前記周波数が低い順における（Ｎ＋１）番目以降の前記高調波に相当する周波数を持つ前記入力信号のノイズ成分を減衰させてよい。
これにより、前記入力信号のノイズ成分と前記第１方形波に含まれる前記高調波との積に応じた直流成分が前記信号合成部の合成結果の信号に混入され難くなる。

好適に、本発明のアナログ−デジタル変換器は、前記出力デジタル値に含まれる直流成分を抽出する第２ローパスフィルタ第２ローパスフィルタを有してよい。
これにより、前記入力アナログ信号に含まれる前記正弦波の周波数成分の振幅に応じた直流成分が抽出される。

本発明によれば、入力信号に正弦波を乗算した結果の信号からデジタル値を得ることが可能であるとともに、構成が簡易で入力信号のレベルの範囲が広く、温度による特性の変動が少ないアナログ−デジタル変換器を提供できる。

入力信号に方形波を乗算する回路の構成例を示す図である。図１Ａはブロック図を示し、図１Ｂは回路構成の一例を示す。 正弦波と方形波の周波数成分を示す図である。図２Ａは方形波の周波数成分を示し、図２Ｂは方形波の周波数成分を示す。 方形波の周波数成分を示す図である。図３Ａは、所定の周波数を有する方形波の周波数成分を示し、図３Ｂ及び図３Ｃは、図３Ａの方形波の高調波と等しい基本波を含んだ方形波の周波数成分を示す。 第１の実施形態に係るアナログ−デジタル変換器の構成の一例を示す図である。 第２の実施形態に係るアナログ−デジタル変換器の構成の一例を示す図である。 充電動作時と電荷出力動作時における各スイッチ素子の状態を説明するための図である。図６Ａは充電動作時のスイッチ素子の状態を示し、図６Ｂは電荷出力動作時のスイッチ素子の状態を示す。 第２の実施形態に係るアナログ−デジタル変換器における各スイッチ素子の状態を示すタイミング図である。 第３の実施形態に係るアナログ−デジタル変換器の構成の一例を示す図である。 第３の実施形態に係るアナログ−デジタル変換器における信号合成部の出力信号の時間的な変化の一例を示すグラフである。 第４の実施形態に係るアナログ−デジタル変換器の構成の一例を示す図である。 図１０に示すＡ／Ｄ変換器における正弦波乗算部の構成の一例を示す図である。 図１１に示す正弦波乗算部における各スイッチ素子の状態を示すタイミング図である。 第５の実施形態に係るアナログ−デジタル変換器における方形波乗算部の構成の一例を示す図である。 図１３に示す正弦波乗算部の充電動作時と電荷出力動作時における各スイッチ素子の状態を説明するための図である。図１４Ａは充電動作時のスイッチ素子の状態を示し、図１４Ｂは電荷出力動作時のスイッチ素子の状態を示す。 図１３に示す正弦波乗算部における各スイッチ素子の状態を示すタイミング図である。 入力側にローパスフィルタを設けた変形例を示す図である。 出力側にローパスフィルタを設けた変形例を示す図である。 第２方形波乗算部における方形波の基本波と、第１方形波乗算部における方形波の高調波とを同相にした場合の変形例を示す図である。

まず、本発明の実施形態に係るアナログ−デジタル変換器（以下、「Ａ／Ｄ変換器」と略記する。）において入力信号に正弦波を乗算する方法の概要を説明する。

図１は、入力信号Ｓｉに方形波を乗算する回路の構成例を示す図である。方形波の乗算は正弦波の乗算とは異なり、例えば図１Ｂにおいて示すように、固定ゲインのアンプ回路２，４とスイッチ回路３を用いた簡易な回路で実現可能である。図１Ｂに示す方形波乗算回路では、入力信号Ｓｉ又は入力信号Ｓｉをゲイン「−１」のアンプ回路２によって反転した信号が、スイッチ回路３を介してゲインＡのアンプ回路４に入力される。方形波の一方の半周期において、入力信号ＳｉがゲインＡのアンプ回路４により増幅され（Ａ倍され）、方形波の他方の半周期においては、入力信号ＳｉがゲインＡのアンプ回路４とゲイン「−１」のアンプ回路２とによって増幅される（−Ａ倍される）。

図２は、正弦波と方形波の周波数成分を示す図である。正弦波は、図２Ａに示すように単一の周波数成分のみからなるが、方形波は、図２Ｂにおいて示すように基本波と高調波からなる。従って、図１に示す方形波の乗算結果の信号は、入力信号Ｓｉに基本波を乗算した信号成分（入力信号Ｓｉ×基本波）と、入力信号Ｓｉに高調波を乗算した信号成分（入力信号Ｓｉ×高調波）とを重ね合わせた信号になる。

図１において示すように、方形波の乗算は回路構成が簡易であり、アナログ乗算器を用いる場合のようにトランジスタの温度特性や入出力非線形特性の影響を受け難くなるという利点がある。しかしながら、方形波の乗算結果の信号には、上述したように高調波の信号成分（入力信号Ｓｉ×高調波）が含まれるため、そのままでは入力信号Ｓｉと正弦波の乗算結果として使用できない。そこで、本実施形態に係るＡ／Ｄ変換器では、入力信号と方形波との乗算を行う回路を複数設けて、それらの出力を合成することにより、入力信号と方形波との乗算結果に含まれる不要な信号成分（入力信号×高調波）を相殺する。

図３は、方形波の周波数成分を示す図である。図３Ａは、周波数ｆｓの方形波の周波数成分を示す。図３Ｂは、図３Ａの方形波に対して３倍の周波数（３ｆｓ）かつ３分の１の振幅（Ａ／３）を有する方形波の周波数成分を示す。また図３Ｃは、図３Ａの方形波に対して５倍の周波数（５ｆｓ）かつ５分の１の振幅（Ａ／５）を有する方形波の周波数成分を示す。

周波数ｆｓの方形波には、周波数ｆｓの基本波と、その奇数倍の周波数（３ｆｓ，５ｆｓ，７ｆｓ，…）を有する高調波が含まれる。基本波の振幅を「Ｂ」とすると、周波数が「Ｋ×ｆｓ」の高調波（以下、「第Ｋ次高調波」と記す。）の振幅は「Ｂ／Ｋ」である。図３Ｂに示す周波数３ｆｓ，振幅Ｂ／３の方形波における基本波は、図３Ａに示す周波数ｆｓ，振幅Ｂの方形波における第３次高調波と等しくなる。また、図３Ｃに示す周波数５ｆｓ，振幅Ｂ／５の方形波における基本波は、図３Ａに示す周波数ｆｓ，振幅Ｂの方形波における第５次高調波と等しくなる。

従って、図３Ａに示す方形波を入力信号Ｓｉに乗算するとともに、図３Ｂ，図３Ｃに示す方形波の逆位相の方形波をそれぞれ入力信号Ｓｉに乗算し、それらの乗算結果を合成することにより、周波数ｆｓの方形波における第３次高調波及び第５次高調波の成分を相殺することができる。このように、本実施形態に係るＡ／Ｄ変換器では、アナログ乗算器を用いて入力信号と正弦波との直接的な乗算を行う替わりに、入力信号と複数の方形波との乗算を行って、それらの乗算結果を合成することにより、入力信号と正弦波との乗算を実現する。そのため、トランジスタの温度特性や入出力非線形特性の影響を受け難くなるとともに、回路構成が簡易になる。

次に、本発明の幾つかの実施形態について図面を参照して説明する。

＜第１の実施形態＞
図４は、本発明の第１の実施形態に係るＡ／Ｄ変換器の構成の一例を示す図である。図４に示すＡ／Ｄ変換器は、それぞれ異なる周波数の方形波Ｗ１，Ｗ２，Ｗ３を入力アナログ信号Ｖｉに乗算する３つの方形波乗算部Ｕ１，Ｕ２，Ｕ３と、当該方形波乗算部Ｕ１，Ｕ２，Ｕ３の乗算結果の信号Ｑｕ１，Ｑｕ２，Ｑｕ３を合成する信号合成部１０と、信号合成部１０において合成された信号Ｖｏに基づいて出力デジタル値Ｄｏを取得するデジタル値取得部２０とを有する。以下、３つの方形波乗算部（Ｕ１〜Ｕ３）における任意の１つを「方形波乗算部Ｕ」と記し、乗算結果の信号Ｑｕ１〜Ｑｕ３における任意の１つを「信号Ｑｕ」と記し、方形波Ｗ１〜Ｗ３の任意の１つを「方形波Ｗ」と記す。

方形波乗算部Ｕにおいて入力アナログ信号Ｖｉに乗ぜられる方形波Ｗは、一方の半周期と他方の半周期とで振幅が等しく極性が逆となる波形を有する。この方形波Ｗは、図２，図３において示すように基本波と高調波の和として近似可能であり、第Ｋ次高調波は基本波に対してＫ倍の周波数とＫ分の１の振幅を持つ。

方形波乗算部Ｕは、例えば、入力アナログ信号Ｖｉに乗算する方形波Ｗの１周期中における一方の半周期と他方の半周期のそれぞれにおいて、入力アナログ信号Ｖｉに比例した出力信号Ｑｕを生成するとともに、当該一方の半周期と当該他方の半周期とで、入力アナログ信号Ｖｉと出力信号Ｑｕとの比の絶対値が等しく、かつ、当該比の符号が反転するように出力信号Ｑｕを生成する。すなわち、方形波乗算部Ｕは、方形波Ｗの１周期中における一方の半周期において、入力アナログ信号Ｖｉに対する出力信号Ｑｕの比を「Ａ」とし、方形波Ｗの１周期中における他方の半周期において、入力アナログ信号Ｖｉに対する出力信号Ｑｕの比を「−Ａ」とする。

方形波乗算部Ｕ１（以下、「第１方形波乗算部Ｕ１」と記す。）は、周波数ｆｓの正弦波を基本波とする方形波Ｗ１（以下、「第１方形波Ｗ１」と記す。）を入力アナログ信号Ｖｉに乗算する。図４の例において、第１方形波Ｗ１の周波数は「ｆｓ」、振幅は「Ａ」である。

方形波乗算部Ｕ２，Ｕ３（以下、「第２方形波乗算部Ｕ２」「第２方形波乗算部Ｕ３」と記す。）は、周波数ｆｓの第１方形波Ｗ１に含まれる１つの高調波の位相を反転させた正弦波を基本波とする方形波Ｗ２、Ｗ３（以下、「第２方形波Ｗ２」「第２方形波Ｗ３」と記す。）をそれぞれ入力アナログ信号Ｖｉに乗算する。
すなわち、第２方形波乗算部Ｕ２は、第１方形波Ｗ１における第３次高調波の位相を反転させた正弦波を基本波とする第２方形波Ｗ２を入力アナログ信号Ｖｉに乗算する。図４において示すように、この第２方形波Ｗ２の周波数は「３ｆｓ」、振幅は「Ａ／３」である。
また、第２方形波乗算部Ｕ３は、第１方形波Ｗ１における第５次高調波の位相を反転させた正弦波を基本波とする第２方形波Ｗ３を入力アナログ信号Ｖｉに乗算する。図４において示すように、この第２方形波Ｗ３の周波数は「５ｆｓ」、振幅は「Ａ／５」である。

信号合成部１０は、第１方形波乗算部Ｕ１の信号Ｑｕ１と、第２方形波乗算部Ｕ２，Ｕ３の信号Ｑｕ２，Ｑｕ３とを加算する。信号合成部１０は、信号Ｑｕ１〜Ｑｕ３の加算を行うことにより、信号Ｑｕ１に含まれる第１方形波Ｗ１の第３次高調波と入力アナログ信号Ｖｉとの積に応じた信号成分を、信号Ｑｕ２に含まれる第２方形波Ｗ２の基本波と入力アナログ信号Ｖｉとの積に応じた信号成分によって相殺する。また、信号合成部１０は、信号Ｑｕ１に含まれる第１方形波Ｗ１の第５次高調波と入力アナログ信号Ｖｉとの積に応じた信号成分を、信号Ｑｕ３に含まれる第２方形波Ｗ３の基本波と入力アナログ信号Ｖｉとの積に応じた信号成分によって相殺する。

デジタル値取得部２０は、信号合成部１０における信号Ｑｕ１〜Ｑｕ３の加算結果の信号Ｖｏに基づいて、入力アナログ信号Ｖｉと正弦波との積に対応する出力デジタル値Ｄｏを取得する。デジタル値取得部２０におけるデジタル値の取得には種々の方式を用いることが可能であり、例えば、デルタ・シグマ型や、積分型、パイプライン型、逐次比較型、フラッシュ型などのＡ／Ｄ変換方式を用いることができる。

図４に示すＡ／Ｄ変換器によれば、信号Ｑｕ１に含まれる第１方形波Ｗ１の第３高調波と入力アナログ信号Ｖｉとの積に応じた信号成分が、信号Ｑｕ２に含まれる第２方形波Ｗ２の基本波と入力アナログ信号Ｖｉとの積に応じた信号成分によって相殺され、信号Ｑｕ１に含まれる第１方形波Ｗ１の第５次高調波と入力アナログ信号Ｖｉとの積に応じた信号成分が、信号Ｑｕ３に含まれる第２方形波Ｗ３の基本波と入力アナログ信号Ｖｉとの積に応じた信号成分によって相殺される。そのため、信号Ｑｕ１〜Ｑｕ３の合成結果として得られる信号Ｖｏでは、第１方形波Ｗ１の第３高調波及び第５次高調波に対応した信号成分が低減し、第１方形波Ｗ１の基本波（周波数ｆｓの正弦波）と入力アナログ信号Ｖｉとの積に応じた信号成分が支配的な成分となる。従って、信号合成部１０の信号Ｖｏに基づいて、周波数ｆｓの正弦波と入力アナログ信号Ｖｉとの積に応じた精度の良い出力デジタル値Ｄｏを取得することができる。

また、図４に示すＡ／Ｄ変換器によれば、方形波乗算部Ｕにおいて、入力アナログ信号Ｖｉに乗算する方形波Ｗの１周期中における一方の半周期と他方の半周期とで、入力アナログ信号Ｖｉと出力信号Ｑｕとの比の絶対値が等しく、かつ、当該比の符号が反転するように出力信号Ｑｕが生成される。すなわち、入力アナログ信号Ｖｉに対する出力信号Ｑｕの比（信号ゲイン）の絶対値を保ったままその正負の符号を方形波Ｗの半周期ごとに反転することで、入力アナログ信号Ｖｉと方形波Ｗの乗算が行われる。このような方形波Ｗの乗算は、固定の信号ゲインを半周期ごとに切り替える離散的な信号処理であり、トランジスタの電流と電圧のアナログ的な特性が乗算結果に与える影響が小さくなる。従って、アナログ乗算器を用いる場合のようなトランジスタの温度特性や入出力非線形特性の影響を受け難くすることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態として、デルタ・シグマ型の変換方式を用いたＡ／Ｄ変換器の一例を説明する。

図５は、第２の実施形態に係るＡ／Ｄ変換器の構成の一例を示す図である。図５に示すＡ／Ｄ変換器は、入力アナログ信号Ｖｉに第１方形波Ｗ１を乗算する第１方形波乗算部ＵＡ１と、入力アナログ信号Ｖｉに第２方形波Ｗ２，Ｗ３を乗算する第２方形波乗算部ＵＡ２及びＵＡ３と、第１方形波乗算部ＵＡ１及び第２方形波乗算部ＵＡ２，ＵＡ３の乗算結果の信号を合成する信号合成部１０Ａと、信号合成部１０Ａの合成結果を示す信号Ｖｏに基づいて出力デジタル値Ｄｏを取得するデジタル値取得部２０Ａを有する。以下の説明では、第１方形波乗算部ＵＡ１及び第２方形波乗算部ＵＡ２，ＵＡ３を区別せずに「方形波乗算部ＵＡ」と記す場合がある。

また、本実施形態に係るＡ／Ｄ変換器は、入力アナログ信号Ｖｉとして差動信号が入力される第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２と、３つの方形波乗算部（ＵＡ１〜ＵＡ３）が共通に接続される第１共通ノードＮ１及び第２共通ノードＮ２を有する。

方形波乗算部ＵＡは、同じ静電容量を持つ２つのキャパシタ（第１キャパシタＣ１，第２キャパシタＣ２）を有する。方形波乗算部ＵＡは、入力アナログ信号Ｖｉに乗算する方形波（第１方形波又は第２方形波）の１周期中における一方の半周期と他方の半周期のそれぞれにおいて、入力アナログ信号Ｖｉに応じた電荷をキャパシタ（Ｃ１，Ｃ２）に蓄積する充電動作と、充電動作によりキャパシタ（Ｃ１，Ｃ２）に蓄積した電荷を信号合成部１０Ａへ出力する電荷出力動作とを所定の間隔で交互に反復する。また、方形波乗算部ＵＡは、充電動作時における入力アナログ信号Ｖｉの極性と、電荷出力動作時に２つのキャパシタ（Ｃ１，Ｃ２）から信号合成部１０Ａへ出力する電荷の差の極性との関係を、当該方形波の１周期中における一方の半周期と他方の半周期とで反転する。例えば入力アナログ信号Ｖｉの極性が「正」の場合において、方形波の一方の半周期では、２つのキャパシタ（Ｃ１，Ｃ２）から信号合成部１０Ａへ出力する電荷の差の極性を「正」とし、方形波の他方の半周期では、当該電荷の差の極性を「負」とする。方形波乗算部ＵＡは、このような半周期ごとの極性の反転により、入力アナログ信号Ｖｉと方形波（第１方形波又は第２方形波）との乗算を行う。

例えば方形波乗算部ＵＡは、充電動作において、第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２の一方と共通電位（図５の例では基準電位Ｖｒｅｆ）との間に生じる電圧を第１キャパシタＣ１に印加するとともに、第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２の他方と共通電位との間に生じる電圧を第２キャパシタＣ２に印加する。電荷出力動作において、方形波乗算部ＵＡは、第１キャパシタＣ１及び第２キャパシタＣ２の一方に蓄積される電荷を第１共通ノードＮ１へ出力するとともに、第１キャパシタＣ１及び第２キャパシタＣ２の他方に蓄積される電荷を第２共通ノードＮ２へ出力する。方形波乗算部ＵＡは、第１共通ノードＮ１及び第２共通ノードＮ２を介して、第１キャパシタＣ１及び第２キャパシタＣ２の電荷を信号合成部１０Ａに出力する。また、方形波乗算部ＵＡは、充電動作時における入力アナログ信号Ｖｉの極性と、電荷出力動作時に第１共通ノードＮ１へ出力する電荷から第２共通ノードＮ２へ出力する電荷を引いた電荷差の極性との関係を、方形波の１周期における一方の半周期と他方の半周期とで反転する。

第１方形波乗算部ＵＡ１は、図５の例において、静電容量が等しい第１キャパシタＣ１及び第２キャパシタＣ２と、第１スイッチ回路３１と、第２スイッチ回路３２と、第３スイッチ回路３３を有する。

第１キャパシタＣ１は、一方の端子が第１共通ノードＮ１に接続され、他方の端子が第１スイッチ回路３１を介して第１入力端子Ｔｉ１又は第２入力端子Ｔｉ２に接続される。
第２キャパシタＣ２は、一方の端子が第２共通ノードＮ２に接続され、他方の端子が第１スイッチ回路３１を介して第１入力端子Ｔｉ１又は第２入力端子Ｔｉ２に接続される。

第１スイッチ回路３１は、入力アナログ信号Ｖｉに乗算する第１方形波Ｗ１の１周期中における一方の半周期の充電動作においては、第１キャパシタＣ１の他方の端子を第１入力端子Ｔｉ１に接続するとともに第２キャパシタＣ２の他方の端子を第２入力端子Ｔｉ２に接続する。また、第１スイッチ回路３１は、第１方形波Ｗ１の１周期中における他方の半周期の充電動作においては、第１キャパシタＣ１の他方の端子を第２入力端子Ｔｉ２に接続するとともに第２キャパシタＣ２の他方の端子を第１入力端子Ｔｉ１に接続する。電荷出力動作においては、第１スイッチ回路３１は、第１キャパシタＣ１の他方の端子及び第２キャパシタＣ２の他方の端子を第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２から切り離す。

第１スイッチ回路３１は、例えば図５において示すように、４つのスイッチ素子（Ｓ１〜Ｓ４）を有する。スイッチ素子Ｓ１は、第１キャパシタＣ１の他方の端子と第１入力端子Ｔｉ１との間の経路に設けられる。スイッチ素子Ｓ２は、第１キャパシタＣ１の他方の端子と第２入力端子Ｔｉ２との間の経路に設けられる。スイッチ素子Ｓ３は、第２キャパシタＣ２の他方の端子と第１入力端子Ｔｉ１との間の経路に設けられる。スイッチ素子Ｓ４は、第２キャパシタＣ２の他方の端子と第２入力端子Ｔｉ２との間の経路に設けられる。第１方形波Ｗ１の１周期中における一方の半周期の充電動作において、スイッチ素子Ｓ１，Ｓ４がオン状態、スイッチ素子Ｓ２，Ｓ３がオフ状態となる。第１方形波Ｗ１の１周期中における他方の半周期の充電動作において、スイッチ素子Ｓ１，Ｓ４がオフ状態、スイッチ素子Ｓ２，Ｓ３がオン状態となる。電荷出力動作において、スイッチ素子Ｓ１〜Ｓ４が全てオフ状態となる。

第２スイッチ回路３２は、第１キャパシタＣ１の他方の端子と第２キャパシタＣ２の他方の端子との間の経路に設けられており、方形波乗算部ＵＡの充電動作においてオフし、電荷出力動作においてオンする。第２スイッチ回路３２は、例えば図５において示すように、第１キャパシタＣ１の他方の端子と第２キャパシタＣ２の他方の端子に接続されたスイッチ素子Ｓ５を有する。

第３スイッチ回路３３は、方形波乗算部ＵＡの充電動作において第１共通ノードＮ１及び第２共通ノードＮ２を基準電位Ｖｒｅｆに接続し、方形波乗算部ＵＡの電荷出力動作において第１共通ノードＮ１及び第２共通ノードＮ２を基準電位Ｖｒｅｆから切り離す。第３スイッチ回路３３は、例えば図５において示すように、第１共通ノードＮ１と基準電位Ｖｒｅｆに接続されたスイッチ素子Ｓ６と、第２共通ノードＮ２と基準電位Ｖｒｅｆに接続されたスイッチ素子Ｓ７を有する。

第２方形波乗算部ＵＡ２及びＵＡ３は、第１方形波乗算部ＵＡ１から第３スイッチ回路３３を省略したものと同様の構成を有する。図５の例において、３つの方形波乗算部（ＵＡ１〜ＵＡ３）は、１つの第３スイッチ回路３３を共有している。

第１方形波乗算部ＵＡ１及び第２方形波乗算部ＵＡ２，ＵＡ３における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量は、第１方形波Ｗ１の高調波と第２方形波Ｗ２，Ｗ３の基本波とが同じ振幅を持つように設定される。

すなわち、第２方形波乗算部ＵＡ２におけるキャパシタ（Ｃ１，Ｃ２）の静電容量は、第１方形波乗算部ＵＡ１におけるキャパシタ（Ｃ１，Ｃ２）の静電容量に対して１／３に設定される。この静電容量の比は、第１方形波Ｗ１の基本波の振幅と、第２方形波Ｗ２の基本波と等しい周波数（３ｆｓ）を有する第１方形波Ｗ１の第３次高調波の振幅との比と同じである。静電容量が１／３になることで、同一電圧に対する電荷量が１／３になるため、第２方形波乗算部ＵＡ２において入力アナログ信号Ｖｉに乗算される第２方形波Ｗ２の振幅は、第１方形波Ｗ１の振幅の１／３になる。
また、第２方形波乗算部ＵＡ３におけるキャパシタ（Ｃ１，Ｃ２）の静電容量は、第１方形波乗算部ＵＡ１におけるキャパシタ（Ｃ１，Ｃ２）の静電容量に対して１／５に設定される。この静電容量の比は、第１方形波Ｗ１の基本波の振幅と、第２方形波Ｗ３の基本波と等しい周波数（５ｆｓ）を有する第１方形波Ｗ１の第５次高調波の振幅との比と同じである。静電容量が１／５になることで、同一電圧に対する電荷量が１／５になるため、第２方形波乗算部ＵＡ３において入力アナログ信号Ｖｉに乗算される第２方形波Ｗ３の振幅は、第１方形波Ｗ１の振幅の１／５になる。

第１方形波乗算部ＵＡ１における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃｕ１」、第２方形波乗算部ＵＡ２における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃｕ２」、第２方形波乗算部ＵＡ３における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃｕ３」とすると、これらの静電容量は次のように設定される。

Ｃｕ１：Ｃｕ２：Ｃｕ３ ＝ １：１／３：１／５ ＝ １５：５：３ …（１）

電荷出力動作によって第１方形波乗算部ＵＡ１の第１キャパシタＣ１から第１共通ノードＮ１へ出力される電荷より、第２キャパシタＣ２から第２共通ノードＮ２へ出力される電荷を減算した値である電荷差を「ΔＱ１」とし、この電荷差ΔＱ１の中で、第１方形波Ｗ１の第３次高調波（周波数３ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ１（３ｆｓ）」と記す。また、電荷差ΔＱ１の中で、第１方形波Ｗ１の第５次高調波（周波数５ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ１（５ｆｓ）」と記す。
他方、電荷出力動作によって第２方形波乗算部ＵＡ２の第１キャパシタＣ１から第１共通ノードＮ１へ出力される電荷より、第２キャパシタＣ２から第２共通ノードＮ２へ出力される電荷を減算した値である電荷差を「ΔＱ２」とし、この電荷差ΔＱ２の中で、第２方形波Ｗ２の基本波（周波数３ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ２（３ｆｓ）」と記す。
また、電荷出力動作によって第２方形波乗算部ＵＡ３の第１キャパシタＣ１から第１共通ノードＮ１へ出力される電荷より、第２キャパシタＣ２から第２共通ノードＮ２へ出力される電荷を引いた値である電荷差を「ΔＱ３」とし、この電荷差ΔＱ３の中で、第２方形波Ｗ３の基本波（周波数５ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ３（５ｆｓ）」と記す。
各方形波乗算部のキャパシタ（Ｃ１，Ｃ２）の静電容量が式（１）のように設定されることにより、上述した電荷差の成分には次の関係が成立する。

ΔＱ１（３ｆｓ） ＝ −ΔＱ２（３ｆｓ） …（２）
ΔＱ１（５ｆｓ） ＝ −ΔＱ３（５ｆｓ） …（３）

ただし、第１方形波Ｗ１と第２方形波Ｗ２との位相関係は、第１方形波Ｗ１の第３次高調波と第２方形波Ｗ２の基本波とが逆相となるように設定される。また、第１方形波Ｗ１と第２方形波Ｗ３の位相関係は、第１方形波Ｗ１の第５次高調波と第２方形波Ｗ３の基本波とが逆相となるように設定される。

式（２），（３）の関係が成立することから、電荷差ΔＱ１，ΔＱ２，ΔＱ３が信号合成部１０Ａにおいて合成（加算）されることにより、第１方形波Ｗ１の第３次高調波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ１（３ｆｓ）は、第２方形波Ｗ２の基本波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ２（３ｆｓ）により相殺される。また、第１方形波Ｗ１の第５次高調波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ１（５ｆｓ）は、第２方形波Ｗ３の基本波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ３（５ｆｓ）によって相殺される。すなわち、第１方形波Ｗ１の第３次高調波及び第５次高調波に起因した信号成分は、第２方形波乗算部ＵＡ２，ＵＡ３から出力される信号成分との加算によって除去される。

信号合成部１０Ａは、同じ静電容量を持つ第３キャパシタＣ３及び第４キャパシタＣ４を有しており、３つの方形波乗算部（ＵＡ１〜ＵＡ３）から電荷出力動作により第１共通ノードＮ１へ出力される電荷を第３キャパシタＣ３に蓄積し、３つの方形波乗算部（ＵＡ１〜ＵＡ３）から電荷出力動作により第２共通ノードＮ２へ出力される電荷を第４キャパシタＣ４に蓄積する。信号合成部１０Ａは、第３キャパシタＣ３の電荷と第４キャパシタＣ４の電荷との差に応じた信号Ｖｏを出力する。

信号合成部１０Ａは、図５の例において、静電容量が等しい第３キャパシタＣ３及び第４キャパシタＣ４と、演算増幅器１１と、第４スイッチ回路１２を有する。

演算増幅器１１は、反転入力端子と非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差、すなわち信号Ｖｏとして出力する。

第３キャパシタＣ３は、演算増幅器１１の反転入力端子と非反転出力端子との間の経路に設けられる。第４キャパシタＣ４は、演算増幅器１１の非反転入力端子と反転出力端子との間の経路に設けられる。

第４スイッチ回路１２は、３つの方形波乗算部（ＵＡ１〜ＵＡ３）が充電動作を行う場合、第１共通ノードＮ１を演算増幅器１１の反転入力端子から切り離すとともに第２共通ノードＮ２を演算増幅器１１の非反転入力端子から切り離し、３つの方形波演算部（ＵＡ１〜ＵＡ３）が電荷出力動作を行う場合は、第１共通ノードＮ１を演算増幅器１１の反転入力端子に接続するとともに第２共通ノードＮ２を演算増幅器１１の非反転入力端子に接続する。例えば図５において示すように、第４スイッチ回路１２は、演算増幅器１１の反転入力端子と第１共通ノードＮ１との間に接続されたスイッチ素子Ｓ８と、演算増幅器１１の非反転入力端子と第２共通ノードＮ２との間に接続されたスイッチ素子Ｓ９を有する。

デジタル値取得部２０Ａは、図５の例において、第１比較部２１と、電荷生成部２２と、第１デジタル値生成部２３を有する。

第１比較部２１は、信号合成部１０Ａの合成結果を示す信号Ｖｏと基準値とを比較し、当該比較結果を示す信号Ｂ１を出力する。例えば第１比較部２１は、差動信号である信号Ｖｏの極性が正であるか否かを示す１ビットの信号Ｂ１を出力する。

第１デジタル値生成部２３は、第１比較部２１の出力信号Ｂ１に基づいて、入力アナログ信号Ｖｉに対応する出力デジタル値Ｄｏを取得する。例えば、第１デジタル値生成部２３は、所定値の信号Ｂ１が発生する頻度などから出力デジタル値Ｄｏを取得する。

電荷生成部２２は、第１比較部２１の出力信号Ｂ１に応じた電荷を生成し、３つの方形波乗算部（ＵＡ１〜ＵＡ３）の電荷出力動作に同期したタイミングで当該電荷を信号合成部１０Ａに出力する。例えば、電荷生成部２２は、３つの方形波乗算部（ＵＡ１〜ＵＡ３）の電荷出力動作に同期したタイミングで第１共通ノードＮ１及び第１共通ノードＮ１にそれぞれ電荷を出力するとともに、第１共通ノードＮ１に出力する電荷から第２共通ノードＮ２に出力する電荷を引いた電荷差（以下、「電荷差ΔＱｆ」と記す。）を、第１比較部２１の出力信号Ｂ１に応じた値に設定する。具体的には、電荷生成部２２は、信号Ｖｏの極性が正であることを示す信号Ｂ１を入力した場合、信号Ｖｏの電圧を低下させる極性を持った電荷差ΔＱｆに設定し、信号Ｖｏの極性が正であることを示す信号Ｂ１を入力した場合は、信号Ｖｏの電圧を上昇させる極性を持った電荷差ΔＱｆに設定する。

電荷生成部２２は、図５の例において、一方の端子が第１共通ノードＮ１に接続された第５キャパシタＣ５と、一方の端子が第２共通ノードＮ２に接続された第６キャパシタＣ６と、第５スイッチ回路２２１と、電圧供給回路２２２を有する。

第５スイッチ回路２２１は、第５キャパシタＣ５の他方の端子と第６キャパシタＣ６の他方の端子との間の経路に設けられており、３つの方形波乗算部（ＵＡ１〜ＵＡ３）が充電動作を行う場合にオフし、電荷出力動作を行う場合にオンする。第５スイッチ回路２２１は、例えば図５に示すように、第５キャパシタＣ５の他方の端子と第６キャパシタＣ６の他方の端子との間に接続されたスイッチ素子Ｓ１０を有する。

電圧供給回路２２２は、２つの方形波乗算部（ＵＡ１〜ＵＡ３）の充電動作に同期したタイミングで第５キャパシタＣ５の他方の端子と第６キャパシタＣ６の他方の端子にそれぞれ電圧を供給するとともに、第１比較器の出力信号Ｂ１に応じて、第５キャパシタＣ５の他方の端子を第６キャパシタＣ６の他方の端子より所定の電圧（ＶＤＤ）だけ高い電圧に設定するか、または、第６キャパシタＣ６の他方の端子を第５キャパシタＣ５の他方の端子より所定の電圧（ＶＤＤ）だけ高い電圧に設定する。

電圧供給回路２２２は、図５の例においてスイッチ素子Ｓ１１〜Ｓ１４を有する。スイッチ素子Ｓ１１は第５キャパシタＣ５の他方の端子と電源電圧ＶＤＤとの間に接続され、スイッチ素子Ｓ１２は第５キャパシタＣ５の他方の端子とグランドＧＮＤとの間に接続され、スイッチ素子Ｓ１３は第６キャパシタＣ６の他方の端子と電源電圧ＶＤＤとの間に接続され、スイッチ素子Ｓ１４は第６キャパシタＣ６の他方の端子とグランドＧＮＤとの間に接続される。スイッチ素子Ｓ１１及びＳ１４がオン、スイッチ素子Ｓ１２及びＳ１３がオフすることにより、第５キャパシタＣ５の他方の端子が第６キャパシタＣ６の他方の端子より電圧ＶＤＤだけ高い電圧となり、スイッチ素子Ｓ１１及びＳ１４がオフ、スイッチ素子Ｓ１２及びＳ１３がオンすることにより、第６キャパシタＣ６の他方の端子が第５キャパシタＣ５の他方の端子より電圧ＶＤＤだけ高い電圧となる。

ここで、上述した構成を有する本実施形態に係るＡ／Ｄ変換器の動作を説明する。

図６は、充電動作時と電荷出力動作時における各スイッチ素子の状態を説明するための図である。図６Ａは充電動作時のスイッチ素子の状態を示し、図６Ｂは電荷出力動作時のスイッチ素子の状態を示す。

なお、図６の例では第１方形波乗算部ＵＡ１のみを示しているが、第２方形波乗算部ＵＡ２，ＵＡ３についても、充電動作及び電荷出力動作において同様のスイッチ状態となる。また、電荷生成部２２については、第５スイッチ回路２２１のスイッチ素子Ｓ１０を第２スイッチ回路３２のスイッチ素子Ｓ５とみなし、電圧供給回路２２２のスイッチ素子Ｓ１１〜Ｓ１４を第１スイッチ回路３１のスイッチ素子Ｓ１〜Ｓ４とみなし、第５キャパシタＣ５及び第６キャパシタＣ６を第１キャパシタＣ１及び第２キャパシタＣ２とみなした場合、充電動作及び電荷出力動作において第１方形波乗算部ＵＡ１と同様のスイッチ状態となる。

充電動作時には、図６Ａにおいて示すように、第１キャパシタＣ１が第１入力端子Ｔｉ１と基準電位Ｖｒｅｆの間に接続され、第２キャパシタＣ２が第２入力端子Ｔｉ２と基準電位Ｖｒｅｆの間に接続される。このとき、第４スイッチ回路１２のスイッチ素子Ｓ８，Ｓ９はオフ状態のため、第３キャパシタＣ３及び第４キャパシタＣ４に蓄積される電荷は直前の電荷出力動作時の電荷と同じ値に保持される。

第１入力端子Ｔｉ１の電圧から第２入力端子Ｔｉ２の電圧を引いた差の電圧を「Ｖｉ」、第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃ」、充電動作において第１キャパシタＣ１に蓄積される電荷を「Ｑａ」、充電動作において第２キャパシタＣ２に蓄積される電荷を「Ｑｂ」とすると、図６Ａに示すスイッチ状態において電荷Ｑａから電荷Ｑｂを引いた電荷差「Ｑａ−Ｑｂ」は次の式で表わされる。

Ｑａ−Ｑｂ ＝ Ｖｉ×Ｃ …（４）

電荷出力動作時には、図６Ｂにおいて示すように、第１キャパシタＣ１及び第２キャパシタＣ２の他方の端子が第２スイッチ回路３２によって短絡される。第１共通ノードＮ１及び第２共通ノードＮ２の電圧は演算増幅器１１の負帰還動作によってほぼ等しい電圧になるため、第１キャパシタＣ１及び第２キャパシタＣ２の電圧もほぼ等しくなり、両者に蓄積される電荷もほぼ等しくなる。充電動作によって第１キャパシタＣ１及び第２キャパシタＣ２には合計「Ｑａ＋Ｑｂ」の電荷が蓄積されているため、第１キャパシタＣ１及び第２キャパシタＣ２のそれぞれに蓄積される電荷は、その半分の「（Ｑａ＋Ｑｂ）／２」となる。

第１キャパシタＣ１の電荷は「Ｑａ」から「（Ｑａ＋Ｑｂ）／２」に変化するため、その変化分である「（Ｑａ−Ｑｂ）／２」が第１キャパシタＣ１から第３キャパシタＣ３へ転送される。また、第２キャパシタＣ２の電荷は「Ｑｂ」から「（Ｑａ＋Ｑｂ）／２」に変化するため、その変化分である「−（Ｑａ−Ｑｂ）／２」が第２キャパシタＣ１から第４キャパシタＣ３へ転送される。従って、第３キャパシタＣ３に蓄積される電荷から第４キャパシタＣ４に蓄積される電荷を引いた電荷差を「ΔＱＳ」とすると、第１方形波乗算部ＵＡ１の電荷出力動作による電荷差ΔＱＳの増加は「Ｑａ−Ｑｂ＝Ｖｉ×Ｃ」となる。

ただし、この結果は、図６Ａに示す第１スイッチ回路３１のスイッチ状態において得られるものであり、第１スイッチ回路３１が他方のスイッチ状態（スイッチ素子Ｓ１及びＳ４がオフ、スイッチ素子Ｓ２及びＳ３がオンの状態）にある場合は、正負の極性が反転する。すなわち、この場合、第１方形波乗算部ＵＡ１の電荷出力動作による電荷差ΔＱＳの増加は「−（Ｑａ−Ｑｂ）＝−Ｖｉ×Ｃ」となる。

以上のことから、第１方形波乗算部ＵＡ１の１回の電荷出力動作によって電荷差ΔＱＳに加算される電荷差ΔＱ１は、次の式で表わされる。

ΔＱ１ ＝ ±Ｖｉ×Ｃ …（５）

式（５）の右辺に示す正負の極性は、第１方形波Ｗ１（周波数ｆｓ）の一方の半周期と他方の半周期とで切り替わる。

同様に、第２方形波乗算部ＵＡ２の１回の電荷出力動作によって電荷差ΔＱＳに加算される電荷差ΔＱ２、及び、第２方形波乗算部ＵＡ３の１回の電荷出力動作によって電荷差ΔＱＳに加算される電荷差ΔＱ３は、それぞれ次の式で表わされる。

ΔＱ２ ＝ ±Ｖｉ×（Ｃ／３） …（６）
ΔＱ３ ＝ ±Ｖｉ×（Ｃ／５） …（７）

式（６）の右辺に示す正負の極性は、第２方形波Ｗ２（周波数３ｆｓ）の一方の半周期と他方の半周期とで切り替わる。また、式（７）の右辺に示す正負の極性は、第２方形波Ｗ３（周波数５ｆｓ）の一方の半周期と他方の半周期とで切り替わる。

また、電荷生成部２２の電荷出力動作によって電荷差ΔＱＳに加算される電荷差ΔＱｆは、次の式で表わされる。

ΔＱｆ ＝ ±ＶＤＤ×Ｃｆ …（８）

式（８）において、「Ｃｆ」は第５キャパシタＣ５及び第６キャパシタＣ６の静電容量を示す。式（８）の右辺に示す正負の極性は、第１比較部２１の出力信号Ｂ１に応じて切り替わる。すなわち、信号合成部１０Ａの信号Ｖｏの極性が正の場合（非反転出力端子の電圧が反転出力端子の電圧より高い場合）、式（８）の右辺の極性は負となり、信号合成部１０Ａの信号Ｖｏの極性が負の場合（非反転出力端子の電圧が反転出力端子の電圧より低い場合）、式（８）の右辺の極性は正となる。

信号合成部１０Ａは、３つの方形波乗算部（ＵＡ１〜ＵＡ３）から一定の周期で出力される電荷差ΔＱ１〜ΔＱ３及びΔＱｆを第３キャパシタＣ３及び第４キャパシタＣ４に蓄積する積分器として動作する。電荷生成部２２は、第１比較部２１の出力信号Ｂ１に応じて電荷差ΔＱｆの極性を切り替えることにより、積分器として動作する信号合成部１０Ａの電荷差ΔＱＳの増大を抑制する。

信号合成部１０Ａの信号Ｖｏの極性が正の場合における信号Ｂ１の値を「１」、信号Ｖｏの極性が負の場合における信号Ｂ１の値を「−１」とすると、入力アナログ信号Ｖｉが正側に大きくなるにつれて、第１比較部２１から「１」の信号Ｂ１が出力され易くなり、入力アナログ信号Ｖｉが正側に大きくなるにつれて、第１比較部２１から「−１」の信号Ｂ１が出力され易くなり、入力アナログ信号Ｖｉがゼロに近くなるにつれて、第１比較部２１から「１」と「−１」の信号Ｂ１が均等に出力され易くなる。第１デジタル値生成部２３は、この信号Ｂ１における「１」の発生頻度などから、入力アナログ信号Ｖｉに対応した出力デジタル値Ｄｏを取得する。

図７は、第２の実施形態に係るＡ／Ｄ変換器における各スイッチ素子の状態を示すタイミング図である。図７のタイミング図において、ハイレベルはスイッチ素子のオン状態を示し、ローレベルはスイッチ素子のオフ状態を示す。

図７の例において、交互にオンするスイッチ素子同士（スイッチ素子Ｓ１〜Ｓ４とスイッチ素子Ｓ５、スイッチ素子Ｓ１１〜Ｓ１４とスイッチ素子Ｓ１０、スイッチ素子Ｓ６，Ｓ７とスイッチ素子Ｓ８，Ｓ９）は、オンオフ動作の遅延によるクロストークを回避するため、互いのオン状態がオーバーラップしないように制御される。

また図７の例において、充電動作及び電荷出力動作は、周期Ｔごとに１回ずつ行われる。第１方形波Ｗ１の１周期（１／ｆｓ）は、周期Ｔの６０サイクル分（６０Ｔ）に設定され、第２方形波Ｗ２の１周期（１／３ｆｓ）は周期Ｔの２０サイクル分（２０Ｔ）に設定され、第２方形波Ｗ３の１周期（１／５ｆｓ）は周期Ｔの１２サイクル分（１２Ｔ）に設定される。

第１方形波Ｗ１の半周期を規定する周期Ｔのサイクル数（図７の例では３０サイクル）は、第２方形波乗算部（ＵＡ２，ＵＡ３）の出力によって相殺されるべき第１方形波Ｗ１の高調波の周波数（３ｆｓ，５ｆｓ）が基本波の周波数ｆｓに対して有する倍率（３倍，５倍）の公倍数となるように設定される。図５に示すＡ／Ｄ変換器では、第１方形波Ｗ１の第３次高調波および第５次高調波が相殺されるべき高調波であるため、「３」と「５」の公倍数である「３０」が第１方形波Ｗ１の半周期における周期Ｔのサイクル数に設定される。このように、第１方形波Ｗ１の半周期における周期Ｔのサイクル数を定めることによって、第２方形波（Ｗ２，Ｗ３）の半周期における周期Ｔのサイクル数を整数値にすることができるため、第１方形波Ｗ１の周期と第２方形波Ｗ２，Ｗ３の周期との比率を周期Ｔのサイクル数によって厳密に設定することができる。

ここで、式（５），（６），（７）の右辺に示す極性が「正」となる動作モードを「正転モード」と呼び、これらの式の右辺に示す極性が「負」となる動作モードを「反転モード」と呼ぶ。図７に示すように、方形波乗算部（ＵＡ１〜ＵＡ３）は、方形波の１周期中における一方の半周期において「正転モード」となり、他方の半周期において「反転モード」となる。「正転モード」では、充電動作時に第１スイッチ回路３１のスイッチ素子Ｓ１及びＳ４がオン状態、スイッチ素子Ｓ２及びＳ３がオフ状態となる。「反転モード」では、充電動作時に第１スイッチ回路３１のスイッチ素子Ｓ１及びＳ４がオフ状態、スイッチ素子Ｓ２及びＳ３がオン状態となる。

第１方形波乗算部ＵＡ１では、第１方形波Ｗ１の前半の半周期（３０Ｔ）において正転モードの動作が３０サイクル反復され、第１方形波Ｗ１の後半の半周期（３０Ｔ）において反転モードの動作が３０サイクル反復される。

第２方形波乗算部ＵＡ２では、第２方形波Ｗ２の前半の半周期（１０Ｔ）において反転モードの動作が１０サイクル反復され、第２方形波Ｗ２の後半の半周期（１０Ｔ）において正転モードの動作が１０サイクル反復される。第１方形波乗算部ＵＡ１において正転モードの動作が開始するとき、第２方形波乗算部ＵＡ２において反転モードの動作が開始されるため、第２方形波Ｗ２の基本波は第１方形波Ｗ１の第３次高調波に対して逆の位相を持つ。

第２方形波乗算部ＵＡ３では、第２方形波Ｗ３の前半の半周期（６Ｔ）において反転モードの動作が６サイクル反復され、第２方形波Ｗ３の後半の半周期（６Ｔ）において正転モードの動作が６サイクル反復される。第１方形波乗算部ＵＡ１において正転モードの動作が開始するとき、第２方形波乗算部ＵＡ３において反転モードの動作が開始されるため、第２方形波Ｗ３の基本波は第１方形波Ｗ１の第５次高調波に対して逆の位相を持つ。

デジタル値取得部２０Ａの電荷生成部２２では、第１比較部２１の出力信号Ｂ１の値（「１」又は「−１」）に応じて、充電動作時におけるスイッチ素子Ｓ１１〜Ｓ１４の状態が切り替わる。信号Ｂ１の値が「１」の場合（信号Ｖｏの極性が正の場合）、スイッチ素子Ｓ１１及びＳ１４がオフ状態、スイッチ素子Ｓ１２及びＳ１３がオン状態となり、電荷生成部２２によって電荷差ΔＱＳに加算される電荷差ΔＱｆの極性（式（８））は負となる。これにより、電荷差ΔＱＳが小さくなり、信号Ｖｏの正方向への増大が抑制される。また、信号Ｂ１の値が「−１」の場合（信号Ｖｏの極性が負の場合）は、スイッチ素子Ｓ１１及びＳ１４がオン状態、スイッチ素子Ｓ１２及びＳ１３がオフ状態となり、電荷差ΔＱｆの極性（式（８））が正となるため、信号Ｖｏの負方向への増大が抑制される。

以上説明したように、本実施形態に係るＡ／Ｄ変換器によれば、方形波乗算部ＵＡにおいてキャパシタ（Ｃ１，Ｃ２）の充電動作及び電荷出力動作が一定の間隔で反復され、方形波Ｗの半周期ごとに電荷出力動作の出力電荷の極性が反転されることにより、入力アナログ信号Ｖｉと方形波Ｗとの乗算が行われる。そのため、方形波乗算部ＵＡにおける方形波の周期と位相を、周期Ｔのサイクル数によって厳密に設定することができる。

また、本実施形態に係るＡ／Ｄ変換器によれば、方形波乗算部ＵＡにおけるキャパシタの静電容量比は、温度や製造プロセスによるばらつきの影響を受け難いため、各方形波乗算部ＵＡにおいて入力アナログ信号Ｖｉに乗算される方形波Ｗの振幅の比を精度良く設定することができる。従って、第１方形波乗算部ＵＡ１の出力に含まれる第１方形波Ｗ１の高調波と入力アナログ信号Ｖｉとの積に応じた信号成分（電荷）を、第２方形波乗算部ＵＡ２，ＵＡ３の出力における第２方形波Ｗ２，Ｗ３の基本波と入力アナログ信号Ｖｉとの積に応じた信号成分（電荷）によって、精度よく相殺することができる。

更に、本実施形態に係るＡ／Ｄ変換器によれば、３つの方形波乗算部（ＵＡ１〜ＵＡ３）の各々において、差動信号（Ｖｉ）に応じた電荷の差に基づいて方形波の乗算が行われ、この乗算結果の信号として得られる電荷の差（ΔＱ１〜ΔＱ３）が信号合成部において合成されることにより、差動信号（Ｖｉ）と正弦波との積に応じた出力デジタル値Ｄｏが得られる。そのため、差動信号の各々の信号に重畳される同相ノイズが除去され易くなり、耐ノイズ性を高めることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態として、積分型の変換方式を用いたＡ／Ｄ変換器の一例を説明する。

図８は、第３の実施形態に係るＡ／Ｄ変換器の構成の一例を示す図である。図８に示すＡ／Ｄ変換器は、図５に示すＡ／Ｄ変換器における信号合成部１０Ａを信号合成部１０Ｂに置換するとともに、デジタル値取得部２０Ａをデジタル値取得部２０Ｂに置換したものであり、他の構成は図５に示すＡ／Ｄ変換器と同じである。

信号合成部１０Ｂは、図５における信号合成部１０Ａと同様の構成（演算増幅器１１、第４スイッチ回路１２、第３キャパシタＣ３及び第４キャパシタＣ４）を有するとともに、第３キャパシタＣ３及び第４キャパシタＣ４の電荷をそれぞれ放電する第１放電回路１３を有する。第１放電回路１３は、図８の例において、第３キャパシタＣ３に並列接続されたスイッチ素子Ｓ１５と、第４キャパシタＣ４に並列接続されたスイッチ素子Ｓ１６を有する。

デジタル値取得部２０Ｂは、信号合成部１０Ｂの合成結果を示す信号Ｖｏに基づいて出力デジタル値Ｄｏを取得する。すなわち、デジタル値取得部２０Ｂは、信号合成部１０Ｂにおいて合成された３つの方形波乗算部（ＵＡ１〜ＵＡ３）からの電荷に基づいて出力デジタル値Ｄｏを取得する。デジタル値取得部２０Ｂは、図８の例において、第２比較器２４と、第２放電回路２５と、カウンタ２６と、第２デジタル値生成部２７を有する。

第２比較器２４は、信号合成部１０Ｂの合成結果を示す信号Ｖｏと基準値との比較に基づいて、信号生成部１０Ｂのキャパシタ（Ｃ３，Ｃ４）に蓄積される電荷が所定の初期値と等しくなるタイミングを示す信号Ｂ２を出力する。例えば第２比較器２４は、図５における第１比較部２１と同様に、差動信号である信号Ｖｏの極性が正であるか否かを示す１ビットの信号Ｂ２を出力する。信号Ｖｏの極性が正である場合の信号Ｂ２の値を「１」、負である場合の信号Ｂ２の値を「０」とすると、信号Ｂ２の「１」から「０」への変化又は「０」から「１」への変化が、上記のタイミングを示す。このタイミングにおいて、第３キャパシタＣ３に蓄積される電荷から第４キャパシタＣ４に蓄積される電荷を引いた電荷差ΔＱＳはゼロとなる。

第２放電回路２５は、信号合成部１０Ａの第３キャパシタＣ３及び第４キャパシタＣ４に蓄積される電荷を一定の電流で放電する回路であり、図８の例において、第１抵抗Ｒ１及び第２抵抗Ｒ２と第６スイッチ回路２５１を有する。第１抵抗Ｒ１は、一端が第１共通ノードＮ１に接続され、他端が第６スイッチ回路２５１を介して基準電位Ｖｒｅｆに接続される。第２抵抗Ｒ２は、一端が第２共通ノードＮ２に接続され、他端が第６スイッチ回路２５１を介して基準電位Ｖｒｅｆに接続される。第６スイッチ回路２５１は、放電動作時に第１抵抗Ｒ１の他端及び第２抵抗Ｒ２の他端を基準電位Ｖｒｅｆに接続する。第６スイッチ回路２５１は、第１抵抗Ｒ１の他端と基準電位Ｖｒｅｆとの間に接続されたスイッチ素子Ｓ１７、及び、第２抵抗Ｒ２の他端と基準電位Ｖｒｅｆとの間に接続されたスイッチ素子Ｓ１８を含む。スイッチ素子Ｓ１７及びＳ１８がオンすると、第３キャパシタＣ３及び第３キャパシタＣ３の一端が第１抵抗Ｒ１及び第２抵抗Ｒ２を介して短絡されるため、第３キャパシタＣ３及び第４キャパシタＣ４は同じ電圧となるように放電される。すなわち、第３キャパシタＣ３及び第３キャパシタＣ３の電荷差ΔＱＳがゼロとなるように放電される。

カウンタ２６は、入力されるクロック信号ＣＬＫを計数する。

第２デジタル値生成部２７は、第２比較器２４の出力信号Ｂ２が示すタイミングに従ってカウンタ２６の計数値を取得し、当該取得した計数値に基づいて出力デジタル値Ｄｏを生成する。

図９は、本実施形態に係るＡ／Ｄ変換器における信号合成部１０Ｂの出力信号Ｖｏの時間的な変化の一例を示すグラフである。図９において、「Ｌ１」は入力アナログ信号Ｖｉが比較的小さい場合を示し、「Ｌ３」は入力アナログ信号Ｖｉが比較的大きい場合を示し、「Ｌ２」は入力アナログ信号Ｖｉが中程度の場合を示す。

本実施形態に係るＡ／Ｄ変換器では、まず、第１放電回路１３が第３キャパシタＣ３及び第４キャパシタＣ４の電荷をそれぞれ初期値（ゼロ）まで放電する。第１放電回路１３が放電動作を停止した後、３つの方形波乗算部（ＵＡ１〜ＵＡ３）は、既に説明した充電動作及び電荷出力動作を一定の期間Ｔｓだけ周期的に反復する。これにより、第３キャパシタＣ３及ぼ第４キャパシタＣ４の電荷差ΔＱＳが増大するため、図９に示すように、信号合成部１０Ｂの出力信号Ｖｏも増大する。なお、図９の例では出力信号Ｖｏが正側に増大しているが、入力アナログ信号Ｖｉが負極性の場合、出力信号Ｖｏは負側に増大する。

３つの方形波乗算部（ＵＡ１〜ＵＡ３）は、電動作及び電荷出力動作を一定期間Ｔｓだけ反復した後、充電動作及び電荷出力動作を停止する。第２放電回路２５は、３つの方形波乗算部（ＵＡ１〜ＵＡ３）が充電動作及び電荷出力動作を停止した状態において、信号合成部１０Ｂの第３キャパシタＣ３及び第４キャパシタＣ４に蓄積される電荷を一定の電流で放電する。第２放電回路２５の放電動作が始まると、信号合成部１０Ｂの出力信号Ｖｏは図９において示すように一定の速度で低下する。

第２放電回路２５の放電動作によって第３キャパシタＣ３及び第３キャパシタＣ３の電荷差ΔＱＳがゼロになり、信号合成部１０Ｂの出力信号Ｖｏもゼロになると、第２比較器２４の出力信号Ｂ２が「１」から「０」に変化する。第２デジタル値生成部２７は、第２放電回路２５による放電が開始した時刻ｔｓから、第２比較器２４の出力信号Ｂ２が「１」から「０」に変化する時刻ｔ１，ｔ２，ｔ３までの間におけるカウンタ２６の計数値を取得する。例えば、第２デジタル値生成部２７は、時刻ｔｓの前にカウンタ２６の計数値を予めゼロにリセットし、時刻ｔｓにおいてカウンタ２６の計数動作を開始させる。そして、第２比較器２４の出力信号Ｂ２が「１」から「０」若しくは「０」から「１」に変化する時刻においてカウンタ２６の計数値を取得する。

図９において示すように、第２放電回路２５による放電の開始時刻ｔｓから、第２比較器２４の出力信号Ｂ２が「１」から「０」に変化する時刻ｔ１，ｔ２，ｔ３までの経過時間Ｔ１，Ｔ２，Ｔ３は、時刻ｔｓにおける信号Ｖｏの大きさに比例しており、この信号Ｖｏの大きさは、入力アナログ信号Ｖｉに比例する。経過時間Ｔ１，Ｔ２，Ｔ３に対応するカウンタ２６の計数値は、入力アナログ信号Ｖｉに比例した値を持つ。従って、第２デジタル値生成部２７は、経過時間Ｔ１，Ｔ２，Ｔ３に対応するカウンタ２６の計数値に基づいて、入力アナログ信号Ｖｉに対応する出力デジタル値Ｄｏを取得することができる。

以上説明した本実施形態に係るＡ／Ｄ変換器においても、第１の実施形態，第２の実施形態に係るＡ／Ｄ変換器と同様の効果を奏することができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態として、パイプライン型の変換方式を用いたＡ／Ｄ変換器の一例を説明する。

図１０は、第４の実施形態に係るＡ／Ｄ変換器の構成の一例を示す図である。図１０に示すＡ／Ｄ変換器は、入力アナログ信号Ｖｉに正弦波を乗算する正弦波乗算部３０と、正弦波乗算部３０から乗算結果として入力した信号Ｖ１に基づいて出力デジタル値Ｄｏを取得するデジタル値取得部２０Ｃとを有する。

デジタル値取得部２０Ｃは、図１０の例において、ｎ段の従属接続されたパイプライン段ＰＳ１，ＰＳ２，…，ＰＳｎと、パイプライン段ＰＳ１，ＰＳ２，…，ＰＳｎから出力される部分デジタル値ＰＤ１，ＰＤ２，…，ＰＤｎに基づいて出力デジタル値Ｄｏを生成する第３デジタル値生成部２８を有する。

パイプライン段ＰＳ１，ＰＳ２，…，ＰＳｎは、初段のパイプライン段ＰＳ１において正弦波乗算部３０の乗算結果の信号Ｖ１を入力し、２段目以降のパイプライン段ＰＳ２〜ＰＳｎでは前段から出力される信号（Ｖ２〜Ｖｎ）を入力する。

パイプライン段ＰＳｉ（ｉは１からｎまでの整数を示す。）は、入力信号Ｖｉのレベルに応じた部分デジタル値ＰＤｉを出力する。例えば、パイプライン段ＰＳｉは、フルスケールの半分に設定されたしきい値と信号Ｖｉとを比較し、当該比較結果に応じた１ビットの部分デジタル値ＰＤｉを出力する。また、パイプライン段ＰＳｉは、後述する正弦波乗算部３０に含まれる方形波乗算部（ＵＡ１〜ＵＡ３）の電荷出力動作に同期して信号Ｖｉをサンプリングし、当該サンプリングした信号Ｖｉを所定の増幅率（例えば２倍）で増幅する。パイプライン段ＰＳｉは、部分デジタル値ＰＤｉに基づいて選択した基準信号（例えばフルスケールの半分又はゼロの何れか一方）を、当該増幅結果の信号から減算し、当該減算結果の信号を後段（パイプライン段ＰＳｉ＋１）に出力する。

パイプライン段ＰＳｉは、例えば差動型のスイッチトキャパシタ回路によって上記の信号処理を行う。

図１１は、図１０に示すＡ／Ｄ変換器における正弦波乗算部３０の構成の一例を示す図である。図１１に示す正弦波乗算部３０は、入力アナログ信号Ｖｉが入力される第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２と、第１方形波乗算部ＵＣ１と、第２方形波乗算部ＵＡ２及びＵＡ３と、第１共通ノードＮ１及び第２共通ノードＮ２と、信号合成部１０Ｃとを有する。このうち、第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２、第２方形波乗算部ＵＡ２及びＵＡ３、第１共通ノードＮ１及び第２共通ノードＮ２については、図５において既に説明した同一符号の構成要素と同じものである。

第１方形波乗算部ＵＣ１は、第１方形波乗算部ＵＡ１（図５）における第３スイッチ回路３３を省略したものであり、他の構成は第１方形波乗算部ＵＡ１と同じである。

信号合成部１０Ｃは、３つの方形波乗算部（ＵＣ１，ＵＡ２，ＵＡ３）から電荷出力動作によって出力される電荷の和に応じた信号を、電荷出力動作の度に生成する。例えば、信号合成部１０Ｃは、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有しており、３つの方形波乗算部（ＵＣ１，ＵＡ２，ＵＡ３）から電荷出力動作により第１共通ノードＮ１へ出力される電荷を第３キャパシタＣ３に蓄積し、３つの方形波乗算部（ＵＣ１，ＵＡ２，ＵＡ３）から電荷出力動作により第２共通ノードＮ２へ出力される電荷を第４キャパシタＣ４に蓄積する。信号合成部１０Ｃは、第３キャパシタＣ３の電荷と第４キャパシタＣ４の電荷との差（電荷差ΔＱＳ）に応じた信号Ｖ１を出力する。また、信号合成部１０Ｃは、信号Ｖ１を出力した後、３つの方形波乗算部（ＵＣ１，ＵＡ２，ＵＡ３）において次の電荷出力動作が行われる前に、第３キャパシタＣ３及び第４キャパシタＣ４の電荷を放電する。

図１１に示す信号合成部１０Ｃは、図８に示す信号合成部１０Ｂにおける第４スイッチ回路１２を省略したものであり、他の構成は図８に示す信号合成部１０Ｂと同じである。

図１２は、図１１に示す正弦波乗算部３０における各スイッチ素子の状態を示すタイミング図である。

図１２において示すように、充電動作時には、放電回路１３によって第３キャパシタＣ３及び第４キャパシタＣ４が短絡される（スイッチ素子Ｓ１５及びＳ１６がオン）。そのため、演算増幅器１１の負帰還動作により、第１共通ノードＮ１及び第２共通ノードＮ２の電位はほぼ等しくなる。第１共通ノードＮ１及び第２共通ノードＮ２の電位を共通電位とすると、第１キャパシタＣ１には第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２の一方と共通電位との間に生じる電圧が印加され、第２キャパシタＣ２には第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２の他方と共通電位との間に生じる電圧が印加される。

また、電荷出力動作時には、図１２において示すように、放電回路１３による第３キャパシタＣ３及び第４キャパシタＣ４の短絡が解除され（スイッチ素子Ｓ１５及びＳ１６がオフ）、第２スイッチ回路３２のスイッチ素子Ｓ５がオンする。この場合、第１キャパシタＣ１及び第２キャパシタＣ２に蓄積される電荷差は、第１共通ノードＮ１及び第１共通ノードＮ１を介して、第３キャパシタＣ３及び第４キャパシタＣ４に転送される。電力出力動作により３つの方形波乗算部（ＵＣ１，ＵＡ２，ＵＡ３）から第３キャパシタＣ３及び第４キャパシタＣ４に転送される電荷差（ΔＱ１，ΔＱ２，ΔＱ２）は、それぞれ式（５），（６），（７）で表わさる。第３キャパシタＣ３及び第４キャパシタＣ４の電荷差ΔＱＳは、これらの電荷差の和として表わされる（ΔＱＳ＝ΔＱ１＋ΔＱ２＋ΔＱ３）。

第３キャパシタＣ３及び第４キャパシタＣ４の静電容量は等しいため、演算増幅器１１の出力信号Ｖｏは、第３キャパシタＣ３及び第４キャパシタＣ４の電荷差ΔＱＳに比例する。また、電荷差ΔＱＳは電荷差ΔＱ１，ΔＱ２，ΔＱ３の和であるため、式（５）〜（７）の関係から、電荷差ΔＱＳは入力信号Ｖｉに比例する。そのため、演算増幅器１１の出力信号Ｖｏは入力信号Ｖｉにほぼ比例して増減する。

また、式（２），（３）の関係から、電荷差ΔＱＳに含まれる電荷差ΔＱ１の高調波（第３次高調波、第５次高調波）の成分が除去される。そのため、演算増幅器１１の出力信号Ｖｏにおいては、入力信号Ｖｉと正弦波（周波数ｆｓ）との積に応じた信号成分が支配的となり、入力信号Ｖｉと高調波（周波数３ｆｓ，５ｆｓ）との積に応じた信号成分が小さくなる。

信号合成部１０Ｃの第１放電回路１３は、充電動作時に第３キャパシタＣ３及び第４キャパシタＣ４をそれぞれ短絡する（スイッチ素子Ｓ１５及びＳ１６がオンする）。そのため、第３キャパシタＣ３及び第４キャパシタＣ４の電荷差ΔＱＳは電荷出力動作の度に更新される。すなわち、信号合成部１０Ｃは、入力アナログ信号Ｖｉと正弦波との乗算結果に応じた電荷差ΔＱＳを電荷出力動作の度に保持し、その電荷差ΔＱＳに応じた信号Ｖ１を出力する。従って、正弦波乗算部３０は、周期Ｔごとに入力アナログ信号Ｖｉをサンプリングして保持するサンプルホールド回路としての機能も備える。

以上説明した本実施形態に係るＡ／Ｄ変換器においても、正弦波乗算部３０において方形波乗算部（ＵＡ１〜ＵＡ３）の出力を加算することにより入力アナログ信号Ｖｉとの正弦波との乗算結果が得られる。そのため、第１の実施形態〜第３の実施形態に係るＡ／Ｄ変換器と同様の効果を奏することができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態として、パイプライン型の変換方式を用いたＡ／Ｄ変換器の他の一例を説明する。

本実施形態に係るＡ／Ｄ変換器は、図１０に示すＡ／Ｄ変換器における正弦波乗算部３０を正弦波乗算部３０Ｄに変更したものであり、他の構成は図１０に示すＡ／Ｄ変換器と同じである。

図１３は、本実施形態に係るＡ／Ｄ変換器における正弦波乗算部３０Ｄの構成の一例を示す図である。図１３に示す正弦波乗算部３０Ｄは、入力アナログ信号Ｖｉが入力される第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２と、入力アナログ信号Ｖｉに第１方形波Ｗ１を乗算する第１方形波乗算部ＵＤ１と、入力アナログ信号Ｖｉに第２方形波Ｗ２，Ｗ３を乗算する第２方形波乗算部ＵＤ２及びＵＤ３と、第１共通ノードＮ１及び第２共通ノードＮ２と、第３共通ノードＮ３及び第４共通ノードＮ４と、第１方形波乗算部ＵＤ１及び第２方形波乗算部ＵＤ２，ＵＤ３の乗算結果の信号を合成する信号合成部１０Ｄを有する。以下の説明では、第１方形波乗算部ＵＤ１及び第２方形波乗算部ＵＤ２，ＵＤ３を区別せずに「方形波乗算部ＵＤ」と記す場合がある。

方形波乗算部ＵＤは、同じ静電容量を持つ２つのキャパシタ（第１キャパシタＣ１，第２キャパシタＣ２）を有しており、既に説明した方形波乗算部ＵＡと同様に、充電動作及び電荷出力動作を一定の間隔で交互に反復する。充電動作において、方形波乗算部ＵＤは、入力アナログ信号Ｖｉに応じた電荷をキャパシタ（Ｃ１，Ｃ２）に蓄積する。例えば、方形波乗算部ＵＤは、充電動作においては、第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２の一方と第１共通ノードＮ１との間に生じる電圧を第１キャパシタＣ１に印加するとともに、第１入力端子Ｔｉ１及び第２入力端子Ｔｉ２の他方と第２共通ノードＮ２との間に生じる電圧を第２キャパシタＣ２に印加する。

また、電荷出力動作において、方形波乗算部ＵＤは、充電動作によりキャパシタ（Ｃ１，Ｃ２）に蓄積した電荷を信号合成部１０Ｄへ出力する。例えば、方形波乗算部ＵＤは、第１キャパシタＣ１を第１共通ノードＮ１と第３共通ノードＮ３との間に接続するとともに、第２キャパシタＣ２を第２共通ノードＮ２と第４共通ノードＮ４との間に接続する。

更に、方形波乗算部ＵＤは、充電動作時における入力アナログ信号Ｖｉの極性と、電荷出力動作時に２つのキャパシタ（Ｃ１，Ｃ２）から信号合成部１０Ｄへ出力する電荷の差の極性との関係を、方形波の１周期中における一方の半周期と他方の半周期とで反転する。例えば、方形波乗算部ＵＤは、充電動作時における入力アナログ信号Ｖｉの極性と、充電動作時に第１キャパシタＣ１に蓄積される電荷より第２キャパシタＣ２に蓄積される電荷を引いた電荷差の極性との関係を、方形波の１周期中における一方の半周期と他方の半周期とで反転する。

方形波乗算部ＵＤは、図１３の例において、静電容量が等しい第１キャパシタＣ１及び第２キャパシタＣ２と、第１スイッチ回路３１と、第７スイッチ回路３４と、第８スイッチ回路３５を有する。このうち、第１キャパシタＣ１及び第２キャパシタＣ２と第１スイッチ回路３１は、既に説明した図５における同一符号の構成要素と同じである。

第７スイッチ回路３４は、第１キャパシタＣ１の他方の端子と第３共通ノードＮ３との間の経路に設けられ、方形波乗算部ＵＤの充電動作においてオフし、電荷出力動作においてオンする。図１３の例において、第７スイッチ回路３４は、第１キャパシタＣ１の他方の端子と第３共通ノードＮ３との間に接続されたスイッチ素子Ｓ１９を有する。

第８スイッチ回路３５は、第２キャパシタＣ２の他方の端子と第４共通ノードＮ４との間の経路に設けられ、方形波乗算部ＵＤの充電動作においてオフし、電荷出力動作においてオンする。図１３の例において、第８スイッチ回路３５は、第２キャパシタＣ２の他方の端子と第４共通ノードＮ４との間に接続されたスイッチ素子Ｓ２０を有する。

第２方形波乗算部ＵＤ２及びＵＤ３は、第１方形波乗算部ＵＤ１と同様の構成を有する。ただし、第１方形波乗算部ＵＤ１及び第２方形波乗算部ＵＤ２，ＵＤ３における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量は、既に説明した図５における方形波乗算部（ＵＡ１〜ＵＡ３）と同様に、第１方形波Ｗ１の高調波と第２方形波Ｗ２，Ｗ３の基本波とが同じ振幅を持つように設定される。

すなわち、第２方形波乗算部ＵＤ２におけるキャパシタ（Ｃ１，Ｃ２）の静電容量は、第１方形波乗算部ＵＤ１におけるキャパシタ（Ｃ１，Ｃ２）の静電容量に対して１／３に設定される。この静電容量の比は、第１方形波Ｗ１の基本波の振幅と、第２方形波Ｗ２の基本波と等しい周波数（３ｆｓ）を有する第１方形波Ｗ１の第３次高調波の振幅との比と同じである。また、第２方形波乗算部ＵＤ３におけるキャパシタ（Ｃ１，Ｃ２）の静電容量は、第１方形波乗算部ＵＤ１におけるキャパシタ（Ｃ１，Ｃ２）の静電容量に対して１／５に設定される。この静電容量の比は、第１方形波Ｗ１の基本波の振幅と、第２方形波Ｗ３の基本波と等しい周波数（５ｆｓ）を有する第１方形波Ｗ１の第５次高調波の振幅との比と同じである。
第１方形波乗算部ＵＤ１における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃｕ１」、第２方形波乗算部ＵＤ２における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃｕ２」、第２方形波乗算部ＵＤ３における第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃｕ３」とすると、これらの静電容量は、既に説明した式（１）に示す関係と等しくなる。

充電動作時に第１方形波乗算部ＵＤ１の第１キャパシタＣ１に蓄積される電荷より第２キャパシタＣ２に蓄積される電荷を減算した値である電荷差を「ΔＱ１Ｄ」とし、この電荷差ΔＱ１Ｄの中で、第１方形波Ｗ１の第３次高調波（周波数３ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ１Ｄ（３ｆｓ）」と記す。また、電荷差ΔＱ１Ｄの中で、第１方形波Ｗ１の第５次高調波（周波数５ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ１Ｄ（５ｆｓ）」と記す。
他方、充電動作時に第２方形波乗算部ＵＤ２の第１キャパシタＣ１に蓄積される電荷より第２キャパシタＣ２に蓄積される電荷を減算した値である電荷差を「ΔＱ２Ｄ」とし、この電荷差ΔＱ２Ｄの中で、第２方形波Ｗ２の基本波（周波数３ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ２Ｄ（３ｆｓ）」と記す。
また、充電動作時に第２方形波乗算部ＵＤ３の第１キャパシタＣ１に蓄積される電荷より第２キャパシタＣ２に蓄積される電荷を減算した値である電荷差を「ΔＱ３Ｄ」とし、この電荷差ΔＱ３Ｄの中で、第２方形波Ｗ３の基本波（周波数５ｆｓ）と入力アナログ信号Ｖｉとの積に応じた成分を「ΔＱ２Ｄ（３ｆｓ）」と記す。
各方形波乗算部のキャパシタ（Ｃ１，Ｃ２）の静電容量が式（１）のように設定されることにより、上述した電荷差の成分には次の関係が成立する。

ΔＱ１Ｄ（３ｆｓ） ＝ −ΔＱ２Ｄ（３ｆｓ） …（９）
ΔＱ１Ｄ（５ｆｓ） ＝ −ΔＱ３Ｄ（５ｆｓ） …（１０）

ただし、第１方形波Ｗ１と第２方形波Ｗ２との位相関係は、第１方形波Ｗ１の第３次高調波と第２方形波Ｗ２の基本波とが逆相となるように設定される。また、第１方形波Ｗ１と第２方形波Ｗ３の位相関係は、第１方形波Ｗ１の第５次高調波と第２方形波Ｗ３の基本波とが逆相となるように設定される。

式（９），（１０）の関係が成立することから、充電動作時の電荷差ΔＱ１Ｄ，ΔＱ２Ｄ，ΔＱ３Ｄが電荷出力動作時に信号合成部１０Ｄで合成（加算）されることにより、第１方形波Ｗ１の第３次高調波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ１Ｄ（３ｆｓ）は、第２方形波Ｗ２の基本波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ２Ｄ（３ｆｓ）により相殺される。また、第１方形波Ｗ１の第５次高調波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ１Ｄ（５ｆｓ）は、第２方形波Ｗ３の基本波と入力アナログ信号Ｖｉとの積に応じた成分ΔＱ３Ｄ（５ｆｓ）によって相殺される。すなわち、第１方形波Ｗ１の第３次高調波及び第５次高調波に起因した信号成分は、第２方形波乗算部ＵＤ２，ＵＤ３から出力される信号成分との加算によって除去される。

信号合成部１０Ｄは、第１共通ノードＮ１の電圧と第２共通ノードＮ２の電圧とが等しくなるように第３共通ノードＮ３の電圧及び第４共通ノードＮ４の電圧を調節する。信号合成部１０Ｄは、この第３共通ノードＮ３と第４共通ノードＮ４との電圧差を、３つの方形波乗算部（ＵＤ１〜ＵＤ３)から電荷出力動作によって出力される電荷の和に応じた信号Ｖ１として出力する。

図１３の例において、信号合成部１０Ｄは、演算増幅器１１と第９スイッチ回路１４と第１０スイッチ回路１５を有する。
演算増幅器１１は、第１共通ノードＮ１に接続された反転入力端子と第２共通ノードＮ２に接続された非反転入力端子との電圧差を増幅し、当該増幅結果を、第３共通ノードＮ３に接続された非反転出力端子と第４共通ノードＮ４に接続された反転出力端子との電圧差、すなわち信号Ｖ１として出力する。

第９スイッチ回路１４は、演算増幅器１１の反転入力端子と非反転出力端子との間の経路に設けられ、方形波乗算部ＵＤの充電動作においてオンし、電荷出力動作においてオフする。第９スイッチ回路１４は、例えば図１３において示すように、演算増幅器１１の反転入力端子と非反転出力端子との間に接続されたスイッチ素子Ｓ２１を有する。

第１０スイッチ回路１５は、演算増幅器１１の非反転入力端子と反転出力端子との間の経路に設けられ、方形波乗算部ＵＤの充電動作においてオンし、電荷出力動作においてオフする。第１０スイッチ回路１５は、例えば図１３において示すように、演算増幅器１１の非反転入力端子と反転出力端子との間に接続されたスイッチ素子Ｓ２２を有する。

ここで、上述した構成を有する正弦波乗算部３０Ｄの動作を説明する。

図１４は、図１３に示す正弦波乗算部３０Ｄの充電動作時と電荷出力動作時における各スイッチ素子の状態を説明するための図である。図１４Ａは充電動作時のスイッチ素子の状態を示し、図１４Ｂは電荷出力動作時のスイッチ素子の状態を示す。

なお、図１４の例では第１方形波乗算部ＵＤ１のみを示しているが、第２方形波乗算部ＵＤ２，ＵＤ３についても、充電動作及び電荷出力動作において同様のスイッチ状態となる。

充電動作時には、図１４Ａにおいて示すように、第１キャパシタＣ１が第１入力端子Ｔｉ１と第１共通ノードＮ１の間に接続され、第２キャパシタＣ２が第２入力端子Ｔｉ２と第１共通ノードＮ１の間に接続される。このとき、第９スイッチ回路１４及び第１０スイッチ回路１５がオンするため、演算増幅器１１の負帰還動作により、第１共通ノードＮ１及び第２共通ノードＮ２の電圧はほぼ等しくなる。

第１入力端子Ｔｉ１の電圧から第２入力端子Ｔｉ２の電圧を引いた差の電圧を「Ｖｉ」、第１キャパシタＣ１及び第２キャパシタＣ２の静電容量を「Ｃ」とする。この場合、充電動作時における第１方形波乗算部ＵＤ１の第１キャパシタＣ１及び第２キャパシタＣ２の電荷差ΔＱ１Ｄ、第２方形波乗算部ＵＤ２の第１キャパシタＣ１及び第２キャパシタＣ２の電荷差ΔＱ２Ｄ、第２方形波乗算部ＵＤ３の第１キャパシタＣ１及び第２キャパシタＣ２の電荷差ΔＱ３Ｄは、それぞれ次の式で表わされる。

ΔＱ１Ｄ ＝ ±Ｖｉ×Ｃ …（１１）
ΔＱ２Ｄ ＝ ±Ｖｉ×（Ｃ／３） …（１２）
ΔＱ３Ｄ ＝ ±Ｖｉ×（Ｃ／５） …（１３）

式（１１）の右辺に示す正負の極性は、第１方形波Ｗ１（周波数ｆｓ）の一方の半周期と他方の半周期とで切り替わる。式（１２）の右辺に示す正負の極性は、第２方形波Ｗ２（周波数３ｆｓ）の一方の半周期と他方の半周期とで切り替わる。また、式（１３）の右辺に示す正負の極性は、第２方形波Ｗ３（周波数５ｆｓ）の一方の半周期と他方の半周期とで切り替わる。

電荷出力動作時には、図１４Ｂにおいて示すように、第１キャパシタＣ１の他方の端子が第３共通ノードＮ３に接続される。これにより、第１方形波乗算部ＵＤ１の第１キャパシタＣ１は、第２方形波乗算部ＵＤ２の第１キャパシタＣ１及び第２方形波乗算部ＵＤ３の第１キャパシタＣ１とともに、第１共通ノードＮ１と第３共通ノードＮ３の間に並列接続される。充電動作時に３つの方形波乗算部（ＵＤ１〜ＵＤ３）の各第１キャパシタＣ１に蓄積された電荷は、電荷出力動作時にこれらの第１キャパシタＣ１が並列接続されることによって、直接合成される。

また、電荷出力動作時には、図１４Ｂにおいて示すように、第２キャパシタＣ２の他方の端子が第４共通ノードＮ４に接続される。これにより、第１方形波乗算部ＵＤ１の第２キャパシタＣ２は、第２方形波乗算部ＵＤ２の第２キャパシタＣ２及び第２方形波乗算部ＵＤ３の第２キャパシタＣ２とともに、第２共通ノードＮ２と第４共通ノードＮ４の間に並列接続される。充電動作時に３つの方形波乗算部（ＵＤ１〜ＵＤ３）の各第２キャパシタＣ２に蓄積された電荷は、電荷出力動作時にこれらの第２キャパシタＣ２が並列接続されることによって、直接合成される。

電荷出力動作において３つの第１キャパシタＣ１が並列接続されることで合成された全電荷から、３つの第２キャパシタＣ２が並列接続されることで合成された全電荷を減算した値である電荷差を「ΔＱＳＤ」とすると、この電荷差ΔＱＳＤは次の式で表わされる。

ΔＱＳＤ ＝ ΔＱ１Ｄ＋ΔＱ２Ｄ＋ΔＱ３Ｄ …（１４）

電荷出力動作において並列接続される３つの第１キャパシタＣ１の合成静電容量と、３つの第２キャパシタＣ２の合成静電容量は略等しいため、演算増幅器１１において出力される信号Ｖ１は、電荷差ΔＱＳＤに比例する。また、式（１４）において示すように、電荷差ΔＱＳＤは電荷差ΔＱ１Ｄ，ΔＱ２Ｄ，ΔＱ３Ｄの和であるため、式（１１）〜（１３）の関係から、電荷差ΔＱＳＤは入力アナログ信号Ｖｉに比例する。そのため、演算増幅器１１の出力信号Ｖｏは入力信号Ｖｉにほぼ比例して増減する。

更に、式（９），（１０）の関係から、電荷差ΔＱＳＤに含まれる電荷差ΔＱ１Ｄの高調波（第３次高調波、第５次高調波）の成分が除去される。そのため、演算増幅器１１において出力される信号Ｖ１においては、入力アナログ信号Ｖｉと正弦波（周波数ｆｓ）との積に応じた信号成分が支配的となり、入力アナログ信号Ｖｉと高調波（周波数３ｆｓ，５ｆｓ）との積に応じた信号成分が小さくなる。

図１５は、図１３に示す正弦波乗算部３０Ｄにおける各スイッチ素子の状態を示すタイミング図である。

図１５の例においては、図７の例と同様に、方形波乗算部ＵＤの充電動作及び電荷出力動作が周期Ｔごとに１回ずつ行われる。第１方形波Ｗ１の１周期（１／ｆｓ）は、周期Ｔの６０サイクル分（６０Ｔ）に設定され、第２方形波Ｗ２の１周期（１／３ｆｓ）は周期Ｔの２０サイクル分（２０Ｔ）に設定され、第２方形波Ｗ３の１周期（１／５ｆｓ）は周期Ｔの１２サイクル分（１２Ｔ）に設定される。方形波乗算部ＵＤにおける第１スイッチ回路３１の各スイッチ素子（Ｓ１〜Ｓ４）のスイッチングパターンは、図７，図１２に示す方形波乗算部ＵＡのスイッチ素子（Ｓ１〜Ｓ４）のスイッチングパターンと同じである。

図１５において示すように、第９スイッチ回路１４及び第１０スイッチ回路１５のスイッチ素子（Ｓ２１，Ｓ２２）は充電動作時にオンし、電荷出力動作時にオフする。また、第７スイッチ回路３４及び第８スイッチ回路３５のスイッチ素子（Ｓ１９，Ｓ２０）は充電動作時にオフし、電荷出力動作時にオンする。これにより、３つの方形波乗算部（ＵＤ１〜ＵＤ３)は、充電動作の度に、入力アナログ信号Ｖｉに比例した電荷差（ΔＱ１Ｄ，ΔＱ２Ｄ，ΔＱ３Ｄ）をサンプリングし、信号合成部１０Ｄは、３つの方形波乗算部（ＵＤ１〜ＵＤ３)の電荷差（ΔＱ１Ｄ，ΔＱ２Ｄ，ΔＱ３Ｄ）を電荷出力動作の度に合成して保持する。従って、正弦波乗算部３０Ｄは、周期Ｔごとに入力アナログ信号Ｖｉをサンプリングして保持するサンプルホールド回路としての機能も備える。

以上説明した本実施形態に係るＡ／Ｄ変換器においても、正弦波乗算部３０Ｄにおいて方形波乗算部（ＵＤ１〜ＵＤ３）の出力を加算することにより入力アナログ信号Ｖｉとの正弦波との乗算結果が得られる。そのため、第１の実施形態〜第４の実施形態に係るＡ／Ｄ変換器と同様の効果を奏することができる。

また、本実施形態に係るＡ／Ｄ変換器によれば、信号合成部１０Ｄにおいて各方形波乗算部ＵＤのキャパシタ（Ｃ１，Ｃ２）を並列接続することにより、これらのキャパシタに蓄積された電荷を直接合成していることから、演算増幅器１１によるキャパシタ（Ｃ１，Ｃ２）の充放電電流がほとんど流れない。すなわち、演算増幅器１１における電流駆動の速度が、信号合成部１０Ｄにおける電荷の合成に大きな影響を与えない。これにより、演算増幅器１１の速度に制限されることなく信号合成部１０Ｄにおいて電荷の合成を高速に行うことが可能となることから、Ａ／Ｄ変換の速度を高速化できる。

以上、本発明の幾つかの実施形態について説明したが、本発明はこれらの実施形態にのみ限定されるものではなく、更に種々のバリエーションを含んでいる。

上述した各実施形態に係るＡ／Ｄ変換器では、方形波乗算部（Ｕ１〜Ｕ３，ＵＡ１〜ＵＡ３，ＵＤ１〜ＵＤ３）において入力アナログ信号Ｖｉを離散処理しているため、方形波乗算部の出力には、折り返し雑音（エイリアシングノイズ）を生じる可能性がある。そこで、上述した各実施形態に係るＡ／Ｄ変換器の入力側には、高周波成分を減衰させるローパスフィルタを設けてもよい。図１６は、図４に示すＡ／Ｄ変換器の入力側に第１ローパスフィルタ４０を設けた変形例を示す。

第１ローパスフィルタ４０は、入力アナログ信号Ｖｉの離散処理による折り返し雑音を低減するためのものであり、方形波乗算部へ入力される入力アナログ信号Ｖｉの高周波成分を減衰させる。すなわち、第１ローパスフィルタ４０は、入力アナログ信号Ｖｉに含まれたノイズ成分であって、充電動作が反復される周波数（１／Ｔ）に対して整数倍の周波数から入力アナログ信号Ｖｉの信号帯域へ折り返し雑音を生じ得るノイズ成分を減衰させる。これにより、入力アナログ信号Ｖｉが比較的周波数の高いノイズを含む場合であっても、入力アナログ信号Ｖｉの信号帯域における折り返し雑音を防止して、精度の高い乗算処理を行うことができる。

なお、上述した各実施形態に係るＡ／Ｄ変換器では、方形波乗算部（Ｕ１〜Ｕ３，ＵＡ１〜ＵＡ３，ＵＤ１〜ＵＤ３）の出力を合成することによって、第１方形波Ｗ１の第３次高調波と第５次高調波に起因する成分（高調波×入力アナログ信号Ｖｉ）が相殺される。しかしながら、第１方形波Ｗ１には他にも相殺されない高調波が存在するため、入力アナログ信号Ｖｉに周波数の高いノイズが含まれている場合、それらの高調波に起因する成分が信号合成部（１０，１０Ａ，１０Ｄ）の出力に残存することとなる。特に、第５次高調波の次に振幅が大きい第７次高調波は、乗算結果の精度に影響を与える可能性がある。

また、図３において示すように、第２方形波Ｗ２，Ｗ３（図３Ｂ，図３Ｃ）は、基本波だけでなく、その高調波も第１方形波Ｗ１（図３Ａ）の一部の高調波と等しくなる。図３の例では、第２方形波Ｗ２の第３次高調波，第５次高調波と、第１方形波Ｗ１の第９次高調波，第１５次高調波とが等しくなる。更に、第２方形波Ｗ３の第３次高調波と、第１方形波Ｗ１の第１５次高調波とが等しくなる。従って、第１方形波Ｗ１の第１５次高調波は、第２方形波Ｗ２と第２方形波Ｗ３の両方で減算されることになるため、誤差の原因となる。

第１ローパスフィルタ４０は、入力アナログ信号Ｖｉの高周波成分を方形波乗算部（Ｕ１〜Ｕ３，ＵＡ１〜Ｕ３，ＵＤ１〜ＵＤ３）に入力する前に減衰させることで、上述した高調波と入力信号Ｖｉとの積による誤差の影響を低減させることができる。精度に影響を与える可能性がある最も低い高調波は第１方形波Ｗ１の第７次高調波（周波数７ｆｓ）であるため、第１ローパスフィルタ３０の周波数特性は、例えば周波数７ｆｓより高い周波数の成分が乗算精度へ影響を与えない程度まで減衰するように設定される。

また、本実施形態に係るＡ／Ｄ変換器では、入力アナログ信号Ｖｉと正弦波（周波数ｆｓ）との乗算結果に応じた出力デジタル値Ｄｏが得られる。そのため、入力アナログ信号Ｖｉに周波数ｆｓの信号成分が存在する場合、出力デジタル値Ｄｏには、その信号成分の振幅に比例した直流成分と、正弦波に対して２倍の周波数（２ｆｓ）を持つ成分が含まれる。従って、入力アナログ信号Ｖｉに含まれる周波数ｆｓの信号成分のみを抽出する回路（狭帯域バンドパスフィルタ回路）としてＡ／Ｄ変換器を使用する場合は、正弦波の２倍の周波数（２ｆｓ）を持つ成分を除去し、直流成分を抽出できるローパスフィルタを設けることが望ましい。図１７は、図１６に示すＡ／Ｄ変換器において出力デジタル値Ｄｏに含まれる直流成分ＤｏＡを抽出するための第２ローパスフィルタ５０を設けた変形例を示す。第２ローパスフィルタ５０は、出力デジタル値Ｄｏを更に離散処理するデジタルフィルタによって構成してもよいし、デジタル値取得部２０にローパスフィルタの機能を持たせることによって直流成分ＤｏＡを抽出するようにしてもよい。

図４に示すＡ／Ｄ変換器では、第２方形波乗算部Ｕ２，Ｕ３において入力アナログ信号Ｖｉに乗算する第２方形波Ｗ２，Ｗ３の基本波の位相を第１方形波Ｗ１における高調波の位相に対して逆にしているが、本発明はこの例に限定されない。本発明の他の実施形態では、例えば図１８において示すように、第２方形波乗算部Ｕ２，Ｕ３において入力アナログ信号Ｖｉに乗算する第２方形波Ｗ２，Ｗ３の基本波の位相を第１方形波Ｗ１における高調波の位相と同相となるようにしてもよい。この場合、信号合成部１０では、第１方形波乗算部Ｕ１の出力信号Ｑｕ１から第２方形波乗算部Ｕ２，Ｕ３の出力信号Ｑｕ２，Ｑｕ３を減算するように信号の合成することで、図４に示すＡ／Ｄ変換器と同様に高調波成分を相殺することができる。

上述した実施形態では、第１方形波Ｗ１における第３次高調波及び第５次高調波に対応した信号成分を第２方形波Ｗ２，Ｗ３の基本波に対応した信号成分により相殺しているが、本発明はこの例に限定されない。本発明の他の実施形態では、更に周波数の高い高調波に対応した信号成分を相殺できるように、方形波乗算部の数を３以上としてもよい。

上述した第２の実施形態〜第５の実施形態では、入力アナログ信号Ｖｉが差動信号であり、差動信号に応じた電荷差を信号合成部（１０Ａ〜１０Ｄ)において加算しているが、本発明はこれに限定されない。本発明の他の実施形態では、グランドを基準としたシングルエンド信号を入力アナログ信号として入力し、この入力アナログ信号に応じた電荷を信号合成部において加算してもよい。その場合、方形波乗算部では、充電動作時における入力アナログ信号の極性と、電荷出力動作時にキャパシタから信号合成部へ出力する電荷の極性との関係を、方形波の１周期における一方の半周期と他方の半周期とで反転させることにより、入力アナログ信号と方形波との乗算処理を行ってもよい。

上述した実施形態では、方形波の乗算処理や乗算結果の合成処理をアナログ回路で行っているが、本発明の他の実施形態では、これらの信号処理をデジタル信号処理で行ってもよい。

１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…信号合成部、１１…演算増幅器、１２…第４スイッチ回路、１３…第１放電回路、１４…第９スイッチ回路、１５…第１０スイッチ回路、２０，２０Ａ，２０Ｂ，２０Ｃ…デジタル値取得部、２１…第１比較部、２２…電荷生成部、２２１…第５スイッチ回路、２２２…電圧供給回路、２３…第１デジタル値生成部、２４…第２比較器、２５…第２放電回路、２５１…第６スイッチ回路、２６…カウンタ、２７…第２デジタル値生成部、２８…第３デジタル値生成部、３０，３０Ｄ…正弦波乗算部、３１…第１スイッチ回路、３２…第２スイッチ回路、３３…第３スイッチ回路、３４…第７スイッチ回路、３５…第８スイッチ回路、４０…第１ローパスフィルタ、５０…第２ローパスフィルタ、Ｕ１〜Ｕ３，ＵＡ１〜ＵＡ３，ＵＤ１〜ＵＤ３…方形波乗算部、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ、Ｃ４…第４キャパシタ、Ｃ５…第５キャパシタ、Ｃ６…第６キャパシタ、ＰＳ１〜ＰＳｎ…パイプライン段、Ｓ１〜Ｓ２２…スイッチ素子、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｔｉ１…第１入力端子、Ｔｉ２…第２入力端子、Ｎ１…第１共通ノード、Ｎ２…第２共通ノード、Ｎ３…第３共通ノード、Ｎ４…第４共通ノード、Ｖｉ…入力アナログ信号、Ｄｏ…出力デジタル値、ＰＤ…部分デジタル値、Ｖｒｅｆ…基準電位

Claims (19)

1. 入力アナログ信号と所定の周波数の正弦波とを乗算し、当該乗算結果の信号を出力デジタル値に変換するアナログ−デジタル変換器であって、
   それぞれ異なる周波数の方形波を前記入力アナログ信号に乗算する複数の方形波乗算部と、
   前記複数の方形波乗算部における乗算結果の信号を合成する信号合成部と、
   前記信号合成部の合成結果を示す信号に基づいて前記出力デジタル値を取得するデジタル値取得部とを備え、
   前記方形波は、最も周波数が低い正弦波である基本波と、前記基本波に対してそれぞれ整数倍の周波数を持つ正弦波である複数の高調波との和として近似可能であり、
   前記複数の方形波乗算部は、１つの第１方形波乗算部と１つ又は複数の第２方形波乗算部とを含み、
   前記第１方形波乗算部は、前記所定の周波数の正弦波を前記基本波とする第１方形波を前記入力アナログ信号に乗算し、
   前記第２方形波乗算部は、前記第１方形波に含まれる１つの前記高調波と等しい正弦波若しくは当該１つの高調波の位相を反転させた正弦波を前記基本波とする第２方形波を前記入力アナログ信号に乗算し、
   前記信号合成部は、前記第１方形波乗算部の乗算結果の信号に含まれる前記第１方形波の少なくとも１つの前記高調波と前記入力アナログ信号との積に応じた信号成分を、前記第２方形波乗算部の乗算結果の信号に含まれる前記第２方形波の前記基本波と前記入力アナログ信号との積に応じた信号成分によって相殺し、
   前記方形波乗算部は、少なくとも１つのキャパシタを有しており、前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期と他方の半周期のそれぞれにおいて、前記入力アナログ信号に応じた電荷を前記キャパシタに蓄積する充電動作と、前記充電動作により前記キャパシタに蓄積した電荷を前記信号合成部へ出力する電荷出力動作とを所定の間隔で交互に反復し、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に１つの前記キャパシタから前記信号合成部へ出力する電荷の極性若しくは前記電荷出力動作時に２つの前記キャパシタから前記信号合成部へ出力する電荷の差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転し、
   前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作により出力される電荷を合成し、
   前記デジタル値取得部は、前記信号合成部において合成された前記複数の方形波乗算部からの電荷に基づいて前記出力デジタル値を取得する
   ことを特徴とするアナログーデジタル変換器。
2. 前記第１方形波乗算部が前記充電動作において電荷を蓄積する前記キャパシタの静電容量と、１つの前記第２方形波乗算部が前記充電動作において電荷を蓄積する前記キャパシタの静電容量との比が、前記第１方形波の基本波の振幅と、当該１つの第２方形波乗算部における前記第２方形波の基本波と等しい周波数を有する前記第１方形波の高調波の振幅との比に応じた値を有する
   ことを特徴とする請求項１に記載のアナログ−デジタル変換器。
3. 前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作によって繰り返し出力される電荷を蓄積する少なくとも１つのキャパシタを有しており、当該キャパシタが蓄積する電荷に応じた信号を出力し、
   前記デジタル値取得部は、
   前記信号合成部の合成結果を示す信号と基準値とを比較し、当該比較結果を示す信号
   を出力する第１比較器と、
   前記第１比較器の出力信号に応じた電荷を生成し、前記複数の方形波乗算部の前記電荷出力動作に同期したタイミングで当該電荷を前記信号合成部に出力する電荷生成部と、
   前記第１比較器の出力信号に基づいて前記出力デジタル値を生成する第１デジタル値生成部とを有する
   ことを特徴とする請求項１又は２に記載のアナログ−デジタル変換器。
4. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
   前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備え、
   前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有しており、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と共通電位との間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記共通電位との間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタ及び前記第２キャパシタの一方に蓄積される電荷を前記第１共通ノードへ出力するとともに、前記第１キャパシタ及び前記第２キャパシタの他方に蓄積される電荷を前記第２共通ノードへ出力し、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１共通ノードへ出力する電荷から前記第２共通ノードへ出力する電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転し、
   前記信号合成部は、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有しており、前記複数の方形波乗算部から前記電荷出力動作により前記第１共通ノードへ出力される電荷を前記第３キャパシタに蓄積し、前記複数の方形波乗算部から前記電荷出力動作により前記第２共通ノードへ出力される電荷を前記第４キャパシタに蓄積し、前記第３キャパシタの電荷と前記第４キャパシタの電荷との差に応じた信号を出力し、
   前記電荷生成部は、前記複数の方形波乗算部の前記電荷出力動作に同期したタイミングで前記第１共通ノード及び前記第２共通ノードにそれぞれ電荷を出力するとともに、前記第１共通ノードに出力する電荷から前記第２共通ノードに出力する電荷を引いた電荷差を、前記第１比較器の出力信号に応じた値に設定する
   ことを特徴とする請求項３に記載のアナログ−デジタル変換器。
5. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
   前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備え、
   前記方形波乗算部は、
   一端が前記第１共通ノードに接続された第１キャパシタと、
   一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、
   前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、
   前記第１キャパシタの前記他端と前記第２キャパシタの前記他端との間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第２スイッチ回路と、
   前記充電動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位に接続し、前記電荷出力動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位から切り離す第３スイッチ回路とを有し、
   前記信号合成部は、
   反転入力端子と非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差として出力する演算増幅器と、
   前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられた第３キャパシタと、
   前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記第３キャパシタと同じ静電容量を持つ第４キャパシタと、
   前記複数の方形波乗算部が前記充電動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子から切り離すとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子から切り離し、前記複数の方形波演算部が前記電荷出力動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子に接続するとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子に接続する第４スイッチ回路とを有し、
   前記電荷生成部は、前記複数の方形波乗算部の前記電荷出力動作に同期したタイミングで前記第１共通ノード及び前記第２共通ノードにそれぞれ電荷を出力するとともに、前記第１共通ノードに出力する電荷から前記第２共通ノードに出力する電荷を引いた電荷差を、前記第１比較器の出力信号に応じた値に設定する
   ことを特徴とする請求項３に記載のアナログ−デジタル変換器。
6. 前記第１比較器は、前記演算増幅器の前記反転出力端子の電圧と前記非反転出力端子の電圧との比較を示す信号を出力し、
   前記電荷生成部は、
   一端が前記第１共通ノードに接続された第５キャパシタと、
   一端が前記第２共通ノードに接続された第６キャパシタと、
   前記第５キャパシタの他端と前記第６キャパシタの他端との間の経路に設けられ、前記複数の方形波乗算部が前記充電動作を行う場合にオフし、前記複数の方形波乗算部が前記電荷出力動作を行う場合にオンする第５スイッチ回路と、
   前記複数の方形波乗算部の前記充電動作に同期したタイミングで前記第５キャパシタの他端と前記第６キャパシタの他端にそれぞれ電圧を供給するとともに、前記第１比較器の出力信号に応じて、前記第５キャパシタの前記他端を前記第６キャパシタの前記他端より所定の電圧だけ高い電圧に設定するか、または、前記第６キャパシタの前記他端を前記第５キャパシタの前記他端より前記所定の電圧だけ高い電圧に設定する電圧供給回路とを含む
   ことを特徴とする請求項５に記載のアナログ−デジタル変換器。
7. 前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作によって繰り返し出力される電荷を蓄積する少なくとも１つのキャパシタと、当該キャパシタの電荷を放電する第１放電回路とを有しており、当該キャパシタが蓄積する電荷に応じた信号を出力し、
   前記デジタル値取得部は、
   前記信号合成部の合成結果を示す信号と基準値との比較に基づいて、前記信号生成部のキャパシタに蓄積される電荷が所定の初期値と等しくなるタイミングを示す信号を出力する第２比較器と、
   前記信号合成部のキャパシタに蓄積される電荷を一定の電流で放電する第２放電回路と、
   入力されるクロック信号を計数するカウンタと、
   前記カウンタの計数値を取得し、当該取得した計数値に基づいて前記出力デジタル値を生成する第２デジタル値生成部とを有し、
   前記第１放電回路は、前記信号合成部のキャパシタに蓄積される電荷を前記初期値まで放電し、
   前記複数の方形波乗算部は、前記第１放電回路による前記放電の後、前記充電動作と前記電荷出力動作とを一定の期間だけ反復し、
   前記第２放電回路は、前記一定の期間の後、前記複数の方形波乗算部が前記充電動作及び前記電荷出力動作を停止した状態において前記信号合成部のキャパシタに蓄積される電荷を前記一定の電流で放電し、
   前記第２デジタル値生成部は、前記第２放電回路による前記放電が開始した時点から、前記信号合成部のキャパシタに蓄積される電荷が前記初期値と等しくなるタイミングを示す信号が前記第２比較器において出力される時点までの間における前記カウンタの計数値を取得する
   ことを特徴とする請求項１又は２に記載のアナログ−デジタル変換器。
8. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
   前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備え、
   前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有しており、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と共通電位との間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記共通電位との間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタ及び前記第２キャパシタの一方に蓄積される電荷を前記第１共通ノードへ出力するとともに、前記第１キャパシタ及び前記第２キャパシタの他方に蓄積される電荷を前記第２共通ノードへ出力し、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１共通ノードへ出力する電荷から前記第２共通ノードへ出力する電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転し、
   前記信号合成部は、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有しており、前記複数の方形波乗算部から前記電荷出力動作により前記第１共通ノードへ出力される電荷を前記第３キャパシタに蓄積し、前記複数の方形波乗算部から前記電荷出力動作により前記第２共通ノードへ出力される電荷を前記第４キャパシタに蓄積し、
   前記第１放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ放電し、
   前記第２放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ前記一定の電流で放電する
   ことを特徴とする請求項７に記載のアナログ−デジタル変換器。
9. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
   前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備え、
   前記方形波乗算部は、
   一端が前記第１共通ノードに接続された第１キャパシタと、
   一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、
   前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、
   前記第１キャパシタの前記他端と前記第２キャパシタの前記他端との間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第２スイッチ回路と、
   前記充電動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位に接続し、前記電荷出力動作において前記第１共通ノード及び前記第２共通ノードを前記共通電位から切り離す第３スイッチ回路とを有し、
   前記信号合成部は、
   反転入力端子と非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差として出力する演算増幅器と、
   前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられた第３キャパシタと、
   前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記第３キャパシタと同じ静電容量を持つ第４キャパシタと、
   前記複数の方形波乗算部が前記充電動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子から切り離すとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子から切り離し、前記複数の方形波演算部が前記電荷出力動作を行う場合、前記第１共通ノードを前記演算増幅器の前記反転入力端子に接続するとともに前記第２共通ノードを前記演算増幅器の前記非反転入力端子に接続する第４スイッチ回路とを有し、
   前記第１放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ放電し、
   前記第２放電回路は、前記第３キャパシタの電荷及び前記第４キャパシタの電荷をそれぞれ前記一定の電流で放電する
   ことを特徴とする請求項７に記載のアナログーデジタル変換器。
10. 前記第２放電回路は、
    一端が前記第１共通ノードに接続された第１抵抗と、
    一端が前記第２共通ノードに接続され、前記第１抵抗と同じ抵抗値を持つ第２抵抗と、
    放電動作時に前記第１抵抗の他端及び前記第２抵抗の他端を基準電位に接続する第６スイッチ回路とを含む
    ことを特徴とする請求項８に記載のアナログ−デジタル変換器。
11. 前記複数の方形波演算部の少なくとも一部が前記第３スイッチ回路を共有する
    ことを特徴とする請求項５、６、９及び１０の何れか１つに記載のアナログ−デジタル変換器。
12. 前記信号合成部は、前記複数の方形波乗算部から前記電荷出力動作によって出力される電荷の和に応じた信号を、前記電荷出力動作の度に生成し、
    前記デジタル値取得部は、
    前記信号合成部において生成された信号を初段において入力し、前記初段より後の段では前段から出力される信号を入力し、当該入力した信号のレベルに応じた部分デジタル値をそれぞれ出力する複数の従属接続されたパイプライン段と、
    前記複数のパイプライン段からそれぞれ出力される前記部分デジタル値に基づいて前記出力デジタル値を生成する第３デジタル値生成部とを含み、
    前記パイプライン段は、前記複数の方形波乗算部における前記電荷出力動作に同期して、前記信号合成部若しくは前段のパイプライン段から入力した信号をサンプリングし、当該サンプリングした信号を所定の増幅率で増幅し、前記部分デジタル値に基づいて選択した基準信号を当該増幅した信号から減算し、当該減算結果の信号を後段に出力する
    ことを特徴とする請求項１又は２に記載のアナログ−デジタル変換器。
13. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、 前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備え、
    前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有しており、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と共通電位との間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記共通電位との間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタ及び前記第２キャパシタの一方に蓄積される電荷を前記第１共通ノードへ出力するとともに、前記第１キャパシタ及び前記第２キャパシタの他方に蓄積される電荷を前記第２共通ノードへ出力し、前記充電動作時における前記入力アナログ信号の極性と、前記電荷出力動作時に前記第１共通ノードへ出力する電荷から前記第２共通ノードへ出力する電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転し、
    前記信号合成部は、同じ静電容量を持つ第３キャパシタ及び第４キャパシタを有しており、前記複数の方形波乗算部から前記電荷出力動作により前記第１共通ノードへ出力される電荷を前記第３キャパシタに蓄積し、前記複数の方形波乗算部から前記電荷出力動作により前記第２共通ノードへ出力される電荷を前記第４キャパシタに蓄積し、前記第３キャパシタの電荷と前記第４キャパシタの電荷との差に応じた信号を出力し、当該信号の出力後、前記複数の方形波乗算部において次の前記電荷出力動作が行われる前に前記第３キャパシタ及び前記第４キャパシタの電荷を放電する
    ことを特徴とする請求項１２に記載のアナログ−デジタル変換器。
14. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
    前記複数の方形波乗算部が共通に接続される第１共通ノード及び第２共通ノードとを備え、
    前記方形波乗算部は、
    一端が前記第１共通ノードに接続された第１キャパシタと、
    一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、
    前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、
    前記第１キャパシタの前記他端と前記第２キャパシタの前記他端との間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第２スイッチ回路とを有し、
    前記信号合成部は、
    前記第１共通ノードに接続された反転入力端子と前記第２共通ノードに接続された非反転入力端子との電圧差を増幅し、当該増幅結果を反転出力端子と非反転出力端子との電圧差として出力する演算増幅器と、
    前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられた第３キャパシタと、
    前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記第３キャパシタと同じ静電容量を持つ第４キャパシタと、
    前記複数の方形波乗算部が前記充電動作を行う場合、前記第３キャパシタ及び前記第４キャパシタをそれぞれ短絡し、前記複数の方形波乗算部が前記電荷出力動作を行う場合、当該短絡を解除する第１放電回路とを有する
    ことを特徴とする請求項１２に記載のアナログ−デジタル変換器。
15. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
    前記複数の方形波乗算部が共通に接続される第１共通ノード、第２共通ノード、第３共通ノード及び第４共通ノードとを備え、
    前記方形波乗算部は、同じ静電容量を持つ第１キャパシタ及び第２キャパシタを有しており、前記充電動作においては、前記第１入力端子及び前記第２入力端子の一方と前記第１共通ノードとの間に生じる電圧を前記第１キャパシタに印加するとともに、前記第１入力端子及び前記第２入力端子の他方と前記第２共通ノードとの間に生じる電圧を前記第２キャパシタに印加し、前記電荷出力動作においては、前記第１キャパシタを前記第１共通ノードと前記第３共通ノードとの間に接続するとともに、前記第２キャパシタを前記第２共通ノードと前記第４共通ノードとの間に接続し、前記充電動作時における前記入力アナログ信号の極性と、前記充電動作時に前記第１キャパシタに蓄積される電荷より前記第２キャパシタに蓄積される電荷を引いた電荷差の極性との関係を、当該一方の半周期と当該他方の半周期とで反転し、
    前記信号合成部は、前記第１共通ノードの電圧と前記第２共通ノードの電圧とが等しくなるように前記第３共通ノードの電圧及び前記第４共通ノードの電圧を調節し、前記第３共通ノードと前記第４共通ノードとの電圧差を、前記複数の方形波乗算部から前記電荷出力動作によって出力される電荷の和に応じた信号として出力する
    ことを特徴とする請求項１２に記載のアナログ−デジタル変換器。
16. 前記入力アナログ信号として差動信号が入力される第１入力端子及び第２入力端子と、
    前記複数の方形波乗算部が共通に接続される第１共通ノード、第２共通ノード、第３共通ノード及び第４共通ノードとを備え、
    前記方形波乗算部は、
    一端が前記第１共通ノードに接続された第１キャパシタと、
    一端が前記第２共通ノードに接続され、前記第１キャパシタと同じ静電容量を持つ第２キャパシタと、
    前記入力アナログ信号に乗算する前記方形波の１周期中における一方の半周期の前記充電動作においては、前記第１キャパシタの他端を前記第１入力端子に接続するとともに前記第２キャパシタの他端を前記第２入力端子に接続し、前記方形波の前記１周期中における他方の半周期の前記充電動作においては、前記第１キャパシタの前記他端を前記第２入力端子に接続するとともに前記第２キャパシタの前記他端を前記第１入力端子に接続し、前記電荷出力動作においては、前記第１キャパシタの前記他端及び前記第２キャパシタの前記他端を前記第１入力端子及び前記第２入力端子から切り離す第１スイッチ回路と、
    前記第１キャパシタの前記他端と前記第３共通ノードとの間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第７スイッチ回路と、
    前記第２キャパシタの前記他端と前記第４共通ノードとの間の経路に設けられ、前記充電動作においてオフし、前記電荷出力動作においてオンする第８スイッチ回路とを有し、
    前記信号合成部は、
    前記第１共通ノードに接続された反転入力端子と前記第２共通ノードに接続された非反転入力端子との電圧差を増幅し、当該増幅結果を、前記第３共通ノードに接続された非反転出力端子と前記第４共通ノードに接続された反転出力端子との電圧差として出力する演算増幅器と、
    前記演算増幅器の前記反転入力端子と前記非反転出力端子との間の経路に設けられ、前記充電動作においてオンし、前記電荷出力動作においてオフする第９スイッチ回路と、
    前記演算増幅器の前記非反転入力端子と前記反転出力端子との間の経路に設けられ、前記充電動作においてオンし、前記電荷出力動作においてオフする第１０スイッチ回路とを有する
    ことを特徴とする請求項１２に記載のアナログ−デジタル変換器。
17. 前記入力アナログ信号に含まれたノイズ成分であって、前記充電動作が反復される周波数に対して整数倍の周波数から前記入力信号の信号帯域へ折り返し雑音を生じ得る前記ノイズ成分を減衰させる第１ローパスフィルタを有する
    ことを特徴とする請求項１乃至１６の何れか一項に記載のアナログ−デジタル変換器。
18. 前記第１方形波に含まれる前記高調波の中で、周波数が低い順における１番目からＮ番目までの前記高調波に対応したＮパターンの前記第２方形波を前記入力信号に乗算するＮ個の前記方形波乗算部を有し、
    前記第１ローパスフィルタは、前記第１方形波に含まれる前記高調波であって、前記周波数が低い順における（Ｎ＋１）番目以降の前記高調波に相当する周波数を持つ前記入力信号のノイズ成分を減衰させる
    ことを特徴とする請求項１７に記載のアナログ−デジタル変換器。
19. 前記出力デジタル値に含まれる直流成分を抽出する第２ローパスフィルタを有する
    ことを特徴とする請求項１乃至１８の何れか一項に記載のアナログ−デジタル変換器。

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