KR20190021634A - 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로 - Google Patents

연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로 Download PDF

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KR20190021634A
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Abstract

본 발명은 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로에 관한 것으로, 이러한 본 발명은 상기 적분기 회로는 입력단으로부터 출력단까지 순차로 제1 노드, 제2 노드 및 제3 노드를 가지며, 입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 출력단에 연결되는 연산 증폭기와, 일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되며, 상기 입력단에 입력되는 전하에 대한 샘플링 동작을 수행하는 샘플 커패시터와, 일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되며, 상기 연산 증폭기의 출력이 피드백 되는 피드백 신호와 상기 연산 증폭기에 입력되는 입력 신호의 차이 값을 적분하는 적분 동작을 수행하는 적분 캐패시터와, 일단이 상기 제3 노드에 연결되고, 타단이 상기 제1 노드에 연결되어 보상 전하를 제공하는 보상 버퍼를 포함한다.

Description

연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로{DISCRETE-TIME INTEGRATOR CIRCUIT WITH OPERATIONAL AMPLIFIER GAIN COMPENSATION FUNCTION}
본 발명은 적분기 회로에 관한 것으로, 보다 상세하게는, 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로에 관한 것이다.
아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(ADC: analog-to-digital converter)는 신호 처리, 무선 통신, 디스플레이 등의 다양한 분야에 적용되고 있다. 아날로그-디지털 변환기의 다양한 구조 중에서도, 칩 면적과 소모 전력을 최적화하기 위해 알고리즘 아날로그-디지털 변환기가 널리 사용되고 있다.
아날로그-디지털 변환기에는 스위치드 커패시터(Switched Capacitor) 적분기 회로가 사용될 수 있다. 일반적으로, 스위치드 커패시터(Switched Capacitor) 적분기 회로는 인덕턴스나 저항을 전혀 사용하지 않고 커패시터와 스위치만으로 필터를 실현한 것으로 CMOS(Complementary Metal-Oxide Semiconductor) 소자에 매우 적합한 회로이다. 스위치드 커패시터 회로는 CMOS 공정으로 단일칩에 용이하게 집적할 수 있으며, 저항을 사용하지 않고, 전력소비를 줄일 수 있다. 현재, 스위치드 커패시터 회로는 CMOS 아날로그 회로 기술의 발전과 더불어 급속히 발전되고 있으며 통신용 LSI를 비롯한 아날로그 신호를 처리하는 각종 소자에 적용되고 있다.
한국공개특허 제2017-0049052호 2017년 5월 10일 공개 (명칭: 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로)
본 발명의 목적은 연산 증폭기의 고유의 이득을 보상할 수 있는 이산-시간 적분기 회로를 제공함에 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 적분기 회로는 입력단으로부터 출력단까지 순차로 제1 노드, 제2 노드 및 제3 노드를 가지며, 입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 출력단에 연결되는 연산 증폭기와, 일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되며, 상기 입력단에 입력되는 전하에 대한 샘플링 동작을 수행하는 샘플 커패시터와, 일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되며, 상기 연산 증폭기의 출력이 피드백 되는 피드백 신호와 상기 연산 증폭기에 입력되는 입력 신호의 차이 값을 적분하는 적분 동작을 수행하는 적분 캐패시터와, 일단이 상기 제3 노드에 연결되고, 타단이 상기 제1 노드에 연결되어 보상 전하를 제공하는 보상 버퍼를 포함한다.
상기 보상 버퍼는 이득이 1인 연산 증폭기인 것을 특징으로 한다.
상기 샘플 캐패시터의 전하의 변화량
Figure pat00001
은 수학식
Figure pat00002
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00003
는 상기 샘플 캐패시터의 캐패시턴스이고, 상기
Figure pat00004
은 상기 적분기 회로의 입력 전압이며, 상기
Figure pat00005
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 적분 캐패시터의 전하의 변화량
Figure pat00006
은 수학식
Figure pat00007
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00008
는 상기 적분 캐패시터의 캐패시턴스이고, 상기
Figure pat00009
은 상기 적분기 회로의 입력 전압이며, 상기
Figure pat00010
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 적분기 회로의 출력은 수학식
Figure pat00011
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00012
는 상기 샘플 캐패시터의 캐패시턴스이고, 상기
Figure pat00013
는 상기 적분 캐패시터의 캐패시턴스이며, 상기
Figure pat00014
은 상기 적분기 회로의 입력 전압이고, 상기
Figure pat00015
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 보상 전하는
Figure pat00016
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00017
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 적분기 회로는 제1 스테이지 및 제2 스테이지를 포함하며, 상기 제1 스테이지 및 제2 스테이지 각각은 스테이지의 입력단으로부터 스테이지의 출력단까지 순차로 제1 노드, 제2 노드 및 제3 노드를 포함하며, 입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 스테이지의 출력단에 연결되는 연산 증폭기와, 일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되는 샘플 커패시터와, 일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되는 적분 캐패시터와, 일단이 상기 제3 노드에 연결되고, 타단이 상기 제1 노드에 연결되어 샘플 캐패시터에 출력 보상 전하를 제공하는 보상 버퍼를 포함한다.
상기 보상 버퍼는 일단이 상기 제1 스테이지의 제3 노드에 연결되며, 타단이 상기 제2 스테이지의 제2 노드에 연결되어 상기 제2 스테이지의 샘플 캐패시터에 입력을 보상하는 입력 보상 전하를 제공하는 것을 특징으로 한다.
상기 보상 버퍼는 이득이 1인 연산 증폭기인 것을 특징으로 한다.
상기 제2 스테이지의 샘플 캐패시터의 전하의 변화량
Figure pat00018
은 수학식
Figure pat00019
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00020
는 상기 샘플 캐패시터의 캐패시턴스이고, 상기
Figure pat00021
은 상기 적분기 회로의 입력 전압이며, 상기
Figure pat00022
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 제2 스테이지의 적분 캐패시터의 전하의 변화량
Figure pat00023
은 수학식
Figure pat00024
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00025
는 상기 적분 캐패시터의 캐패시턴스이고, 상기
Figure pat00026
은 상기 적분기 회로의 입력 전압이며, 상기
Figure pat00027
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 제2 스테이지의 출력은 수학식
Figure pat00028
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00029
는 상기 샘플 캐패시터의 캐패시턴스이고, 상기
Figure pat00030
는 상기 적분 캐패시터의 캐패시턴스이며, 상기
Figure pat00031
은 상기 적분기 회로의 입력 전압이고, 상기
Figure pat00032
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 출력 보상 전하는
Figure pat00033
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00034
는 상기 적분기 회로의 출력 전압인 것을 특징으로 한다.
상기 입력 보상 전하는
Figure pat00035
이며, 상기 A는 상기 연산 증폭기의 이득이며, 상기
Figure pat00036
는 상기 적분기 회로의 입력 전압인 것을 특징으로 한다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 적분기 회로는 제1 스위치 신호에 응답하여 입력단을 통해 입력되는 전하를 충전하는 샘플 커패시터와, 제2 스위치 신호에 응답하여 샘플 커패시터에 충전된 전하를 이득에 따라 증폭하여 출력단자를 통해 출력하는 연산 증폭기와, 상기 제2 스위치 신호에 응답하여 샘플 커패시터에 충전된 전하를 공급 받아 충전하는 적분 커패시터와, 상기 제2 스위치 신호에 응답하여 상기 연산 증폭기에 입력되는 전압을 상기 샘플 캐패시터에 제공하는 보상 버퍼를 포함하는 것을 특징으로 한다.
상술한 바와 같은 본 발명에 따르면, 적분기 회로의 보상 버퍼를 통해 입력 및 출력에 대한 오차를 보상하여, 연산 증폭기의 이득이 낮은 경우에도, 높은 해상도를 얻을 수 있다.
도 1은 종래의 기술에 따른 스위치드 캐패시터 적분기 회로의 제1 스위치 신호에서의 동작을 설명하기 위한 회로도이다.
도 2는 종래의 기술에 따른 스위치드 캐패시터 적분기 회로의 제2 스위치 신호에서의 동작을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 출력 보상을 수행하는 스위치드 캐패시터 적분기 회로의 구성을 설명하기 위한 회로도이다.
도 4 및 도 5는 본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로의 출력 보상(Output Compensation)을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시예에 따른 입력 보상(Input Compensation)을 수행하는 스위치드 캐패시터 적분기 회로를 설명하기 위한 회로도이다.
도 7은 적분기 회로의 연산증폭기의 이득이 무한대 일 경우 주파수 특성을 설명하기 위한 그래프이다.
도 8은 종래의 기술에 따른 적분기 회로에서 연산증폭기의 주파수 특성을 설명하기 위한 그래프이다.
도 9는 본 발명의 실시예에 따른 적분기 회로에서 연산증폭기의 주파수 특성을 설명하기 위한 그래프이다.
도 10은 적분기 회로에서 연산증폭기의 이득의 변화에 따른 해상도(ENOB)의 변화에 대해 종래 기술과 본 발명을 비교하여 설명하기 위한 그래프이다.
도 11은 본 발명의 실시예에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로이다.
도 12는 종래의 기술에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로의 주파수 특성을 설명하기 위한 그래프이다.
도 13은 본 발명의 실시예에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로의 주파수 특성을 설명하기 위한 그래프이다.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
먼저, 종래의 기술에 따른 스위치드 캐패시터 적분기 회로의 오차에 대해서 설명하기로 한다. 도 1은 종래의 기술에 따른 스위치드 캐패시터 적분기 회로의 제1 스위치 신호에서의 동작을 설명하기 위한 회로도이다. 또한, 도 2는 종래의 기술에 따른 스위치드 캐패시터 적분기 회로의 제2 스위치 신호에서의 동작을 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, 종래의 스위치드 커패시터 적분기 회로는 연산 증폭기 OP, 복수의 스위치 S1, S2, S3, S4, 샘플 커패시터 Cs 및 적분 커패시터 CH를 포함한다.
도 1을 참조하면, 제1 스위치 신호
Figure pat00037
에 응답하여, 제1 스위치 S1, 제3 스위치 S3가 턴온(turn-on)된다. 따라서 입력 전압
Figure pat00038
은 샘플 커패시터 Cs에 충전되고, 적분 커패시터 CH는 리셋(reset)된다. 다음으로, 도 2를 참조하면, 제2 스위치 신호 Φ2에 응답하여, 제2 스위치 S2, 제4 스위치 S4는 턴온되고, 제1 스위치 S1, 제3 스위치 S3는 턴오프(turn-out)된다. 이에 따라, 샘플 커패시터 Cs에 충전된 전하들은 적분 커패시터 CH에 충전된다.
종래의 스위치드 커패시터 적분기 회로에서 연산 증폭기 OP의 고유 이득(gain)이 A일 때, 샘플 캐패시터 Cs에 충전되는 전하의 변화량
Figure pat00039
은 다음의 수학식 1과 같다.
Figure pat00040
수학식 1에서 n-1은 제1 스위치 신호
Figure pat00041
가 입력될 때, n은 제2 스위치 신호가
Figure pat00042
가 입력될 때를 의미한다. A는 연산 증폭기 OP의 이득이고, Cs는 샘플 캐패시터의 캐패시턴스이고, CH는 적분 캐패시터의 캐패시턴스이고,
Figure pat00043
은 적분기 회로의 입력 전압이고,
Figure pat00044
는 적분기 회로의 출력 전압을 의미한다.
또한, 종래의 스위치드 커패시터 적분기 회로에서 적분 캐패시터 CH에 충전되는 전하의 변화량
Figure pat00045
은 다음의 수학식 2와 같다.
Figure pat00046
수학식 1과 마찬가지로, 수학식 2에서 n-1은 스위치 신호
Figure pat00047
일 때, n는 스위치 신호가
Figure pat00048
일 때를 의미한다. A는 연산 증폭기 OP의 이득이고, Cs는 샘플 캐패시터의 캐패시턴스이고, CH는 적분 캐패시터의 캐패시턴스이고,
Figure pat00049
은 적분기 회로의 입력 전압이고,
Figure pat00050
는 적분기 회로의 출력 전압을 의미한다.
이상적인 경우, 연산 증폭기 OP의 고유 이득 A는 무한대의 값을 가지므로, 수학식 1 및 2에서,
Figure pat00051
의 값은 0이 되어야 하고, 전하량 보전의 법칙에 의거하여
Figure pat00052
이므로, 이상적인 스위치드 커패시터 회로의 출력은 다음의 수학식 3과 같다.
Figure pat00053
하지만, 연산 증폭기 OP의 고유 이득 A는 유한한 값을 가지므로,
Figure pat00054
에 따라, 종래의 스위치드 커패시터 회로의 출력은 다음의 수학식 4과 같다.
Figure pat00055
이와 같이, 종래의 스위치드 커패시터 회로의 출력
Figure pat00056
은 입력 전압
Figure pat00057
및 출력 전압
Figure pat00058
양자 모두에서
Figure pat00059
와 같은 오차가 발생한다. 따라서 본 발명은 이러한 OP 앰프 이득 A에 따라 발생하는 오차를 보상하기 위한 회로를 제안한다.
그러면, 본 발명의 실시예에 따른 출력 전압에 대한 출력 보상(Output Compensation)을 위한 스위치드 캐패시터 적분기 회로에 대해서 설명하기로 한다. 도 3은 본 발명의 실시예에 따른 출력 보상을 수행하는 스위치드 캐패시터 적분기 회로의 구성을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로는 연산 증폭기 OP, 샘플 커패시터 Cs, 적분 캐패시터 CH 및 보상 버퍼 B를 포함한다.
적분기 회로의 입력단 Vin으로부터 출력단 Vout까지 복수의 노드를 순차로, 제1 노드 N11, 제2 노드 N12 및 제3 노드 N13이라고 할 때, 연산 증폭기 OP, 샘플 커패시터 Cs, 적분 캐패시터 CH 및 보상 버퍼 B는 다음과 같이 구성된다.
연산 증폭기 OP는 반전 연산 증폭기이며, 연산 증폭기 OP는 그 연산 증폭기 OP의 입력 단자(반전 입력 단자)가 제3 노드 N13에 연결되고 연산 증폭기 OP의 출력 단자가 출력단 Vout에 연결된다.
샘플 커패시터 Cs는 일단이 제1 노드 N11에 연결되고 타단이 제2 노드 N12에 연결된다. 이러한 샘플 커패시터 Cs는 입력단 Vin에 입력되는 전하에 대한 샘플링 동작을 수행한다.
적분 캐패시터 CH는 일단이 제3 노드 N13에 연결되고 타단이 연산 증폭기 OP의 출력 단자에 연결된다. 이러한 적분 캐패시터 CH는 연산 증폭기 OP의 출력이 피드백 되는 피드백 신호와 연산 증폭기 OP에 입력되는 입력 신호의 차이 값을 적분하는 적분 동작을 수행한다.
특히, 보상 버퍼 B는 일단이 제3 노드 N13에 연결되고, 타단이 제1 노드 N11에 연결된다. 보상 버퍼 B는 이득이 1인 연산 증폭기가 될 수 있다. 이러한 보상 버퍼 B는 연산 증폭기 OP의 이득 A로 인한 오차를 보상하기 위해 샘플 캐패시터 Cs에 피드백 전하를 제공한다.
다음으로, 본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로의 출력 보상(Output Compensation)에 대해서 설명하기로 한다. 도 4 및 도 5는 본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로의 출력 보상(Output Compensation)을 설명하기 위한 회로도이다.
도 4를 참조하면, 제1 스위치 신호
Figure pat00060
에 따라, 제1 스위치 S11 및 제3 스위치 S13가 턴온되고, 제2 스위치 S12 및 제4 스위치 S14는 턴오프된다. 따라서 입력 전압
Figure pat00061
은 샘플 커패시터 Cs에 충전되고, 적분 커패시터 CH는 리셋된다.
또한, 도 5를 참조하면, 제2 스위치 신호 Φ2에 응답하여, 제2 스위치 S12, 제4 스위치 S14는 턴온되고, 제1 스위치 S11, 제3 스위치 S13는 턴오프된다. 이에 따라, 샘플 커패시터 Cs에 충전된 전하들은 적분 커패시터 CH에 충전된다. 특히, 제2 스위치 S12 및 제4 스위치 S14가 턴온되었기 때문에 보상 버퍼 B는 샘플 캐패시터 Cs에 피드백 전하를 제공하여 연산 증폭기 OP의 이득 A로 인한 오차를 보상한다.
본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로에서 n-1은 스위치 신호
Figure pat00062
일 때, n는 스위치 신호가
Figure pat00063
일 때를 의미하고, A는 연산 증폭기 OP의 이득이며, Cs는 샘플 캐패시터의 캐패시턴스이며, CH는 적분 캐패시터의 캐패시턴스이고,
Figure pat00064
은 적분기 회로의 입력 전압이고,
Figure pat00065
는 적분기 회로의 출력 전압을 의미한다. 이러한 본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로에서 소스 캐패시터 Cs의 전하의 변화량
Figure pat00066
은 다음의 수학식 5와 같다.
Figure pat00067
또한, 스위치드 커패시터 적분기 회로에서 적분 캐패시터 CH의 전하의 변화량
Figure pat00068
은 다음의 수학식 6과 같다.
Figure pat00069
전하량 보전의 법칙에 의거하여
Figure pat00070
이다. 따라서 스위치드 커패시터 적분기 회로의 출력은 다음의 수학식 7과 같다.
Figure pat00071
수학식 1과 수학식 5를 비교하면, 종래의 기술과 달리 본 발명의 실시예에 따른 적분기 회로는 제2 스위치 S12 및 제4 스위치 S14의 턴온 시, 버퍼 B가 샘플 캐패시터 Cs에 피드백 전하
Figure pat00072
을 제공하여 연산 증폭기 OP의 이득 A로 인한 오차를 보상한다. 이에 따라, 수학식 7과 수학식 4를 비교하면, 버퍼 B에 의한 보상으로 인해 스위치 신호
Figure pat00073
일 때, 출력 전압인
Figure pat00074
부분의 오차가 줄어들었음을 알 수 있다.
한편, 스위치드 캐패시터 적분기 회로를 복수의 스테이지로 구성할 수 있다. 이러한 경우, 이전 스테이지의 출력이 다음 스테이지의 입력이 되며, 이러한 경우에도 연산 증폭기 고유의 이득으로 인한 오차가 발생할 수 있다.
그러면, 본 발명의 실시예에 따른 입력 보상(Input Compensation)을 위한 복수의 스테이지로 구성된 스위치드 캐패시터 적분기 회로에 대해서 설명하기로 한다. 도 6은 본 발명의 실시예에 따른 입력 보상을 수행하는 스위치드 캐패시터 적분기 회로를 설명하기 위한 회로도이다.
도 6에서 스위치드 캐패시터 적분기 회로는 2개의 스테이지로 이루어지며, 제1 스테이지 및 제2 스테이지는 직렬로 연결된다. 제1 스테이지 및 제2 스테이지 각각은 앞서 도 3에서 설명된 바와 같이, 제1 노드 내지 제3 노드를 가진다. 즉, 제1 스테이지는 제1 노드 N11, 제2 노드 N12 및 제3 노드 N13을 포함하며, 제2 스테이지 또한 제1 노드 N21, 제2 노드 N22 및 제3 노드 N23을 포함한다. 제1 스테이지의 입력은 적분기 회로의 입력단 Vin과 같고, 제1 스테이지의 출력단은 제2 스테이지의 입력단이고, Nout로 나타낸다. 그리고 제2 스테이지의 출력단은 적분기 회로의 출력단 Vout과 같다.
각각의 스테이지는 앞서 도 3에서 설명된 스위치드 캐패시터 적분기 회로와 같이, 연산 증폭기 OP, 샘플 커패시터 Cs, 적분 캐패시터 CH 및 보상 버퍼 B를 포함한다. 각 스테이지의 연산 증폭기 OP, 샘플 커패시터 Cs, 적분 캐패시터 CH 및 보상 버퍼 B는 앞서 도 3에서 설명된 바와 동일하게 연결되어 구성된다.
제1 스테이지의 연산 증폭기 OP는 반전 연산 증폭기이며, 제1 스테이지의 연산 증폭기 OP는 그 입력 단자(반전 입력 단자 -)가 제3 노드 N13에 연결되고 출력 단자가 제1 스테이지의 출력단 Nout에 연결된다. 또한, 제1 스테이지의 샘플 커패시터는 일단이 제1 노드 N11에 연결되고 타단이 제2 노드 N12에 연결된다. 그리고 제1 스테이지의 적분 캐패시터는 일단이 제3 노드 N13에 연결되고 타단이 제1 스테이지의 연산 증폭기 OP의 출력 단자에 연결된다. 또한, 제1 스테이지의 보상 버퍼 B는 일단이 제3 노드 N13에 연결되고, 타단이 제1 노드 N11에 연결된다. 이러한 피드백 연결에 따라 제2 스테이지의 보상 버퍼 B는 제1 스테이지의 샘플 캐패시터에 출력 보상 전하
Figure pat00075
를 제공할 수 있다.
마찬가지로, 제2 스테이지의 연산 증폭기 OP는 반전 연산 증폭기이며, 제2 스테이지의 연산 증폭기 OP는 그 입력 단자(반전 입력 단자 -)가 제3 노드 N23에 연결되고 출력 단자가 제2 스테이지의 출력단, 즉, 적분 회로의 출력단 Vout에 연결된다. 또한, 제2 스테이지의 샘플 커패시터는 일단이 제1 노드 N21에 연결되고 타단이 제2 노드 N22에 연결된다. 그리고 제2 스테이지의 적분 캐패시터는 일단이 제3 노드 N23에 연결되고 타단이 제2 스테이지의 연산 증폭기 OP의 출력 단자에 연결된다. 또한, 제2 스테이지의 보상 버퍼 B는 일단이 제3 노드 N13에 연결되고, 타단이 제1 노드 N21에 연결된다. 이러한 피드백 연결에 따라 제2 스테이지의 보상 버퍼 B는 제1 스테이지의 샘플 캐패시터 Cs에 출력 보상 전하
Figure pat00076
를 제공할 수 있다.
한편, 도 6과 같이, 복수의 스테이지로 이루어진 스위치드 캐패시터 적분기 회로의 경우, 이전 스테이지, 즉, 제1 스테이지의 연산 증폭기 OP의 고유의 이득으로 인해 이전 스테이지의 적분 캐패시터 CH의 전하가 현 스테이지, 즉, 제2 스테이지로 그대로 전달되지 않는다. 따라서 현 스테이지, 즉, 제2 스테이지의 샘플 캐패시터 Cs에 충전되는 전하에 오차가 발생한다. 따라서 복수의 스테이지로 이루어진 스위치드 캐패시터 적분기 회로는 보상 버퍼 B를 통해 현 스테이지, 즉, 제2 스테이지의 샘플 캐패시터 Cs에 충전되는 전하의 오차를 보상할 수 있다. 이를 위하여, 제1 스테이지의 보상 버퍼 B는 일단이 제1 스테이지의 제3 노드 N13과 연결되며, 타단이 제2 스테이지의 제2 노드 N22와 연결된다. 제1 스테이지의 보상 버퍼 B는 이득이 1인 연산 증폭기가 될 수 있다. 이러한 보상 버퍼 B는 이전 스테이지의 연산 증폭기 OP의 이득 A로 인해 제2 스테이지에 발생하는 입력 오차를 보상하기 위해 현 스테이지에 입력 보상 전하를 제공한다.
본 발명의 실시예에 따른 복수의 스테이지로 이루어진 스위치드 캐패시터 적분기 회로에서 본 발명의 실시예에 따른 스위치드 캐패시터 적분기 회로에서 n-1은 스위치 신호
Figure pat00077
일 때, n는 스위치 신호가
Figure pat00078
일 때를 의미하고, A는 연산증폭기의 이득이며, Cs는 샘플 캐패시터의 캐패시턴스이며, CH는 적분 캐패시터의 캐패시턴스이고,
Figure pat00079
은 상기 적분기 회로의 입력 전압이고,
Figure pat00080
는 상기 적분기 회로의 출력 전압을 의미한다. 이러한 본 발명의 실시예에 따른 복수의 스테이지로 이루어진 스위치드 캐패시터 적분기 회로에서 제2 스테이지의 소스 캐패시터 Cs의 전하의 변화량
Figure pat00081
은 다음의 수학식 8과 같다.
Figure pat00082
또한, 복수의 스테이지로 이루어진 스위치드 커패시터 적분기 회로에서 제2 스테이지의 적분 캐패시터 CH의 전하의 변화량
Figure pat00083
은 다음의 수학식 9와 같다.
Figure pat00084
전하량 보전의 법칙에 의거하여
Figure pat00085
이다. 따라서 스위치드 커패시터 적분기 회로의 출력은 다음의 수학식 10과 같다.
Figure pat00086
수학식 8을 참조하면, 수학식 5와 마찬가지로 제2 스테이지의 보상 버퍼 B가 자신이 속한 스테이지의 샘플 캐패시터 Cs에 출력 보상 전하
Figure pat00087
을 제공하여 연산 증폭기 OP의 이득 A로 인한 출력 오차를 보상한다. 이에 따라, 수학식 10과 수학식 4를 비교하면, 보상 버퍼 B에 의한 보상으로 인해 출력 오차가 줄어들었음을 알 수 있다.
특히, 제1 스테이지의 버퍼 B는 제2 스테이지의 샘플 캐패시터 Cs에 입력 보상 전하
Figure pat00088
을 제공하여 제1 스테이지의 연산 증폭기 OP의 이득 A로 인한 오차, 즉, 입력 오차를 보상한다. 이에 따라, 수학식 10과 수학식 4를 비교하면, 보상 버퍼 B에 의한 보상으로 인해 입력 오차가 줄어들었음을 알 수 있다.
다음으로, 본 발명의 실시예에 따른 적분기 회로의 효과에 대해서 설명하기로 한다. 먼저, 적분기 회로에서 연산증폭기가 이상적인 경우, 즉, 연산 증폭기의 이득이 무한대 일 경우의 주파수 특성에 대해서 설명하기로 한다. 도 7은 적분기 회로의 연산증폭기의 이득이 무한대 일 경우 주파수 특성을 설명하기 위한 그래프이다. 도 7의 그래프는 MATLAB을 통해 연산증폭기의 이득이 무한대 일 경우에 대한 FFT 시뮬레이션 결과를 보인다. 그래프에 보인 바와 같이, 연산증폭기 이득이 무한할 경우, 16bit 이상의 해상도(ENOB: Effective Number Of Bits)를 나타낸다. 특히,
다음으로, 종래의 기술에 따른 적분기 회로에서 연산증폭기의 이득이 A와 같이 유한한 값을 가질 때, 주파수 특성을 설명하기로 한다. 도 8은 종래의 기술에 따른 적분기 회로에서 연산증폭기의 주파수 특성을 설명하기 위한 그래프이다.
도 8의 그래프는 종래의 기술에 따른 적분기 회로에서 연산증폭기의 이득이 A와 같이 유한한 값을 가질 때, 주파수 특성을 보인다. 즉, 도 8의 그래프는 도 1 및 도 2와 같은 적분기 회로에서 MATLAB을 통해 연산증폭기의 FFT 시뮬레이션 결과를 보인다. 도시된 바와 같이, 도 8에서 사용된 연산증폭기의 이득은 29dB이다. 이와 같이, 연산증폭기의 이득이 이상적인 경우의 무한대 보다 작아질 경우에는 노이즈 플로어 및 하모닉 성분이 증가하여 해상도(ENOB)가 16Bit 이하로 감소함을 확인 할 수 있다.
다음으로, 본 발명의 실시예에 따른 적분기 회로에서 연산증폭기의 이득이 A와 같이 유한한 값을 가질 때, 주파수 특성을 설명하기로 한다. 도 9는 본 발명의 실시예에 따른 적분기 회로에서 연산증폭기의 주파수 특성을 설명하기 위한 그래프이다.
도 9의 그래프는 본 발명의 실시예에 따른 적분기 회로에서 연산증폭기의 이득이 A와 같이 유한한 값을 가질 때, 주파수 특성을 보인다. 즉, 도 9의 그래프는 본 발명의 실시예에 따른 도 6과 같은 적분기 회로에서 MATLAB을 통해 제2 스테이지의 연산증폭기의 FFT 시뮬레이션 결과를 보인다. 도 9에서 시뮬레이션에 사용된 연산증폭기의 이득은 29dB이다. 도시된 바와 같이, 이득이 낮아짐에도 불구하고, 16bit 이상의 해상도(ENOB)를 얻을 수 있음을 확인할 수 있다.
다음으로, 적분기 회로에서 연산증폭기의 이득이 A와 같이 유한한 값을 가질 때, 연산증폭기의 이득의 변화에 따른 해상도(ENOB)의 변화에 대해 종래 기술과 본 발명을 비교하여 설명하기로 한다. 도 10은 적분기 회로에서 연산증폭기의 이득의 변화에 따른 해상도(ENOB)의 변화에 대해 종래 기술과 본 발명을 비교하여 설명하기 위한 그래프이다.
도 10의 그래프에서, 가로축은 연산증폭기의 이득을 나타내며, 세로축은 해상도(ENOB)를 나타낸다. 또한, 도 10의 그래프에서 실선(Conventional: L1)은 종래의 기술에 따른 적분기 회로에서 연산증폭기의 이득의 증감에 따른 해상도(ENOB)의 증감을 나타낸다. 그리고 도 10의 그래프에서 점선(Proposed: L2)은 본 발명의 실시예에 따른 적분기 회로에서 연산증폭기의 이득의 증감에 따른 해상도(ENOB)의 증감을 나타낸다. 도시된 바와 같이, L1을 참조하면, 종래의 기술의 경우, 연산증폭기 이득이 감소함에 따라 해상도(ENOB)가 감소하게 된다. 반면, L2를 참조하면, 본 발명의 경우, 연산증폭기 이득이 감소함도 불구하고, 해상도(ENOB)는 감소하지 않는다.
이와 같이, 본 발명의 실시예에 따른 적분기 회로는 보상 버퍼를 통해 입력 및 출력에 대한 오차를 보상함으로써, 연산증폭기의 낮은 이득에도 불구하고, 높은 해상도를 얻을 수 있다.
그러면, 아날로그-디지털 변환기 회로에 본 발명의 실시예에 따른 적분기 회로를 적용한 경우 그 아날로그-디지털 변환기 회로의 주파수 특성에 대해서 설명하기로 한다. 도 11은 본 발명의 실시예에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로이다. 도 12는 종래의 기술에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로의 주파수 특성을 설명하기 위한 그래프이다. 그리고 도 13은 본 발명의 실시예에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로의 주파수 특성을 설명하기 위한 그래프이다.
도 11에 도시된 바와 같이, 아날로그-디지털 변환기 회로(2nd-order integrating sigma-delta ADC)는 4개의 적분기 회로(10, 20, 30, 40)를 포함한다. 도 12는 아날로그-디지털 변환기 회로에 종래의 기술에 따른 적분기 회로를 적용한 경우 주파수 특성을 도시한 그래프이며, 도 13은 아날로그-디지털 변환기 회로에 본 발명의 실시예에 따른 적분기 회로를 적용한 경우 주파수 특성을 도시한 그래프이다. 도 12 및 도 13은 HSPICE 프로그램을 통해 FFT 시뮬레이션을 수행한 결과이다. 여기서, 연산 증폭기는 낮은 이득 대신에 넓은 범위의 스윙 범위를 가질 수 있도록 설계하였다.
도 12를 참조하면, 연산 증폭기의 이득이 29dB일 때, 종래의 기술에 따른 적분기 회로를 적용한 경우, HSPICE 프로그램을 통해 FFT 시뮬레이션을 수행하였을 경우, 앞서 도 8의 MATLAB을 통한 시뮬레이션 결과와 같이, 11.5bit의 해상도를 얻는다.
반면, 도 13을 참조하면, 연산 증폭기의 이득이 29dB일 때, 본 발명의 실시예에 따른 적분기 회로를 적용한 경우, HSPICE 프로그램을 통해 FFT 시뮬레이션을 수행하였을 경우, 앞서 도 9의 MATLAB을 통한 시뮬레이션 결과와 같이, 16bit 이상의 해상도를 얻을 수 있다.
따라서 본 발명의 실시예에 따른 적분기 회로를 적용한 아날로그-디지털 변환기 회로의 경우에도 연산증폭기의 낮은 이득에도 불구하고, 높은 해상도를 얻을 수 있음을 확인할 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 이와 같이, 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 균등론에 따라 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
S1, S11, S21: 제1 스위치
S2, S12, S22: 제2 스위치
S3, S13, S23: 제3 스위치
S4, S14, S24: 제4 스위치
N1, N11, N21: 제1 노드
N1, N11, N21: 제2 노드
N1, N11, N21: 제3 노드
OP: 연산 증폭기
Cs: 샘플 캐패시터
CH: 적분 캐패시터
B: 보상 버퍼
10: 이산-시간 적분기 회로

Claims (14)

  1. 적분기 회로에 있어서,
    상기 적분기 회로는 입력단으로부터 출력단까지 순차로 제1 노드, 제2 노드 및 제3 노드를 가지며,
    입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 출력단에 연결되는 연산 증폭기;
    일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되며, 상기 입력단에 입력되는 전하에 대한 샘플링 동작을 수행하는 샘플 커패시터;
    일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되며,
    상기 연산 증폭기의 출력이 피드백 되는 피드백 신호와 상기 연산 증폭기에 입력되는 입력 신호의 차이 값을 적분하는 적분 동작을 수행하는 적분 캐패시터;
    일단이 상기 제3 노드에 연결되고, 타단이 상기 제1 노드에 연결되어 보상 전하를 제공하는 보상 버퍼;를 포함하는 것을 특징으로 하는 적분기 회로.
  2. 제1항에 있어서,
    상기 보상 버퍼는
    이득이 1인 연산 증폭기인 것을 특징으로 하는 적분기 회로.
  3. 제1항에 있어서,
    상기 샘플 캐패시터의 전하의 변화량
    Figure pat00089
    은
    수학식
    Figure pat00090

    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00091
    는 상기 샘플 캐패시터의 캐패시턴스이고,
    상기
    Figure pat00092
    은 상기 적분기 회로의 입력 전압이며,
    상기
    Figure pat00093
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  4. 제1항에 있어서,
    상기 적분 캐패시터의 전하의 변화량
    Figure pat00094
    은
    수학식
    Figure pat00095

    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00096
    는 상기 적분 캐패시터의 캐패시턴스이고,
    상기
    Figure pat00097
    은 상기 적분기 회로의 입력 전압이며,
    상기
    Figure pat00098
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  5. 제1항에 있어서,
    상기 적분기 회로의 출력은
    수학식
    Figure pat00099
    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00100
    는 상기 샘플 캐패시터의 캐패시턴스이고,
    상기
    Figure pat00101
    는 상기 적분 캐패시터의 캐패시턴스이며,
    상기
    Figure pat00102
    은 상기 적분기 회로의 입력 전압이고,
    상기
    Figure pat00103
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  6. 제1항에 있어서,
    상기 보상 전하는
    Figure pat00104
    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00105
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  7. 적분기 회로에 있어서,
    제1 스테이지 및 제2 스테이지를 포함하며,
    상기 제1 스테이지 및 제2 스테이지 각각은
    스테이지의 입력단으로부터 스테이지의 출력단까지 순차로 제1 노드, 제2 노드 및 제3 노드를 포함하며,
    입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 스테이지의 출력단에 연결되는 연산 증폭기;
    일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되는 샘플 커패시터;
    일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되는 적분 캐패시터;
    일단이 상기 제3 노드에 연결되고, 타단이 상기 제1 노드에 연결되어 샘플 캐패시터에 출력 보상 전하를 제공하는 보상 버퍼;를 포함하는 것을 특징으로 하는 적분기 회로.
  8. 제7항에 있어서,
    상기 보상 버퍼는
    일단이 상기 제1 스테이지의 제3 노드에 연결되며, 타단이 상기 제2 스테이지의 제2 노드에 연결되어 상기 제2 스테이지의 샘플 캐패시터에 입력을 보상하는 입력 보상 전하를 제공하는 것을 특징으로 하는 적분기 회로.
  9. 제8항에 있어서,
    상기 보상 버퍼는
    이득이 1인 연산 증폭기인 것을 특징으로 하는 적분기 회로.
  10. 제8항에 있어서,
    상기 제2 스테이지의 샘플 캐패시터의 전하의 변화량
    Figure pat00106
    은
    수학식
    Figure pat00107

    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00108
    는 상기 샘플 캐패시터의 캐패시턴스이고,
    상기
    Figure pat00109
    은 상기 적분기 회로의 입력 전압이며,
    상기
    Figure pat00110
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  11. 제8항에 있어서,
    상기 제2 스테이지의 적분 캐패시터의 전하의 변화량
    Figure pat00111
    은
    수학식
    Figure pat00112

    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00113
    는 상기 적분 캐패시터의 캐패시턴스이고,
    상기
    Figure pat00114
    은 상기 적분기 회로의 입력 전압이며,
    상기
    Figure pat00115
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  12. 제8항에 있어서,
    상기 제2 스테이지의 출력은
    수학식
    Figure pat00116
    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00117
    는 상기 샘플 캐패시터의 캐패시턴스이고,
    상기
    Figure pat00118
    는 상기 적분 캐패시터의 캐패시턴스이며,
    상기
    Figure pat00119
    은 상기 적분기 회로의 입력 전압이고,
    상기
    Figure pat00120
    는 상기 적분기 회로의 출력 전압인 것을 특징으로 하는 적분기 회로.
  13. 제8항에 있어서,
    상기 입력 보상 전하는
    Figure pat00121
    이며,
    상기 A는 상기 연산 증폭기의 이득이며,
    상기
    Figure pat00122
    는 상기 적분기 회로의 입력 전압인 것을 특징으로 하는 적분기 회로.
  14. 적분기 회로에 있어서,
    제1 스위치 신호에 응답하여 입력단을 통해 입력되는 전하를 충전하는 샘플 커패시터;
    제2 스위치 신호에 응답하여 샘플 커패시터에 충전된 전하를 이득에 따라 증폭하여 출력단자를 통해 출력하는 연산 증폭기;
    상기 제2 스위치 신호에 응답하여 샘플 커패시터에 충전된 전하를 공급 받아 충전하는 적분 커패시터; 및
    상기 제2 스위치 신호에 응답하여 상기 연산 증폭기에 입력되는 전압을 상기 샘플 캐패시터에 제공하는 보상 버퍼;를 포함하는 것을 특징으로 하는 적분기 회로.
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