KR101298400B1 - 새로운 스위치드 커패시터 피드백 구조를 가지는 디지털 입력 클래스-디 증폭기 - Google Patents

Abstract

새로운 스위치드 커패시터 피드백 구조를 가지는 디지털 입력 클래스-디 증폭기가 개시된다. 디지털 입력 클래스-디 증폭기는 디지털 신호 형태의 입력 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 복수의 적분기로 구성되어 아날로그 신호를 특정 레벨의 디지털 신호로 출력하는 변조기; 디지털 신호를 증폭하는 출력 버퍼 증폭기; 일단이 디지털-아날로그 변환기의 출력단에 연결되고 타단이 변조기의 입력단에 연결되는 스위치드 커패시터; 일단이 출력 버퍼 증폭기의 출력단에 연결되는 전압 스케일링부; 및 일단이 전압 스케일링부의 타단에 연결되고 타단이 디지털-아날로그 변환기의 출력단과 스위치드 커패시터 사이에 연결되는 스위칭 소자를 포함할 수 있다. 이때, 변조기는 스위치드 커패시터를 통해 피드백 신호를 입력 받을 수 있다.

Description

새로운 스위치드 커패시터 피드백 구조를 가지는 디지털 입력 클래스-디 증폭기{DIGITAL INPUT CLASS-D AMPLIFIER HAVING NEW STRUCTURE OF SWITCHED CAPACITOR FEEDBACK}

본 발명의 실시예들은 클래스-디(class-D) 증폭기에 관한 것으로, 더욱 상세하게는 디지털 신호를 입력 신호로 받고 새로운 스위치드 커패시터 피드백 구조를 가지는 클래스-디 증폭기에 관한 것이다.

일반적으로, 클래스-디 증폭기는 도 1에 도시한 바와 같이 아날로그 입력 신호를 받아 입력 신호에 비례하는 저주파 성분을 가지는 디지털 출력 신호를 만든다. 클래스-에이비(class-AB)와 같은 선형 증폭기에 비해 클래스-디 증폭기가 가지는 장점은 바로 최대 100%에 이르는 큰 효율이다. 클래스-디 증폭기의 일반적인 응용분야 중 하나가 스피커(loudspeaker) 구동회로이다. 높은 효율로 인해 클래스-디 오디오 증폭기는 SOC(system on a chip)의 한 부분으로 집적화 되는데 적합한 특징을 가진다. SOC의 한 예로, 휴대폰이나 무선 전화기, 보청기를 위한 베이스밴드 프로세서(baseband processor)를 들 수 있다.

도 2는 종래의 클래스-디 증폭기의 회로를 도시한 도면이다.

도 2를 참조하면, 종래의 클래스-디 증폭기(4)는 차동 증폭기(6), 비반전 출력 드라이버(non-inverting output driver)인 버퍼(10a) 및 반전 출력 드라이버(inverting output driver)인 인버퍼(10b)를 포함할 수 있다.

아날로그 입력신호(1)는 차동 증폭기(6)를 통해 레퍼런스 신호 소스(reference signal source)(8)로부터 만들어진 삼각파형 레퍼런스 신호(triangular reference signal)(9)와 비교된다. 그 비교 결과에 따른 신호는 스피커(12)를 구동하기 위한 구동신호(11a)(11b)를 만들기 위해 출력 버퍼 증폭기(output buffer amplifier)(10a)(10b)를 거친다. 보통 저역 통과 필터(low pass filter)가 버퍼(10a) 및 인버퍼(10b)의 출력 신호와 스피커(12) 사이에 연결될 수 있다.

도 2를 통해 설명한 클래스-디 증폭기는 몇몇 아날로그 회로를 이용하여 구현될 수 있는 간단한 구조를 가진다. 하지만, 기존의 증폭기 회로는 출력 버퍼 증폭기에 매우 안정적인 전원 전압(VDD)이 공급되어야 한다. 디지털 출력 신호로부터의 피드백이 없기 때문에 VDD(positive supply voltage)의 어떠한 흔들림이나 출력 버퍼 증폭기의 비이상성(non-ideality)에 의한 신호 왜곡 성분이 출력 신호에 그대로 반영되기 때문이다. 따라서, 이와 같은 회로는 낮은 PSRR(power supply rejection ratio)을 갖는다. 게다가, 출력 신호의 스위칭 주파수(switching frequency)가 충분히 높지 않기 때문에 일반적으로 외부에 저역 통화 필터가 필요하다.

도 3은 다른 구조의 클래스-디 증폭기 회로를 도시한 것이다.

도 3에 도시한 바와 같이, 다른 구조의 클래스-디 증폭기 회로는 액티브-RC 적분기를 사용한 시그마-델타 변조기(31)와, 스피커(33)를 구동하기 위한 출력 버퍼 증폭기(32)로 이루어져 있다. 아날로그 입력신호는 시그마-델타 변조기(31)에 의해 처리되어 2-레벨(+1, -1)의 출력신호를 가진다. 이 신호는 출력 버퍼 증폭기(32)에 의해 증폭되어 스피커를 위한 출력 신호로 만들어진다. 이 출력 신호는 출력 버퍼 증폭기(32)의 입력 신호에 따라 두 상태 중 한 값을 갖는 이진(binary) 신호이다. 예를 들어, 출력 버퍼 증폭기(32)의 입력신호 값이 +1이라면 출력 구동 신호는 양의 공급전압 VDD의 값이 된다. 또한, 출력 신호는 전압 스케일링(voltage scaling) 되어 시그마-델타 변조기(31)의 입력 단자로 피드백 된다.

도 3의 회로 방식은 출력 버퍼 증폭기가 시그마-델타 변조기(31)의 피드백 루프(feedback loop)의 일부를 구성하고, 또한 시그마-델타 변조기(31)의 첫 번째 적분기를 액티브-RC 적분기를 사용하였기 때문에 출력 버퍼 증폭기(32)에서 발생된 출력 신호의 연속적인 값이 피드백 되기 때문에 VDD/VSS의 잡음이나, 출력 버퍼 증폭기(32)의 신호 왜곡 성분을 보정할 수 있어 도 4에 도시한 스위치드-커패시터(switched capacitor) 적분기를 사용하는 회로 구조에 비해 좋은 PSRR 성능을 가진다. 그러나, 도 3의 회로 방식을 가진 클래스-디 증폭기는 디지털 신호가 아닌 아날로그 신호를 입력으로 받는 구조이기 때문에 디지털 신호를 직접 받아 증폭할 수 없는 구조이다.

도 4는 또 다른 구조의 클래스-디 증폭기 회로를 도시한 것이다.

도 4에 도시한 바와 같이, 또 다른 구조의 클래스-디 증폭기 회로는 스위치드-커패시터 적분기를 사용하는 시그마-델타 변조기(41)와, 스피커(43)를 구동하기 위한 출력 버퍼 증폭기(42)로 이루어져 있다. 아날로그 입력신호는 시그마-델타 변조기(41)에 의해 처리되어 2-레벨(+1, -1)의 출력신호를 가진다. 이 신호는 출력 버퍼 증폭기(42)에 의해 증폭되어 스피커를 위한 출력 신호로 만들어진다. 이 출력 신호는 출력 버퍼 증폭기(42)의 입력 신호에 따라 두 상태 중 한 값을 갖는 이진 신호이다. 예를 들어, 출력 버퍼 증폭기(42)의 입력신호 값이 +1이라면 출력 구동 신호는 양의 공급전압 VDD의 값이 된다. 또한, 출력 신호로부터 피드백 신호 생성기(Feedback signal generator)를 통해 시그마-델타 변조기(41)의 피드백 신호가 만들어 진다.

도 4의 회로 방식은 출력 버퍼 증폭기(42)가 시그마-델타 변조기(41)의 피드백 루프의 일부를 구성하기 때문에 VDD/VSS의 레벨의 변화나 출력 버퍼 증폭기(42)의 비이상성을 보정할 수 있어 도 2와 같은 오픈 루프(open loop) 구조의 클래스-디 증폭기에 비해 좋은 PSRR 성능을 가진다. 하지만, 도 4는 시그마-델타 변조기(41)의 적분기 방식이 스위치드 커패시터 적분기를 사용한 방식으로써 피드백 또한 스위치드 커패시터 방식의 피드백을 사용하고 있다. 따라서, VDD/VSS의 샘플링 된 값만 피드백 할 수 있기 때문에 VDD/VSS의 DC 레벨의 변화만 보정할 수 있고, 이외의 VDD/VSS 잡음 성분 및 출력 버퍼 증폭기(42)의 비이상성으로 인한 신호 왜곡 성분은 억제할 수 없다.

도 4에 도시한 바와 같이 적분기 방식으로 스위치드 커패시터 적분기를 사용하는 경우 피드백 또한 스위치드 커패시터 방식의 피드백을 사용하게 된다. 이러한 구조로 인하여, 출력전압에 따라 VREFN(negative reference voltage) 또는 VREFP(positive reference voltage) 값만 피드백 할 수 있기 때문에 출력단에서 발생하는 잡음 성분은 억제할 수 없다는 문제가 있다.

따라서, 본 명세서에서는 디지털 신호를 직접 받아 증폭할 수 있으며, 동시에 VDD/VSS 잡음이나 출력 버퍼 증폭기의 비이상성에 의한 신호 왜곡을 보정할 수 있는 클래스-디 증폭기를 제안한다.

디지털 신호를 직접 받아 증폭할 수 있는 디지털 입력 클래스-디 증폭기를 제공한다.

VDD/VSS 잡음이나 출력 버퍼 증폭기의 비이상성에 의한 신호 왜곡을 보정할 수 있는 새로운 스위치드 커패시터 피드백 구조를 가지는 클래스-디 증폭기를 제공한다.

디지털 신호 형태의 입력 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 복수의 적분기로 구성되어 아날로그 신호를 특정 레벨의 디지털 신호로 출력하는 변조기; 디지털 신호를 증폭하는 출력 버퍼 증폭기; 일단이 디지털-아날로그 변환기의 출력단에 연결되고 타단이 변조기의 입력단에 연결되는 스위치드 커패시터; 일단이 출력 버퍼 증폭기의 출력단에 연결되는 전압 스케일링부; 및 일단이 전압 스케일링부의 타단에 연결되고 타단이 디지털-아날로그 변환기의 출력단과 스위치드 커패시터 사이에 연결되는 스위칭 소자를 포함하는 디지털 입력 클래스-디 증폭기가 제공된다. 이때, 변조기는 스위치드 커패시터를 통해 피드백 신호를 입력 받을 수 있다.

일 측면에 따르면, 스위치드 커패시터는 스위칭 소자의 클럭 신호에 의해 제어될 수 있다.

다른 측면에 따르면, 변조기는 직렬로 배열된 복수의 적분기; 복수의 적분기의 출력을 합산하는 합산기; 및 합산기의 출력을 양자화 하여 디지털 신호를 출력하는 비교기를 포함할 수 있다. 이때, 복수의 적분기는 각각의 적분기의 출력이 소정 커패시터를 통해 반전 입력 단자로 피드백 되는 구조를 가질 수 있다.

또 다른 측면에 따르면, 변조기는 시그마-델타 방식의 변조기이며, 복수의 적분기 중 첫 번째로 배열된 적분기의 입력단에는 전압 스케일링부를 통해 한 클럭 주기 당 한 번씩 샘플링 된 아날로그 신호가 피드백 될 수 있다.

출력 버퍼 증폭기가 시그마-델타 변조기의 피드백 루프의 일부를 구성하고, 또한 시그마-델타 변조기의 첫 번째 적분기에 샘플링 된 아날로그 전압 값이 피드백 되는 구조를 가짐으로써 VDD/VSS의 잡음이나 출력 버퍼 증폭기의 신호 왜곡 성분과 같은 아날로그 전압 값을 피드백을 통해 보정할 수 있어 PSRR 성능을 향상시킬 수 있다.

클래스-디 증폭기의 입력신호는 스위치드 커패시터 방식의 적분기를 사용함으로써 디지털 신호를 받을 수 있어 디지털 프로세서의 출력 신호를 직접 받을 수 있다. 따라서, 디지털 프로세싱 회로와 함께 하나의 칩에 집적화가 용이하고, VDD/VSS의 잡음이나 출력 버퍼 증폭기의 비이상성(non-ideality)에 의한 신호 왜곡을 보정하여 고품질의 오디오 신호를 출력할 수 있다.

도 1은 클래스-디 증폭기의 기본 원리를 설명하기 위한 도면이다.
도 2는 일반적인 클래스-디 증폭기의 회로 구성을 도시한 도면이다.
도 3 및 도 4는 종래 기술에 따른 클래스-디 증폭기의 회로 구성을 도시한 도면이다.
도 5는 본 발명의 일실시예에 있어서, 디지털 신호를 직접 받아 증폭할 수 있는 클래스-디 증폭기의 회로 구성을 도시한 도면이다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 5는 본 발명의 일실시예에 따른 디지털 입력 클래스-디 증폭기의 회로 구성을 도시한 도면이다.

본 실시예의 디지털 입력 클래스-디 증폭기는 디지털 신호를 입력 신호로 사용하는 클래스-디 증폭기에 관한 것이다. 본 실시예들은 오디오의 스피커를 구동하는 회로에 적용될 수 있으며, 예를 들어 오디오 앰프, 보청기의 스피커를 구동하기 위한 증폭기, 음성 출력이 가능한 휴대용 단말기의 스피커를 구동하기 위한 증폭기 등으로 적용될 수 있다. 물론, 본 실시예들은 오디오 장비용 전력 증폭기로 제한되지는 않으며, 프린터, 디스플레이 장치용 발열 소자 등과 같이 다양한 소자들을 위해 사용될 수도 있다.

도 5를 참조하면, 본 실시예의 디지털 입력 클래스-디 증폭기는 디지털-아날로그 변환기(Digital/Analog Converter)(이하, 'DAC'라 약칭함)(510), 변조기(520), 출력 버퍼 증폭기(output buffer amplifier)(530), 전압 스케일링부(550)를 포함한다.

DAC(510)는 디지털 신호인 입력 신호를 아날로그 신호로 변환하며, 예를 들어 인버터, 버퍼, XOR 게이트 등으로 이루어질 수 있다. 다만, DAC(510)의 회로 구성은 도 5의 구조로 제한되지 않고 다양하게 변형될 수 있다.

본 발명의 일 실시예에 따르면, DAC(510)의 입력 신호는 2비트의 디지털 신호이며, DAC(510)로부터 출력된 신호는 차동 신호로서 1.2, -1.2의 피크값들과 중간값으로서 0을 가질 수 있다.

스위치드 커패시터(C1)(511)는 DAC(510)의 출력단과 변조기(520)의 입력단 사이에 연결되며, DAC(510)의 출력을 샘플링(Sampling)하는 기능을 수행한다. 또한, 스위칭 소자(512)는 일단이 전압 스케일링부(550)에 연결되고 타단이 DAC(510)의 출력단과 스위치드 커패시터(511) 사이에 연결되는 것으로, 즉 피드백 소자이다. 이때, 스위칭 소자(512)는 스위치드 커패시터(511)를 제어하는 기능 또한 수행할 수 있다. 여기서, 스위치드 커패시터(511)는 스위칭 소자(512)를 포함한 클럭 신호들(Clock signals)인 φ1 및 φ2에 의해 제어된다.

스위치드 커패시터(511)의 동작을 구체적으로 살펴보면, φ1이 턴-온(Turn-on)되고 φ2가 오프(off) 상태인 경우 DAC(510)로부터 출력된 전하가 커패시터(511)로 충전된다. 이어서, φ1이 턴-오프 되고 φ2가 턴-온 되면 스위치드 커패시터(511)에 충전되었던 전하가 변조기(520)로 제공된다.

변조기(520)는 DAC(510)로부터 출력된 아날로그 신호를 변조 처리하고 양자화하여 예를 들어 3가지 레벨(+1, 0, -1)의 디지털 신호를 출력시킨다. 다른 예로, 변조기(520)는 2가지 레벨(+1, -1)의 디지털 신호를 출력할 수 있다.

본 발명의 일 실시예에 따르면, 변조기(520)는 주파수를 크게 높이지 않으면서 변조 정밀도를 향상시키며 입력신호에 포함된 잡음(noise)을 원하는 대역폭 외의 고주파 대역으로 이동시키는 잡음 형성(noise shaping) 효과를 가지는 시그마-델타 변조기(Sigma-delta Modulator)일 수 있으며, 루프 필터(Loop Filter, 521), 합산기(522) 및 비교기(523)를 포함한다. 이때, 시그마-델타 변조기에서는 입력이 들어가고 출력이 피드백 되는 부분의 차이를 적분한다는 점이 델타의 개념이 되고, 그리고 적분기에서 적분을 한다는 것이 결국 더하는 것을 의미하므로 시그마의 개념이 될 수 있다.

루프 필터(521)는 적어도 하나의 적분기, 예를 들어 4개의 적분기들로 구성될 수 있다. 다만, 루프 필터(521)에서 적분기들의 수가 많을 경우, 즉 귀환 차수가 높을 경우 상기 잡음 형성 효과 및 SNR(Signal to Noise Ratio)이 더 향상되므로, 루프 필터(521)는 하나의 적분기보다는 직렬로 배열된 복수의 적분기들로 구성되는 것이 바람직하다.

루프 필터(521)를 구성하고 있는 적분기들 중 첫 번째에 위치하는 적분기(이하, '제1 적분기'라 함)는 제1 적분기는 차동 증폭기 및 커패시터로 이루어진다. 여기서, 커패시터는 차동 증폭기의 반전 단자 및 출력단 사이에 연결된다. 결과적으로, 차동 증폭기의 출력은 합산기(522)로 출력될 뿐만 아니라, 입력단의 상기 반전 단자로 피드백 된다. 또한, 차동 증폭기의 출력은 클럭 신호들(φ1 및 φ2)의 제어에 따라 다음 단의 적분기(이하, '제2 적분기'라 함)로 제공된다.

본 발명의 일 실시예에 따르면, 전압 스케일링부(550)의 출력 단에 연결된 스위칭 소자(512)는 피드백 소자이다. 결과적으로, 스위칭 소자(512)를 통해 출력 버퍼 증폭기(530)의 출력이 제1 적분기의 반전 단자로 피드백 될 수 있다. 구체적으로는, 출력 버퍼 증폭기(530)의 출력 신호가 전압 스케일링부(550)를 거쳐 한 클럭 주기 당 한 번씩 샘플링 되며, 이때 샘플링 된 아날로그 전압 값이 변조기(520)를 구성하는 제1 적분기의 입력단으로 피드백 된다. 이와 같이, 본 발명의 디지털 입력 클래스-디 증폭기는 출력 버퍼 증폭기(530)의 출력 신호의 비이상성에 의한 신호 왜곡 성분이나, VDD/VSS의 아날로그 레벨의 잡음 성분을 피드백 하기 위해 아날로그 레벨을 샘플링 하여 피드백 하는 구조를 적용한 것이다. 따라서, 본 발명의 디지털 입력 클래스-디 증폭기는 VDD/VSS의 잡음성분 및 출력 버퍼 증폭기(530)의 신호 왜곡 성분과 같은 아날로그 전압 값을 피드백을 통해 보정할 수 있으며, 우수한 전원신호에 대한 제거비(Power Supply Rejection Ratio, PSRR)를 가지며, 즉 전원의 잡음이나 리플 등이 작으며, 우수한 SNDR(Signal to Noise-plus-Distortion Ratio)을 가질 수 있다.

제2 적분기 또한 차동 증폭기 및 커패시터로 이루어지며, 제1 적분기와의 사이에 소정 커패시터가 연결된다. 이때, 제1 적분기와 제2 적분기 사이에 연결된 커패시터의 동작을 살펴보면, φ1이 턴-온 되고 φ2가 오프 상태일 때는 제1 적분기의 차동 증폭기로부터 출력된 전하가 해당 커패시터로 충전된다. 이어서, φ1이 턴-오프되고 φ2가 턴-온 되면 커패시터에 충전되었던 전하가 제2 적분기의 차동 증폭기로 제공된다. 즉, 동작하는 전 시간(스위칭 주기의 전체)에 걸쳐서 제1 적분기의 출력이 제2 적분기로 전달되지 않고 상기 스위칭 주기 중 특정 시간에만 제2 적분기로 전달된다. 결과적으로, 상기 디지털 입력 클래스-디 증폭기의 전력 소모가 감소할 수 있고 지터(jitter)에 덜 민감하여질 수 있다.

제2 적분기의 출력은 소정 커패시터를 통하여 그의 반전 단자로 피드백 되고, 다음 단 적분기와의 사이에 연결된 커패시터를 통하여 다음 단 적분기를 구성하는 차동 증폭기로 전달된다. 또한, 제2 적분기의 출력은 합산기(522)로 전송된다.

루프 필터(521)의 구조를 정리하면, 첫 번째로 위치하는 제1 적분기에 한 클럭 주기 당 한 번씩 샘플링 되는 아날로그 전압 값이 피드백 되고, 적분기들 사이에는 각기 스위치드 커패시터가 연결된다. 또한, 각 적분기들의 출력은 해당 커패시터를 통하여 그의 입력단의 반전 단자로 피드백 된다.

본 발명의 다른 실시예에 따르면, 적분기들 사이에 스위치드 커패시터가 연결되지 않고 저항이 연결될 수도 있다. 다만, 잡음 형성 효과 및 SNR을 고려하면 적분기들 사이에 스위치드 커패시터가 연결되는 것이 바람직하다.

합산기(522)는 루프 필터(521)를 구성하는 적분기들로부터의 출력을 합산하여 비교기(523)로 전송한다. 여기서, 합산기(522)의 출력은 DAC(510)의 출력과 동일한 패턴을 가질 수 있다.

비교기(523)는 합산기(522)로부터의 출력을 양자화하여 디지털 신호를 출력시킨다. 본 발명의 일 실시예에 따르면, 비교기(523)는 2비트의 입력 신호에 상응하여 3레벨 신호를 출력하는 양자화기(Quantizer)로 구성될 수 있다. 구체적으로는, 비교기(523)는 DAC(510)의 출력값 또는 합산기(522)의 출력값이 0보다 클 경우 1을 출력하고, 상기 출력값이 0일 경우 0을 출력하며, 상기 출력값이 0보다 작을 경우 -1을 출력시킬 수 있다.

본 실시예에서는, 변조기(520)가 4개의 적분기들을 포함하였으나, 변조기(520)는 하나 이상의 적분기로 구현되는 한 특별한 제한이 없다.

비교기(523)의 출력은 출력 버퍼 증폭기(530)로 입력되며, 출력 버퍼 증폭기(530)는 비교기(523)의 출력을 증폭하여 스피커(540)를 구동하기 위한 신호로 출력한다. 여기서, 출력 버퍼 증폭기(530)의 출력의 크기는 VDD/VSS의 값에 따라 달라질 수 있다. 구체적으로는, 출력 버퍼 증폭기(530)의 출력은 비교기(523)의 출력이 +1인 경우 VDD를 가지며, 비교기(523)의 출력이 0인 경우 (VDD+VSS)/2를 가지며, 비교기(523)의 출력이 -1인 경우 VSS를 가질 수 있다.

이러한 출력 버퍼 증폭기(530)의 출력은 전압 스케일링부(550) 및 스위칭 소자(512)과 스위치드 커패시터(511)를 통하여 변조기(520)의 제1 적분기로 피드백 된다. 본 발명의 디지털 입력 클래스-디 증폭기는 출력 버퍼 증폭기(530)가 변조기(520)의 피드백 루프의 일부를 구성하고, 또한 스위칭 소자(512)를 적용한 새로운 스위치드 커패시터 피드백 구조를 사용할 수 있다.

전압 스케일링부(550)는 변조기(520)의 첫 번째 적분기로 입력되는 전압의 크기가 항상 일정하도록 제어한다. 즉, VDD/VSS의 값이 달라지더라도 제1 적분기로 입력되는 전압의 크기는 전압 스케일링부(550)에 의하여 일정하게 유지될 수 있으며, 그 결과 상기 디지털 입력 클래스-디 증폭기가 안정적으로 동작할 수 있다.

출력 버퍼 증폭기(530)의 출력은 저역 통과 필터(Low Pass Filter, LPF)를 통과한 후 스피커(540)로 전달될 수 있다.

요컨대, 본 실시예의 디지털 입력 클래스-디 증폭기는 상기 입력 신호로서 디지털 신호를 사용하고, DAC(510)와 변조기(520) 사이에 스위치드 커패시터(511)를 연결하여 사용한다. 또한, 상기 디지털 입력 클래스-디 증폭기는 전압 스케일링부(550)의 출력단에 연결된 스위칭 소자(512)를 이용하여 출력 버퍼 증폭기(530)의 출력이 제1 적분기의 입력단으로 피드백 되도록 제어할 수 있다.

이와 같이, 본 발명의 디지털 입력 클래스-디 증폭기는 출력 버퍼 증폭기(530)가 변조기(520)의 피드백 루프의 일부를 구성하고, 또한 스위칭 소자(512)를 적용한 새로운 스위치드 커패시터 피드백 구조를 사용할 수 있다. 이러한 구조를 통해, 출력 버퍼 증폭기(530)에 대한 VDD/VSS의 잡음이나 신호 왜곡 성분의 아날로그 레벨을 한 클럭 주기 당 한 번씩 샘플링 하여 클록 주파수까지의 노이즈 성분을 피드백 할 수 있어 도 4를 통해 설명한 기존의 스위치드 커패시터 피드백 구조를 사용한 클래스-디 증폭기에 비해 좋은 PSRR 성능을 가진다. 또한, 도 3과 같이 저항을 이용한 피드백 구조를 구성한 클래스-디 증폭기에 비해 OP-Amp의 GBW(gain-band width product)의 감소가 가능하고 저항 노이즈를 제거할 수 있다. 마지막으로, 클래스-디 증폭기의 입력신호는 스위치드 커패시터 적분기를 사용함으로써 디지털 신호를 받을 수 있어 디지털 프로세서의 출력 신호를 직접 받을 수 있다. 디지털 프로세싱 회로와 함께 하나의 칩에 집적화가 용이하고, VDD/VSS의 잡음이나 출력 버퍼 증폭기(530)의 비이상성에 의한 신호 왜곡을 보정하여 고품질의 오디오 신호를 출력할 수 있다. 따라서, 본 발명의 디지털 입력 클래스-디 증폭기는 초소형 그리고 고품질의 오디오 응용분야에 널리 적용될 수 있다.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

510: DAC
520: 시그마-델타 변조기
521: 루프 필터
522: 합산기
523: 비교기
530: 출력 버퍼 증폭기
540: 스피커
550: 전압 스케일링부

Claims (5)

1. 디지털 신호 형태의 입력 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기;
   복수의 적분기로 구성되어 상기 아날로그 신호를 특정 레벨의 디지털 신호로 출력하는 변조기;
   상기 디지털 신호를 증폭하는 출력 버퍼 증폭기;
   일단이 상기 디지털-아날로그 변환기의 출력단에 연결되고 타단이 상기 변조기의 입력단에 연결되는 스위치드 커패시터;
   일단이 상기 출력 버퍼 증폭기의 출력단에 연결되는 전압 스케일링부; 및
   일단이 상기 전압 스케일링부의 타단에 연결되고 타단이 상기 디지털-아날로그 변환기의 출력단과 상기 스위치드 커패시터 사이에 연결되는 스위칭 소자
   를 포함하고,
   상기 변조기는,
   상기 스위치드 커패시터를 통해 피드백 신호를 입력 받는 것을 특징으로 하는 디지털 입력 클래스-디 증폭기.
2. 제1항에 있어서,
   상기 스위치드 커패시터는,
   상기 스위칭 소자의 클럭 신호에 의해 제어되는 것
   을 특징으로 하는 디지털 입력 클래스-디 증폭기.
3. 제1항에 있어서,
   상기 변조기는,
   직렬로 배열된 상기 복수의 적분기;
   상기 복수의 적분기의 출력을 합산하는 합산기; 및
   상기 합산기의 출력을 양자화 하여 상기 디지털 신호를 출력하는 비교기
   를 포함하는 디지털 입력 클래스-디 증폭기.
4. 제3항에 있어서,
   상기 복수의 적분기는,
   각각의 적분기의 출력이 소정 커패시터를 통해 반전 입력 단자로 피드백 되는 구조인 것
   을 특징으로 하는 디지털 입력 클래스-디 증폭기.
5. 제1항에 있어서,
   상기 변조기는 시그마-델타 방식의 변조기이며,
   상기 복수의 적분기 중 첫 번째로 배열된 적분기의 입력단에는,
   상기 출력 버퍼 증폭기의 출력 신호가 상기 전압 스케일링부를 통해 한 클럭 주기 당 한 번씩 샘플링 되어 피드백 되는 것
   을 특징으로 하는 디지털 입력 클래스-디 증폭기.

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