KR101117017B1 - 디지털 입력 증폭기 - Google Patents

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Abstract

본 발명은 디지털 신호를 입력 신호로 사용하면서 높은 PSRR 및 SNDR을 구현하는 디지털 입력 증폭기, 특히 오디오용 D급 증폭기에 관한 것이다. 상기 디지털 입력 증폭기는 디지털 신호인 제 1 입력 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기, 복수의 적분기들을 가지며, 특정 레벨의 디지털 신호를 출력하는 변조기, 상기 변조기의 출력을 증폭하는 증폭기, 상기 디지털/아날로그 변환기와 상기 변조기의 입력단 사이에 연결되는 제 1 스위칭 캐패시터 및 전압 스케일링부를 포함한다. 여기서, 상기 증폭기의 출력단은 저항을 통하여 상기 변조기의 적분기들 중 첫번째 적분기(제 1 적분기)로 연결되고, 상기 전압 스케일링부는 상기 증폭기의 출력단과 상기 저항 사이에 연결되며, 상기 제 1 적분기는 능동 RC 적분기이다.

Description

디지털 입력 증폭기{AMPLIFIER IN WHICH A DIGITAL SIGNAL IS USED AS AN INPUT SIGNAL}
본 발명은 디지털 입력 증폭기에 관한 것으로, 더욱 상세하게는 디지털 신호를 입력 신호로 사용하면서 높은 PSRR 및 SNDR을 구현하는 디지털 입력 증폭기, 특히 오디오에 사용되는 D급 증폭기에 관한 것이다.
디지털 입력 증폭기는 입력 신호를 증폭하여 예를 들어 스피커를 구동시키는 회로로서, AB급 증폭기 및 D급 증폭기 등 다양한 종류가 존재한다. 다만, 최근에는 D급 증폭기가 효율이 우수하기 때문에, D급 증폭기가 오디오 등의 증폭기로서 널리 사용되고 있다.
도 1은 종래의 D급 증폭기의 회로를 도시한 도면이다.
도 1을 참조하면, 종래의 D급 증폭기는 차동 증폭기(100), 버퍼(102) 및 인버터(104)를 포함한다.
이러한 구조의 D급 증폭기는 간단한 구조를 가지면서 스피커(106)를 구동시킬 수 있으나, 출력 신호로부터의 피드백이 없기 때문에 전원전압(Vdd)의 흔들림이나 버퍼(102) 등의 신호 왜곡 성분이 스피커(106)로 제공되는 출력 신호, 즉 버퍼(102) 또는 인버터(104)의 출력 신호에 그대로 반영된다. 결과적으로, 상기 D급 증폭기는 낮은 PSRR(Power Supply Rejection Ratio)을 가지는 문제점이 있었다.
또한, 상기 D급 증폭기가 입력 신호로서 아날로그 신호를 사용하므로 전단의 디지털 프로세서와 직접 연결되지 못하고 중간에 부가적인 회로가 더 포함되어야만 했다. 결과적으로, 상기 D급 증폭기를 상기 디지털 프로세서와 하나의 칩으로 구현하기가 어려웠다.
본 발명의 목적은 전원전압의 흔들림 등을 보상하여 높은 PSRR 및 SNDR을 보장하는 디지털 입력 증폭기, 특히 오디오용 D급 증폭기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털 입력 증폭기는 디지털 신호인 제 1 입력 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기; 복수의 적분기들을 가지며, 특정 레벨의 디지털 신호를 출력하는 변조기; 상기 변조기의 출력을 증폭하는 증폭기; 상기 디지털/아날로그 변환기와 상기 변조기의 입력단 사이에 연결되는 제 1 스위칭 캐패시터; 및 전압 스케일링부를 포함한다. 여기서, 상기 증폭기의 출력단은 저항을 통하여 상기 변조기의 적분기들 중 첫번째 적분기(제 1 적분기)로 연결되고, 상기 전압 스케일링부는 상기 증폭기의 출력단과 상기 저항 사이에 연결되며, 상기 제 1 적분기는 능동 RC 적분기이다.
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본 발명에 따른 디지털 입력 증폭기가 디지털 신호를 입력 신호를 사용하고 상기 디지털 신호를 처리하기 위하여 DAC 및 스위칭 캐패시터을 사용한다. 따라서, 상기 디지털 입력 증폭기는 상기 DAC 전단의 디지털 프로세서의 출력을 직접 받을 수 있으며, 그 결과 상기 디지털 입력 증폭기와 상기 디지털 프로세서를 하나의 칩으로써 용이하게 구현할 수 있는 장점이 있다.
또한, 변조기 중 첫번째로 위치하는 적분기를 능동 RC 적분기로 구현하고 증폭기의 출력이 저항을 통하여 피드백되도록 구현하므로, 상기 증폭기의 기준 전압들(VDD/VSS)의 DC 레벨 변화, VDD/VSS의 잡음 성분 및 상기 증폭기의 신호 왜곡 성분 등이 보정될 수 있다. 결과적으로, 상기 디지털 입력 증폭기는 높은 PSRR 및 SNDR을 가질 수 있다.
도 1은 종래의 D급 증폭기의 회로를 도시한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 디지털 입력 증폭기의 회로를 도시한 도면이다.
도 3은 도 2의 증폭기에서의 각종 신호들의 파형들을 도시한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 디지털 입력 증폭기의 회로를 도시한 도면이다.
도 5는 본 발명의 제 3 실시예에 따른 디지털 입력 증폭기의 회로를 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
도 2는 본 발명의 제 1 실시예에 따른 디지털 입력 증폭기의 회로를 도시한 도면이고, 도 3은 도 2의 증폭기에서의 각종 신호들의 파형들을 도시한 도면이다.
본 실시예의 디지털 입력 증폭기는 디지털 신호를 입력 신호로 사용하여 예를 들어 오디오의 스피커를 구동하는 회로로서, 예를 들어 효율이 우수한 D급 증폭기(Class D Amplifier)일 수 있다. 물론, 상기 디지털 입력 증폭기는 오디오 장비용 전력 증폭기로 제한되지는 않으며, 프린터, 디스플레이 장치용 발열 소자 등과 같이 다양한 소자들을 위해 사용될 수도 있다.
도 2를 참조하면, 본 실시예의 디지털 입력 증폭기는 디지털/아날로그 컨버터(Digital/Analog Converter, 200, DAC), 변조기(202), 증폭기(204), 전압 스케일링부(206) 및 필터링부(208)를 포함한다.
DAC(200)는 디지털 신호인 입력 신호를 아날로그 신호로 변환하며, 예를 들어 도 2에 도시된 바와 같이 인버터, 버퍼, XOR 게이트 등으로 이루어질 수 있다. 다만, DAC(200)의 회로 구성은 도 2의 구조로 제한되지 않고 다양하게 변형될 수 있다.
본 발명의 일 실시예에 따르면, 상기 입력 신호는 2비트의 디지털 신호이며, DAC(200)로부터 출력된 신호는 도 3의 ①에 도시된 파형을 가질 수 있다. 즉, 상기 신호는 차동 신호로서 1.2, -1.2의 피크값들과 중간값으로서 0을 가질 수 있다.
스위칭 캐패시터(C1)는 DAC(200)의 출력단과 변조기(202) 사이에 연결되며, DAC(200)의 출력을 샘플링(Sampling)하는 기능을 수행한다. 여기서, 캐패시터(C1)는 클록 신호들(Clock signals)인 φ1 및 φ2에 의해 제어된다.
캐패시터(C1)의 동작을 구체적으로 살펴보면, φ1이 턴-온(Turn-on)되고 φ2가 오프(off) 상태인 경우 DAC(200)로부터 출력된 전하가 캐패시터(C1)로 충전된다. 이어서, φ1이 턴-오프되고 φ2가 턴-온되면 캐패시터(C1)에 충전되었던 전하가 변조기(202)로 제공된다.
변조기(202)는 DAC(200)로부터 출력된 아날로그 신호를 변조 처리하고 양자화하여 예를 들어 3가지 레벨(+1, 0, -1)의 디지털 신호를 출력시킨다.
본 발명의 일 실시예에 따르면, 변조기(202)는 주파수를 크게 높이지 않으면서 변조 정밀도를 향상시키며 입력 신호에 포함된 잡음(noise)을 원하는 대역폭 외의 고주파 대역으로 이동시키는 잡음 형성(noise shaping) 효과를 가지는 시그마-델타 변조기(Sigma-delta Modulator)일 수 있으며, 루프 필터(Loop Filter, 220), 합산기(232) 및 비교기(234)를 포함한다.
루프 필터(220)는 적어도 하나의 적분기(230), 예를 들어 4개의 적분기들(230a 내지 230d)로 구성될 수 있다. 다만, 루프 필터(220)에서 적분기들의 수가 많을 경우, 즉 귀환 차수가 높을 경우 상기 잡음 형성 효과 및 SNR(Signal to Noise Ratio)이 더 향상되므로, 루프 필터(220)는 하나의 적분기보다는 직렬로 배열된 복수의 적분기들로 구성되는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 적분기들(230) 중 첫번째에 위치하는 적분기(230a, 이하 "제 1 적분기"라 함)는 능동 RC 적분기(Active RC integrator)이다. 구체적으로는, 제 1 적분기(230a)는 차동 증폭기(240a), 저항(R) 및 캐패시터(C2)로 이루어진다.
여기서, 캐패시터(C2)는 차동 증폭기(240a)의 반전 단자 및 출력단 사이에 연결된다. 결과적으로, 차동 증폭기(240a)의 출력은 합산기(232)로 출력될 뿐만 아니라 입력단의 상기 반전 단자로 피드백된다. 또한, 차동 증폭기(240a)의 출력은 클록 신호들(φ1 및 φ2)의 제어에 따라 다음 단의 적분기(230b, 이하 "제 2 적분기"라 함)로 제공된다.
저항(R)은 차동 증폭기(240a)의 반전 단자와 증폭기(204)의 출력단 사이에 연결되며, 즉 피드백 소자이다. 결과적으로, 증폭기(204)의 출력이 제 1 적분기(230a)의 반전 단자로 피드백된다. 구체적으로는, 증폭기(204)의 출력 신호의 연속적인 값이 제 1 적분기(230a)의 입력단으로 피드백된다. 결과적으로, 증폭기(204)의 기준 전압들(VDD/VSS)의 DC 레벨 변화, VDD/VSS의 잡음 성분 및 증폭기(204)의 신호 왜곡 성분 등이 보정될 수 있다. 따라서, 본 발명의 디지털 입력 증폭기는 우수한 전원신호에 대한 제거비(Power Supply Rejection Ratio, PSRR)를 가지며, 즉 전원의 잡음이나 리플 등이 작으며, 우수한 SNDR(Signal to Noise-plus-Distortion Ratio)을 가질 수 있다.
도 2에 도시된 회로 구조를 가지고 실제로 실험한 결과 83.2㏈의 우수한 SNDR값이 획득되었으며, 상기 디지털 입력 증폭기가 높은 SNDR값을 가짐을 확인할 수 있었다.
제 2 적분기(230b)는 차동 증폭기(240b) 및 캐패시터(C4)로 이루어지며, 차동 증폭기(240a)와 차동 증폭기(240b) 사이에 캐패시터(C3)가 연결된다. 구체적으로는, 캐패시터(C3)는 차동 증폭기(240a)의 출력단과 차동 증폭기(240b)의 반전 단자 사이에 연결되며, 캐패시터(C4)는 차동 증폭기(240b)의 반전 단자와 출력단 사이에 연결된다.
캐패시터(C3)의 동작을 살펴보면, φ1이 턴-온되고 φ2가 오프 상태일 때는 차동 증폭기(240a)로부터 출력된 전하가 캐패시터(C3)로 충전된다. 이어서, φ1이 턴-오프되고 φ2가 턴-온되면 캐패시터(C3)에 충전되었던 전하가 차동 증폭기(240b)로 제공된다. 즉, 동작하는 전 시간(스위칭 주기의 전체)에 걸쳐서 차동 증폭기(240a)의 출력이 차동 증폭기(240b)로 전달되지 않고 상기 스위칭 주기 중 특정 시간에만 차동 증폭기(240b)로 전달된다. 결과적으로, 상기 디지털 입력 증폭기의 전력 소모가 감소할 수 있고 지터(jitter)에 덜 민감하여질 수 있다.
차동 증폭기(240b)의 출력은 캐패시터(C4)를 통하여 그의 반전 단자로 피드백되고, 캐패시터(C5)를 통하여 다음 단의 차동 증폭기(240c)로 전달된다. 또한, 차동 증폭기(240b)의 출력은 합산기(232)로 전송된다.
차동 증폭기(240b)와 차동 증폭기(240c) 사이의 구조 및 차동 증폭기(240c)와 차동 증폭기(240d) 사이의 구조는 차동 증폭기(240a)와 차동 증폭기(240b) 사이의 구조와 동일하므로, 이하 자세한 설명은 생략한다.
루프 필터(220)의 구조를 정리하면, 첫번째로 위치하는 제 1 적분기(230a)는 능동 RC 적분기이고, 적분기들(230) 사이에는 각기 스위칭 캐패시터가 연결된다. 또한, 각 적분기들(230)의 출력은 해당 캐패시터를 통하여 그의 입력단의 반전 단자로 피드백된다.
본 발명의 다른 실시예에 따르면, 적분기들(230) 사이에 스위칭 캐패시터가 연결되지 않고 저항이 연결될 수도 있다. 다만, 잡음 형성 효과 및 SNR을 고려하면 적분기들(230) 사이에 스위칭 캐패시터가 연결되는 것이 바람직하다.
합산기(232)는 차동 증폭기들(240a 내지 240d)로부터의 출력을 합산하여 비교기(234)로 전송한다. 여기서, 합산기(232)의 출력은 도 3에 도시된 파형을 가질 수 있으며, 즉 DAC(200)의 출력과 동일한 패턴을 가질 수 있다.
비교기(234)는 합산기(232)로부터의 출력을 양자화하여 디지털 신호를 출력시킨다. 본 발명의 일 실시예에 따르면, 비교기(234)는 2비트의 입력 신호에 상응하여 3레벨 신호를 출력하는 양자화기(Quantizer)일 수 있다. 구체적으로는, 비교기(234)는 DAC(200)의 출력값 또는 합산기(232)의 출력값이 0보다 클 경우 1을 출력하고, 상기 출력값이 0일 경우 0을 출력하며, 상기 출력값이 0보다 작을 경우 -1을 출력시킬 수 있다.
비교기(234)의 출력은 증폭기(204)로 입력되며, 증폭기(204)는 비교기(234)의 출력을 증폭하여 출력한다. 예를 들어, 증폭기(204)의 출력은 도 3의 ③에 도시된 파형을 가질 수 있다. 여기서, 증폭기(204)의 출력의 크기는 VDD/VSS의 값에 따라 달라질 수 있다. 구체적으로는, 증폭기(204)의 출력은 비교기(234)의 출력이 +1인 경우 VDD를 가지며, 비교기(234)의 출력이 0인 경우 (VDD+VSS)/2를 가지며, 비교기(234)의 출력이 -1인 경우 VSS를 가질 수 있다.
이러한 증폭기(204)의 출력은 전압 스케일링부(Voltage Scaling section, 206) 및 저항(R)을 통하여 변조기(202)의 제 1 적분기(230a)로 피드백된다.
전압 스케일링부(206)는 제 1 적분기(230a)로 입력되는 전압의 크기가 항상 일정하도록 제어한다. 즉, VDD/VSS의 값이 달라지더라도 제 1 적분기(230a)로 입력되는 전압의 크기는 전압 스케일링부(206)에 의하여 일정하게 유지될 수 있으며, 그 결과 상기 디지털 입력 증폭기가 안정적으로 동작할 수 있다.
증폭기(204)의 출력은 필터링부(208), 예를 들어 저주파 통과 필터(Low Pass Filter, LPF)를 통과한 후 스피커(210)로 전달된다. 여기서, 필터링부(208)의 출력은 예를 들어 도 3의 ④에 도시된 파형을 가질 수 있다.
요컨대, 본 실시예의 디지털 입력 증폭기는 예를 들어 D급 증폭기로서, 상기 입력 신호로서 디지털 신호를 사용하고, DAC(200)와 변조기(202) 사이에 스위칭 캐패시터(C1)를 사용한다. 또한, 상기 디지털 입력 증폭기는 변조기(202)의 첫번째 적분기(230a)로서 능동 RC 적분기를 사용하며, 저항(R)을 통하여 증폭기(204)의 출력이 제 1 적분기(230a)의 입력단으로 피드백되도록 제어한다.
이러한 디지털 입력 증폭기는 디지털 신호를 입력 신호로 사용하고, 이러한 디지털 신호를 처리하기 위하여 DAC(200) 및 스위칭 캐패시터(C1)를 사용한다. 따라서, 디지털 신호를 직접 입력받을 수 없었던 종래의 D급 증폭기와 달리, 본 발명의 디지털 입력 증폭기는 전단의 디지털 프로세서의 출력을 직접 받을 수 있다. 결과적으로, 상기 디지털 입력 증폭기와 상기 디지털 프로세서를 하나의 칩으로 용이하게 구현할 수 있다.
또한, 변조기(202) 중 첫번째로 위치하는 제 1 적분기(230a)가 능동 RC 적분기이고 저항(R)을 통하여 증폭기(204)의 출력이 피드백되므로, 증폭기(204)의 기준 전압들(VDD/VSS)의 DC 레벨 변화, VDD/VSS의 잡음 성분 및 증폭기(204)의 신호 왜곡 성분 등이 보정될 수 있으며, 그 결과 상기 디지털 입력 증폭기는 높은 PSRR 및 SNDR을 가질 수 있다.
게다가, 차동 증폭기들(240) 사이에 스위칭 캐패시터가 연결되므로, 상기 디지털 입력 증폭기의 전력 소모가 감소하고 상기 디지털 입력 증폭기가 지터에 덜 민감하여질 수 있다.
위에서는, 변조기(202)가 4개의 적분기들(230a 내지 230d)을 포함하였으나, 변조기(202)는 하나 이상의 적분기로 구현되는 한 특별한 제한이 없다.
도 4는 본 발명의 제 2 실시예에 따른 디지털 입력 증폭기의 회로를 도시한 도면이다.
도 4를 참조하면, 본 실시예의 디지털 입력 증폭기는 예를 들어 오디오용 D급 증폭기로서, DAC(400), 스위칭 캐패시터, 루프 필터(402), 합산기(404), 비교기(406), 증폭기(408) 및 전압 스케일링부(410)를 포함한다.
DAC(400) 및 증폭기(408)를 제외한 나머지 구성 요소들은 제 1 실시예에서와 동일하므로, 동일한 구성 요소들에 대한 설명은 생략한다.
DAC(400)로의 입력 신호는 1비트의 디지털 신호이며, 그 결과 DAC(400)의 출력은 2개의 피크값들, 예를 들어 +1.2, -1.2를 가질 수 있다. 따라서, DAC(400)의 구성 또한 1비트에 맞도록 재구성된다.
비교기(406)는 1비트의 디지털 신호에 대응하여 2개의 레벨(+1, -1)을 가지는 디지털 신호를 출력시킨다. 구체적으로는, 합산기(404)의 출력이 0 이상인 경우 +1을 출력하고, 합산기(404)의 출력이 0 이하인 경우 -1을 출력한다.
즉, 2비트의 디지털 신호를 입력 신호를 사용하는 제 1 실시예에서와 달리, 본 실시예의 디지털 입력 증폭기는 1비트의 디지털 신호를 입력 신호로 사용하며 이에 맞도록 DAC(400) 및 비교기(406)가 구성된다.
위에서는, LPF를 도시하지는 않았지만 증폭기(510)와 스피커(514) 사이에 LPF가 연결될 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 디지털 입력 증폭기의 회로를 도시한 도면이다.
도 5를 참조하면, 본 실시예의 디지털 입력 증폭기는 예를 들어 오디오용 D급 증폭기로서, 잡음 형성기(Noise Shaper, 500), DAC(502), 스위칭 캐패시터, 루프 필터(504), 합산기(506), 비교기(508), 증폭기(510) 및 전압 스케일링부(512)를 포함한다.
잡음 형성기(500)를 제외한 나머지 구성 요소들은 제 1 실시예에서와 동일하므로, 동일한 구성 요소들에 대한 자세한 설명은 생략한다.
잡음 형성기(500)는 예를 들어 16비트의 디지털 데이터로부터 스위칭 주파수 대역의 2비트 디지털 신호 또는 1비트의 디지털 신호를 생성하며, 상기 디지털 데이터의 잡음을 원하는 주파수 대역 외의 고주파수로 이동시켜서 잡음이 원하는 레벨 이하를 가지도록 구현한다.
도 5에서는 잡음 형성기(500)의 출력단에 제 1 실시예의 회로가 연결되었으나, 잡음 형성기(500)의 출력단에 제 2 실시예의 회로가 연결될 수도 있다.
위에서는, LPF를 도시하지는 않았지만 증폭기(510)와 스피커(514) 사이에 LPF가 연결될 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 디지털 신호인 제 1 입력 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기;
    복수의 적분기들을 가지며, 특정 레벨의 디지털 신호를 출력하는 변조기;
    상기 변조기의 출력을 증폭하는 증폭기;
    상기 디지털/아날로그 변환기와 상기 변조기의 입력단 사이에 연결되는 제 1 스위칭 캐패시터; 및
    전압 스케일링부를 포함하되,
    상기 증폭기의 출력단은 저항을 통하여 상기 변조기의 적분기들 중 첫번째 적분기(제 1 적분기)로 연결되고, 상기 전압 스케일링부는 상기 증폭기의 출력단과 상기 저항 사이에 연결되며, 상기 제 1 적분기는 능동 RC 적분기인 것을 특징으로 하는 디지털 입력 증폭기.
  2. 제 1 항에 있어서, 상기 변조기는 시그마-델타 변조기이고, 상기 디지털 입력 증폭기는 D급 증폭기인 것을 특징으로 하는 디지털 입력 증폭기.
  3. 제 2 항에 있어서, 상기 디지털 입력 증폭기는,
    디지털 신호인 제 2 입력 신호를 상기 제 1 입력 신호로 변환시키는 잡음 형성기(noise shaper)를 더 포함하는 것을 특징으로 하는 디지털 입력 증폭기.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 변조기는,
    직렬로 배열된 상기 적분기들;
    상기 적분기들의 출력을 합산하는 합산기; 및
    상기 합산기의 출력을 양자화하여 상기 디지털 신호를 출력하는 비교기를 포함하되,
    상기 적분기들 중 처음에 위치하는 제 1 적분기는 제 1 차동 증폭기를 가지고, 상기 제 1 적분기에 연결되는 제 2 적분기를 제 2 차동 증폭기를 가지며, 상기 제 1 차동 증폭기와 상기 제 2 차동 증폭기 사이에는 제 2 스위칭 캐패시터가 연결되고, 상기 제 1 차동 증폭기의 출력은 소정 캐패시터를 통하여 그의 반전 입력 단자로 피드백되는 것을 특징으로 하는 디지털 입력 증폭기.
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