JP4579133B2 - デルタシグマ変調回路 - Google Patents
デルタシグマ変調回路 Download PDFInfo
- Publication number
- JP4579133B2 JP4579133B2 JP2005318872A JP2005318872A JP4579133B2 JP 4579133 B2 JP4579133 B2 JP 4579133B2 JP 2005318872 A JP2005318872 A JP 2005318872A JP 2005318872 A JP2005318872 A JP 2005318872A JP 4579133 B2 JP4579133 B2 JP 4579133B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delta
- integrator
- multiplier
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
〔対象としている信号の振幅〕+〔ディザの振幅〕
もしくは、
〔対象としている信号の振幅〕+〔オフセット振幅〕
の足し合わさった振幅が飽和することなく〔振幅限界〕以内に収まることが、正常動作の条件となる。すなわち、デバイスのダイナミックレンジの限界から、〔ディザ〕や〔オフセット〕を加えた場合でも正常な積分動作を補償するためには、〔ディザ〕や〔オフセット〕を加えた分だけ〔対象としている信号〕の振幅を減衰させなければならない。これは〔対象としている信号〕のみを扱う場合に比べて、ダイナミックレンジが狭くなるという課題が発生することを意味している。
・可聴周波数領域より高い周波数で変化させる。
もしくは、
・可聴周波数領域の成分を含まないランダム変動信号の振幅に比例して変化させる。
を満たすように動作する乗算値可変部7を設けると、デルタシグマ変調のアルゴリズムを変動させた結果生じる変動信号には、可聴帯域の成分が含まれないので、『量子化ノイズの変動』自体は可聴帯域に影響を与えないで済む。なお、ランダム変動信号とは、振幅に規則性のない孤立波を指す。
本実施例の乗算値可変部7は、図3に示すように、乗算器B3・B3’およびスイッチSW1を備えている。デルタシグマ変調回路としては、図2のデルタシグマ変調回路1において、乗算器BXを、乗算値b3の乗算器B3と乗算値b3’の乗算器B3’とに置き換え、さらにスイッチSW1を設けたものに相当する。乗算器B3・B3’およびスイッチSW1は、積分器・乗算器群3の一部でもあり、乗算値可変部7を構成する要素でもある。入力部INに入力される入力信号Xがアナログ信号の場合でも、デジタル信号の場合でも、適宜本実施例に適したデルタシグマ変調回路1を構成することができる。
本実施例の乗算値可変部7は、デルタシグマ変調回路1がデジタル系で構成される場合(離散時間信号を扱う系)に、図4に示すように、図2の乗算器BXが備える乗算値レジスタの乗算係数を書き換えることにより乗算値を時間的に変動させる構成であり、メモリ7aおよびレジスタ値切り換え部7bを備えている。入力部INには入力信号Xとしてデジタル信号が入力される。メモリ7aは例えばb31、b32、b33、…と複数通りの乗算係数を記憶しており、レジスタ値切り換え部7bは、外部から、メモリ7aのいずれの乗算係数を用いるかの指示信号mを受けると、指示された乗算係数を乗算器BXの乗算値レジスタbxrに書き込む。指示信号mは、メモリ7aの各乗算係数を時間的にずらして読み出す指示を行う内容となっており、乗算値レジスタbxrの乗算係数が随時書き換えられるようになっている。
本実施例の乗算値可変部7は、デルタシグマ変調回路1がアナログ系で構成される場合(時間連続信号を扱う系)に、図5に示すように、図2の乗算器BXを構成するアナログ増幅回路の増幅度を変化させるものである。入力部INには入力信号Xとしてアナログ信号が入力される。図6に、乗算値可変部7の具体的な構成を示す。図6の乗算値可変部7は、乗算器BXが演算増幅器を用いた増幅器である場合に、この増幅器の入力部減衰量を変動させる回路であり、特に、上記増幅器の入力側の電流を分岐させたりさせなかったりすることにより入力部減衰量を変動させて、演算増幅器の出力電圧を変化させるものである。
4 加算器(加算手段)
5 量子化器(量子化手段)
6 出力負帰還部(帰還手段)
7 乗算値可変部(乗算値可変手段)
I1 積分器(第1積分器)
I2〜I7 積分器
B1、B2、BX
乗算器
Claims (4)
- 入力信号が入力される入力部と、
前記入力部に入力された前記入力信号を積分する第1積分器と、
前記第1積分器の後段に縦続接続される複数の積分器と、
前記複数の積分器の縦続経路に対して形成された部分的な帰還経路に設けられた乗算器と、
前記第1積分器および前記複数の積分器のそれぞれからの出力信号を加算する加算手段と、
前記加算手段の加算結果を量子化する量子化手段と、
前記量子化手段の出力する量子化信号に対応する信号を前記第1積分器に帰還せしめる帰還手段と、
所定の前記乗算器の乗算値を時間的に変動させる乗算値可変手段と、
を備えており、
前記乗算値可変手段は、前記乗算値を、可聴周波数領域を含まない、振幅に規則性のない孤立波であるランダム変動信号の前記振幅に比例して変化させることにより前記乗算値を時間的に変動させることを特徴とするデルタシグマ変調回路。 - 前記乗算器を複数備えており、
前記乗算値可変手段が前記乗算値を時間的に変動させる前記所定の前記乗算器は複数あることを特徴とする請求項1に記載のデルタシグマ変調回路。 - 前記入力信号はデジタル信号であり、
前記乗算値可変手段は、前記所定の前記乗算器の乗算係数を書き換えることにより乗算値を時間的に変化させることを特徴とする請求項1に記載のデルタシグマ変調回路。 - 前記入力信号はアナログ信号であり、
前記乗算値可変手段は、増幅器を備えていて、前記増幅器の増幅度を上記乗算値とし、前記増幅器の入力部減衰量もしくは帰還量を変動させることにより上記増幅度を変化させることを特徴とする請求項1に記載のデルタシグマ変調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005318872A JP4579133B2 (ja) | 2005-11-01 | 2005-11-01 | デルタシグマ変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005318872A JP4579133B2 (ja) | 2005-11-01 | 2005-11-01 | デルタシグマ変調回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007129363A JP2007129363A (ja) | 2007-05-24 |
JP4579133B2 true JP4579133B2 (ja) | 2010-11-10 |
Family
ID=38151681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005318872A Expired - Fee Related JP4579133B2 (ja) | 2005-11-01 | 2005-11-01 | デルタシグマ変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4579133B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5700702B2 (ja) * | 2012-07-18 | 2015-04-15 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調器 |
CN111339723A (zh) * | 2020-02-25 | 2020-06-26 | 燕山大学 | 一种新型二阶多稳态随机共振电路 |
WO2022102200A1 (ja) * | 2020-11-13 | 2022-05-19 | ソニーセミコンダクタソリューションズ株式会社 | ノイズ低減処理装置、音響システム、および、ノイズ低減処理装置の制御方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0396018A (ja) * | 1989-09-08 | 1991-04-22 | Hitachi Ltd | オーバサンプリング方式ディジタル/アナログ変換器及びオーバサンプリング方式アナログ/ディジタル変換器 |
JPH1084282A (ja) * | 1996-09-10 | 1998-03-31 | Sharp Corp | デルタシグマ変調回路 |
JPH10145232A (ja) * | 1996-09-10 | 1998-05-29 | Sharp Corp | デルタシグマ変調回路およびそれを用いる信号伝送または記録再生装置 |
JPH1174793A (ja) * | 1997-08-27 | 1999-03-16 | Sharp Corp | 1ビットデジタル信号を介した信号伝送方法、デルタシグマ変調回路、および、復調回路 |
JP2002237729A (ja) * | 2001-02-07 | 2002-08-23 | Sharp Corp | スイッチング増幅回路 |
JP2003298425A (ja) * | 2003-04-25 | 2003-10-17 | Sharp Corp | デルタシグマ変調回路 |
JP2004362438A (ja) * | 2003-06-06 | 2004-12-24 | Sharp Corp | デジタルシグナルプロセッサ |
-
2005
- 2005-11-01 JP JP2005318872A patent/JP4579133B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0396018A (ja) * | 1989-09-08 | 1991-04-22 | Hitachi Ltd | オーバサンプリング方式ディジタル/アナログ変換器及びオーバサンプリング方式アナログ/ディジタル変換器 |
JPH1084282A (ja) * | 1996-09-10 | 1998-03-31 | Sharp Corp | デルタシグマ変調回路 |
JPH10145232A (ja) * | 1996-09-10 | 1998-05-29 | Sharp Corp | デルタシグマ変調回路およびそれを用いる信号伝送または記録再生装置 |
JPH1174793A (ja) * | 1997-08-27 | 1999-03-16 | Sharp Corp | 1ビットデジタル信号を介した信号伝送方法、デルタシグマ変調回路、および、復調回路 |
JP2002237729A (ja) * | 2001-02-07 | 2002-08-23 | Sharp Corp | スイッチング増幅回路 |
JP2003298425A (ja) * | 2003-04-25 | 2003-10-17 | Sharp Corp | デルタシグマ変調回路 |
JP2004362438A (ja) * | 2003-06-06 | 2004-12-24 | Sharp Corp | デジタルシグナルプロセッサ |
Also Published As
Publication number | Publication date |
---|---|
JP2007129363A (ja) | 2007-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4708159B2 (ja) | デジタルアンプ | |
EP1227579B1 (en) | Method and apparatus for providing digital error correction for a class D power stage | |
JP4890503B2 (ja) | デルタシグマ変調器 | |
US7058464B2 (en) | Device and method for signal processing | |
US7889108B2 (en) | Hybrid delta-sigma ADC | |
US7605653B2 (en) | Sigma-delta based class D audio power amplifier with high power efficiency | |
US20060092063A1 (en) | PWM driver and class D amplifier using same | |
US7061415B2 (en) | Word length reduction circuit | |
JP2008067181A (ja) | デルタシグマ変調器の制御方法およびデルタシグマ変調器 | |
US6724249B1 (en) | Multi-level class-D amplifier by means of 3 physical levels | |
CN114512154B (zh) | 信号密度调制编码器、数字声音重建系统及信号处理系统 | |
US8299866B2 (en) | Method and device including signal processing for pulse width modulation | |
JP4579133B2 (ja) | デルタシグマ変調回路 | |
JP4649777B2 (ja) | デルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法 | |
JP3369425B2 (ja) | ディジタルスイッチングアンプの駆動方法 | |
US10790790B2 (en) | Amplifiers with delta-sigma modulators using pulse-density modulations and related processes | |
JP2000049613A (ja) | ディジタルスイッチングアンプ | |
US6940437B2 (en) | Multibit delta-sigma modulator with variable-level quantizer | |
KR101117017B1 (ko) | 디지털 입력 증폭기 | |
WO2004070951A3 (en) | Servo system, apparatus comprising a servo system, sigma delta modulator, and integrated circuit comprising a sigma delta modulator | |
GB2438774A (en) | A bit-flipping sigma-delta modulator with noise control | |
JP4549264B2 (ja) | デルタシグマ変調回路及びそれを備えたスイッチングアンプ | |
TW200913469A (en) | Σ-Δ modulated class D amplifier and the control method thereof | |
JP2014112775A (ja) | カスケードδς変調器及びそのデジタル−アナログ変換器 | |
TW200803156A (en) | Sigma-delta power amplifier and its modulation method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100824 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100825 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |