JP5700702B2

JP5700702B2 - デルタシグマ変調器

Info

Publication number: JP5700702B2
Application number: JP2012159286A
Authority: JP
Inventors: ヴイラムヨハンスタペルブルツク
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2012-07-18
Filing date: 2012-07-18
Publication date: 2015-04-15
Anticipated expiration: 2032-07-18
Also published as: JP2014022906A

Description

本発明は、デルタシグマ（ΔΣ）変調器に関し、より詳細には、サイクル期間の長さを増加することで、全ての次数に対応でき、かつ伝達関数を変わることなくスプリアスを減らすことができるようにし、回路規模を小さくできるようにしたデルタシグマ変調器に関する。

一般的に、デルタシグマ（ΔΣ）変調器は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形し、通過帯域のダイナミックレンジを向上させることによって、より小さな量子化語長数で符号化する回路形式全体を指す場合と、量子化雑音を整形する部分（ノイズシェーピング）を指す場合がある。

この種のデルタシグマ変調器は、ダイレクトデジタルシンセサイザ（ＤＤＳ）、フラクショナル−Ｎ型ＰＬＬ、アナログ／デジタル変換器、デジタル／アナログ変換器などのさまざまなシステムに使用されている。
このデルタシグマ変調器の主な目的は、高解像度の入力信号（ｍビット）を低解像度のであるが意味のある出力信号（ｎビット＜ｍビット）に変換することである。

高解像度の入力信号は、通常、低解像度の出力信号にトリミングされたときに、エラーが作成される。デルタシグマ変調器は、このエラーを擬似ランダム化するので、エラーのパワーはより多くの周波数スペクトルに広がることになる。
ここで、デルタシグマ変調器が正弦波信号の合成を行うダイレクトデジタルシンセサイザに使用される場合について考える。

図１は、従来のデルタシグマ変調器を説明するための回路構成図である。図１に示すデルタシグマ変調器１は、伝達関数Ｈ（ω）を有するループフィルタ３と加算器２とを備えており、ｍビットの入力信号ｉｎｐｕｔに対し、上位ｎビットを出力信号ＭＳＢｏｕｔとして出力する。ここで、残りの下位ｋビット（ｋ＝ｍ−ｎ）に相当するエラー信号ＬＳＢｏｕｔを−εとすると、ＭＳＢｏｕｔ＝ｉｎｐｕｔ＋ε×（１−Ｈ（ω））と表すことができる。なお、デルタシグマ変調器の正しいエラーは、単純な−εではなく、ε×（１−Ｈ（ω））である。

図２は、従来のダイレクトデジタルシンセサイザを説明するための構成ブロック図である。図２に示すダイレクトデジタルシンセサイザは、デルタシグマ変調器１１とｎビットアキュムレータ１２とｎビット正弦波変換テーブル１３とデジタル／アナログ変換器１４とフィルタ１５とを備えている。デルタシグマ変調器１１は、ｍビットの入力信号（位相データ）をｎビットにデルタシグマ変調して、アキュムレータ１２に出力する。

図３（ａ）乃至（ｄ）は、図１に示したデルタシグマ変調器を図２に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの周波数スペクトルを示す図である。
図３（ａ）乃至（ｄ）は、デルタシグマ変調器が１６ビット（ｍ＝１６）の入力信号を１ビット（ｎ＝１）にデルタシグマ変調し、かつ、入力信号をバイナリー表示で［０００１｜００００｜００００｜００００］、［００００｜０００１｜００００｜００００］、［００００｜００００｜０００１｜００００］、［００００｜００００｜００００｜０００１］としたときの周波数スペクトルをそれぞれ示す。また、図３（ａ）乃至（ｄ）において、縦軸は周波数スペクトルのパワーであり、横軸は周波数である。図中のマーカー（黒四角■）は、スプリアスのレベルのうち最大値を示している。

図３（ａ）乃至（ｄ）に示すように、デルタシグマ変調器のエラーに起因するスプリアスは、広い領域に渡って広がっていることがわかり、また、図３（ａ）乃至（ｄ）に示すように、スプリアスのレベルの最大値は、それぞれ、約−９ｄＢ、約−１７ｄＢ、約−２６ｄＢ、約−３７ｄＢ、となっており、入力信号のレベルが小さくなるにつれ、スプリアスの量は少なくなり、スプリアスのレベルも小さくなることが分かる。

図４（ａ）乃至（ｄ）は、図１に示したデルタシグマ変調器を図２に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの出力パターンを示す図である。
図４（ａ）乃至（ｄ）は、デルタシグマ変調器が１６ビット（ｍ＝１６）の入力信号を１ビット（ｎ＝１）にデルタシグマ変調し、かつ、入力信号をバイナリー表示で［０００１｜００００｜００００｜００００］、［００００｜０００１｜００００｜００００］、［００００｜００００｜０００１｜００００］、［００００｜００００｜００００｜０００１］としたときの出力パターンをそれぞれ示す。また、図４（ａ）乃至（ｄ）において、縦軸は出力パターンの振幅であり、横軸は時間である。図４（ａ）乃至（ｄ）は、図３（ａ）乃至（ｄ）に夫々対応しており、図４（ａ）乃至（ｄ）の各出力パターンをそれぞれＦＦＴ（ＦａｓｔＦｏｕｒｉｅＴｒａｎｓｆｏｒｍ；高速フーリエ変換）すると、図３（ａ）乃至（ｄ）の各周波数スペクトルになる。

図４（ａ）乃至（ｄ）に示すように、デルタシグマ変調器のエラーの出力パターンは周期的に変化していることがわかる。デルタシグマ変調器が動作する１サイクルの期間の長さは、図３（ａ）乃至（ｄ）に示すように、それぞれ、約１６＝２^４サンプル、約２５６＝２^８サンプル、約４０９６＝２^１２サンプル、約６５５３６＝２^１６サンプル、となっており、入力信号のレベルが小さくなるにつれ、１サイクル期間の長さが長くなることが分かる。

このように、図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｄ）から、入力信号のレベルが小さくなるにつれ、１サイクル期間の長さが長くなるとともに、スプリアスの量は少なくなり、スプリアスのレベルも小さくなることが分かる。
すなわち、スプリアスの量とレベルは、デルタシグマ変調器の１サイクル期間の長さに依存する。より長いサイクル期間周期ならばより低いスプリアスのレベルになる。そして、サイクル期間の長さは、デルタシグマ変調器の入力信号のレベルに依存する。

デルタシグマ変調器のサイクル期間の長さを増加しようとすることで、スプリアスを減らすために従来からいくつかの試みがなされている。
例えば、非特許文献１には、デルタシグマ変調器のレジスタの初期条件に奇数値を設定することにより、サイクル期間を増加させることができることが開示されている。これは非常に簡単な方法であり、余分な回路を使用することはない。

また、例えば、特許文献１及び非特許文献２には、デルタシグマ変調器の１サイクル期間の長さを増加するために、特別な素数モジュラス量子化器（ＰｒｉｍＭｏｄｕｌｕｓＱｕａｎｔｉｚｅｒ）を使用することが開示されている。この利点は、任意のデルタシグマ変調器の設計にあたり最大１サイクル期間を確保することができることである。
また、例えば、非特許文献３には、デルタシグマ変調器の１サイクル期間の長さを増加するために、フィードバック・パスを使用することが開示されている。

また、例えば、特許文献２には、伝達関数を有するループフィルタと加算器とを備えたデルタシグマ変調器が開示されている。

米国特許第６８２２５９３号明細書（Ｂ２）特開２００５−２８６８３８号公報

M.J. Borkowski, et al.: ‘A Practical Delta-Sigma Modulator Design Method Based on Periodical Behavior Analysis’, IEEE Transactions on circuits and systems II: Express Briefs, Vol 52, No 10, Oct 2005 K. Hosseini, et al.: ‘Mathematical Analysis of a Prime Modulus Quantizer MASH Digital Delta-Sigma Modulator’, IEEE Transactions on circuits and systems II: Express Briefs, Vol 54, No 12, Dec 2007 K. Hosseini, et al.: ‘’Maximum Sequence Length MASH Digital Delta-Sigma Modulators’ IEEE Transactions on circuits and systems I: Regular Papers, Vol 54, No 12, Dec 2007

しかしながら、上述した非特許文献１には、全ての次数のデルタシグマ変調に対応していないという問題があり、その効果は、奇数次のデルタシグマ変調器に対して保証されるのみである。また、上述した特許文献１及び非特許文献２には、規模の大きい余分な回路が必要という問題があった。
また、上述した非特許文献３の記載されている装置は、特許文献１及び非特許文献２に記載のものと同様に、余分な回路が必要という問題があり、また、実際にステージに余分なゼロ点を追加するので、システムの信号伝達関数（ＳｉｇｎａｌＴｒａｎｓｆｅｒｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮｏｉｓｅＴｒａｎｓｆｅｒＦｕｎｃｔｉｏｎ）が変わってしまうという問題があった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、サイクル期間の長さを増加することで、全ての次数に対応でき、かつ伝達関数を変わることなくスプリアスを減らすことができるようにし、回路規模を小さくできるようにしたデルタシグマ変調器を提供することにある。

本発明者は、入力信号のＬＳＢが“１”である場合（入力が奇数である場合）、サイクル期間が最大であり、ＬＳＢが“１”に固定されていると常にサイクル期間が最大でありスプリアスのパワーが最大に広がることを見出し、本発明に至ったものである。
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、所定の数ビットを有する入力データを所定ビットだけビットシフトするシフタと、ループフィルタと、前記シフタにより前記ビットシフトされた前記入力データに、前記ループフィルタからのデータおよび所定のビットを有する奇数データを加算し、加算されたデータのうち上位の数ビットを出力データとして出力する加算器と、を備え、前記ループフィルタは、前記加算器からの加算されたデータのうち下位の数ビットに相当するエラーデータが入力されていることを特徴とするデルタシグマ変調器である。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記奇数データは１であることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載のデルタシグマ変調器を備えていることを特徴とするダイレクトデジタルシンセサイザである。

本発明によれば、サイクル期間の長さを増加することで、全ての次数に対応でき、かつ伝達関数を変わることなくスプリアスを減らすことができるようにし、回路規模を小さくできるようにしたデルタシグマ変調器を実現することができる。

従来のデルタシグマ変調器を説明するための回路構成図である。従来のダイレクトデジタルシンセサイザを説明するための構成ブロック図である。（ａ）乃至（ｄ）は、図１に示したデルタシグマ変調器を図２に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの周波数スペクトルを示す図である。（ａ）乃至（ｄ）は、図１に示したデルタシグマ変調器を図２に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの出力パターンを示す図である。本発明に係るデルタシグマ変調器を説明するための構成図である。本発明に係るデルタシグマ変調器の具体例な回路構成図である。（ａ）乃至（ｄ）は、図５及び図６に示したデルタシグマ変調器を、例えば、図２に示すダイレクトデジタルシンセサイザに使用したときのデルタシグマ変調器のエラーの周波数スペクトルを示す図である。

以下、図面を参照して本発明の実施例について説明する。
図５は、本発明に係るデルタシグマ変調器を説明するための構成図である。本発明のデルタシグマ変調器２１は、入力信号Ｉｎｐｕｔを入力する入力端子ＭＳＢｉｎと、出力信号Ｏｕｔｐｕｔを出力する出力端子ＭＳＢｏｕｔと、動作のための基準クロック信号を入力するクロック端子ＣＬＫと、動作リセットのためのリセット信号を入力するリセット端子ＲＳＴとを備え、さらに、入力信号ＩｎｐｕｔのＬＳＢに１ビット“１”を加算するための１ビット信号１ｂ１を入力する１ビット端子ＬＳＢｉｎを備えている。

図６は、本発明に係るデルタシグマ変調器の具体例な回路構成図である。図中符号２２は加算器、２３はループフィルタ、２４はシフタを示している。本発明のデルタシグマ変調器２１は、伝達関数Ｈ（ω）を有するループフィルタ２３と、このループフィルタ２３に接続された加算器２２と、この加算器２２に接続されたシフタ２４とから構成されている。

つまり、本発明のデルタシグマ変調器２１は、所定の数ビットを有する入力データに対して、上位の数ビットを出力データとして出力するように構成されたもので、入力データを所定ビットだけビットシフトするシフタ２４と、このシフタ２４によりビットシフトされた入力データに所定ビットを有する奇数データを加算する加算器２２と、出力データのうち下位の数ビットに相当するエラーデータが入力されて加算器に出力するループフィルタ２３とを備えている。また、奇数データは１である。

また、ループフィルタ２３は、出力される出力信号ＭＳＢｏｕｔのうち下位の数ビットに相当するエラー信号ＬＳＢｏｕｔを入力し、加算器２２に出力する。
シフタ２４は、入力端子ＭＳＢｉｎからｍビットの入力信号Ｉｎｐｕｔを入力し、１ビット左にシフトしたｍ＋１ビットの信号を出力する。例えば、入力信号Ｉｎｐｕｔが１６ビットの信号［０００１｜００００｜００００｜００００］のとき、１７ビットの信号［０｜００１０｜００００｜００００｜００００］が出力される。

加算器２２は、シフタ２４からのｍ＋１ビットの信号のＬＳＢに、“１”の１ビット信号１ｂ１を加算した後、ループフィルタ２３からフィードバックされた信号を加算する。例えば、シフタ２４からの信号が１７ビットの信号［０｜００１０｜００００｜００００｜００００］とのとき、１ビット“１”を加算すると、［０｜００１０｜００００｜００００｜０００１］となる。

このように、本発明のデルタシグマ変調器は、その入力信号が１ビット拡張され、本来の入力信号に相当するデータがＭＳＢ側に置かれ、ＬＳＢには“１”が置かれることになる。
図７（ａ）乃至（ｄ）は、図５及び図６に示したデルタシグマ変調器を、例えば、図２に示すダイレクトデジタルシンセサイザに使用したときのデルタシグマ変調器のエラーの周波数スペクトルを示す図である。

本発明のダイレクトデジタルシンセサイザは、例えば、図２に示した従来のダイレクトデジタルシンセサイザにおけるデルタシグマ変調器１１に変えて、上述した図５及び図６に示したデルタシグマ変調器を適用したものである。
図７（ａ）乃至（ｄ）は、デルタシグマ変調器が１６ビット（ｍ＝１６）の入力信号をバイナリー表示で［０００１｜００００｜００００｜００００］、［００００｜０００１｜００００｜００００］、［００００｜００００｜０００１｜００００］、［００００｜００００｜００００｜０００１］としたときの周波数スペクトルをそれぞれ示す。また、図７（ａ）乃至（ｄ）において、縦軸は周波数スペクトルのパワーであり、横軸は周波数である。図中のマーカー（黒四角■）は、スプリアスのレベルのうち最大値を示している。

図７（ａ）乃至（ｄ）に示すように、デルタシグマ変調器のエラーに起因するスプリアスは広い領域に渡って広がっていることがわかり、また、図７（ａ）乃至（ｄ）に示すように、スプリアスのレベルの最大値はいずれも約−３０ｄＢとなっており、入力信号のレベルにかかわらす、スプリアスの量は常に少なく、スプリアスのレベルも常に小さいことが分かる。

以上のように、本発明によれば、スプリアスのパワーの最大値は、すべての入力コードに対して常に同じであり、低い値となる。さらに、実際非常に簡易で回路規模の増加も最小ですみ、全ての次数に対応でき、伝達関数が変えずに、スプリアスを減らすことができる。
また、本発明のデルタシグマ変調器は、例えば、ダイレクトデジタルシンセサイザのように入力信号をして非常に高いビット数（例えば、３２ビット）を扱う場合において、特に、回路の増加分は相対的に非常に小さいといえる。

なお、上述した実施例では、ＬＳＢに１ビット“１”を加算したが、これに限られるものでなく、ＬＳＢ側に微小な奇数を加算してもよい。例えば、入力信号Ｉｎｐｕｔを２ビット左にシフトしたｍ＋２ビットの信号のＬＳＢ側に２ビットの信号“１１”を加算しても良い。

本発明は、ダイレクトデジタルシンセサイザ（ＤＤＳ）、フラクショナル−Ｎ型ＰＬＬ、アナログ／デジタル変換器、デジタル／アナログ変換器などのさまざまなシステムに利用される。

１デルタシグマ変調器
２加算器
３ループフィルタ
１１デルタシグマ変調器
１２ｎビットアキュムレータ
１３ｎビット正弦波変換テーブル
１４デジタル／アナログ変換器
１５フィルタ
２１デルタシグマ変調器
２２加算器
２３ループフィルタ
２４シフタ

Claims

所定の数ビットを有する入力データを所定ビットだけビットシフトするシフタと、
ループフィルタと、
前記シフタにより前記ビットシフトされた前記入力データに、前記ループフィルタからのデータおよび所定のビットを有する奇数データを加算し、加算されたデータのうち上位の数ビットを出力データとして出力する加算器と、
を備え、
前記ループフィルタは、前記加算器からの加算されたデータのうち下位の数ビットに相当するエラーデータが入力されていることを特徴とするデルタシグマ変調器。
前記奇数データは１であることを特徴とする請求項１に記載のデルタシグマ変調器。
請求項１又は２に記載のデルタシグマ変調器を備えていることを特徴とするダイレクトデジタルシンセサイザ。