JP5496399B2 - 短縮化処理を有するシグマデルタ変調器及びその適用 - Google Patents
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Description
本出願は、2009年3月25日に出願され“Improved Delta Sigma Modulators for High Speed Applications ”と題する米国特許仮出願第61/163,182号の優先権を主張するものである。この米国特許仮出願は参考のために導入するものである。
入力信号と第1の帰還信号とを合成するように構成された第1の合成器と、この第1の合成器の出力を積分して第1の多ビット出力を生ぜしめる第1の積分器とを少なくとも有している第1の変調段と、
前記第1の多ビット出力を受信してこの第1の多ビット出力から最下位ビットを切り捨てる短縮化を行うように構成された第1の短縮化段と、
前記第1の変調段の短縮化された出力と第2の帰還信号とを合成するように構成された第2の合成器と、この第2の合成器の出力を積分して第2の多ビット出力を生ぜしめる第2の積分器とを少なくとも有している第2の変調段と、
前記第1の帰還信号及び第2の帰還信号を発生するように構成した帰還信号発生器と
を具えるシグマデルタ変調器回路を含める。
入力信号を受信して多ビット出力を生ぜしめる第1のシグマデルタ変調器段と、
この第1のシグマデルタ変調器段を用いて発生された入力信号を受信するように構成された第2のシグマデルタ変調器段と、
前記第1のシグマデルタ変調器段と前記第2のシグマデルタ変調器段との間に配置されており、前記多ビット出力を受信するように構成されているとともに、この多ビット出力の少なくとも1つの最下位ビットを切り捨てる短縮化を行ない、その後にこの短縮化された多ビット出力を前記第2のシグマデルタ変調器段に供給するように構成された第1の短縮段と、
量子化器の出力端と前記第1のシグマデルタ変調器段との間の帰還ループに、ある利得を与えるように構成された帰還信号発生器と
を具える電力増幅器を含める。
信号を受信するステップと、
受信したこの信号を第1の帰還信号と合成して、第1の合成信号を生ぜしめるステップと、
この第1の合成信号を積分して第1の多ビット出力を生ぜしめるステップと、
この第1の多ビット出力を短縮化するステップと、
短縮化されたこの第1の多ビット出力を第2の帰還信号と合成して、第2の合成信号を生ぜしめるステップと、
この第2の合成信号を積分して第2の多ビット出力を生ぜしめるステップと、
この第2の多ビット出力を量子化するか、又はこの第2の多ビット出力を用いて発生させた出力を量子化して、量子化信号を生ぜしめるステップと、
この量子化信号を用いて前記第1の帰還信号及び前記第2の帰還信号を生ぜしめるステップと
を具える方法を含める。
(表1)
X0→ Y0
X1→ Y1
X2→ Y2
X3→ Y3
正負符号 →(反転)→ Y4
帰還ビット → 新たな正負符号ビット
この特別な加算器は、後に更に説明するように、(キャリービットを除く)最上位ビットを含む短縮化装置220の出力の部分に用いる。次いで、この短縮化装置220のキャリービットを、他の2入力加算器を用いている特別な加算器の出力と合成する。この構成の一例を後に例えば、図6と関連させて説明する。
Claims (21)
- 入力信号と第1の帰還信号とを合成するように構成された第1の合成器と、
この第1の合成器の出力を積分するように構成され第1の多ビット出力を生ぜしめる第1の積分器と、
前記第1の多ビット出力を受信してこの第1の多ビット出力から最下位ビットを切り捨てる短縮化を行うように構成された第1の短縮化段と、
前記第1の短縮化段の出力と第2の帰還信号とを合成するように構成され第2の多ビット出力を生ぜしめる第1の変調段と、
を具えるシグマデルタ変調器回路。 - 請求項1に記載のシグマデルタ変調器回路であって、前記第1の合成器が、前記入力信号をサンプリングするように構成されており、前記入力信号の周波数は少なくとも4GHzであるシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、前記第1の短縮化段が、前記第1の多ビット出力から2ビットを切り捨てて短縮化するように構成されているシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、前記第1の短縮化段が2次の短縮化回路を具えるシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、前記第1の短縮化段が、前記最下位ビットを用いて帰還信号を発生させるように構成した帰還ループを具えるシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、前記第1の帰還信号を前記第2の帰還信号と異ならせたシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、当該シグマデルタ変調器回路は前記合成器を複数具え、前記第1の帰還信号を、当該合成器ごとにビットが異なる前記入力信号と合成するようになっているシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、前記第1の合成器と前記第1の短縮化段との各々が、2つのみの信号入力端を有する加算器を具えるシグマデルタ変調器回路。
- 請求項1に記載のシグマデルタ変調器回路であって、前記第1の変調段が更に、
前記第1の短縮化段の出力と前記第2の帰還信号とを合成するように構成された第2の合成器と、
この第2の合成器の出力を積分するように構成され前記第2の多ビット出力を生ぜしめる第2の積分器と
を具えているシグマデルタ変調器回路。 - 請求項9に記載のシグマデルタ変調器回路であって、前記第2の多ビット出力を受信し、この第2の多ビット出力から最下位ビットを切り捨てて短縮化する第2の短縮化段を更に具えるように構成されているシグマデルタ変調器回路。
- 請求項10に記載のシグマデルタ変調器回路であって、前記第2の短縮化段が、前記第2の多ビット出力から2ビット以上を切り捨てて短縮化するように構成されているシグマデルタ変調器回路。
- 請求項10に記載のシグマデルタ変調器回路であって、前記第2の短縮化段の出力と第3の帰還信号とを合成するように構成された第3の合成器と、前記第3の合成器の出力を積分して第3の多ビット出力を生じるように構成した第3の積分器とを有する第2の変調段を更に具えるように構成されているシグマデルタ変調器回路。
- 請求項12に記載のシグマデルタ変調器回路であって、前記第3の多ビット出力を量子化するように構成された量子化器を更に具えているシグマデルタ変調器回路。
- 請求項13に記載のシグマデルタ変調器回路であって、前記量子化器の出力から第1、第2、および第3の帰還信号を発生するように構成された帰還信号発生器を更に具えているシグマデルタ変調器回路。
- 請求項14に記載のシグマデルタ変調器回路であって、前記帰還信号発生器が、前記第1の変調段、前記量子化器、及び当該帰還信号発生器を含む帰還ループ内で約1.6の利得を生じるように構成されているシグマデルタ変調器回路。
- 請求項14に記載のシグマデルタ変調器回路であって、前記帰還信号発生器が、前記第1の変調段を含む帰還ループ内で1と2の間の利得を生成するように構成されているシグマデルタ変調器回路。
- 信号を第1の帰還信号と合成して、第1の合成信号を生ぜしめるステップと、
この第1の合成信号を積分して第1の多ビット出力を生ぜしめるステップと、
この第1の多ビット出力から最下位ビットを切り捨てて短縮化するステップと、
短縮化されたこの第1の多ビット出力を第2の帰還信号と合成して、第2の合成信号を生ぜしめるステップと、
この第2の合成信号を積分して第2の多ビット出力を生ぜしめるステップと、
前記第2の多ビット出力から前記第1の帰還信号及び前記第2の帰還信号を生ぜしめるステップと、
を含む方法。 - 請求項17に記載の方法であって、前記第1の帰還信号及び前記第2の帰還信号を生ぜしめるステップは、
前記第2の多ビット出力を短縮化するステップと、
短縮化されたこの第2の多ビット出力を第3の帰還信号と合成して、第3の合成信号を生ぜしめるステップと、
この第3の合成信号を積分して第3の多ビット出力を生ぜしめるステップと、
を含む方法。 - 請求項18に記載の方法であって、前記第1の帰還信号及び前記第2の帰還信号を生ぜしめるステップは、前記第3の多ビット出力を更に量子化するステップを含む方法。
- 請求項17に記載の方法であって、前記第1の合成信号を生ぜしめるステップは、前記入力信号をサンプリングするステップを含む方法。
- 請求項17に記載の方法であって、前記第1の多ビット出力を短縮化するステップは、前記第1の多ビット出力から2ビットを切り捨てて短縮化するステップを含む方法。
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