JP3323460B2 - ディジタル・アナログ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するディジタル・アナログ変換装置
に関するものである。特に、ディジタル入力信号のサン
プリング周波数よりも高いサンプリング周波数でディジ
タル・アナログ変換を行う、オーバーサンプリング型の
ディジタル・アナログ変換装置に関するものである。

【０００２】

【従来の技術】ディジタル・アナログ変換装置の一つと
して、ノイズシェーパと１ビットディジタル・アナログ
変換器列を用いたディジタル・アナログ変換装置が知ら
れている。従来知られていたこの方式のディジタル・ア
ナログ変換装置について、図６を用いて説明する。な
お、この技術については、特開平５−３３５９６３号公
報に記載がある。

【０００３】図６は従来のディジタル・アナログ変換装
置の一例を示すブロック図である。図６において、ディ
ジタルフィルタ１０は、入力されたディジタル信号、例
えばコンパクトディスクから再生したディジタル音声信
号のサンプリング周波数ｆ_Sをｋ倍（ｋは整数）にする
ものである。ここでは説明のため、ｆ_S ＝４４．１ｋＨ
ｚ、ｋ＝６４とする。

【０００４】ノイズシェーパ１１は、ディジタルフィル
タ１０から出力されるディジタル信号の量子化（語長制
限）を行うとともに、ノイズの周波数特性を所定の特性
に変化させるものである。具体的には、ノイズの周波数
特性を、例えば低周波領域のノイズレベルを下降させ、
高周波領域のノイズレベルを上昇させるように、変化さ
せる。ここでは、ノイズシェーパ１１は、３次特性を有
し、入力Ｘに対する出力Ｙは（数１）で表されるものと
する。

【０００５】ここで、ディジタル信号の量子化（語長制
限）について説明する。語長制限とは、例えば、ＣＤプ
レーヤのように、１６ビットの信号であれば、これを４
ビット程度にすることを指している。すなわち、簡単に
言えば、１６ビット信号の上位４ビットだけを出力し、
下位１２ビット分は帰還してつぎの信号入力に加算す
る、といった処理により、切り捨てられる１２ビット分
の情報を生かしていくことを意味する。この処理はいわ
ゆるノイズシェーパと呼ばれる。

【０００６】

【数１】

【０００７】また、ここでは出力Ｙが７（＝ｐ）レベル
の出力（−３〜＋３）を持つものとする。なお、ここで
は説明を簡単にするために、３を加えて０〜６として説
明を行う。

【０００８】ポインタ６０は、入力信号の累算値の剰余
を出力するものである。ここでは、ノイズシェーパ１１
の出力を累算して６の剰余を出力するものとする。ある
時刻ｎのポインタ６０の入力をＸｎとするとき、出力Ｙ
ｎは（数２）で表される。

【０００９】

【数２】

【００１０】読み出し専用メモリ（ＲＯＭ）６１は、入
力信号をアドレスとし、アドレスに対応する６（＝ｍ＝
ｐ−１）ビットのデータＤ５〜Ｄ０を出力するものであ
る。読み出し専用メモリ６１のアドレスとデータの関係
は表１に示されている。なお、表１では見やすくするた
め値“０”が“．”と表記されている。

【００１１】

【表１】

【００１２】表１のように、読み出し専用メモリ６１
は、入力信号を、入力信号の値に対応した数の１ビット
信号に置き換えるようになっている。具体的に説明する
と、入力信号の値が例えば２である場合に、６個の１ビ
ット信号のうち２個の１ビット信号が値“１”をとり、
それ以外の１ビット信号が値“０”をとることになる。
入力信号の値が上記以外の値をとったときには、表１に
示される数だけの１ビット信号が値“１”をとり、それ
以外の１ビット信号が値“０”をとることになる。

【００１３】シフタ６２は、ポインタ６０の出力に応じ
て読み出し専用メモリ６１の６ビットの出力を巡回する
ようにシフトするものである。読み出し専用メモリ６１
の出力Ｄ５〜Ｄ０とシフタ６２の出力ｂ５〜ｂ０との関
係は、ポインタ６０の出力に対して表２のようになって
いる。

【００１４】

【表２】

【００１５】１ビットディジタル・アナログ変換器列１
３は、例えば、全て均一な特性を有する６個（＝ｍ）の
１ビットディジタル・アナログ変換器１３−１〜１３−
６で構成され、シフタ６２の出力をアナログ信号に変換
する。

【００１６】アナログ加算器１４は、１ビットディジタ
ル・アナログ変換器列１３から出力される６個のアナロ
グ信号を総合（加算）し、アナログ信号として出力す
る。

【００１７】ディジタル・アナログ変換回路１５は、１
ビットディジタル・アナログ変換器列１３とアナログ加
算器１４とで構成される。

【００１８】図６のディジタル・アナログ変換装置は、
ディジタルフィルタ１０とノイズシェーパ１１とにより
ディジタル入力信号をサンプリング周波数６４ｆ_S 、７
（＝ｐ）レベルの信号とした後に、ポインタ６０、読み
出し専用メモリ６１およびシフタ６２で６個の１ビット
信号からなる１ビット信号列とし、さらにディジタル・
アナログ変換回路１５でアナログ信号に変換するもので
ある。このディジタル・アナログ変換装置は、ディジタ
ル信号をより高いサンプリング周波数でアナログ信号に
変換する、いわゆるオーバーサンプリング型のディジタ
ル・アナログ変換装置となっている。

【００１９】図６のディジタル・アナログ変換装置の出
力信号スペクトラムを、ディジタル・アナログ変換回路
１５が理想的な特性を有する場合について、コンピュー
タ・シミュレーションで求めた結果を図７に示す。な
お、入力信号としておよそ２ｋＨｚ，０ｄＢの正弦波に
相当するディジタル信号を与えている。またここでは、
０〜２ｆ_S （８８．２ｋＨｚ）までの信号を示してい
る。なお、理想的な特性というのは、１ビットディジタ
ル・アナログ変換器列１３の各１ビットディジタル・ア
ナログ変換器１３−１〜１３−６が６個とも均一な出力
を持っているということである。

【００２０】このディジタル・アナログ変換装置は、上
記したように僅か７レベルのディジタル信号をアナログ
信号に変換するものながら、図７に示したようにノイズ
シェーパ１１によって０〜ｆ_S ／２の信号帯域では１０
０ｄＢを超えるダイナミックレンジが得られるものであ
る。

【００２１】つぎに、ポインタ６０、読み出し専用メモ
リ６１およびシフタ６２の動作について説明する。

【００２２】図７では１ビットディジタル・アナログ変
換器列１３の各１ビットディジタル・アナログ変換器１
３−１〜１３−６が６個とも均一な出力を持つという理
想的な場合を想定した。しかしながら、実際の回路では
各１ビットディジタル・アナログ変換器１３−１〜１３
−６を完全に均一に製造することは不可能であるため、
各１ビットディジタル・アナログ変換器１３−１〜１３
−６の出力の間には必ず何らかの出力レベルのバラツキ
（相対誤差）が存在する。このバラツキがノイズや高調
波歪の発生原因となる。このノイズや高調波歪を抑圧す
るため、このディジタル・アナログ変換装置では、１ビ
ットディジタル・アナログ変換器１３−１〜１３−６を
巡回するように用いる。

【００２３】ここで、１ビットディジタル・アナログ変
換器１３−１〜１３−６の特性がばらつくことによって
ノイズや高調波歪が発生する理由、ならびに１ビットデ
ィジタル・アナログ変換器１３−１〜１３−６を巡回す
るように用いることによって高調波歪が抑圧される理由
について説明する。

【００２４】６個の１ビットディジタル・アナログ変換
器１３−１〜１３−６を用いることで、０〜＋６の７通
りの出力を得ることができる。ところが、例えば３番目
の１ビットディジタル・アナログ変換器１３−３の出力
レベルが＋１ではなく＋１．０１であれば、本来＋３を
出力するはずが＋３．０１となり、誤差が生じる。すな
わち、歪となるのである。入力信号が純音でなければ、
ノイズ様となる。

【００２５】そこで、６個の１ビットディジタル・アナ
ログ変換器１３−１〜１３−６を巡回するように用いる
ことにより、各１ビットディジタル・アナログ変換器１
３−１〜１３−６は、長い時間でみれば、ほぼ均等に使
われることになる。その結果、誤差成分による歪が分散
されることになり、１ビットディジタル・アナログ変換
器１３−１〜１３−６の信号を加算した加算結果におけ
る高調波歪が抑圧されることになる。

【００２６】以下で、アナログ変換器１３−１〜１３−
６を巡回するように用いるための構成について説明す
る。このディジタル・アナログ変換装置では、まず、ポ
インタ６０にノイズシェーパ１１から出力される７レベ
ル（０〜６）の信号を入力する。その結果、ポインタ６
０が上記したようにノイズシェーパ１１から出力される
７レベルの信号（０〜６）を累算し、６の剰余を求め出
力する。したがって、ポインタ６０の出力は０〜５の６
通りとなる。

【００２７】一方、ノイズシェーパ１１の出力を読み出
し専用メモリ６１にも入力することによって、読み出し
専用メモリ６１から６ビットのデータを得る。この６ビ
ットのデータは、重み付けのない６個の１ビット信号を
表すものである。さらに、これらの６個の１ビット信号
をシフタ６２に入力し、かつポインタ６０の出力をシフ
タ６２に入力することで、６個の１ビット信号を巡回さ
せる。このようにして得られるシフタ６２の出力は、例
えば表３に示されるようになる。表３には、時刻と入力
信号（ＲＯＭアドレス）とポインタ出力とシフタ出力と
の関係が示されている。

【００２８】

【表３】

【００２９】表３からも判るように、入力信号の数値が
示すだけの個数の値“１”が巡回するようにシフタ６２
から６個の１ビット信号が出力されている。このこと
は、入力信号の数値と６個の１ビット信号のうちの特定
の１ビット信号との間に相関がないということである。
また、各ビットの使用頻度も充分長い時間に対しては均
等である。このため、６個の１ビット信号がそれぞれ入
力される１ビットディジタル・アナログ変換器１３−１
〜１３−６の各出力の間にバラツキがある場合でも、信
号帯域でのノイズ等の発生を小さくすることができる。

【００３０】

【発明が解決しようとする課題】しかしながら、上記従
来のディジタル・アナログ変換装置では、図６に示すデ
ィジタル・アナログ変換回路１５において、各１ビット
ディジタル・アナログ変換器１３−１〜１３−６の出力
に高調波歪が現れることがある。上述したような１ビッ
トディジタル・アナログ変換器１３−１〜１３−６の出
力のばらつきに起因するものとは別の原因であると考え
られる。このときの様子を図８に示す。

【００３１】図８は入力信号を−４０ｄＢ，２ｋＨｚの
正弦波に相当するディジタル信号としたときの、１ビッ
トディジタル・アナログ変換器１３−１の出力スペクト
ラムをコンピュータ・シミュレーションで求めたもので
ある。なお、６個の１ビットディジタル・アナログ変換
器１３−１〜１３−６のうち１個の出力のみを観測して
いるため、振幅は１／６となる。したがって、信号レベ
ルはおよそ−５５ｄＢとなっている。図８に見られるよ
うに高調波歪が発生しており、しかも−７０ｄＢ前後と
高いレベルであることが判る。

【００３２】ここで、各１ビットディジタル・アナログ
変換器１３−１〜１３−６の出力に高調波歪が現れる原
因について説明する。入力信号の値と１ビットディジタ
ル・アナログ変換器１３−１〜１３−６の個数との関係
により、ある種の共鳴（発振）状態が発生することが原
因と言われている。詳しくは説明していないが、各１ビ
ットディジタル・アナログ変換器１３−１〜１３−６の
入力（シフタ６２の各出力）は、一次ノイズシェーパ、
つまり１次Δ−Σ変調器と等価であり、共鳴が起こりや
すくなっている。特に一定周波数の入力に対して共鳴の
発生が見られる。

【００３３】念のために述べると、従来例で解決されて
いるのは、１ビットディジタル・アナログ変換器１３−
１〜１３−６間のアナログ出力誤差により発生するアナ
ログ的な歪ノイズである。一方、本発明で解決しようと
しているのは、ポインタ６０，ＲＯＭ６１およびシフタ
６２からなるディジタル回路の構造により、例えば一定
周波数の正弦波形に対応したディジタル信号が入力され
る場合などに特異的に発生するディジタル的な高調波歪
であり、高調波歪の原因が従来例で解決されているもの
とは異なる。

【００３４】上記したように、各１ビットディジタル・
アナログ変換器１３−１〜１３−６は、巡回するように
用いるため、他の１ビットディジタル・アナログ変換器
１３−２〜１３−６の出力スペクトラムも同様であり、
高調波歪が現れる。だだ、各１ビットディジタル・アナ
ログ変換器１３−１〜１３−６に現れる高調波歪の位相
が異なる。そのため、１ビットディジタル・アナログ変
換器１３−１〜１３−６の出力の間にバラツキがない場
合（理想的な場合）、各１ビットディジタル・アナログ
変換器１３−１〜１３−６に現れる高調波歪は、アナロ
グ加算器１４による加算で相殺され、アナログ加算器１
４の出力には、高調波歪は現れない。

【００３５】しかしながら、上述のように、実際の１ビ
ットディジタル・アナログ変換器１３−１〜１３−６の
出力の間には、バラツキが存在する。そのため、アナロ
グ加算器１４では相殺されず、アナログ加算器１４の出
力には高調波歪が残ってしまうことになる。

【００３６】つまり、各１ビットディジタル・アナログ
変換器１３−１〜１３−６の出力の誤差に起因するアナ
ログ的な歪は、発生原因が固定的であり、従来技術で抑
圧できる。しかし、各１ビットディジタル・アナログ変
換器１３−１〜１３−６にそれぞれディジタル的に発生
する高調波歪は、そのレベルがかなり大きく、しかも発
生原因が固定的ではないので、単なる巡回動作では抑圧
できない。

【００３７】本発明は上記従来の課題を解決するもの
で、各１ビットディジタル・アナログ変換器の出力に高
調波歪が現れず、各１ビットディジタル・アナログ変換
器の出力の間のバラツキによる高調波歪の発生を効果的
に抑圧できるディジタル・アナログ変換装置を提供する
ことを目的とする。

【００３８】

【課題を解決するための手段】この目的を達成するため
に本発明は以下の構成を有する。

【００３９】請求項１記載のディジタル・アナログ変換
装置は、入力されたディジタル信号のサンプリング周波
数をｋ倍（ｋは整数）にするディジタルフィルタと、デ
ィジタルフィルタの出力を入力とし語長制限を行うとと
もにノイズの周波数特性を所定の特性に変化させるノイ
ズシェーパと、ノイズシェーパの出力をデコード入力と
しデコード入力の値に対応した数の１ビット信号に値
“１”が割り当てられた１ビット信号列を生成して出力
するデコーダと、デコーダの出力をアナログ信号に変換
する１ビットディジタル・アナログ変換器列と、１ビッ
トディジタル・アナログ変換器列の出力を総合するアナ
ログ加算器とを備えている。

【００４０】この場合、１ビットディジタル・アナログ
変換器列の出力に含まれる高調波歪が減少するように、
１ビット信号列は、値“１”が割り当てられる１ビット
信号の位置が巡回し、１ビット信号列のうち所定位置の
１ビット信号を値“１”の割り当てを禁止する禁止ビッ
トと指定している。

【００４１】この構成によれば、ノイズシェーパの出力
をデコーダで１ビット信号列に変換する際に、１ビット
ディジタル・アナログ変換器列の出力に含まれる高調波
歪が減少するように、値“１”の割り当てを禁止する禁
止ビットを設けることによって、値“１”が割り当てら
れる１ビット信号の位置の巡回に、所定の揺らぎ（ある
決められたルールに基づいた揺らぎ）を与えることがで
きる。その結果、高調波歪の発生を回避することができ
る。

【００４２】請求項２記載のディジタル・アナログ変換
装置は、入力されたディジタル信号のサンプリング周波
数をｋ倍（ｋは整数）にするディジタルフィルタと、デ
ィジタルフィルタの出力を入力とし語長制限を行うとと
もにノイズの周波数特性を所定の特性に変化させるノイ
ズシェーパと、ノイズシェーパの出力をデコード入力と
しデコード入力の値に対応した数の１ビット信号に値
“１”が割り当てられた１ビット信号列を生成して出力
するデコーダと、デコーダの出力をアナログ信号に変換
する１ビットディジタル・アナログ変換器列と、１ビッ
トディジタル・アナログ変換器列の出力を総合するアナ
ログ加算器とを備えている。

【００４３】この場合、１ビット信号列は、値“１”が
割り当てられる１ビット信号の位置が巡回し、１ビット
信号列のうち所定位置の１ビット信号を値“１”の割り
当てを禁止する禁止ビットと指定し禁止ビットに該当す
る１ビット信号の位置が巡回するようにしている。

【００４４】この構成によれば、ノイズシェーパの出力
をデコーダで１ビット信号列に変換する際に、値“１”
の割り当てを禁止する禁止ビットを設けることによっ
て、値“１”が割り当てられる１ビット信号の位置の巡
回に、所定の揺らぎ（ある決められたルールに基づいた
揺らぎ）を与えることができる。その結果、高調波歪の
発生を回避することができる。しかも、値“１”を割り
当てるビットと禁止ビットとを、ともにデコード入力に
応じて巡回させるようにしたことにより、各ビットとも
値“１”の割り当て頻度が同じであると同時に禁止ビッ
トの割り当て頻度も同じになる。

【００４５】請求項３記載のディジタル・アナログ変換
装置は、入力されたディジタル信号のサンプリング周波
数をｋ倍（ｋは整数）にするディジタルフィルタと、デ
ィジタルフィルタの出力を入力とし語長制限を行うとと
もにノイズの周波数特性を所定の特性に変化させるノイ
ズシェーパと、ノイズシェーパの出力をデコード入力と
しデコード入力の値に対応した数の１ビット信号に値
“１”が割り当てられた１ビット信号列を生成して出力
するデコーダと、デコーダの出力をアナログ信号に変換
する１ビットディジタル・アナログ変換器列と、１ビッ
トディジタル・アナログ変換器列の出力を総合するアナ
ログ加算器とを備えている。

【００４６】この場合、１ビットディジタル・アナログ
変換器列の出力に含まれる高調波歪が減少するように、
１ビット信号列は、値“１”が割り当てられる１ビット
信号の位置が巡回し、１ビット信号列のうち所定位置の
１ビット信号を値“１”の割り当てを禁止する禁止ビッ
トと指定し禁止ビットに該当する１ビット信号の位置が
巡回するようにしている。

【００４７】この構成によれば、ノイズシェーパの出力
をデコーダで１ビット信号列に変換する際に、１ビット
ディジタル・アナログ変換器列の出力に含まれる高調波
歪が減少するように、値“１”の割り当てを禁止する禁
止ビットを設けることによって、値“１”が割り当てら
れる１ビット信号の位置の巡回に、所定の揺らぎ（ある
決められたルールに基づいた揺らぎ）を与えることがで
きる。その結果、高調波歪の発生を回避することができ
る。しかも、値“１”を割り当てるビットと禁止ビット
とを、ともにデコード入力に応じて巡回させるようにし
たことにより、各ビットとも値“１”の割り当て頻度が
同じであると同時に禁止ビットの割り当て頻度も同じに
なる。

【００４８】請求項４記載のディジタル・アナログ変換
装置は、請求項２または３記載のディジタル・アナログ
変換装置において、１ビット信号列において値“１”を
割り当てる１ビット信号の位置の巡回方向と、１ビット
信号列において禁止ビットに該当する１ビット信号の位
置の巡回方向とを一致させるようにデコーダを構成して
いる。

【００４９】この構成によれば、値“１”を割り当てる
巡回方向と禁止ビットの巡回方向を同方向とすることに
より、巡回の揺らぎを高調波抑圧に対して最適な状態と
することができる。

【００５０】請求項５記載のディジタル・アナログ変換
装置は、請求項２または３記載のディジタル・アナログ
変換装置において、デコーダは、デコード入力がｐ通り
（ｐは２以上の整数）の値を持つときに（ｐ−１）個の
１ビット信号からなる１ビット信号列を出力するように
構成され、１ビット信号列において値“１”の割り当て
を開始する１ビット信号の位置が、通常１サンプルデー
タ前の１ビット信号列において値“１”が最後に割り当
てられた１ビット信号の位置の次の位置になるように、
１ビット信号列を構成する各１ビット信号に対して値
“１”を巡回して割り当てるようにし、１ビット信号列
を構成する１ビット信号に対する値“１”の巡回割り当
てにより、禁止ビットに該当する１ビット信号が値
“１”の割り当て対象となるときは、禁止ビットに該当
する１ビット信号を避けて値“１”の巡回割り当てを継
続するとともに、禁止ビットの位置を次の位置の１ビッ
ト信号へ巡回して移動させるようにしている。

【００５１】この構成によれば、請求項２または３と同
様に、値“１”が割り当てられる１ビット信号の位置の
巡回に、所定の揺らぎ（ある決められたルールに基づい
た揺らぎ）を与えることができる。その結果、高調波歪
の発生を回避することができる。しかも、値“１”を割
り当てるビットと禁止ビットとを、ともにデコード入力
に応じて巡回させるようにしたことにより、各ビットと
も値“１”の割り当て頻度が同じであると同時に禁止ビ
ットの割り当て頻度も同じになる。

【００５２】請求項６記載のディジタル・アナログ変換
装置は、請求項５記載のディジタル・アナログ変換装置
において、入力される０から（ｐ−１）までのｐ通りの
値のうち最大値（ｐ−１）を出力するとき、１ビット信
号列に対する禁止ビットの指定を一時的に解除し１ビッ
ト信号列のすべての１ビット信号に値“１”を割り当て
るように、デコーダを構成している。

【００５３】この構成によれば、入力信号が最大値で禁
止ビットが設定できないときには一時的に禁止ビットを
解除することによって、最少数の１ビットディジタル・
アナログ変換器でディジタル・アナログ変換装置を構成
することができる。

【００５４】請求項７記載のディジタル・アナログ変換
装置は、請求項５記載のディジタル・アナログ変換装置
において、入力される０から（ｐ−１）までのｐ通りの
値のうち最大値（ｐ−１）を出力するとき、１ビット信
号列に対する禁止ビットの指定を一時的に解除し１ビッ
ト信号列のすべての１ビット信号に値“１”を割り当て
るとともに、１ビット信号列において値“１”の割り当
てを開始する１ビット信号の位置、および禁止ビットに
該当する１ビット信号の位置の移動をともに停止するよ
うに、デコーダを構成している。

【００５５】この構成によれば、入力信号が最大値で禁
止ビットが設定できないときには一時的に禁止ビットを
解除することによって、最少数の１ビットディジタル・
アナログ変換器でディジタル・アナログ変換装置を構成
することができる。しかも、禁止ビットの割り当て頻度
をビット位置によらず均一にすることができる。

【００５６】請求項８記載のディジタル・アナログ変換
装置は、請求項５記載のディジタル・アナログ変換装置
において、１ビット信号列において値“１”を割り当て
る１ビット信号の位置の巡回方向と、１ビット信号列に
おいて禁止ビットに該当する１ビット信号の位置の巡回
方向とを一致させるようにデコーダを構成している。

【００５７】この構成によれば、値“１”を割り当てる
巡回方向と禁止ビットの巡回方向を同方向とすることに
より、巡回の揺らぎを高調波抑圧に対して最適な状態と
することができる。

【００５８】請求項９記載のディジタル・アナログ変換
装置は、請求項８記載のディジタル・アナログ変換装置
において、入力される０から（ｐ−１）までのｐ通りの
値のうち最大値（ｐ−１）を出力するとき、１ビット信
号列に対する禁止ビットの指定を一時的に解除し１ビッ
ト信号列のすべての１ビット信号に値“１”を割り当て
るように、デコーダを構成している。

【００５９】この構成によれば、入力信号が最大値で禁
止ビットが設定できないときには一時的に禁止ビットを
解除することによって、最少数の１ビットディジタル・
アナログ変換器でディジタル・アナログ変換装置を構成
することができる。

【００６０】請求項１０記載のディジタル・アナログ変
換装置は、請求項８記載のディジタル・アナログ変換装
置において、入力される０から（ｐ−１）までのｐ通り
の値のうち最大値（ｐ−１）を出力するとき、１ビット
信号列に対する禁止ビットの指定を一時的に解除し１ビ
ット信号列のすべての１ビット信号に値“１”を割り当
てるとともに、１ビット信号列において値“１”の割り
当てを開始する１ビット信号の位置、および禁止ビット
に該当する１ビット信号の位置の移動をともに停止する
ように、デコーダを構成している。

【００６１】この構成によれば、入力信号が最大値で禁
止ビットが設定できないときには一時的に禁止ビットを
解除することによって、最少数の１ビットディジタル・
アナログ変換器でディジタル・アナログ変換装置を構成
することができる。しかも、禁止ビットの割り当て頻度
をビット位置によらず均一にすることができる。

【００６２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００６３】図１は本発明によるディジタル・アナログ
変換装置の実施の形態を表すブロック図である。図１に
おいて、ディジタルフィルタ１０とノイズシェーパ１１
とはそれぞれ図６で示したものと同一の構成・機能を有
する。

【００６４】デコーダ１２は、ノイズシェーパ１１から
出力されるディジタル信号に対応してｍ個の１ビット信
号を出力するものである。ここではｍ＝６とする。

【００６５】１ビットディジタル・アナログ変換器列１
３は、例えば６個の１ビットディジタル・アナログ変換
器１３−１〜１３−６からなる。１ビットディジタル・
アナログ変換器列１３と、アナログ加算器１４と、ディ
ジタル・アナログ変換回路１５は、それぞれ図６で示し
たものと同一の構成・機能を有する。

【００６６】図１のディジタル・アナログ変換装置は、
ディジタルフィルタ１０とノイズシェーパ１１によりデ
ィジタル入力信号をサンプリング周波数６４ｆ_S 、７
（＝ｐ）レベルの信号とした後に、デコーダ１２で６個
の１ビット信号とし、さらにディジタル・アナログ変換
回路１５でアナログ信号に変換するものである。このデ
ィジタル・アナログ変換装置は、ディジタル信号を、よ
り高いサンプリング周波数でアナログ信号に変換するい
わゆるオーバーサンプリング型のディジタル・アナログ
変換装置となっている。なお、レベル数は７に限らず、
８以上でも６以下でもよいの当然である。

【００６７】図１のデコーダ１２の具体的な構成の一例
を図２に示す。図２において、信号用ポインタ２０は入
力信号の出力割り当て開始位置を示すものであり、入力
信号の累算値の剰余を出力する。ここでは、デコーダ１
２の入力と後述する遅延器２６の出力を累算して値６の
剰余を出力するものとする。ある時刻ｔのデコーダ１２
の入力をＸｔ、遅延器２６の出力をＺｔとするとき、出
力Ｙｔは（数３）で表される。

【００６８】

【数３】

【００６９】読み出し専用メモリ（ＲＯＭ）２１および
シフタ２２は、それぞれ図６に示す読み出し専用メモリ
６１およびシフタ６２と同一の構成・機能を有し、入出
力の関係はそれぞれ表１および表２に示した通りであ
る。

【００７０】禁止ビット用ポインタ２３は、禁止ビット
の位置を示すものであり、遅延器２６の出力を累算（減
算）して６の剰余を出力するものである。ある時刻ｔの
遅延器２６の出力をＺｔとするとき、禁止ビット用ポイ
ンタ２３の出力Ｗｔは（数４）で表される。

【００７１】

【数４】

【００７２】禁止判定回路２４は、禁止判定を行うもの
であり、シフタ２２の出力のうち禁止ビット用ポインタ
２３が示すビット位置が値“１”の場合には“１”を、
値“０”の場合には“０”を出力する。禁止ビットシフ
ト処理回路２５は、禁止ビット判定にしたがってシフタ
２２の出力をシフト処理するものであり、禁止ビット判
定結果が“１”のときには該禁止ビットを“０”とする
とともに、信号割り当ての巡回方向に対して該禁止ビッ
トより後に値“１”の出力位置をシフトするものであ
る。遅延器２６は１サンプリング周期だけ禁止判定回路
２４の出力を遅延するものである。

【００７３】つぎに、図２のデコーダ１２の動作を説明
する。まず、信号用ポインタ２０は、図１のノイズシェ
ーパ１１から出力される７レベルの信号（０〜６）を累
算し、６の剰余を求めて出力する。したがって、信号用
ポインタ２０の出力は（０〜５）の６通りとなる。ま
た、ノイズシェーパ１１の出力が読み出し専用メモリ２
１に入力され、６ビットのデータが得られる。この６ビ
ットのデータは、重み付けのない６個の１ビット信号を
表すものである。これらの読み出し専用メモリ２１の出
力がシフタ２２に入力され、６ビットのデータが巡回す
る。

【００７４】このシフタ２２の出力は、禁止判定回路２
４によって、値“１”が割り当てられたビット位置が禁
止ビット用ポインタ２３によって禁止ビットに指定され
ているかどうかが判定される。そして、禁止判定回路２
４による判定結果が禁止ビットシフト処理回路２５に入
力される。

【００７５】禁止ビットシフト処理回路２５は、禁止判
定回路２４の判定結果にしたがって上記した処理を行
う。すなわち、禁止判定回路２４の出力が“１”のと
き、禁止ビットに指定されたビット位置を避け、代わり
に１ビットだけ信号割り当ての巡回を進めるように処理
するものである。こうして禁止判定回路２４の出力が
“１”となったときには、遅延器２６を介して信号用ポ
インタ２０と禁止ビット用ポインタ２３に“１”が帰還
され、それぞれのポインタ値は１ビット分進められる。
なお、禁止判定回路２４の出力が“０”のときは、禁止
ビットシフト処理回路２５は入力をそのまま出力する。

【００７６】このように動作する図２の回路の出力は、
例えば表４のようになる。なお、表４では見やすくする
ため、データ“０”を“．”と表記し、またデコーダ出
力におけるアンダーライン「＿」は禁止ビット位置を、
「０」はシフタ出力が禁止ビット位置で“１”であった
ために“０”に変更されたことを示している。

【００７７】

【表４】

【００７８】ここで、表４について説明する。まず、時
刻０〜時刻２では禁止ビットの位置は「５」（左端）で
あり、シフタ２２の出力は“１”でないため、デコーダ
１２の出力はシフタ２２の出力と同一である。時刻３で
シフタ２２の出力は禁止ビットの位置「５」が“１”と
なるため、このビットは“０”とされ、つぎの巡回位置
である位置「０」（右端）が“１”となっている。また
これにより時刻４では、信号用と禁止ビット用の各信号
用ポインタ２０および禁止ビット用ポインタ２３が１ビ
ット分進んでいることが判る。このように値“１”の巡
回とともに禁止ビットも巡回していくように構成されて
いるものである。

【００７９】図２のデコーダを用いた場合、図１の１ビ
ットディジタル・アナログ変換器１３−１の出力は図３
のようになる。図３は入力信号を−４０ｄＢ，２ｋＨｚ
の正弦波に相当するディジタル信号としたときの、１ビ
ットディジタル・アナログ変換器１３−１の出力スペク
トラムをコンピュータ・シミュレーションで求めたもの
である。

【００８０】なお、６個の１ビットディジタル・アナロ
グ変換器１３−１〜１３−６のうち１個の１ビットディ
ジタル・アナログ変換器１３−１の出力のみを観測して
いるため、振幅はアナログ加算器１４の出力の１／６と
なる。したがって、信号レベルはおよそ−５５ｄＢとな
っている。

【００８１】図３に見られるように、図８と比較して１
ビットディジタル・アナログ変換器１３−１の単体の高
調波歪が大幅に減少していることが判る。これによっ
て、上記したように１ビットディジタル・アナログ変換
器１３−１〜１３−６の出力の間にバラツキがあって、
高調波歪がアナログ加算器１４で完全に相殺されないよ
うな場合であっても、アナログ加算器１４の出力におけ
る高調波歪の発生を大幅に抑圧することができるのであ
る。

【００８２】ここで、禁止ビットを巡回させることによ
る揺らぎによって、各１ビットディジタル・アナログ変
換器１３−１〜１３−６の個々の高調波歪が抑制される
理由について説明する。前述したように、各１ビットデ
ィジタル・アナログ変換器１３−１〜１３−６に現れる
高調波歪は、入力信号と１ビットディジタル・アナログ
変換器の個数により決まるある種の共鳴（発振）現象で
あるため、これをランダムに乱すような外乱を与えるこ
とにより、避けることができるのである。この点はシミ
ュレーションによって統計的に確認されている。上述し
た禁止ビットの挿入が外乱を与えることに相当する。

【００８３】なおここでは、禁止ビット用ポインタ２３
の動作を（数４）で定義し、表４からも明らかなように
信号の巡回方向と禁止ビットの巡回方向を互いに反対の
方向としている。しかし、例えば禁止ビットの巡回方向
を信号の巡回方向と同一にすることも考えられる。例え
ば禁止ビット用ポインタ２３の動作を（数５）とすれ
ば、上記した１ビットディジタル・アナログ変換器１３
−１の出力スペクトラムは図４のようになり、図３に比
べて高調波歪が減少していることが明らかである。

【００８４】

【数５】

【００８５】ここで、信号巡回の揺らぎの頻度について
説明する。本方式では、信号巡回による歪、ノイズへの
影響は、つぎの３点になる。

【００８６】１）従来技術に示した各１ビットディジタ
ル・アナログ変換器１３−１〜１３−６の出力誤差の抑
圧 ２）禁止ビット挿入による、ディジタル的歪発生の抑圧 ３）禁止ビット挿入そのものによるノイズ発生の抑圧 このうち、３）による歪・ノイズ発生は、本質的には、
１）と同じ理由で、抑圧するには、例えば禁止ビットの
位置を巡回することが有効であり、値“１”を有する１
ビット信号の巡回方向に対して、順方向または逆方向に
禁止ビットの位置を巡回させればよい。一方、２）は、
揺らぎが多いほど効果が大きいとも考えられるが、高調
波歪の発生は、一種の共鳴（発振）現象であるから、こ
の共鳴を抑えるために最適な位相で揺らぎを与えること
によって、より少ない揺らぎでも効果的に高調波歪を抑
えることのできる場合が存在することは容易に推察でき
る。この最適な位相に、より近いのが、同一方向の巡回
であると考えられる。

【００８７】図４は（数５）による禁止ビット用ポイン
タ２３を用いた場合に、入力信号を−４０ｄＢ，２ｋＨ
ｚの正弦波に相当するディジタル信号としたときの、１
ビットディジタル・アナログ変換器１３−１の出力スペ
クトラムをコンピュータ・シミュレーションで求めたも
のである。図４に見られるように、図３と比較しても高
調波歪はさらに減少していることが判る。

【００８８】さて、ここでデコーダ１２の入力が最大値
６の場合について説明する。デコーダ１２の入力が６の
ときには読み出し専用メモリ２１の出力は６ビット全て
が“１”となるため、必ず禁止判定回路２４の出力は
“１”となり、禁止ビットを設定しなければならない。
ところが、禁止ビットを“０”とするとデコーダ１２の
出力値は５となり入力と一致しないため、禁止ビットの
設定ができないという問題が生ずる。この問題を回避す
るためには、デコーダ１２の入力が最大値６の場合に限
り禁止ビットの設定を一時的に解除すれば良い。この方
法は、例えば図２の回路において禁止ビット用シフト処
理回路２５の動作を、入力が６の場合には禁止ビット処
理を行わず出力の全ビットを“１”とするように変更す
ることで容易に実現できる。

【００８９】このときの様子を表４で説明する。時刻４
では入力が６となっておりシフタ２２の出力は６ビット
全て“１”であるため、デコーダ１２の出力も６ビット
全て“１”となっている。

【００９０】この場合、禁止ビット用ポインタ２３はそ
のまま動作を継続するため、表４のように禁止ビット位
置が時刻５では１ビット分進んでしまう。このように最
大値６の入力時に禁止ビット位置が進むと、禁止ビット
の割り当て頻度がビット位置により異なることとなり、
ノイズ特性が大きく劣化する原因となる。これを回避す
るためには、最大値６の入力時には禁止ビット用ポイン
タ２３の動作を停止し禁止ビット位置の移動を停止すれ
ばよい。

【００９１】この方式によるデコーダを用いたディジタ
ル・アナログ変換装置の出力について、図５に出力スペ
クトラムを示す。図５において、（ａ）は、１から５ま
での値の入力時には、値“１”をもった１ビット信号が
禁止ビットに対応したときに禁止ビットの位置を移動さ
せ、最大値６の入力時には、例外的に禁止ビットの移動
を停止する方式の場合の出力スペクトラムを示してい
る。また、（ｂ）は、１から６までの値の入力時におい
て、値“１”をもった１ビット信号が禁止ビットに対応
したときに禁止ビットの位置を移動させ、例外的な禁止
ビットの移動の停止は行わない方式の場合の出力スペク
トラムを示している。図５で明らかなように、最大値６
の入力時に例外的に禁止ビットの移動を停止する上記し
た方式を用いることによって、効果的にノイズを抑圧で
きることが判る。

【００９２】以上説明したようにディジタル・アナログ
変換装置を構成するものである。なおここではノイズシ
ェーパ１１に（数１）で表されるものを用いたが、ノイ
ズシェーパとして機能するものであれば異なる次数、特
性、出力階調数であってもよいことはもちろんである。
また図２に示したデコーダ１２の構成や（表１）の読み
出し専用メモリデータ等は説明のための一例であり、勿
論これに限ったものではなく、また読み出し専用メモリ
以外に例えばロジック回路で構成することも可能であ
る。

【００９３】なお、上記実施の形態では、ディジタル的
な高調波歪を抑制するために、禁止ビットが逆方向また
は同方向に巡回するように構成したが、巡回の仕方は、
１サンプル毎に１個ずつ順に送っていくものだけでな
く、２個あるいはそれ以上ずつ送っていく方法でも、ま
た複数サンプル毎に１個ずつあるいは２個ずつ送ってい
く方法でもよい。また、禁止ビットを特に巡回させる必
要はない。要は、１ビットディジタル・アナログ変換器
列の出力に含まれるディジタル的な高調波歪が減少する
ように、信号割り当てを禁止する禁止ビットを設ければ
よい。

【００９４】

【発明の効果】請求項１記載のディジタル・アナログ変
換装置によれば、巡回する１ビット信号列に、１ビット
ディジタル・アナログ変換器列の出力に含まれる高調波
歪が減少するように禁止ビットを挿入したことにより、
各１ビットディジタル・アナログ変換器の出力に発生し
ていた高調波歪を効果的に抑圧できるため、各１ビット
ディジタル・アナログ変換器の出力レベルにバラツキが
あってもディジタル・アナログ変換出力に高調波歪が現
れないという優れた効果を奏する。

【００９５】請求項２記載のディジタル・アナログ変換
装置によれば、巡回する１ビット信号列に禁止ビットを
巡回するように挿入したことにより、各１ビットディジ
タル・アナログ変換器の出力に発生していた高調波歪を
効果的に抑圧できるため、各１ビットディジタル・アナ
ログ変換器の出力レベルにバラツキがあってもディジタ
ル・アナログ変換出力に高調波歪が現れないという優れ
た効果を奏する。

【００９６】請求項３記載のディジタル・アナログ変換
装置によれば、巡回する１ビット信号列に禁止ビットを
巡回させて１ビットディジタル・アナログ変換器列の出
力に含まれる高調波歪が減少するように挿入したことに
より、各１ビットディジタル・アナログ変換器の出力に
発生していた高調波歪を効果的に抑圧できるため、各１
ビットディジタル・アナログ変換器の出力レベルにバラ
ツキがあってもディジタル・アナログ変換出力に高調波
歪が現れないという優れた効果を奏する。

【００９７】請求項４記載のディジタル・アナログ変換
装置によれば、１ビット信号列に割り当てられる値
“１”の巡回方向と禁止ビットの巡回方向を同一にする
ことで、高調波歪をさらに効果的に抑圧できる。

【００９８】請求項５記載のディジタル・アナログ変換
装置によれば、各１ビットディジタル・アナログ変換器
の出力に発生していた高調波歪を効果的に抑圧できるた
め、各１ビットディジタル・アナログ変換器の出力レベ
ルにバラツキがあってもディジタル・アナログ変換出力
に高調波歪が現れないという優れた効果を奏する。

【００９９】請求項６記載のディジタル・アナログ変換
装置によれば、最大値入力時には、禁止ビットの割り当
てを一時解除し全ビットを“１”とすることにより、ｐ
通りの値を出力するために最低必要な（ｐ−１）個の１
ビットディジタル・アナログ変換器によるディジタル・
アナログ変換装置を実現できる。

【０１００】請求項７記載のディジタル・アナログ変換
装置によれば、最大値入力時には、禁止ビットの割り当
てを一時解除し全ビットを“１”とすることにより、ｐ
通りの値を出力するために最低必要な（ｐ−１）個の１
ビットディジタル・アナログ変換器によるディジタル・
アナログ変換装置を実現できるという効果を奏する他
に、最大値入力時には、禁止ビット位置および値“１”
の割り当て位置の巡回動作を停止することによりノイズ
の増加を防止できる。

【０１０１】請求項８記載のディジタル・アナログ変換
装置によれば、１ビット信号列に割り当てられる値
“１”の巡回方向と禁止ビットの巡回方向を同一にする
ことで、高調波歪をさらに効果的に抑圧できる。

【０１０２】請求項９記載のディジタル・アナログ変換
装置によれば、最大値入力時には、禁止ビットの割り当
てを一時解除し全ビットを“１”とすることにより、ｐ
通りの値を出力するために最低必要な（ｐ−１）個の１
ビットディジタル・アナログ変換器によるディジタル・
アナログ変換装置を実現できる。

【０１０３】請求項１０記載のディジタル・アナログ変
換装置によれば、最大値入力時には、禁止ビットの割り
当てを一時解除し全ビットを“１”とすることにより、
ｐ通りの値を出力するために最低必要な（ｐ−１）個の
１ビットディジタル・アナログ変換器によるディジタル
・アナログ変換装置を実現できるという効果を奏する他
に、最大値入力時には、禁止ビット位置および値“１”
の割り当て位置の巡回動作を停止することによりノイズ
の増加を防止できる。

【図面の簡単な説明】

【図１】本発明によるディジタル・アナログ変換装置の
実施の形態を表すブロック図である。

【図２】図１のデコーダの具体的な構成の一例を表すブ
ロック図である。

【図３】図１の１ビットディジタル・アナログ変換器列
のうちの１個の１ビットディジタル・アナログ変換器の
出力スペクトラムの一例を示すスペクトラム図である。

【図４】図１の１ビットディジタル・アナログ変換器列
のうちの１個の１ビットディジタル・アナログ変換器の
出力スペクトラムの一例を示すスペクトラム図である。

【図５】図１のディジタル・アナログ変換装置の出力ス
ペクトラムの一例を示すスペクトラム図である。

【図６】従来のディジタル・アナログ変換装置の一例を
示すブロック図である。

【図７】図６のディジタル・アナログ変換装置の出力ス
ペクトラムの一例を示すスペクトラム図である。

【図８】図６の１ビットディジタル・アナログ変換器１
３ののうちの１個の１ビットディジタル・アナログ変換
器の出力スペクトラムの一例を示すスペクトラム図であ
る。

【符号の説明】

１０ ディジタルフィルタ １１ ノイズシェーパ １２ デコーダ １３ １ビットディジタル・アナログ変換器列（ＤＡ
Ｃ−１〜６） １４ アナログ加算器 １５ ディジタル・アナログ変換回路 ２０ 信号用ポインタ ２１ 読み出し専用メモリ ２２ シフタ ２３ 禁止ビット用ポインタ ２４ 禁止判定回路 ２５ シフト処理回路 ２６ 遅延器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 H03M 1/08

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号のサンプリン
   グ周波数をｋ倍（ｋは整数）にするディジタルフィルタ
   と、 前記ディジタルフィルタの出力を入力とし語長制限を行
   うとともにノイズの周波数特性を所定の特性に変化させ
   るノイズシェーパと、 前記ノイズシェーパの出力をデコード入力とし前記デコ
   ード入力の値に対応した数の１ビット信号に値“１”が
   割り当てられた１ビット信号列を生成して出力するデコ
   ーダと、 前記デコーダの出力をアナログ信号に変換する１ビット
   ディジタル・アナログ変換器列と、 前記１ビットディジタル・アナログ変換器列の出力を総
   合するアナログ加算器とを備え、 前記１ビットディジタル・アナログ変換器列の出力に含
   まれる高調波歪が減少するように、前記１ビット信号列
   は、値“１”が割り当てられる１ビット信号の位置が巡
   回し、前記１ビット信号列のうち所定位置の１ビット信
   号を値“１”の割り当てを禁止する禁止ビットと指定し
   たことを特徴とするディジタル・アナログ変換装置。
2. 【請求項２】 入力されたディジタル信号のサンプリン
   グ周波数をｋ倍（ｋは整数）にするディジタルフィルタ
   と、 前記ディジタルフィルタの出力を入力とし語長制限を行
   うとともにノイズの周波数特性を所定の特性に変化させ
   るノイズシェーパと、 前記ノイズシェーパの出力をデコード入力とし前記デコ
   ード入力の値に対応した数の１ビット信号に値“１”が
   割り当てられた１ビット信号列を生成して出力するデコ
   ーダと、 前記デコーダの出力をアナログ信号に変換する１ビット
   ディジタル・アナログ変換器列と、 前記１ビットディジタル・アナログ変換器列の出力を総
   合するアナログ加算器とを備え、 前記１ビット信号列は、値“１”が割り当てられる１ビ
   ット信号の位置が巡回し、前記１ビット信号列のうち所
   定位置の１ビット信号を値“１”の割り当てを禁止する
   禁止ビットと指定し前記禁止ビットに該当する１ビット
   信号の位置が巡回するようにしたことを特徴とするディ
   ジタル・アナログ変換装置。
3. 【請求項３】 入力されたディジタル信号のサンプリン
   グ周波数をｋ倍（ｋは整数）にするディジタルフィルタ
   と、 前記ディジタルフィルタの出力を入力とし語長制限を行
   うとともにノイズの周波数特性を所定の特性に変化させ
   るノイズシェーパと、 前記ノイズシェーパの出力をデコード入力とし前記デコ
   ード入力の値に対応した数の１ビット信号に値“１”が
   割り当てられた１ビット信号列を生成して出力するデコ
   ーダと、 前記デコーダの出力をアナログ信号に変換する１ビット
   ディジタル・アナログ変換器列と、 前記１ビットディジタル・アナログ変換器列の出力を総
   合するアナログ加算器とを備え、 前記１ビットディジタル・アナログ変換器列の出力に含
   まれる高調波歪が減少するように、前記１ビット信号列
   は、値“１”が割り当てられる１ビット信号の位置が巡
   回し、前記１ビット信号列のうち所定位置の１ビット信
   号を値“１”の割り当てを禁止する禁止ビットと指定し
   前記禁止ビットに該当する１ビット信号の位置が巡回す
   るようにしたことを特徴とするディジタル・アナログ変
   換装置。
4. 【請求項４】 前記１ビット信号列において値“１”を
   割り当てる１ビット信号の位置の巡回方向と、前記１ビ
   ット信号列において前記禁止ビットに該当する１ビット
   信号の位置の巡回方向とを一致させるように前記デコー
   ダを構成したことを特徴とする請求項２または３記載の
   ディジタル・アナログ変換装置。
5. 【請求項５】 前記デコーダは、前記デコード入力がｐ
   通り（ｐは整数）の値を持つときに（ｐ−１）個の１ビ
   ット信号からなる１ビット信号列を出力するように構成
   され、前記１ビット信号列において値“１”の割り当て
   を開始する１ビット信号の位置が、通常１サンプルデー
   タ前の前記１ビット信号列において値“１”が最後に割
   り当てられた１ビット信号の位置の次の位置になるよう
   に、前記１ビット信号列を構成する各１ビット信号に対
   して値“１”を巡回して割り当てるようにし、前記１ビ
   ット信号列を構成する１ビット信号に対する値“１”の
   巡回割り当てにより、前記禁止ビットに該当する１ビッ
   ト信号が値“１”の割り当て対象となるときは、前記禁
   止ビットに該当する１ビット信号を避けて値“１”の巡
   回割り当てを継続するとともに、前記禁止ビットの位置
   を次の位置の１ビット信号へ巡回して移動させるように
   したことを特徴とする請求項２または３記載のディジタ
   ル・アナログ変換装置。
6. 【請求項６】 入力される０から（ｐ−１）までのｐ通
   りの値のうち最大値（ｐ−１）を出力するとき、前記１
   ビット信号列に対する前記禁止ビットの指定を一時的に
   解除し前記１ビット信号列のすべての１ビット信号に値
   “１”を割り当てるように、前記デコーダを構成したこ
   とを特徴とする請求項５記載のディジタル・アナログ変
   換装置。
7. 【請求項７】 入力される０から（ｐ−１）までのｐ通
   りの値のうち最大値（ｐ−１）を出力するとき、前記１
   ビット信号列に対する禁止ビットの指定を一時的に解除
   し前記１ビット信号列のすべての１ビット信号に値
   “１”を割り当てるとともに、前記１ビット信号列にお
   いて値“１”の割り当てを開始する１ビット信号の位
   置、および前記禁止ビットに該当する１ビット信号の位
   置の移動をともに停止するように、前記デコーダを構成
   したことを特徴とする請求項５記載のディジタル・アナ
   ログ変換装置。
8. 【請求項８】 前記１ビット信号列において値“１”を
   割り当てる１ビット信号の位置の巡回方向と、前記１ビ
   ット信号列において前記禁止ビットに該当する１ビット
   信号の位置の巡回方向とを一致させるように前記デコー
   ダを構成したことを特徴とする請求項５記載のディジタ
   ル・アナログ変換装置。
9. 【請求項９】 入力される０から（ｐ−１）までのｐ通
   りの値のうち最大値（ｐ−１）を出力するとき、前記１
   ビット信号列に対する前記禁止ビットの指定を一時的に
   解除し前記１ビット信号列のすべての１ビット信号に値
   “１”を割り当てるように、前記デコーダを構成したこ
   とを特徴とする請求項８記載のディジタル・アナログ変
   換装置。
10. 【請求項１０】 入力される０から（ｐ−１）までのｐ
    通りの値のうち最大値（ｐ−１）を出力するとき、前記
    １ビット信号列に対する禁止ビットの指定を一時的に解
    除し前記１ビット信号列のすべての１ビット信号に値
    “１”を割り当てるとともに、前記１ビット信号列にお
    いて値“１”の割り当てを開始する１ビット信号の位
    置、および前記禁止ビットに該当する１ビット信号の位
    置の移動をともに停止するように、前記デコーダを構成
    したことを特徴とする請求項８記載のディジタル・アナ
    ログ変換装置。