JPH03185515A - 適応丸め回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル丸め回路、特に、丸め誤差のあると
きのみディザ−信号を発生するビデオ信号用の適応丸め
回路に関する。なお、ディザ−信号は、「フリーズ（凍
結）フレーム」期間中ば固定グリッドであるが、入力信
号が変化している期間中はランダムである。また、この
ディザ−信号をろ波して、複合入力ビデオ信号期間中に
副搬送波周波数成分を除去する。

［従来の技術］ ビデオ信号のデジタル処理により、しばしばダイナミッ
ク・レンジを広げること、即ち、ビデオ・サンプル値の
ビット数を増加することができる。

通常、この増加したビット数をある点にて減少すると、
コストを加減できると共に、デジタル相互接続標準に適
合できる。ビデオ処理モジュールの出力端子におけるデ
ジタル信号の切り捨て又は丸めにより、不快な相互関係
エラーがしばしば生じる。例えば、平坦なフィールド信
号又は傾斜信号の如く丸めた信号は、特に観測者の目に
敏感に感じられる低周波相互関係エラーを生じる。ディ
ザ−信号を採用することにより、相互関係エラーをラン
ダムにし、その影響を減らすことができる。

ディザ−処理した出力信号のエラーの大きさは、単純な
丸めよりも大きいが、エラーがランダムなので知覚が改
善される。

しかし、この方法には、まだ問題がある。まず第１に、
相互関係エラーがなく、ディザ−信号を本当に必要とし
ない場合でも、即ち、処理モジュールが処理を行わず、
信号を単に通過させる場合でも、ディザ−信号を付加す
ることにより、デジタル信号の信号対ノイズ比が常に減
少する。第２に、ディザ−信号は、複合ビデオ信号の副
搬送波周波数の成分を含んでいるかもしれず、この成分
が不快なりロミナンス・ノイズを生じる。このノイズは
、クロミナンス成分のな、いモノクロ・ビデオを処理す
る際に、特に目立つ。最後に、固定利得段へのスタティ
ク・フレーム・バッファ入力信号の如く、固定信号源で
発生し、固定処理動作を目的とする信号をディザ−処理
すると、−時的なノイズが生じる。すなわち、時間に対
して一定なピクセルが、ディザ−により、今度は、フレ
ーム間で変化する。この問題は多少やっかいであるが、
固定処理動作を行う凍結フレームが「凍結」状態に留ま
るのは望ましい。フレーム内ではランダムであるが、フ
レーム間では同じである固定ディザ−・グリッドを用い
ると、この問題を解決できるが、かかる固定ディザ−・
グリッドは、連続処理動作において直線的に累積する。

これも、また、望ましくない。

第２図は、１９８４年にプレンティス・ホール・インク
（Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ、　Ｉｎｃ、　）より出
版されたエヌ・ニス・ジャヤント（Ｎ、　Ｓ、　Ｊａｙ
ａｎｔ）　及ヒビーター・ノル（Ｐｅｔｅｒ　Ｒｏｌｌ
）による「波形のデジタル・コード化（Ｄｉｇｉｔａｌ
　Ｃｏｄｉｎｇ　ｏｆ　ＷａｖｅｆｏｒｍＳ）に開示さ
れた、丸めを行わない従来の基本的なディザ−技術を示
す。入力信号ｘ　（ｎ）及びディザ−信号源５０からの
ディザ−信号を加算器５２に入力する。そして、その出
力信号を量子化回路５４により量子化して、出力信号ｙ
　（ｎ）を発生する。

デジタル・ビデオ信号のビット数を丸めて、単純な切り
捨てに対する量子化エラーが目立たないようにする１つ
の方法は、英国放送協会のエム・ジー・クロール（Ｍ、
　Ｇ、　Ｃｒｏｆｔ　）らによる論文「８ビ、トＣＣ■
Ｒ勧告６０１により処理又は計算したデジタル・ビデオ
信号の剰余の適応化（Ａｃｅｏｍｍｏｄａｔｉｎｇ　ｔ
ｈｅ　Ｒｅ５ｉｄｕｅ　ｏｆ　Ｐｒｏｃｅｓｓｅｄ　ｏ
ｒ　Ｃｏｍｐｕｔｅｄ　Ｄｉｇｉｔａｌ　Ｖｉｄｅｏ　
Ｓｉｇｎａｌｓ　ｗｉｔｈｉｎ　ｔｈｅ　８　ＢｉｔＣ
ＣＩＲＲｅｃｏｍｅｎｄａｔｉｏｎ　６０１）　Ｊに開
示されているエラー帰還技術である。ｍビットの入力ビ
デオ信号及び加算器５２の出力信号の下位（ｍ−ｔ）ビ
ットをこの加算器５２に入力する。上位【ビットを他の
ビデオ装置に供給する。なお、入力信号の累積した下位
ビットの加算によるキャリーにより、最下位ビットが影
響を受ける。

他の方法は、クワンテル・リミテッド（Ｑｕａｎｔｅｌ
　Ｌｉｗ＋１ｔｅｄ　）に譲渡されたヨーロッパ特許出
願公告第０．２７０．２５９　　Ａ２の「ビデオ信号処
理システムに関する改善（１＋＊ｐｒｏｖｅｍｅｎｔｓ
　Ｒｅｌａｔｉｎｇ　ｔ。

Ｖｉｄｅｏ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｓ
ｙｓｔｅｍｓ　）　Ｊに開示されている。ｍビ・ノド信
号をｎビット信号に減らすには、下位（ｍ−ｔ）ビット
及び乱数（ランダム信号）発生器の出力信号をコンピュ
ータに入力する。　（ｍ−ｔ）ビットが、発生した乱数
（ランダム信号）よりも大きいときは、最上位ビットを
１だけ増分する。そうでなければ、最上位ピ、２トを変
更しない。

［発明が解決しようとする課題］ よって、必要とする場合のみ、ディザ−を適用し、入力
信号が凍結されている場合、固定グリ・ノド・ディザ−
を適用し、入力信号が変化している場合、ランダム・デ
ィザ−を適用する適応丸め回路が必要とされている。ま
た、この必要とされている適応丸め回路は、入力信号が
複合ビデオ信号の場合、不快なりロミナンス・ノイズを
生じるものではない。

したがって、本発明の目的は、上述の如く必要とされて
いる適応丸め回路の提供にある。

［課題を解決するための手段及び作用］本発明によるビ
デオ信号用適応丸め回路は、丸めエラーのある場合のみ
、ディザ−信号を適用し、凍結フレーム入力信号に対し
て固定グリッド・ディザ−信号を適用するが、変化する
入力信号に対しては、−時的なランダム・ディザ−信号
を適用する。また、複合ビデオ信号に対しては、ディザ
−信号をろ波して、副搬送波周波数の成分を除去する。

整数部分及び分数部分を有する入力デジタル信号を、加
算器の一方の入力端子に供給する。

乱数発生器は、データ・フレーム・レートで繰す返す固
定ディザ−信号を発生する。この固定ディザ−信号をス
クランブラ−（混合器）に入力する。

また、このスクランブラ−に、入力デジタル信号の整数
部分も入力する。スクランブラ−からのディザ−信号を
加算器の他方の入力端子である分数ビット部分に直接供
給するので、ゼロを入力デジタル信号の整数部分に加算
し、ディザ−信号を分数部分に加算する。代わりに、入
力デジタル信号が複合デジタル・ビデオ信号の場合、デ
ィザ−信号を加算器の入力端子に供給する前に、クロミ
ナンス・ノツチ・フィルタに入力する。加算器の出力信
号を切り捨て処理し、入力デジタル信号の整数部分とし
て、丸めた出力デジタル信号を発生する。

本発明のその他の目的、利点及び新規な特徴は、添付図
を参照した以下の説明より明らかになろう。

［実施例］ 第１図は、本発明による複合ビデオ信号用適応丸め回路
のブロック図である。ｍビットの入力デジタル信号ｘ　
（ｎ）を加算器１２に入力する。この入力デジタル信号
は、整数ビットがｔで、分数ビットが（ｍ−ｔ）である
。例えば、１０ビツトのデジタル信号を８ビツトのデジ
タル信号に丸める場合、ｍ＝１０でｔ＝８である。整数
ピッ）１は、ディザ−信号源１４への変更子（ｍｏｄｉ
ｆｉｅｒ）入力信号として作用し、このディザ−信号源
１４は、（ｍ−ｔ）ビットのディザ−信号を出力する。

フレーム・パルスＦｓをディザ−信号源１４に入力する
。このディザ−信号源１４は、同じピクセル位置にて、
同じ変更子入力信号に対して同じ値を出力するが、フレ
ーム内の異なるピクセル位置での同じ変更子入力信号に
対しては、ランダム値である。入力デジタル信号が複合
ビデオ信号であり、クロミナンス副搬送波周波数ｆｓｃ
で生じるディザ−信号の任意の成分をろ波する場合、デ
ィザ−信号をノツチ・フィルタ１６に入力する。なお、
このノツチ・フィルタは、オプションで設ける。

入力デジタル信号の（ｍ−ｔ）分数ピノ）と組み合わせ
るために、ディザ−信号を加算器１２に入力する。その
結果の出力信号は、ｍビット入力デジタル信号をディザ
−信号で変調したものである。

入力信号の分数部分が０、即ち、丸めが必要なければ、
入力信号の整数部分に対してキャリーオーバ（繰り越し
）がなく、整数部分を量子化回路１８に通過させて変化
させない。入力デジタル信号が複合ビデオ信号の場合、
クロマ・ノツチ・フィルタ１６により、ディザ−信号に
より、クロミナンス成分は入力デジタル信号に付加され
ない。そして、入力デジタル信号が凍結フレームならば
、即ち、フレームのピクセルがフレーム間で同じならば
、フレーム間で同じ変更子値によりフレーム内の任意特
定ピクセル用のディザ−信号源をアドレス指定して、各
フレームのピクセルに対して同じディザ−信号を発生す
る。入デジタル信号がフレーム間で変化していると、所
定ピクセルの変更子値は、フレーム間で変化して、ディ
ザ−信号を変化させる。よって、ディザ−信号は、凍結
フレームに対しては固定グリッド信号であり、変化する
フレームに対してはランダム信号である。

ノツチ・フィルタ１６は、第３図に示すように実現でき
る。サンプル周波数ｆｓで、ディザ−入力信号を第ルジ
スタ２２にクロックする。なお、ｆｓｃ＝４ｆｓである
。このディザ−入力信号は、加算回路２６にも入力する
。第ルジスタ２２の出力信号をｆｓの次のクロック・パ
ルスの時に第２レジスタ２４にクロックし、その出力信
号を加算回路２６に入力する。加算回路２６の出力信号
は、互い違いのサンプル、即ち、１／３．２／４．３１
５などの組み合わせである。効果的な結果としては、ノ
ツチ・フィルタ１６の出力端子にて、入力信号の内、ｆ
　ｓｃで発生する任意の成分を除去することである。

適応丸め回路に適する論理的なディザ−信号源１４’　
を第４図に示す。この回路では、２０ｔ（２のｔ乗）個
、ｔ＝８の場合２５６個の乱数（うンダム信号）発生器
３２が設けられている。これら乱数発生器３２の各々は
、フレーム同期パルスによりこの乱数発生器がリセット
されてから、入力デジタル信号用のデータ・フレーム・
レートで繰り返えし、同じ周波数ｆｓの固定グリッド信
号を発生する。しかし、この各々のグリッド信号は、互
いにランダムである。乱数発生器３２の出力信号をマル
チプレクサ（ＭＵＸ）３４に入力する。

入力デジタル信号の整数部分により、ビクセル・レート
、即ち、サンプル・レートｆｓでマルチプレクサ３４を
アドレス指定するので、このマルチプレクサは、ビクセ
ルの整数部分に応じた各ビクセル用の乱数発生器３２の
異なる１つの出力信号をディザ−信号として出力する。

この方法において、凍結フレームの各ビクセル部分は、
各フレーム期間中に同じ乱数発生器３２を選択するので
、所望の固定ディザ−・グリッド信号となる。所定の一
時的な位置で変化するビクセルは乱数発生器３２の異な
る１つを選択するので、変化する入力デジタル信号は、
−時的なランダム・グリッド信号に支配される。

第５図に示すディザ−信号源１４は、第４図の論理的デ
ィザ−信号源１４°を実現した実際のハードウェアであ
る。単一の乱数発生器３２を具えフレーム・レートで繰
り返す固定ディザ−・グリッド信号を発生する。変更子
入力信号をマルチプレクサではなく、スクランブラ−３
６に入力する。

このスクランブラ−３６は、乱数発生器３２の出力信号
を変更する。スクランブラ−でのスクランブル動作（混
合動作）が決定的ならば、即ち、同じ入力信号が常に同
じ出力信号を発生するならば、凍結フレーム信号により
、その出力端子に望み通りの固定ディザ−・グリッド信
号が発生する。同様に、スクランブル動作を変更するこ
とにより、変化する入力デジタル信号がディザ−・グリ
ッド信号を変化させる。

第６図に詳細に示す如く、ｍビットの入力デジタル信号
を加算器１２の入力端子の１つに供給する。また、ビ・
シト０〜（ｍ−ｔ−１）は、分数部分を表し、ビット（
ｍ−ｔ）〜（ｍ−１）は、整数部分を表す。加算器１２
の別の入力端子にお％、Ｘて、０を整数部分（ｍ−ｔ）
及び（ｍ−１）に入力し、ノツチ・フィルタ１６からの
ディザ−信号を分数部分θ〜（ｍ−ｔ−１）に入力する
。加算器１２の出力信号は、分数部分ビットＯ〜（ｍ　
−ｔ　’−１）を切り捨てたｔ整数ビット（ｍ−ｔ）〜
（ｍ−１）を表わす。第７図に示す如く、スクランブラ
−３６は、複数の排他的オア・ゲート３８でもよく、各
ゲートは、乱数発生器３２からの（ｍ−ｔ）ピ・ノドの
１つと、入力デジタル信号の整数部分からのｔビットの
１つとを受ける。これらビットは、排他的オア・ゲート
３８に入力するが、入力デジタル信号からの最下位整数
ビットは、乱数発生器からの最上位ディザ−・ビットと
スクランブルされる。よって、ディザ−信号が２ピツト
ＤＯ１ＤＩであり、入力デジタル信号の整数部分が８ビ
ツトＩＯ〜Ｉ７の場合、ピッ）Ｉｔが排他的オア・ゲー
ト３８の１つに入力し、ビットＤＯとスクランブルされ
、また、ビット■０が他の排他的オア・ゲートに入力し
てＤＩとスクランブルされる。スクランブラ−３６では
、わずか２個の排他的オア・ゲートが必要である。

［発明の効果］ よって、本発明のビデオ信号用適応丸め回路によれば、
入力デジタル信号の整数部分のみに加算するディザ−信
号を発生する。このディザ−信号は、凍結フレーム入力
信号に対しては固定ディザ−・グリッドの形式であり、
また、変化する入力信号に対しては、ランダム・ディザ
−・グリッドの形式である。複合ビデオ入力信号にとっ
て、ディザ−信号を副搬送波周波数の７プチ・フィルで
処理するので、このディザ−信号は、カラー成分を処理
した入力信号に加算しない。

【図面の簡単な説明】

第１図は、本発明の複合ビデオ信号用適応丸め回路のブ
ロック図、 第２図は、従来のディザ−技法のブロック図、第３図は
、第１図の適応丸め回路用のノツチ・フィルタのブロッ
ク図、 第４図は、第１閃の適応丸め回路用の論理的なディザ−
信号源のブロック図、 第５図は、第１図の適応丸め回路用の実際のディザ−信
号源のブロック図、 第６図は、第１図の適応丸め回路のより詳細なブロック
図、 第７図は、第６図の適応丸め回路用のスクランブラ−の
回路図である。 １２：加算器（組み合わせ手段） １４：ディザ−信号源 １６二ノ・ノチ・フィルタ １８：ｆｉ子化回路 ２２．２４：レジスタ ３２：乱数発生器 ３４：マルチプレクサ ３６：スクランブラー

Claims (1)

1. 【特許請求の範囲】 入力デジタル信号のビット数よりも出力デジタル信号の
   ビット数を減らす適応丸め回路であって、ビット数が上
   記入力及び出力デジタル信号のビット数の差に等しく、
   上記入力デジタル信号から得た変更子入力信号の関数で
   あるディザー信号を発生するディザー信号発生手段と、 上記ディザー信号を上記入力デジタル信号と組み合わせ
   て上記出力デジタル信号を発生する組み合わせ手段と を具えた適応丸め回路。