JP2822776B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でＤ／Ａ変換を行
う、オーバーサンプリング型Ｄ／Ａ変換装置に関するも
のである。
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でＤ／Ａ変換を行
う、オーバーサンプリング型Ｄ／Ａ変換装置に関するも
のである。
【０００２】
【従来の技術】Ｄ／Ａ変換装置の一つとして、ノイズシ
ェーパとＰＷＭを用いたＤ／Ａ変換装置が報告されてい
る。従来報告されていたこの方式のＤ／Ａ変換装置につ
いて図７を用いて説明する。なお、この技術については
「ナショナル・テクニカル・レポート（第３４巻第２
号、昭和６３年４月）ｐｐ．４０−４５」にその記載が
ある。
ェーパとＰＷＭを用いたＤ／Ａ変換装置が報告されてい
る。従来報告されていたこの方式のＤ／Ａ変換装置につ
いて図７を用いて説明する。なお、この技術については
「ナショナル・テクニカル・レポート（第３４巻第２
号、昭和６３年４月）ｐｐ．４０−４５」にその記載が
ある。
【０００３】図７は従来のＤ／Ａ変換装置の一例を示す
ブロック図である。１０はディジタルフィルタ（ＤＦ）
であり、入力されたディジタル信号のサンプリング周波
数ｆｓをｎ倍（ｎ≧２）にするものである。ここではｎ
＝６４とする。１１はノイズシェーパ（ＮＳ）であり、
ディジタルフィルタ１０から出力されるディジタル信号
の語長制限を行うとともにノイズの周波数特性を所定の
特性に変化させるものである。ここでは３次特性のノイ
ズシェーパとし、入力Ｘに対する出力Ｙは（数１）で表
されるものとする。
ブロック図である。１０はディジタルフィルタ（ＤＦ）
であり、入力されたディジタル信号のサンプリング周波
数ｆｓをｎ倍（ｎ≧２）にするものである。ここではｎ
＝６４とする。１１はノイズシェーパ（ＮＳ）であり、
ディジタルフィルタ１０から出力されるディジタル信号
の語長制限を行うとともにノイズの周波数特性を所定の
特性に変化させるものである。ここでは３次特性のノイ
ズシェーパとし、入力Ｘに対する出力Ｙは（数１）で表
されるものとする。
【０００４】
【数１】
【０００５】また、出力Ｙは１１（＝ｐ）レベルの出力
を持つものとする。７０はパルス幅変調回路（ＰＷＭ）
であり、ノイズシェーパ１１から出力されるディジタル
信号に対応した１１通りのパルス幅を有する１ビットの
パルス信号に変換し、アナログ信号として出力する。図
７のＤ／Ａ変換装置は、ディジタルフィルタ１０とノイ
ズシェーパ１１によりディジタル入力信号をサンプリン
グ周波数６４ｆｓ、１１レベルとしたのちに、ＰＷＭ７
０でさらに少なくとも７０４倍（６４×１１）のクロッ
クを用いてアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換するいわゆるオーバーサンプリング型のＤ／Ａ変
換装置となっている。
を持つものとする。７０はパルス幅変調回路（ＰＷＭ）
であり、ノイズシェーパ１１から出力されるディジタル
信号に対応した１１通りのパルス幅を有する１ビットの
パルス信号に変換し、アナログ信号として出力する。図
７のＤ／Ａ変換装置は、ディジタルフィルタ１０とノイ
ズシェーパ１１によりディジタル入力信号をサンプリン
グ周波数６４ｆｓ、１１レベルとしたのちに、ＰＷＭ７
０でさらに少なくとも７０４倍（６４×１１）のクロッ
クを用いてアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換するいわゆるオーバーサンプリング型のＤ／Ａ変
換装置となっている。
【０００６】図７のＤ／Ａ変換装置の出力信号スペクト
ラムをコンピュータ・シミュレーションで求めた結果を
図８に示す。簡単のため、ここでは０〜２ｆｓまでの信
号を示している。前記したように、僅か１１レベルのデ
ィジタル信号をアナログ信号に変換したものながら、図
８に示したようにノイズシェーパ１１によって０〜ｆｓ
／２の信号帯域では１２０ｄＢ以上のダイナミックレン
ジ（Ｄ．Ｒ．）が得られるものである。
ラムをコンピュータ・シミュレーションで求めた結果を
図８に示す。簡単のため、ここでは０〜２ｆｓまでの信
号を示している。前記したように、僅か１１レベルのデ
ィジタル信号をアナログ信号に変換したものながら、図
８に示したようにノイズシェーパ１１によって０〜ｆｓ
／２の信号帯域では１２０ｄＢ以上のダイナミックレン
ジ（Ｄ．Ｒ．）が得られるものである。
【０００７】
【発明が解決しようとする課題】しかしながら図７に示
す構成では、ＰＷＭ７０には少なくとも７０４ｆｓのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数ｆｓ＝４８ｋHzの
場合、７０４ｆｓ＝３３．７９２ＭHzという極めて高い
クロックとなり、電磁干渉や電磁妨害の対策が必要にな
るなど実用上の課題がある。
す構成では、ＰＷＭ７０には少なくとも７０４ｆｓのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数ｆｓ＝４８ｋHzの
場合、７０４ｆｓ＝３３．７９２ＭHzという極めて高い
クロックとなり、電磁干渉や電磁妨害の対策が必要にな
るなど実用上の課題がある。
【０００８】ＰＷＭ以外の方式でＤ／Ａ変換を行う場合
にはＰＷＭの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたＤ／Ａ変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が要求されるため、Ｄ／Ａ変換回路の製造が
困難になるという課題があった。
にはＰＷＭの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたＤ／Ａ変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が要求されるため、Ｄ／Ａ変換回路の製造が
困難になるという課題があった。
【０００９】本発明は上記従来の課題を解決するもの
で、ＰＷＭのように高いクロックを必要とせず、またＤ
／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置
を提供することを目的とする。
で、ＰＷＭのように高いクロックを必要とせず、またＤ
／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、本発明のＤ／Ａ変換装置は以下の構成とする。
に、本発明のＤ／Ａ変換装置は以下の構成とする。
【００１１】（１）入力されたディジタル信号のサンプ
リング周波数をｎ倍（ｎ≧２）にするディジタルフィル
タと、前記ディジタルフィルタの出力を入力とし語長制
限とともにノイズの周波数特性を所定の特性に変化させ
るノイズシェーパと、前記ノイズシェーパの出力を入力
とし、この入力の値に対応した１ビット信号列に変換す
るデコーダと、前記デコーダの出力をアナログ信号に変
換する１ビットＤ／Ａ変換器列と、前記１ビットＤ／Ａ
変換器列の出力を総合するアナログ加算器とを備え、前
記デコーダの出力を、前記ノイズシェーパの出力の値に
応じた数の１ビット信号が巡回するような出力とする。
リング周波数をｎ倍（ｎ≧２）にするディジタルフィル
タと、前記ディジタルフィルタの出力を入力とし語長制
限とともにノイズの周波数特性を所定の特性に変化させ
るノイズシェーパと、前記ノイズシェーパの出力を入力
とし、この入力の値に対応した１ビット信号列に変換す
るデコーダと、前記デコーダの出力をアナログ信号に変
換する１ビットＤ／Ａ変換器列と、前記１ビットＤ／Ａ
変換器列の出力を総合するアナログ加算器とを備え、前
記デコーダの出力を、前記ノイズシェーパの出力の値に
応じた数の１ビット信号が巡回するような出力とする。
【００１２】（２）前記デコーダの出力を、前記ノイズ
シェーパから出力されるｐ通り（ｐは整数）の値を持つ
信号に対応して少なくとも（ｐ−１）個の１ビット信号
列を出力するようにし、その１ビット信号列の割り当て
開始位置が１サンプルデータ前の該１ビット信号列の最
終割り当て位置の次の位置になるように巡回して割り当
てられるようにする。
シェーパから出力されるｐ通り（ｐは整数）の値を持つ
信号に対応して少なくとも（ｐ−１）個の１ビット信号
列を出力するようにし、その１ビット信号列の割り当て
開始位置が１サンプルデータ前の該１ビット信号列の最
終割り当て位置の次の位置になるように巡回して割り当
てられるようにする。
【００１３】（３）前記デコーダの出力を、前記ノイズ
シェーパから出力されるｐ通り（ｐは整数）の値を持つ
信号に対応して少なくとも（ｐ−１）個の１ビット信号
列を出力するようにし、その１ビット信号列の割り当て
開始位置が１サンプルデータごとに所定数だけ巡回する
ようにする。
シェーパから出力されるｐ通り（ｐは整数）の値を持つ
信号に対応して少なくとも（ｐ−１）個の１ビット信号
列を出力するようにし、その１ビット信号列の割り当て
開始位置が１サンプルデータごとに所定数だけ巡回する
ようにする。
【００１４】（４）前記デコーダの出力を、前記ノイズ
シェーパから出力されるｐ通り（ｐは整数）の値を持つ
信号に対応して少なくとも２（ｐ−１）個の１ビット信
号列を出力するようにし、その１ビット信号の割り当て
が巡回し、かつ該１ビット信号列の信号は何れも２サン
プルデータ連続して割り当てられることがないようにす
る。
シェーパから出力されるｐ通り（ｐは整数）の値を持つ
信号に対応して少なくとも２（ｐ−１）個の１ビット信
号列を出力するようにし、その１ビット信号の割り当て
が巡回し、かつ該１ビット信号列の信号は何れも２サン
プルデータ連続して割り当てられることがないようにす
る。
【００１５】
【作用】上記した構成により本発明は、ノイズシェーパ
の出力をデコーダで１ビット信号列に変換し、さらに１
ビットＤ／Ａ変換器列でアナログ信号に変換することに
より、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の１ビットＤ／Ａ変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の１ビッ
トＤ／Ａ変換器との相関を無くしている。このことによ
って、各１ビットＤ／Ａ変換器間の出力にバラツキがあ
る場合でも、信号帯域での歪やノイズの発生を小さくす
ることができる。
の出力をデコーダで１ビット信号列に変換し、さらに１
ビットＤ／Ａ変換器列でアナログ信号に変換することに
より、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の１ビットＤ／Ａ変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の１ビッ
トＤ／Ａ変換器との相関を無くしている。このことによ
って、各１ビットＤ／Ａ変換器間の出力にバラツキがあ
る場合でも、信号帯域での歪やノイズの発生を小さくす
ることができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１７】図１は本発明によるＤ／Ａ変換装置の一実
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ（ＤＦ）、１１はノイズシェーパ（ＮＳ）で
あり、共に図７で示したものと同一の構成・機能を有す
る。１２はデコーダ（ＤＥＣ）であり、ノイズシェーパ
１１から出力されるディジタル信号に対応してｍ個の１
ビット信号を出力するものである。１３は１ビットＤ／
Ａ変換器列（ＤＡＣ）であり、第１のＤ／Ａ変換器（Ｄ
ＡＣ−１）から第ｍのＤ／Ａ変換器（ＤＡＣ−ｍ）まで
の、全て均一なｍ個の１ビットＤ／Ａ変換器で構成され
る。１４はアナログ加算器であり、１ビットＤ／Ａ変換
器列１３から出力されるｍ個のアナログ信号を総合し、
アナログ信号として出力する。１５はＤ／Ａ変換回路で
あり、１ビットＤ／Ａ変換器列１３とアナログ加算器１
４とで構成される。図１のＤ／Ａ変換装置は、ディジタ
ルフィルタ１０とノイズシェーパ１１によりディジタル
入力信号をサンプリング周波数６４ｆｓ、１１（＝ｐ）
レベルとしたのちに、デコーダ１２でｍ個の１ビット信
号とし、さらにＤ／Ａ変換回路１５でアナログ信号に変
換するものであり、ディジタル信号をより高いサンプリ
ング周波数でアナログ信号に変換するいわゆるオーバー
サンプリング型のＤ／Ａ変換装置となっている。
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ（ＤＦ）、１１はノイズシェーパ（ＮＳ）で
あり、共に図７で示したものと同一の構成・機能を有す
る。１２はデコーダ（ＤＥＣ）であり、ノイズシェーパ
１１から出力されるディジタル信号に対応してｍ個の１
ビット信号を出力するものである。１３は１ビットＤ／
Ａ変換器列（ＤＡＣ）であり、第１のＤ／Ａ変換器（Ｄ
ＡＣ−１）から第ｍのＤ／Ａ変換器（ＤＡＣ−ｍ）まで
の、全て均一なｍ個の１ビットＤ／Ａ変換器で構成され
る。１４はアナログ加算器であり、１ビットＤ／Ａ変換
器列１３から出力されるｍ個のアナログ信号を総合し、
アナログ信号として出力する。１５はＤ／Ａ変換回路で
あり、１ビットＤ／Ａ変換器列１３とアナログ加算器１
４とで構成される。図１のＤ／Ａ変換装置は、ディジタ
ルフィルタ１０とノイズシェーパ１１によりディジタル
入力信号をサンプリング周波数６４ｆｓ、１１（＝ｐ）
レベルとしたのちに、デコーダ１２でｍ個の１ビット信
号とし、さらにＤ／Ａ変換回路１５でアナログ信号に変
換するものであり、ディジタル信号をより高いサンプリ
ング周波数でアナログ信号に変換するいわゆるオーバー
サンプリング型のＤ／Ａ変換装置となっている。
【００１８】図１のＤ／Ａ変換回路１５の一例を図２に
示す。図２で、１３は１ビットＤ／Ａ変換器列（ＤＡ
Ｃ）、１４はアナログ加算器、１５はＤ／Ａ変換回路で
あり、それぞれ図１に対応している。２０はインバータ
であり、１ビット入力信号を反転して出力する。２１，
２２は抵抗器、２３はオペアンプ（演算増幅器）であ
る。図２の動作を説明すると、まずオペアンプ２３の非
反転入力端子は接地されており、反転入力端子は仮想接
地点となっている。また、１ビット入力信号はインバー
タ２０，抵抗器２１を介して全てオペアンプ２３の反転
入力端子に接続され、さらに抵抗器２２を介してオペア
ンプ２３の出力端子に接続されている。即ち、抵抗器２
１，２２による電流加算回路を構成している。いま、Ｄ
ＡＣ−１の抵抗器２１の抵抗値をＲ１、ＤＡＣ−２の抵
抗器２１の抵抗値をＲ２、…、ＤＡＣ−ｍの抵抗器２１
の抵抗値をＲmとし、抵抗器２２の抵抗値をＲfとすると
き、アナログ出力電圧Ｅｏは（数２）で求められる。
示す。図２で、１３は１ビットＤ／Ａ変換器列（ＤＡ
Ｃ）、１４はアナログ加算器、１５はＤ／Ａ変換回路で
あり、それぞれ図１に対応している。２０はインバータ
であり、１ビット入力信号を反転して出力する。２１，
２２は抵抗器、２３はオペアンプ（演算増幅器）であ
る。図２の動作を説明すると、まずオペアンプ２３の非
反転入力端子は接地されており、反転入力端子は仮想接
地点となっている。また、１ビット入力信号はインバー
タ２０，抵抗器２１を介して全てオペアンプ２３の反転
入力端子に接続され、さらに抵抗器２２を介してオペア
ンプ２３の出力端子に接続されている。即ち、抵抗器２
１，２２による電流加算回路を構成している。いま、Ｄ
ＡＣ−１の抵抗器２１の抵抗値をＲ１、ＤＡＣ−２の抵
抗器２１の抵抗値をＲ２、…、ＤＡＣ−ｍの抵抗器２１
の抵抗値をＲmとし、抵抗器２２の抵抗値をＲfとすると
き、アナログ出力電圧Ｅｏは（数２）で求められる。
【００１９】
【数２】
【００２０】ここで、１ビットＤ／Ａ変換器列１３は全
て均一な構成であるから、抵抗器２１の抵抗値もＲ１＝
Ｒ２＝…＝Ｒmであり、オペアンプ２３の出力即ちアナ
ログ出力は、１ビット入力信号のうち“０”（即ち、イ
ンバータ２０の出力が“１”）になっている信号の数に
比例した電圧値を出力するものとなっている。
て均一な構成であるから、抵抗器２１の抵抗値もＲ１＝
Ｒ２＝…＝Ｒmであり、オペアンプ２３の出力即ちアナ
ログ出力は、１ビット入力信号のうち“０”（即ち、イ
ンバータ２０の出力が“１”）になっている信号の数に
比例した電圧値を出力するものとなっている。
【００２１】実際の回路では１ビットＤ／Ａ変換器列１
３の抵抗器２１を完全に均一に製造することは不可能で
あり、何らかの相対誤差が存在する。この場合は（数
２）からも明らかなように１ビット入力信号のうち
“０”になっている信号の数だけではなく位置にも依存
した電圧値が出力される。
３の抵抗器２１を完全に均一に製造することは不可能で
あり、何らかの相対誤差が存在する。この場合は（数
２）からも明らかなように１ビット入力信号のうち
“０”になっている信号の数だけではなく位置にも依存
した電圧値が出力される。
【００２２】図１のデコーダ１２の一例を図３に示す。
図３で、３０はポインタであり、入力信号の累算値の剰
余を出力するものである。３１はＲＯＭ（読み出し専用
メモリ）であり、入力信号を下位、ポインタ３０の出力
を上位とするアドレスに対応してｍビットのデータを出
力するものである。ここではｍ＝１０（＝ｐ−１）とす
る。図３の動作を説明すると、まずポインタ３０は図１
のノイズシェーパ１１から出力される１１レベルの信号
（０〜１０）を累算し、１０の剰余を求め出力する。従
って、その出力は０〜９の１０通りとなる。次に、入力
信号を下位、ポインタ３０の出力信号を上位とするアド
レスをＲＯＭ３１に入力し、１０ビットのデータを得
る。この１０ビットのデータは、１ビット信号１０個を
表すものである。この時のアドレス（１０進数）とデー
タ（２進数）の関係を（表１）に示す。
図３で、３０はポインタであり、入力信号の累算値の剰
余を出力するものである。３１はＲＯＭ（読み出し専用
メモリ）であり、入力信号を下位、ポインタ３０の出力
を上位とするアドレスに対応してｍビットのデータを出
力するものである。ここではｍ＝１０（＝ｐ−１）とす
る。図３の動作を説明すると、まずポインタ３０は図１
のノイズシェーパ１１から出力される１１レベルの信号
（０〜１０）を累算し、１０の剰余を求め出力する。従
って、その出力は０〜９の１０通りとなる。次に、入力
信号を下位、ポインタ３０の出力信号を上位とするアド
レスをＲＯＭ３１に入力し、１０ビットのデータを得
る。この１０ビットのデータは、１ビット信号１０個を
表すものである。この時のアドレス（１０進数）とデー
タ（２進数）の関係を（表１）に示す。
【００２３】
【表１】
【００２４】（表１）を説明すると、１０ビットデータ
はアドレス下位即ち入力信号の数値が示すだけ“１”と
なっており、各ビットの総和が入力信号に等しくなるよ
うになっている。また、アドレス下位即ちポインタ３０
の出力信号の数値が示すだけ左にシフトされ、あふれた
桁は右から現れるように巡回している。（表１）のよう
にＲＯＭ３１を定義することにより、例えば（表２）の
ようにデータが出力される。
はアドレス下位即ち入力信号の数値が示すだけ“１”と
なっており、各ビットの総和が入力信号に等しくなるよ
うになっている。また、アドレス下位即ちポインタ３０
の出力信号の数値が示すだけ左にシフトされ、あふれた
桁は右から現れるように巡回している。（表１）のよう
にＲＯＭ３１を定義することにより、例えば（表２）の
ようにデータが出力される。
【００２５】
【表２】
【００２６】（表２）からも判るように、入力信号の数
値が示すだけの“１”が１０ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と１０
ビットデータのうちの特定ビットとの相関が無いことを
示している。このため、１０ビットデータがそれぞれ接
続される１ビットＤ／Ａ変換器列１３の出力間にバラツ
キがある場合でも、信号帯域での歪やノイズの発生を小
さくすることができる。
値が示すだけの“１”が１０ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と１０
ビットデータのうちの特定ビットとの相関が無いことを
示している。このため、１０ビットデータがそれぞれ接
続される１ビットＤ／Ａ変換器列１３の出力間にバラツ
キがある場合でも、信号帯域での歪やノイズの発生を小
さくすることができる。
【００２７】図１のＤ／Ａ変換装置で、１ビットＤ／Ａ
変換器列１３の出力が例えば（表３）に示すような最大
±０．１％のバラツキを持つ場合の出力信号スペクトラ
ムをシミュレーションで求めた結果を図４に示す。簡単
のため、ここでは０〜２ｆｓまでの信号を示している。
変換器列１３の出力が例えば（表３）に示すような最大
±０．１％のバラツキを持つ場合の出力信号スペクトラ
ムをシミュレーションで求めた結果を図４に示す。簡単
のため、ここでは０〜２ｆｓまでの信号を示している。
【００２８】
【表３】
【００２９】図８にも示したように、ノイズシェーパ１
１からの出力では０〜ｆｓ／２の信号帯域では１２０ｄ
Ｂ以上のダイナミックレンジが得られるが、図４では約
１１８ｄＢのダイナミックレンジとなっており、１ビッ
トＤ／Ａ変換器列１３の出力に最大±０．１％ものバラ
ツキが存在するにも関わらず、性能劣化は僅かとなって
いるのが判る。これに対してデータが巡回しないような
出力の場合、例えばポインタ３０の出力が入力によらず
０に固定されている場合の出力信号スペクトラムをシミ
ュレーションで求めた結果を図５に示す。図５に見られ
るように、図４に比較してノイズが増加し、高調波歪が
発生しており、またダイナミックレンジは約８４ｄＢと
大きく劣化していることが判る。
１からの出力では０〜ｆｓ／２の信号帯域では１２０ｄ
Ｂ以上のダイナミックレンジが得られるが、図４では約
１１８ｄＢのダイナミックレンジとなっており、１ビッ
トＤ／Ａ変換器列１３の出力に最大±０．１％ものバラ
ツキが存在するにも関わらず、性能劣化は僅かとなって
いるのが判る。これに対してデータが巡回しないような
出力の場合、例えばポインタ３０の出力が入力によらず
０に固定されている場合の出力信号スペクトラムをシミ
ュレーションで求めた結果を図５に示す。図５に見られ
るように、図４に比較してノイズが増加し、高調波歪が
発生しており、またダイナミックレンジは約８４ｄＢと
大きく劣化していることが判る。
【００３０】また、ここではポインタ３０の動作を、図
１のノイズシェーパ１１から出力される１１レベルの信
号（０〜１０）を累算し１０の剰余を求め出力するもの
としたが、本発明の他の実施例として、ポインタ３０の
動作をノイズシェーパ１１の出力によらず０〜９の信号
を順に繰り返し出力するものとしてもよい。この場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図６に示す。図６に見られるように、図８や図４に比
較してノイズの増加はあるものの、図５の場合では発生
していた高調波歪が見られなくなっており、また図５に
比較してダイナミックレンジも改善されている。特にこ
の方式ではポインタ３０の動作が０〜９の信号を順に繰
り返し出力するだけでよく、累算と剰余の演算が不要な
ためポインタ３０の回路規模を小さくできる。
１のノイズシェーパ１１から出力される１１レベルの信
号（０〜１０）を累算し１０の剰余を求め出力するもの
としたが、本発明の他の実施例として、ポインタ３０の
動作をノイズシェーパ１１の出力によらず０〜９の信号
を順に繰り返し出力するものとしてもよい。この場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図６に示す。図６に見られるように、図８や図４に比
較してノイズの増加はあるものの、図５の場合では発生
していた高調波歪が見られなくなっており、また図５に
比較してダイナミックレンジも改善されている。特にこ
の方式ではポインタ３０の動作が０〜９の信号を順に繰
り返し出力するだけでよく、累算と剰余の演算が不要な
ためポインタ３０の回路規模を小さくできる。
【００３１】次に、本発明のさらに他の実施例について
説明する。一般に、１ビットＤ／Ａ変換器が“１”を出
力するとき、直前のデータが“１”のときと“０”の場
合とでは出力値が異なる。これはデータの変化点で直前
の値が出力値に影響を及ぼすためである。これを回避す
るためには“１”の直前のデータが必ず“０”になるよ
うにすること、即ち“１”が２サンプルデータ連続して
１ビットＤ／Ａ変換器から出力されないようにすればよ
い。
説明する。一般に、１ビットＤ／Ａ変換器が“１”を出
力するとき、直前のデータが“１”のときと“０”の場
合とでは出力値が異なる。これはデータの変化点で直前
の値が出力値に影響を及ぼすためである。これを回避す
るためには“１”の直前のデータが必ず“０”になるよ
うにすること、即ち“１”が２サンプルデータ連続して
１ビットＤ／Ａ変換器から出力されないようにすればよ
い。
【００３２】この原理を図１のＤ／Ａ変換装置に応用し
て、以下のようにＤ／Ａ変換装置を構成する。なおディ
ジタルフィルタ１０，ノイズシェーパ１１については前
記した構成・動作と同等のため説明は省略する。
て、以下のようにＤ／Ａ変換装置を構成する。なおディ
ジタルフィルタ１０，ノイズシェーパ１１については前
記した構成・動作と同等のため説明は省略する。
【００３３】まず、デコーダ１２については、図３のポ
インタ３０の動作を、ノイズシェーパ１１から出力され
る１１（＝ｐ）レベルの信号を累算し、２０の剰余を求
め出力するようにする。従って、その出力は０〜１９の
２０通りとなる。次に、入力信号を下位、ポインタ３０
の出力信号を上位とするアドレスをＲＯＭ３１に入力
し、２０（＝２（ｐ−１））ビットのデータを得るよう
にする。この２０ビットのデータは１ビット信号２０個
を表すもので、この時のアドレス（１０進数）とデータ
（２進数）の関係を（表４），（表５），（表６）に示
す。
インタ３０の動作を、ノイズシェーパ１１から出力され
る１１（＝ｐ）レベルの信号を累算し、２０の剰余を求
め出力するようにする。従って、その出力は０〜１９の
２０通りとなる。次に、入力信号を下位、ポインタ３０
の出力信号を上位とするアドレスをＲＯＭ３１に入力
し、２０（＝２（ｐ−１））ビットのデータを得るよう
にする。この２０ビットのデータは１ビット信号２０個
を表すもので、この時のアドレス（１０進数）とデータ
（２進数）の関係を（表４），（表５），（表６）に示
す。
【００３４】
【表４】
【００３５】
【表５】
【００３６】
【表６】
【００３７】（表４），（表５），（表６）を説明する
と、２０ビットデータはアドレス下位即ち入力信号の数
値が示すだけ“１”となっており、各ビットの総和が入
力信号に等しくなるようになっている。また、アドレス
下位即ちポインタ３０の出力信号の数値が示すだけ左に
シフトされ、あふれた桁は右から現れるように巡回して
いる。（表４），（表５），（表６）のようにＲＯＭ３
１を定義することにより、例えば（表７）のようにデー
タが出力される。
と、２０ビットデータはアドレス下位即ち入力信号の数
値が示すだけ“１”となっており、各ビットの総和が入
力信号に等しくなるようになっている。また、アドレス
下位即ちポインタ３０の出力信号の数値が示すだけ左に
シフトされ、あふれた桁は右から現れるように巡回して
いる。（表４），（表５），（表６）のようにＲＯＭ３
１を定義することにより、例えば（表７）のようにデー
タが出力される。
【００３８】
【表７】
【００３９】（表７）からも判るように、入力信号の数
値が示すだけの“１”が２０ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と２０
ビットデータのうちの特定ビットとの相関が無いことを
示している。さらに、入力信号の最大値が１０であるか
ら、２０ビットデータ、即ち２０個の１ビット信号は全
て２サンプルデータ連続して“１”が出力されることは
無い。
値が示すだけの“１”が２０ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と２０
ビットデータのうちの特定ビットとの相関が無いことを
示している。さらに、入力信号の最大値が１０であるか
ら、２０ビットデータ、即ち２０個の１ビット信号は全
て２サンプルデータ連続して“１”が出力されることは
無い。
【００４０】こうして得られた２０ビット信号を１ビッ
トＤ／Ａ変換器列１３に入力し、アナログ加算器１４を
介してアナログ出力とする。このとき、１ビットＤ／Ａ
変換器列１３はｍ＝２０個（＝２（ｐ−１））の１ビッ
トＤ／Ａ変換器で構成する。
トＤ／Ａ変換器列１３に入力し、アナログ加算器１４を
介してアナログ出力とする。このとき、１ビットＤ／Ａ
変換器列１３はｍ＝２０個（＝２（ｐ−１））の１ビッ
トＤ／Ａ変換器で構成する。
【００４１】以上の構成によって、前記したように１ビ
ットＤ／Ａ変換器列１３の出力間にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができ、また、各１ビットデータは２データ連続して
“１”が出力されることは無いから１ビットＤ／Ａ変換
器列１３の出力は直前のデータによって影響されず、高
精度なＤ／Ａ変換が可能となるものである。
ットＤ／Ａ変換器列１３の出力間にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができ、また、各１ビットデータは２データ連続して
“１”が出力されることは無いから１ビットＤ／Ａ変換
器列１３の出力は直前のデータによって影響されず、高
精度なＤ／Ａ変換が可能となるものである。
【００４２】以上説明したようにＤ／Ａ変換装置を構成
するものである。ここではノイズシェーパ１１に（数
１）で表されるものを用いたが、ノイズシェーパとして
機能するものであれば異なる次数、特性であってもよい
ことは勿論である。また、図３に示したデコーダ１２の
構成や、（表１）のＲＯＭデータ等は説明のための一例
であり、勿論これに限ったものではない。さらに、ノイ
ズシェーパ１１のｐ通りの出力に対してデコーダ１２の
出力ビット数ｍ（即ち、１ビットＤ／Ａ変換器１３の個
数ｍ）をそれぞれ（ｐ−１），２（ｐ−１）として説明
したが、これらは何れも最少の場合であるから、回路構
成等の都合によって、ｍはこれ以上の数であっても良
い。
するものである。ここではノイズシェーパ１１に（数
１）で表されるものを用いたが、ノイズシェーパとして
機能するものであれば異なる次数、特性であってもよい
ことは勿論である。また、図３に示したデコーダ１２の
構成や、（表１）のＲＯＭデータ等は説明のための一例
であり、勿論これに限ったものではない。さらに、ノイ
ズシェーパ１１のｐ通りの出力に対してデコーダ１２の
出力ビット数ｍ（即ち、１ビットＤ／Ａ変換器１３の個
数ｍ）をそれぞれ（ｐ−１），２（ｐ−１）として説明
したが、これらは何れも最少の場合であるから、回路構
成等の都合によって、ｍはこれ以上の数であっても良
い。
【００４３】
【発明の効果】以上述べたように、本発明のＤ／Ａ変換
装置は、Ｄ／Ａ変換時のサンプリング周波数がノイズシ
ェーパのディジタル出力のサンプリング周波数と同じで
よく、ＰＷＭに比較して遥かに低いクロックでの動作が
可能であるという優れた特長を有するものである。
装置は、Ｄ／Ａ変換時のサンプリング周波数がノイズシ
ェーパのディジタル出力のサンプリング周波数と同じで
よく、ＰＷＭに比較して遥かに低いクロックでの動作が
可能であるという優れた特長を有するものである。
【００４４】また、デコーダがノイズシェーパの出力を
複数個の１ビットＤ／Ａ変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
１ビットＤ／Ａ変換器との相関が無く、各１ビットＤ／
Ａ変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
複数個の１ビットＤ／Ａ変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
１ビットＤ／Ａ変換器との相関が無く、各１ビットＤ／
Ａ変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
【図１】本発明によるＤ／Ａ変換装置の一実施例を示す
ブロック図
ブロック図
【図２】図１のＤ／Ａ変換回路１５の一例を示す回路図
【図３】図１のデコーダ１２の一例を示すブロック図
【図４】コンピュータ・シミュレーションで求めた、図
１のＤ／Ａ変換装置の出力信号スペクトラム
１のＤ／Ａ変換装置の出力信号スペクトラム
【図５】図１のＤ／Ａ変換装置で、ポインタ３０の出力
が入力によらず０に固定されている場合の出力信号スペ
クトラム
が入力によらず０に固定されている場合の出力信号スペ
クトラム
【図６】図１のＤ／Ａ変換装置で、ポインタ３０の動作
をＮＳ１１の出力によらず０〜９の信号を順に繰り返し
出力するものとした場合の出力信号スペクトラム
をＮＳ１１の出力によらず０〜９の信号を順に繰り返し
出力するものとした場合の出力信号スペクトラム
【図７】従来のＤ／Ａ変換装置の一例を示すブロック図
【図８】コンピュータ・シミュレーションで求めた、図
７のＤ／Ａ変換装置の出力信号スペクトラム
７のＤ／Ａ変換装置の出力信号スペクトラム
１０ ディジタルフィルタ（ＤＦ） １１ ノイズシェーパ（ＮＳ） １２ デコーダ（ＤＥＣ） １３ １ビットＤ／Ａ変換器列（ＤＡＣ） １４ アナログ加算器 １５ Ｄ／Ａ変換回路 ２０ インバータ ２１，２２ 抵抗器 ２３ オペアンプ（演算増幅器） ３０ ポインタ ３１ ＲＯＭ（読み出し専用メモリ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−72621（ＪＰ，Ａ) 特開 昭63−287218（ＪＰ，Ａ) 特開 平１−254023（ＪＰ，Ａ) 特開 平４−70216（ＪＰ，Ａ) 特開 平４−35320（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/00 H03M 1/00
Claims (4)
- 【請求項１】入力されたディジタル信号のサンプリング
周波数をｎ倍（ｎ≧２）にするディジタルフィルタと、 前記ディジタルフィルタの出力を入力とし、語長制限と
ともにノイズの周波数特性を所定の特性に変化させるノ
イズシェーパと、 前記ノイズシェーパの出力を入力とし、この入力の値に
対応した１ビット信号列に変換するデコーダと、 前記デコーダの出力をアナログ信号に変換する１ビット
Ｄ／Ａ変換器列と、 前記１ビットＤ／Ａ変換器列の出力を総合するアナログ
加算器とを備え、 前記デコーダの出力を、前記ノイズシェーパの出力の値
に応じた数の１ビット信号が巡回するような出力とした
Ｄ／Ａ変換装置。 - 【請求項２】デコーダの出力を、ノイズシェーパから出
力されるｐ通り（ｐは整数）の値を持つ信号に対応して
少なくとも（ｐ−１）個の１ビット信号列を出力するよ
うにし、その１ビット信号列の割り当て開始位置が１サ
ンプルデータ前の１ビット信号列の最終割り当て位置の
次の位置になるように巡回して割り当てられるようにし
た請求項１に記載のＤ／Ａ変換装置。 - 【請求項３】デコーダの出力を、ノイズシェーパから出
力されるｐ通り（ｐは整数）の値を持つ信号に対応して
少なくとも（ｐ−１）個の１ビット信号列を出力するよ
うにし、その１ビット信号列の割り当て開始位置が１サ
ンプルデータごとに所定数だけ巡回するようにした請求
項１に記載のＤ／Ａ変換装置。 - 【請求項４】デコーダの出力を、ノイズシェーパから出
力されるｐ通り（ｐは整数）の値を持つ信号に対応して
少なくとも２（ｐ−１）個の１ビット信号列を出力する
ようにし、その１ビット信号の割り当てが巡回し、かつ
前記１ビット信号列の信号は何れも２サンプルデータ連
続して割り当てられることがないようにした請求項１に
記載のＤ／Ａ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140223A JP2822776B2 (ja) | 1992-06-01 | 1992-06-01 | Ｄ／ａ変換装置 |
| US08/185,876 US5539403A (en) | 1992-06-01 | 1993-05-28 | D/A conversion apparatus and A/D conversion apparatus |
| PCT/JP1993/000717 WO1993025006A1 (en) | 1992-06-01 | 1993-05-28 | D/a converter and a/d converter |
| EP93910410A EP0597123A4 (en) | 1992-06-01 | 1993-05-28 | DIGITAL-ANALOG CONVERTER AND ANALOG-DIGITAL CONVERTER. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140223A JP2822776B2 (ja) | 1992-06-01 | 1992-06-01 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335963A JPH05335963A (ja) | 1993-12-17 |
| JP2822776B2 true JP2822776B2 (ja) | 1998-11-11 |
Family
ID=15263775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140223A Expired - Lifetime JP2822776B2 (ja) | 1992-06-01 | 1992-06-01 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9218816B2 (en) | 2011-09-20 | 2015-12-22 | Panasonic Intellectual Property Management Co., Ltd. | DAC device and audio system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3388143B2 (ja) * | 1997-07-12 | 2003-03-17 | 株式会社ケンウッド | Ｄ／ａ変換回路 |
| JP3457517B2 (ja) * | 1997-09-12 | 2003-10-20 | 松下電器産業株式会社 | Ｄ／ａ変換装置 |
| US6204788B1 (en) | 1998-08-25 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Digital/analog conversion apparatus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2576120B2 (ja) * | 1987-05-20 | 1997-01-29 | ソニー株式会社 | Ｄ／ａ変換装置 |
| JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型ｄ／ａ変換器 |
| JP2624290B2 (ja) * | 1988-04-01 | 1997-06-25 | 松下電器産業株式会社 | オーバーサンプリング型ビット圧縮装置 |
| JPH0470216A (ja) * | 1990-07-11 | 1992-03-05 | Mitsubishi Electric Corp | オーバサンプリング形ディジタル／アナログ変換装置 |
-
1992
- 1992-06-01 JP JP4140223A patent/JP2822776B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9218816B2 (en) | 2011-09-20 | 2015-12-22 | Panasonic Intellectual Property Management Co., Ltd. | DAC device and audio system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335963A (ja) | 1993-12-17 |
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