JP2993330B2 - Ｄ／ａ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でＤ／Ａ変換を行
う、オーバーサンプリング型Ｄ／Ａ変換装置に関するも
のである。

【０００２】

【従来の技術】Ｄ／Ａ変換装置の一つとして、ノイズシ
ェーパとＰＷＭを用いたＤ／Ａ変換装置が報告されてい
る。従来報告されていたこの方式のＤ／Ａ変換装置につ
いて図９を用いて説明する。なお、この技術については
「ナショナル・テクニカル・レポート（第34巻第2号、
昭和63年4月）pp.40-45」にその記載がある。

【０００３】図９は従来のＤ／Ａ変換装置の一例を示す
ブロック図である。１０はディジタルフィルタ（ＤＦ）
であり、入力されたディジタル信号のサンプリング周波
数fsをｎ倍（ｎ≧２）にするものである。ここではｎ＝
６４とする。１１はノイズシェーパ（ＮＳ）であり、Ｄ
Ｆ１０から出力されるディジタル信号の語長制限を行う
とともにノイズの周波数特性を所定の特性に変化させる
ものである。ここでは３次特性のノイズシェーパとし、
入力Ｘに対する出力Ｙは（数１）で表されるものとす
る。

【０００４】

【数１】

【０００５】また、出力Ｙは１１（＝ｐ）レベルの出力
を持つものとする。７０はパルス幅変調回路（ＰＷＭ）
であり、ＮＳ１１から出力されるディジタル信号に対応
した１１通りのパルス幅を有する１ビットのパルス信号
に変換し、アナログ信号として出力する。図９のＤ／Ａ
変換装置は、ＤＦ１０とＮＳ１１によりディジタル入力
信号をサンプリング周波数６４fs、１１レベルとしたの
ちに、ＰＷＭ７０でさらに少なくとも７０４倍（６４×
１１）のクロックを用いてアナログ信号に変換するもの
であり、ディジタル信号をより高いサンプリング周波数
でアナログ信号に変換するいわゆるオーバーサンプリン
グ型のＤ／Ａ変換装置となっている。

【０００６】図９のＤ／Ａ変換装置の出力信号スペクト
ラムをコンピュータ・シミュレーションで求めた結果を
図１０に示す。簡単のため、ここでは０〜２fsまでの信
号を示している。前記したように僅か１１レベルのディ
ジタル信号をアナログ信号に変換したものながら、図１
０に示したようにＮＳ１１によって０〜fs/2の信号帯域
では１２０dB以上のダイナミックレンジ（D.R.）が得ら
れるものである。

【０００７】

【発明が解決しようとする課題】しかしながら図９に示
す構成では、ＰＷＭ７０には少なくとも７０４fsのクロ
ックを必要とする。例えば、ディジタルオーディオで広
く用いられているサンプリング周波数fs＝48kHzの場
合、７０４fs＝33.792MHzという極めて高いクロックと
なり、電磁干渉や電磁妨害の対策が必要になるなど実用
上の課題がある。

【０００８】ＰＷＭ以外の方式でＤ／Ａ変換を行う場合
にはＰＷＭの場合よりも低いクロックで動作させること
も可能である。例えば、抵抗列を用いたＤ／Ａ変換回路
を用いればよい。しかし、このためには抵抗列に極めて
高い相対精度が要求されるため、Ｄ／Ａ変換回路の製造
が困難になるという課題があった。

【０００９】本発明は前記従来の課題を解決するもの
で、ＰＷＭのように高いクロックを必要とせず、またＤ
／Ａ変換回路に高い精度を必要としないようなＤ／Ａ変
換装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に本発明は以下の構成とする。

【００１１】（１）入力されたディジタル信号のサンプ
リング周波数をｎ倍（ｎ≧２）にするディジタルフィル
タと、前記ディジタルフィルタの出力を入力とし語長制
限とともにノイズの周波数特性を所定の特性に変化させ
るノイズシェーパと、前記ノイズシェーパの出力を入力
とし、その入力の値に対応した１ビット信号列に変換す
るデコーダと、前記デコーダの出力をアナログ信号に変
換する１ビットＤ／Ａ変換器列と、前記１ビットＤ／Ａ
変換器列の出力を総合するアナログ加算器とを備え、前
記デコーダの出力を、前記ノイズシェーパから出力され
るｐ通り（ｐは整数）の値を持つ信号に対応して所定の
ビット個数分を「１」とし他を「０」とする少なくとも
（ｐ−１）個のパラレルな１ビット信号列を出力するよ
うにし、前記１ビット信号列の各ビットを「１」が割り
当てられる順にそれぞれ０，１，２，・・，（ｐ−
１），・・と位置番号を付すとき、あるサンプルデータ
に対して前記所定のビット個数分「１」の割り当てを受
ける際、「１」の割り当てを受ける前記１ビット信号列
のビット位置番号が、１サンプルデータ前に「１」の割
り当てを受けたビットの最終位置番号の次の番号になる
ように前記位置番号順に巡回して前記所定のビット個数
分割り当てられるようにし、前記デコーダ出力の隣合う
番号に対して前記１ビットＤ／Ａ変換器列の中の相反す
る相対誤差を持つ１ビットＤ／Ａ変換器が割り当てられ
るように配列したＤ／Ａ変換装置とする。

【００１２】（２）１ビットＤ／Ａ変換器列の各１ビッ
トＤ／Ａ変換器を出力レベルの順にＤ1，Ｄ2，Ｄ3，Ｄ
4，・・・，Ｄm-3，Ｄm-2，Ｄm-1，Ｄmとしたとき、デ
コーダの出力信号列の各位置番号に対して前記１ビット
Ｄ／Ａ変換器列の割り当てをＤ1，Ｄm-1，Ｄ3，Ｄm-3，
・・・，Ｄ4，Ｄm-2，Ｄ2，Ｄmの順に配列したＤ／Ａ変
換装置とする。

【００１３】（３）１ビットＤ／Ａ変換器列の各１ビッ
トＤ／Ａ変換器を全く同一の形状で１列に並べて配置し
てＬＳＩ化したとき、前記各１ビットＤ／Ａ変換器を配
置順にＤ1，Ｄ2，Ｄ3，Ｄ4，・・・，Ｄm-3，Ｄm-2，Ｄ
m-1，Ｄmとしたとき、デコーダの出力信号列の各位置番
号に対して前記１ビットＤ／Ａ変換器列の割り当てをＤ
1，Ｄm-1，Ｄ3，Ｄm-3，・・・，Ｄ4，Ｄm-2，Ｄ2，Ｄm
の順に配列したＤ／Ａ変換装置とする。

【００１４】

【作用】上記した構成により本発明は、 （１）ノイズシェーパの出力をデコーダで１ビット信号
列に変換しさらに１ビットＤ／Ａ変換器列でアナログ信
号に変換することにより、Ｄ／Ａ変換時のサンプリング
周波数がノイズシェーパのディジタル出力のサンプリン
グ周波数と同じでよく、ＰＷＭに比較して遥かに低いク
ロックでの動作が可能である。

【００１５】（２）デコーダがノイズシェーパの出力を
複数個の１ビットＤ／Ａ変換器に巡回するように割り当
てることにより、ノイズシェーパの出力値と特定の１ビ
ットＤ／Ａ変換器との相関を無くしている。

【００１６】（３）各１ビットＤ／Ａ変換器の相対誤差
に起因するノイズの実効値を小さくするように１ビット
Ｄ／Ａ変換器列を配列している。このことによって各１
ビットＤ／Ａ変換器間の出力にバラツキがある場合で
も、信号帯域での歪やノイズの発生を小さくすることが
できる。

【００１７】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００１８】図１は本発明によるＤ／Ａ変換装置の一実
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ（ＤＦ）、１１はノイズシェーパ（ＮＳ）で
あり、ともに図９で示したものと同一の構成・機能を有
する。１２はデコーダ（ＤＥＣ）であり、ＮＳ１１から
出力されるディジタル信号に対応してｍ個の１ビット信
号を出力するものである。１３は１ビットＤ／Ａ変換器
列（ＤＡＣ）であり、第１のＤ／Ａ変換器（ＤＡＣ−
１）から第ｍのＤ／Ａ変換器（ＤＡＣ−ｍ）までの、全
て均一なｍ個の１ビットＤ／Ａ変換器で構成される。１
４はアナログ加算器であり、ＤＡＣ１３から出力される
ｍ個のアナログ信号を総合し、アナログ信号として出力
する。１５はＤ／Ａ変換回路であり、ＤＡＣ１３とアナ
ログ加算器１４とで構成される。図１のＤ／Ａ変換装置
は、ＤＦ１０とＮＳ１１によりディジタル入力信号をサ
ンプリング周波数６４fs、１１（＝ｐ）レベルとしたの
ちに、ＤＥＣ１２でｍ個の１ビット信号とし、さらにＤ
／Ａ変換回路１５でアナログ信号に変換するものであ
り、ディジタル信号をより高いサンプリング周波数でア
ナログ信号に変換するいわゆるオーバーサンプリング型
のＤ／Ａ変換装置となっている。

【００１９】図１のＤＥＣ１２の一例を図２に示す。図
２で、２０はポインタであり、入力信号の累算値の剰余
を出力するものである。２１はＲＯＭ（読み出し専用メ
モリ）であり、入力信号を下位、ポインタ２０の出力を
上位とするアドレスに対応してｍビットのデータを出力
するものである。ここでは、ｍ＝１０（＝ｐ−１）とす
る。図２の動作を説明すると、まずポインタ２０は図１
のＮＳ１１から出力される１１レベルの信号（０〜１
０）を累算し、１０の剰余を求め出力する。従って、そ
の出力は０〜９の１０通りとなる。次に、入力信号を下
位、ポインタ２０の出力信号を上位とするアドレスをＲ
ＯＭ２１に入力し、１０ビットのデータを得る。この１
０ビットのデータは、１ビット信号１０個を表すもので
ある。この時のアドレス（１０進数）とデータ（２進
数）の関係を（表１）に示す。

【００２０】

【表１】

【００２１】（表１）を説明すると、１０ビットデータ
はアドレス下位即ち入力信号の数値が示すだけ“１”と
なっており、各ビットの総和が入力信号に等しくなるよ
うになっている。また、アドレス上位即ちポインタ２０
の出力信号の数値が示すだけ左にシフトされ、あふれた
桁は右から現れるように巡回している。（表１）のよう
にＲＯＭ２１を定義することにより、例えば（表２）の
ようにデータが出力される。

【００２２】

【表２】

【００２３】（表２）からも判るように、入力信号の数
値が示すだけの“１”が１０ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と１０
ビットデータのうちの特定ビットとの相関が無いことを
示している。このため、１０ビットデータがそれぞれ接
続される１ビットＤ／Ａ変換器列１３の出力間にバラツ
キがある場合でも、信号帯域での歪やノイズの発生を小
さくすることができる。

【００２４】図１のＤ／Ａ変換回路１５の一例を図３に
示す。図３で、１３は１ビットＤ／Ａ変換器列（ＤＡ
Ｃ）、１４はアナログ加算器、１５はＤ／Ａ変換回路で
あり、それぞれ図１に対応している。３０はスイッチで
あり、ディジタル入力信号ｂ1からｂmの値が“１”のと
きＶrefに接続され、“０”のときにＧＮＤに接続され
るように切り換わる。３１は容量である。図３の動作を
説明すると、ディジタル入力信号の“１”、“０”に応
じてスイッチをＶrefかＧＮＤに切り換え、各容量３１
の片側の電極を共通にして各容量３１の間で電荷を再分
布させることにより出力電圧を得ている。即ち、容量と
スイッチのアレイによる電荷再分布型のＤ／Ａ変換器を
構成している。いま、ＤＡＣ−１の容量３１の容量値を
Ｃ1、ＤＡＣ−２の容量３１の容量値をＣ2、・・・、Ｄ
ＡＣ−ｍの容量３１の容量値をＣmとするとき、アナロ
グ出力電圧Ｖoは（数２）で求められる。

【００２５】

【数２】

【００２６】ここで、ＤＡＣ１３は全て均一な構成であ
るから容量３１の容量値もＣ1＝Ｃ2＝・・・＝Ｃmであ
り、アナログ出力は、ディジタル入力信号のうち“１”
になっている信号の数に比例した電圧値を出力するもの
となっている。

【００２７】実際の回路ではＤＡＣ１３の容量３１を完
全に均一に製造することは不可能であり、何らかの相対
誤差が存在する。この場合は（数２）からも明らかなよ
うにディジタル入力信号のうち“１”になっている信号
の数だけではなく位置にも依存した電圧値が出力され
る。

【００２８】ここで、アナログ出力と１ビットＤ／Ａ変
換器列（ＤＡＣ）の相対誤差の関係について説明する。
いま、ＤＡＣ−１の出力をＤ1、ＤＡＣ−２の出力をＤ
2、・・・、ＤＡＣ−ｍの出力をＤm、各ＤＡＣの平均出
力をＤとするとき、各ＤＡＣの相対誤差εi（i＝1,2,・・
・,m）は（数３）の関係がある。

【００２９】

【数３】

【００３０】図１のＤＥＣ１２の出力のうち“１”にな
っている信号の数が１になるときの確率をＰ1、２にな
るときの確率をＰ2、・・・、ｍになるときの確率をＰm
としたとき、アナログ出力に含まれる相対誤差の実効値
εrmsは（数４）となる。

【００３１】

【数４】

【００３２】（数４）において、右辺第１項は各ＤＡＣ
の相対誤差によるものであり、この項を小さくするため
には各ＤＡＣ間の相対誤差を小さくするしかない。とこ
ろが、右辺第２項以降はＤＥＣ１２の出力に応じた数の
ＤＡＣを組み合わせて出力するときに組み合わされたＤ
ＡＣ間の相対誤差によって生じる誤差であり、この項は
ＤＡＣの組み合せにより小さくすることができる。（数
４）からも明らかなように、右辺第２項以降を小さくす
るためには隣合うＤＡＣの相対誤差の和を小さくすれば
よく、そのためにはＤＥＣ１２の出力信号列の隣合うビ
ットに対して相反する相対誤差（プラスの相対誤差に対
してマイナスの相対誤差、またはその逆）を持つＤＡＣ
が割り当てられるように配列すればよい。

【００３３】図１のＤ／Ａ変換装置で、ＤＦ１０とＮＳ
１１によりディジタル入力信号をサンプリング周波数６
４fs、１１レベルとしたのちに、ＤＥＣ１２で１０個の
１ビット信号とされるとき、１ビットＤ／Ａ変換器列１
３が例えば（表３）に示すような最大±１．０％のバラ
ツキでプラスとマイナスが交互になるような場合の出力
信号スペクトラムをシミュレーションで求めた結果を図
４に示す。簡単のためここでは０〜２fsまでの信号を示
している。

【００３４】

【表３】

【００３５】図１０にも示したように、ＮＳ１１からの
出力では０〜fs/2の信号帯域では１２０dB以上のダイナ
ミックレンジが得られるが、図４では約１０２ｄＢのダ
イナミックレンジとなっており、１ビットＤ／Ａ変換器
列１３に最大±１．０％ものバラツキが存在するにも関
わらず１６ビット精度以上の性能が得られているのが判
る。また、（表４）に示すような最大±１．０％のバラ
ツキでプラスとマイナスが交互にならないような場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図５に示す。

【００３６】

【表４】

【００３７】図５では約９９ｄＢのダイナミックレンジ
となっており、１ビットＤ／Ａ変換器列１３のバラツキ
を考慮にいれない場合、３ｄＢのダイナミックレンジの
劣化がみられる。これに対してデータが巡回しないよう
な出力の場合、例えばポインタ２０の出力が入力によら
ず０に固定されている場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図６に示す。図６に見ら
れるように、図４，図５に比較してノイズが増加し、高
調波歪が発生しており、またダイナミックレンジは約７
０ｄＢと大きく劣化していることが判る。

【００３８】また、ここではデコーダ１２の出力の隣合
うビットに対して相反する相対誤差を持つ１ビットＤ／
Ａ変換器１３が割り当てられるようにしたが、本発明の
他の実施例として、１ビットＤ／Ａ変換器が出力レベル
の順にＤ1，Ｄ2，Ｄ3，Ｄ4，・・・，Ｄm-3，Ｄm-2，Ｄ
m-1，Ｄmとなるときは、デコーダ１２の出力信号列の各
ビットに対して１ビットＤ／Ａ変換器列の割り当てをＤ
1，Ｄm-1，Ｄ3，Ｄm-3，・・・，Ｄ4，Ｄm-2，Ｄ2，Ｄm
の順に配列すればよい。例えば、１ビットＤ／Ａ変換器
列１３の出力が（表５）に示すような出力レベルの順で
最大±１．０％のバラツキになるような場合の出力信号
スペクトラムをシミュレーションで求めた結果を図７に
示す。

【００３９】

【表５】

【００４０】図７では約１０６ｄＢのダイナミックレン
ジとなっており、全ての配列の組み合せの中で最も高い
特性になっている。特にこの方式では１ビットＤ／Ａ変
換器の出力レベルが既知の場合には、前記のような配列
にするだけで最大のダイナミックレンジを得られるとい
う効果がある。

【００４１】次に、本発明のさらに他の実施例について
説明する。一般に、均一な特性を持つ１ビットＤ／Ａ変
換器列をＬＳＩで実現しようとするとき、各１ビットＤ
／Ａ変換器を全く同一の形状で１列に並べて配置すれば
平面的な加工精度の誤差による相対誤差の劣化を小さく
することができ、高精度な１ビットＤ／Ａ変換器列を作
ることができる。図３に示したＤ／Ａ変換回路のＬＳＩ
マスクパターン例を図８に示す。図８において、３０は
スイッチであり、３１は例えば２層のポリシリコンを上
部電極と下部電極に用いた２層ポリシリコン構造の容量
であり、１３は１ビットＤ／Ａ変換器列で各１ビットＤ
／Ａ変換器は全く同一の形状で１列に並べて配置されて
おり、それぞれ図３に対応している。このＤ／Ａ変換回
路に置いて１ビットＤ／Ａ変換器列の相対誤差は容量の
比精度で決まり、容量値は上部電極と下部電極間の絶縁
層の誘電率と絶縁層の厚さと電極の面積で決まる。ＬＳ
Ｉのチップ内では絶縁層の誘電率は等しいことから、容
量の比精度の劣化要因は絶縁層の傾斜による厚さの違い
および加工精度の誤差による電極面積の違いである。加
工精度の誤差による要因については容量を同一の形状で
１列に配置し、さらに容量の面積を可能な限り大きくす
ることで容量の比精度を上げることができるが、絶縁層
の傾斜による要因については容量の形状、配置、面積に
は直接的には依存しない。ここで、絶縁層の傾斜を次の
３種類の場合に分けて考察する。

【００４２】（１）絶縁層が容量Ｃ1，Ｃ2，・・・，Ｃ
mに対して順に傾斜したとき、各容量の容量値も傾斜に
反比例して順に大きくまたは小さくなる。

【００４３】（２）絶縁層が容量Ｃ1，Ｃ2，・・・，Ｃ
mに対して大きく波打つ形で傾斜したとき、各容量の容
量値も傾斜に反比例して分布する。

【００４４】（３）絶縁層が容量Ｃ1，Ｃ2，・・・，Ｃ
mに対して小さく波打つ形で傾斜したとき、各容量はラ
ンダムな比精度で分布する。

【００４５】容量が（１）のように分布するとき容量Ｃ
1，Ｃ2，Ｃ3，Ｃ4，・・・，Ｃm-3，Ｃm-2，Ｃm-1，Ｃm
の配置順に対して、デコーダの出力の各ビットにはＣ
1，Ｃm-1，Ｃ3，Ｃm-3，・・・，Ｃ4，Ｃm-2，Ｃ2，Ｃm
の順で割り当てられるようにすれば最大のダイナミック
レンジを得ることができる。また、容量が（２）のよう
に分布するときは最大のダイナミックレンジを得ようと
すれば分布状態によって最適な配置が異なり一つには決
まらないが、配置が隣合う容量の相対誤差は同じ極性を
もつ可能性が高く、（数４）の右辺第２項以降が小さく
ならない。そこで、（１）のような配置にすると比精度
の分布が見かけ上ランダムに近い形になり、（数４）の
右辺第２項以降を打ち消し合って小さくする可能性が高
い。また、容量が（３）のようにランダムに分布すると
きは容量の配置順を変えてもダイナミックレンジに大き
な変化はない。したがって、全ての場合を考慮したとき
高い性能を得るためには容量Ｃ1，Ｃ2，Ｃ3，Ｃ4，・・
・，Ｃm-3，Ｃm-2，Ｃm-1，Ｃmの配置順に対して、デコ
ーダの出力の各ビットにはＣ1，Ｃm-1，Ｃ3，Ｃm-3，・
・・，Ｃ4，Ｃm-2，Ｃ2，Ｃmの順で割り当てられるよう
にすればよい。

【００４６】以上説明したようにＤ／Ａ変換装置を構成
するものである。ここではＮＳ１１に（数１）で表され
るものを用いたが、ノイズシェーパとして機能するもの
であれば異なる次数、特性であってもよいことは勿論で
ある。また、図３に示したＤＥＣ１２の構成や（表１）
のＲＯＭデータ等は説明のための一例であり、勿論これ
に限ったものではない。さらに、ＮＳ１１のｐ通りの出
力に対してＤＥＣ１２の出力ビット数ｍ（即ち、１ビッ
トＤ／Ａ変換器１３の個数ｍ）をそれぞれ（ｐ−１）と
して説明したが、これらは何れも最少の場合であるから
回路構成等の都合によって、ｍはこれ以上の数であって
も良い。

【００４７】

【発明の効果】以上述べたように本発明のＤ／Ａ変換装
置は、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能であるという優れた特長を有するものである。

【００４８】また、デコーダがノイズシェーパの出力を
複数個の１ビットＤ／Ａ変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
１ビットＤ／Ａ変換器との相関が無く、さらに各１ビッ
トＤ／Ａ変換器の相対誤差を打ち消すように配列したた
め、相対誤差に起因するノイズの実効値を小さくでき、
各１ビットＤ／Ａ変換器間の出力にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができるという優れた特長を有するものである。

【図面の簡単な説明】

【図１】本発明によるＤ／Ａ変換装置の一実施例を表す
ブロック図

【図２】図１のデコーダ１２の一例を表すブロック図

【図３】図１のＤ／Ａ変換回路１５の一例を表す回路図

【図４】図１のＤ／Ａ変換装置で、１ビットＤ／Ａ変換
器列のバラツキがプラスとマイナスが交互になるような
場合の出力信号スペクトラム

【図５】図１のＤ／Ａ変換装置で、１ビットＤ／Ａ変換
器列のバラツキがプラスとマイナスが交互にならないよ
うな場合の出力信号スペクトラム

【図６】図１のＤ／Ａ変換装置で、ポインタ２０の出力
が入力によらず０に固定されている場合の出力信号スペ
クトラム

【図７】図１のＤ／Ａ変換装置で、１ビットＤ／Ａ変換
器列のバラツキが（表５）のような場合の出力信号スペ
クトラム

【図８】図３のＤ／Ａ変換回路のＬＳＩマスクパターン
の一例を示すパターン図

【図９】従来のＤ／Ａ変換装置の一例を示すブロック図

【図１０】コンピュータ・シミュレーションで求めた、
図９のＤ／Ａ変換装置の出力信号スペクトラム

【符号の説明】

１０ ディジタルフィルタ（ＤＦ） １１ ノイズシェーパ（ＮＳ） １２ デコーダ（ＤＥＣ） １３ １ビットＤ／Ａ変換器列（ＤＡＣ） １４ アナログ加算器 １５ Ｄ／Ａ変換回路 ２０ ポインタ ２１ ＲＯＭ（読み出し専用メモリ） ３０ スイッチ ３１ 容量 ９０ パルス幅変調回路（ＰＷＭ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−302222（ＪＰ，Ａ) 特開 平４−262622（ＪＰ，Ａ) 特開 平４−152715（ＪＰ，Ａ) 特開 平１−115223（ＪＰ，Ａ) 特開 平４−150416（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/00 - 7/50

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号のサンプリン
   グ周波数をｎ倍（ｎ≧２）にするディジタルフィルタ
   と、 前記ディジタルフィルタの出力を入力とし、語長制限と
   ともにノイズの周波数特性を所定の特性に変化させるノ
   イズシェーパと、 前記ノイズシェーパの出力を入力とし、その入力の値に
   対応した１ビット信号列に変換するデコーダと、 前記デコーダの出力をアナログ信号に変換する１ビット
   Ｄ／Ａ変換器列と、 前記１ビットＤ／Ａ変換器列の出力を総合するアナログ
   加算器とを備え、 前記デコーダの出力を、前記ノイズシェーパから出力さ
   れるｐ通り（ｐは整数）の値を持つ信号に対応して所定
   のビット個数分を「１」とし他を「０」とする少なくと
   も（ｐ−１）個のパラレルな１ビット信号列を出力する
   ようにし、前記１ビット信号列の各ビットを「１」が割
   り当てられる順にそれぞれ０，１，２，・・，（ｐ−
   １），・・と位置番号を付すとき、あるサンプルデータ
   に対して前記所定のビット個数分「１」の割り当てを受
   ける際、「１」の割り当てを受ける前記１ビット信号列
   のビット位置番号が、１サンプルデータ前に「１」の割
   り当てを受けたビットの最終位置番号の次の番号になる
   ように前記位置番号順に巡回して前記所定のビット個数
   分割り当てられるようにし、前記デコーダ出力の隣合う
   番号に対して前記１ビットＤ／Ａ変換器列の中の相反す
   る相対誤差を持つ１ビットＤ／Ａ変換器が割り当てられ
   るように配列したＤ／Ａ変換装置。
2. 【請求項２】 １ビットＤ／Ａ変換器列の各１ビットＤ
   ／Ａ変換器を出力レベルの順にＤ1，Ｄ2，Ｄ3，Ｄ4，・
   ・・，Ｄm-3，Ｄm-2，Ｄm-1，Ｄmとしたとき、デコーダ
   の出力信号列の各位置番号に対して前記１ビットＤ／Ａ
   変換器列の割り当てをＤ1，Ｄm-1，Ｄ3，Ｄm-3，・・
   ・，Ｄ4，Ｄm-2，Ｄ2，Ｄmの順に配列した請求項１記載
   のＤ／Ａ変換装置。
3. 【請求項３】 １ビットＤ／Ａ変換器列の各１ビットＤ
   ／Ａ変換器を全く同一の形状で１列に並べて配置してＬ
   ＳＩ化し、前記各１ビットＤ／Ａ変換器を配置順にＤ
   1，Ｄ2，Ｄ3，Ｄ4，・・・，Ｄm-3，Ｄm-2，Ｄm-1，Ｄm
   としたとき、デコーダの出力信号列の各位置番号に対し
   て前記１ビットＤ／Ａ変換器列の割り当てをＤ1，Ｄm-
   1，Ｄ3，Ｄm-3，・・・，Ｄ4，Ｄm-2，Ｄ2，Ｄmの順に
   配列した請求項１記載のＤ／Ａ変換装置。