JPS6225295B2 - - Google Patents
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- JPS6225295B2 JPS6225295B2 JP56080404A JP8040481A JPS6225295B2 JP S6225295 B2 JPS6225295 B2 JP S6225295B2 JP 56080404 A JP56080404 A JP 56080404A JP 8040481 A JP8040481 A JP 8040481A JP S6225295 B2 JPS6225295 B2 JP S6225295B2
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 6
- 229920005994 diacetyl cellulose Polymers 0.000 description 40
- 238000010586 diagram Methods 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明はデジタル・アナログ変換装置に係り、
特に一定分解能を有するデジタル・アナログ変換
器（以下DACと略す）を複数用いて、より高い
分解能を得る手段に関するものである。 今日集積回路技術の進歩により、８乃至10ビツ
トの分解能を有するDACが安定に信頼度良く量
産されるに至つた。 しかしながら、集積回路技術で製造される素子
の相互整合性には限界が有り、より高い分解能を
有するDACを得る事は非常に難しい。例えば、
12乃至16ビツト高分解能DACを得るためには、
整合性の良い抵抗素子を独立に使用した個別部品
による構成手段を用いるか、あるいはレーザーを
使用した機能トリミングによる微調整手段等を用
いるかする必要があり、その製造コストが非常に
高くなるばかりでなく、その素子の信頼度も低下
していた。 本発明の目的は、複数のDACとデジタル演算
回路とをモノリシツク化し、しかも外部調整やト
リミング、補正演算等無しに高分解能を得るデジ
タル・アナログ変換器を提供する事にある。 本発明のデジタル・アナログ変換装置の構成
は、少なくともＮビツトのデジタル入力を有する
第１のデータのうち上位（Ｎ―１）ビツトを第２
のデータとして構成する第１の手段と、前記第２
のデータと前記第１のデータのうち下位１ビツト
のデータとを互いに加算しこれを第３のデータと
して構成する第２の手段と、前記第２及び第３の
データをそれぞれアナログ量に変換する第１およ
び第２のDA変換手段と、これら第１および第２
のDA変換手段の出力を互いに加算する加算手段
とを備えたことを特徴とする。 尚、ここでＮは正の整数値、実際には２以上の
整数値である。 本発明によれば、特にマイクロコンピユータ等
の演算手段を介した場合には複数個の個別DAC
へ演算結果を出力して、この複数のDAC出力を
加算する事が出来、デジタル設定値に対する所望
のアナログ出力を得ることができる。 次に図面を参照して、本発明を詳細に説明す
る。 本発明の実施例の動作原理を説明するための演
算フローチヤートを第１図に示す。ここでは、９
ビツト・デジタル入力データから２つの８ビツ
ト・デジタル・データを演算する場合を例にとつ
て説明する。この２つの８ビツト・デジタル・デ
ータは各々対応するDACへ転送される。 第１データであるＮビツトの入力データＡ１
は、例えば入力レジスタ等に保持される。このＮ
ビツトデータ１のうち最上位ビツト（MSB）か
ら第（ｎ―１）ビツトまでの上位（Ｎ―１）ビツ
トデータ１′が第２データＢ２となる。この第２
データＢ２は、直接第１のDACへ転送してもか
まわないし、または回路の出力レジスタへ一時保
持してもかまわない。前述のＮビツトデータＡ１
の最下位ビツト（LSB）１″は第２データＢ２と
共に演算回路３へ転送され、互いに加算され新た
な（Ｎ―１）ビツトデータが第３データＣ４とし
て得られる。この第３データＣ４は、第２の
DACへ直接転送してもかまわないし、または回
路の出力レジスタへ一時保持してもかまわない。 第２図は、Ｎビツトデータ６及び上位（Ｎ―
１）ビツトデータ７のデータ構成を示すものであ
る。 第１図に示した演算回路の入出力データの関連
を示すコード表を第３図に示す。ここではＮ＝
９，９ビツト入力Ａに対する８ビツトの演算出力
Ｂ，Ｃの対応を示してある。９ビツト入力Ａの１
ビツトごとの増加に対応して、８ビツト出力Ｂ，
Ｃ出力は交互に１ビツトずつ増加する。尚、同図
ではＡ，Ｂ，Ｃをそれぞれ“Ａ”，“Ｂ”，“Ｃ”と
して示してある。 第４図は、本発明の実施例の構成を示す図であ
り、演算回路３の出力データＢ２，Ｃ４は、各々
第１，第２のDAC８，９（DAC(1)，DAC(2)）に
印加され、その出力は加算器１０で加算され、本
デジタル・アナログ変換装置の出力となる。第１
のDAC８、第２のDAC９が電流出力である場合
には特に加算器１０は必要なく、双方の電流出力
端子１１，１２を結線する事により電流加算さ
れ、これが本装置の出力となる。 次に、第４図の演算回路３の２つの例を、第８
図ａ，ｂにより説明する。第８図ａにおいて、演
算回路３はＮビツトの入力データＡのうち、（Ｎ
―１）ビツトが第２のデータＢとしてDA変換器
８に供給され、その（Ｎ―１）ビツトの第２のデ
ータとLSBのＮビツト目の１ビツトのデータとが
加算回路３０によつて加算された第３のデータＣ
がDA変換器９に供給される場合を示している。 また、第８図ｂにおける演算回路３は、（Ｎ―
１）ビツトの第２のデータＢがDA変換器８に供
給され、また上位（Ｎ―１）ビツトＢが定数
「１」と加算回路３０′にて加算されてデータ選択
回路３１の第２の入力データYnとなり、第２の
データＢがデータ選択回路３１への第１の入力デ
ータXnとなつている。このデータ選択回路３１
はLSBデータが「１」の時入力データYn側のデ
ータZnをデータＣとして出力し、一方LSBデー
タが「０」の時入力データXn側のデータZnをデ
ータＣとして出力する。従つて、いずれの演算回
路３においても、（Ｎ―１）ビツトの第２のデー
タと、（Ｎ―１）ビツトのデータと下位１ビツト
が加算された第３のデータとが出力される。 尚、第３図の例に於いて、入力Ａが〔111……
…1111〕コードとなつた時に、出力Ｃはメジヤー
キヤリーが出てオーバーフローする。したがつ
て、この場合はこのコードの使用を禁止する必要
がある。しかし、一方、このコード出力時には若
干の付属回路を介して、第２のDAC９をフルス
ケール出力させ、さらに1LSBに相当する出力を
付加する事も容易に達成できる。こうする事によ
り、特にこのコード使用を禁止する必要は無くな
る。 第５図は、第１図の〔(B)＋（LSB）〕演算回路３
の具体的な実施例を示すものである。入力A0に
は第２図のLSBデータが、又入力A1乃至A9には
データＢ７が印加される。この演算回路３の入出
力関係は次の表の通りである。
特に一定分解能を有するデジタル・アナログ変換
器（以下DACと略す）を複数用いて、より高い
分解能を得る手段に関するものである。 今日集積回路技術の進歩により、８乃至10ビツ
トの分解能を有するDACが安定に信頼度良く量
産されるに至つた。 しかしながら、集積回路技術で製造される素子
の相互整合性には限界が有り、より高い分解能を
有するDACを得る事は非常に難しい。例えば、
12乃至16ビツト高分解能DACを得るためには、
整合性の良い抵抗素子を独立に使用した個別部品
による構成手段を用いるか、あるいはレーザーを
使用した機能トリミングによる微調整手段等を用
いるかする必要があり、その製造コストが非常に
高くなるばかりでなく、その素子の信頼度も低下
していた。 本発明の目的は、複数のDACとデジタル演算
回路とをモノリシツク化し、しかも外部調整やト
リミング、補正演算等無しに高分解能を得るデジ
タル・アナログ変換器を提供する事にある。 本発明のデジタル・アナログ変換装置の構成
は、少なくともＮビツトのデジタル入力を有する
第１のデータのうち上位（Ｎ―１）ビツトを第２
のデータとして構成する第１の手段と、前記第２
のデータと前記第１のデータのうち下位１ビツト
のデータとを互いに加算しこれを第３のデータと
して構成する第２の手段と、前記第２及び第３の
データをそれぞれアナログ量に変換する第１およ
び第２のDA変換手段と、これら第１および第２
のDA変換手段の出力を互いに加算する加算手段
とを備えたことを特徴とする。 尚、ここでＮは正の整数値、実際には２以上の
整数値である。 本発明によれば、特にマイクロコンピユータ等
の演算手段を介した場合には複数個の個別DAC
へ演算結果を出力して、この複数のDAC出力を
加算する事が出来、デジタル設定値に対する所望
のアナログ出力を得ることができる。 次に図面を参照して、本発明を詳細に説明す
る。 本発明の実施例の動作原理を説明するための演
算フローチヤートを第１図に示す。ここでは、９
ビツト・デジタル入力データから２つの８ビツ
ト・デジタル・データを演算する場合を例にとつ
て説明する。この２つの８ビツト・デジタル・デ
ータは各々対応するDACへ転送される。 第１データであるＮビツトの入力データＡ１
は、例えば入力レジスタ等に保持される。このＮ
ビツトデータ１のうち最上位ビツト（MSB）か
ら第（ｎ―１）ビツトまでの上位（Ｎ―１）ビツ
トデータ１′が第２データＢ２となる。この第２
データＢ２は、直接第１のDACへ転送してもか
まわないし、または回路の出力レジスタへ一時保
持してもかまわない。前述のＮビツトデータＡ１
の最下位ビツト（LSB）１″は第２データＢ２と
共に演算回路３へ転送され、互いに加算され新た
な（Ｎ―１）ビツトデータが第３データＣ４とし
て得られる。この第３データＣ４は、第２の
DACへ直接転送してもかまわないし、または回
路の出力レジスタへ一時保持してもかまわない。 第２図は、Ｎビツトデータ６及び上位（Ｎ―
１）ビツトデータ７のデータ構成を示すものであ
る。 第１図に示した演算回路の入出力データの関連
を示すコード表を第３図に示す。ここではＮ＝
９，９ビツト入力Ａに対する８ビツトの演算出力
Ｂ，Ｃの対応を示してある。９ビツト入力Ａの１
ビツトごとの増加に対応して、８ビツト出力Ｂ，
Ｃ出力は交互に１ビツトずつ増加する。尚、同図
ではＡ，Ｂ，Ｃをそれぞれ“Ａ”，“Ｂ”，“Ｃ”と
して示してある。 第４図は、本発明の実施例の構成を示す図であ
り、演算回路３の出力データＢ２，Ｃ４は、各々
第１，第２のDAC８，９（DAC(1)，DAC(2)）に
印加され、その出力は加算器１０で加算され、本
デジタル・アナログ変換装置の出力となる。第１
のDAC８、第２のDAC９が電流出力である場合
には特に加算器１０は必要なく、双方の電流出力
端子１１，１２を結線する事により電流加算さ
れ、これが本装置の出力となる。 次に、第４図の演算回路３の２つの例を、第８
図ａ，ｂにより説明する。第８図ａにおいて、演
算回路３はＮビツトの入力データＡのうち、（Ｎ
―１）ビツトが第２のデータＢとしてDA変換器
８に供給され、その（Ｎ―１）ビツトの第２のデ
ータとLSBのＮビツト目の１ビツトのデータとが
加算回路３０によつて加算された第３のデータＣ
がDA変換器９に供給される場合を示している。 また、第８図ｂにおける演算回路３は、（Ｎ―
１）ビツトの第２のデータＢがDA変換器８に供
給され、また上位（Ｎ―１）ビツトＢが定数
「１」と加算回路３０′にて加算されてデータ選択
回路３１の第２の入力データYnとなり、第２の
データＢがデータ選択回路３１への第１の入力デ
ータXnとなつている。このデータ選択回路３１
はLSBデータが「１」の時入力データYn側のデ
ータZnをデータＣとして出力し、一方LSBデー
タが「０」の時入力データXn側のデータZnをデ
ータＣとして出力する。従つて、いずれの演算回
路３においても、（Ｎ―１）ビツトの第２のデー
タと、（Ｎ―１）ビツトのデータと下位１ビツト
が加算された第３のデータとが出力される。 尚、第３図の例に於いて、入力Ａが〔111……
…1111〕コードとなつた時に、出力Ｃはメジヤー
キヤリーが出てオーバーフローする。したがつ
て、この場合はこのコードの使用を禁止する必要
がある。しかし、一方、このコード出力時には若
干の付属回路を介して、第２のDAC９をフルス
ケール出力させ、さらに1LSBに相当する出力を
付加する事も容易に達成できる。こうする事によ
り、特にこのコード使用を禁止する必要は無くな
る。 第５図は、第１図の〔(B)＋（LSB）〕演算回路３
の具体的な実施例を示すものである。入力A0に
は第２図のLSBデータが、又入力A1乃至A9には
データＢ７が印加される。この演算回路３の入出
力関係は次の表の通りである。
【表】
以下、同様の表ができる。この結果、出力C1
乃至C8には、入力A9乃至A1に印加されたデータ
Ｂと、入力A0に印加されたLSBデータの加算出
力データＣが得られる。又、前述のデータＣのオ
ーバーフロー時のメジヤーキヤリーが第５図の端
子CARRYより得られる。 第６図は、マイクロコンピユータ等の演算装置
を使用した場合の本発明の他の実施例を示す。マ
イクロコンピユータ２１では、第１図のフローに
したがつた演算を実施し、その演算結果を出力ポ
ート２２よりデータバス１３へのせ、アドレスバ
ス１８上の、アドレスデコーダ１９を介したコン
トロールデータで指定されたDACへデータの書
き込みを行なう。図では、DAC〔Ａ〕乃至DAC
〔Ｄ〕までの４個のDACを使用したシステムとな
つている。４個のDACへのデータは、第１図の
フローに従つて得られた長データＢ，Ｃを各々再
度、同様の演算をする事によりさらに分割し合計
４個のデータが得られる。これら、出力は加算器
２０により、加算され目的とする出力信号とな
る。 以上説明した通り、本発明のデジタル・アナロ
グ変換装置は、モノリシツク集積回路として容易
に実現出来る回路手段により構成されていて、よ
り高い分解能を安価に実現する適切な手段を有し
ている。 また、マイクロコンピユータ等の汎用演算装置
を介して、容易に構成できるから、当技術分野で
の応用範囲は広い。 第７図は、非常に大きなゲイン係数（ゲインエ
ラー）を有する４個のDAC（DAC〔Ａ〕が0.7，
DAC〔Ｂ〕が1.0，DAC〔Ｃ〕が1.4，DAC
〔Ｄ〕が0.9）を本装置で用いた時の総合誤差を説
明するための図である。本装置では、各ゲインエ
ラーを有するDAC〔Ａ〕，DAC〔Ｂ〕，DAC
〔Ｃ〕，DAC〔Ｄ〕が、図示した通り順次に（第
１ステツプ３０乃至第４ステツプ３３）、しかそ
これをくりかえして次第にステツプ・アツプする
ことによつて平均化されて、それぞれの大きなゲ
インエラーに対しても直線性誤差は１／２LSB以内に 入る。 通常モノリシツク集積回路で同一チツプ上に構
成したDAC間のゲインエラーが、10％を越える
事はないから、DAC間のゲインエラーは総合エ
ラーとして無視しうる程度の影響しか与えない。
したがつて個々のDAC〔Ａ〕，〔Ｂ〕，〔Ｃ〕が、
各々の分解能に対し直線性誤差が保証されていれ
ば、本装置全体の直線性誤差は±1/2LSB以内に
保証され、個々のDACに対し分解能に対応する
以上の高い精度を要求する事なく、高い精度が保
証される。 以上説明したように、本発明のデジタル・アナ
ログ変換装置は、現状のデバイスの精度で、安価
に大量生産されるDACを用いてもなお高い精度
が得られるもので、当技術分野の発展に大きく寄
与するものである。
乃至C8には、入力A9乃至A1に印加されたデータ
Ｂと、入力A0に印加されたLSBデータの加算出
力データＣが得られる。又、前述のデータＣのオ
ーバーフロー時のメジヤーキヤリーが第５図の端
子CARRYより得られる。 第６図は、マイクロコンピユータ等の演算装置
を使用した場合の本発明の他の実施例を示す。マ
イクロコンピユータ２１では、第１図のフローに
したがつた演算を実施し、その演算結果を出力ポ
ート２２よりデータバス１３へのせ、アドレスバ
ス１８上の、アドレスデコーダ１９を介したコン
トロールデータで指定されたDACへデータの書
き込みを行なう。図では、DAC〔Ａ〕乃至DAC
〔Ｄ〕までの４個のDACを使用したシステムとな
つている。４個のDACへのデータは、第１図の
フローに従つて得られた長データＢ，Ｃを各々再
度、同様の演算をする事によりさらに分割し合計
４個のデータが得られる。これら、出力は加算器
２０により、加算され目的とする出力信号とな
る。 以上説明した通り、本発明のデジタル・アナロ
グ変換装置は、モノリシツク集積回路として容易
に実現出来る回路手段により構成されていて、よ
り高い分解能を安価に実現する適切な手段を有し
ている。 また、マイクロコンピユータ等の汎用演算装置
を介して、容易に構成できるから、当技術分野で
の応用範囲は広い。 第７図は、非常に大きなゲイン係数（ゲインエ
ラー）を有する４個のDAC（DAC〔Ａ〕が0.7，
DAC〔Ｂ〕が1.0，DAC〔Ｃ〕が1.4，DAC
〔Ｄ〕が0.9）を本装置で用いた時の総合誤差を説
明するための図である。本装置では、各ゲインエ
ラーを有するDAC〔Ａ〕，DAC〔Ｂ〕，DAC
〔Ｃ〕，DAC〔Ｄ〕が、図示した通り順次に（第
１ステツプ３０乃至第４ステツプ３３）、しかそ
これをくりかえして次第にステツプ・アツプする
ことによつて平均化されて、それぞれの大きなゲ
インエラーに対しても直線性誤差は１／２LSB以内に 入る。 通常モノリシツク集積回路で同一チツプ上に構
成したDAC間のゲインエラーが、10％を越える
事はないから、DAC間のゲインエラーは総合エ
ラーとして無視しうる程度の影響しか与えない。
したがつて個々のDAC〔Ａ〕，〔Ｂ〕，〔Ｃ〕が、
各々の分解能に対し直線性誤差が保証されていれ
ば、本装置全体の直線性誤差は±1/2LSB以内に
保証され、個々のDACに対し分解能に対応する
以上の高い精度を要求する事なく、高い精度が保
証される。 以上説明したように、本発明のデジタル・アナ
ログ変換装置は、現状のデバイスの精度で、安価
に大量生産されるDACを用いてもなお高い精度
が得られるもので、当技術分野の発展に大きく寄
与するものである。
第１図は本発明の実施例の演算フローチヤート
を示すブロツク図、第２図はデータ構成を示す説
明図、第３図は演算回路の入出力コード対応図、
第４図は本発明の実施例の構成を示すブロツク
図、第５図は本発明で使用する演算回路の一実施
例を示す回路図、第６図はマイクロコンピユータ
等の演算装置を用いた場合の本発明の他の実施例
の構成を示すブロツク図、第７図は第６図の性能
を示す説明図、第８図ａ，ｂは第４図の演算回路
３の２つの側を示すブロツク図である。 尚図において、１……Ｎビツト入力デジタルデ
ータ、１′……上位（Ｎ―１）ビツトデータの流
れ、１″……最下位１ビツトデータの流れ、２，
２′……上位（Ｎ―１）ビツトデータ、３……演
算（加算）回路、４……演算回路出力データ、６
……Ｎビツトデータ、７……（Ｎ―１）ビツトデ
ータ、８……第１のデジタル・アナログ変換器、
９……第２のデジタル・アナログ変換器、１０…
…加算器、１１，１２……第１，第２デジタル・
アナログ変換器出力、１３……データバス、１４
乃至１７……デジタル・アナログ変換器、１８…
…アドレスバス、１９……アドレスデコーダ、２
１……マイクロコンピユータ、２２……出力ポー
ト、A0……最下位ビツト入力、A1乃至A9……上
位（Ｎ―１）ビツト入力、C1乃至C8……加算出
力、CARRY……桁上げ出力、３０……第１ステ
ツプでDAC〔Ａ〕のゲインエラーが0.7場合のア
ナログ出力、３１……第２ステツプDAC〔Ｂ〕
のゲインエラーが1.0の場合のアナログ出力、３
２……第３ステツプでDAC〔Ｃ〕のゲインエラ
ーが1.4の場合のアナログ出力、３３……第４ス
テツプでDAC〔Ｄ〕のゲインエラーが0.9の場合
のアナログ出力。
を示すブロツク図、第２図はデータ構成を示す説
明図、第３図は演算回路の入出力コード対応図、
第４図は本発明の実施例の構成を示すブロツク
図、第５図は本発明で使用する演算回路の一実施
例を示す回路図、第６図はマイクロコンピユータ
等の演算装置を用いた場合の本発明の他の実施例
の構成を示すブロツク図、第７図は第６図の性能
を示す説明図、第８図ａ，ｂは第４図の演算回路
３の２つの側を示すブロツク図である。 尚図において、１……Ｎビツト入力デジタルデ
ータ、１′……上位（Ｎ―１）ビツトデータの流
れ、１″……最下位１ビツトデータの流れ、２，
２′……上位（Ｎ―１）ビツトデータ、３……演
算（加算）回路、４……演算回路出力データ、６
……Ｎビツトデータ、７……（Ｎ―１）ビツトデ
ータ、８……第１のデジタル・アナログ変換器、
９……第２のデジタル・アナログ変換器、１０…
…加算器、１１，１２……第１，第２デジタル・
アナログ変換器出力、１３……データバス、１４
乃至１７……デジタル・アナログ変換器、１８…
…アドレスバス、１９……アドレスデコーダ、２
１……マイクロコンピユータ、２２……出力ポー
ト、A0……最下位ビツト入力、A1乃至A9……上
位（Ｎ―１）ビツト入力、C1乃至C8……加算出
力、CARRY……桁上げ出力、３０……第１ステ
ツプでDAC〔Ａ〕のゲインエラーが0.7場合のア
ナログ出力、３１……第２ステツプDAC〔Ｂ〕
のゲインエラーが1.0の場合のアナログ出力、３
２……第３ステツプでDAC〔Ｃ〕のゲインエラ
ーが1.4の場合のアナログ出力、３３……第４ス
テツプでDAC〔Ｄ〕のゲインエラーが0.9の場合
のアナログ出力。
Claims (1)
- １ 少なくともＮビツトのデジタル入力を有する
第１のデータのうち上位（Ｎ―１）ビツトを第２
のデータとして構成する第１の手段と、前記第２
のデータと前記第１のデータのうち下位１ビツト
のデータとを互いに加算しこれを第３のデータと
して構成する第２の手段と、前記第２及び第３の
データをそれぞれアナログ量に変換する第１およ
び第２のDA変換手段と、これら第１および第２
のDA変換手段の出力を互いに加算する加算手段
とを備えたことを特徴とするデジタル・アナログ
変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56080404A JPS57194625A (en) | 1981-05-27 | 1981-05-27 | Digital to analog converter |
| DE8282104594T DE3279319D1 (en) | 1981-05-27 | 1982-05-26 | Digital to analog converter |
| EP82104594A EP0066251B1 (en) | 1981-05-27 | 1982-05-26 | Digital to analog converter |
| US06/382,189 US4503421A (en) | 1981-05-27 | 1982-05-26 | Digital to analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56080404A JPS57194625A (en) | 1981-05-27 | 1981-05-27 | Digital to analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194625A JPS57194625A (en) | 1982-11-30 |
| JPS6225295B2 true JPS6225295B2 (ja) | 1987-06-02 |
Family
ID=13717345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56080404A Granted JPS57194625A (en) | 1981-05-27 | 1981-05-27 | Digital to analog converter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4503421A (ja) |
| EP (1) | EP0066251B1 (ja) |
| JP (1) | JPS57194625A (ja) |
| DE (1) | DE3279319D1 (ja) |
Cited By (1)
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