JPS63104523A - デジタル／アナログ変換装置 - Google Patents
デジタル／アナログ変換装置Info
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- JPS63104523A JPS63104523A JP61250096A JP25009686A JPS63104523A JP S63104523 A JPS63104523 A JP S63104523A JP 61250096 A JP61250096 A JP 61250096A JP 25009686 A JP25009686 A JP 25009686A JP S63104523 A JPS63104523 A JP S63104523A
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- 238000010586 diagram Methods 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特性改善を図ったデジタル／アナログ変換装置
に関する。
に関する。
Ｄ／Ａ変換器として、例えば、入力されたデータを上位
桁側と下位桁例の２つに分け、それぞれ別々にＤ／Ａ変
換器に入力して２つのアナログデータを得た後、減衰器
等によって上位側と下位側のアナログデータの相対比を
とった上で加算器等で加算して一つのアナログデータを
出力するものがある。
桁側と下位桁例の２つに分け、それぞれ別々にＤ／Ａ変
換器に入力して２つのアナログデータを得た後、減衰器
等によって上位側と下位側のアナログデータの相対比を
とった上で加算器等で加算して一つのアナログデータを
出力するものがある。
例えば、第４図はこのＤ／Ａ変換器を示し、ＡＯ〜Ａ７
はデジタルデータの入力端子、０１はアナログデータの
出力端子、２１は上位側Ｄ／Ａ変換器、２２は下位側Ｄ
／Ａ変換器、２３はＤ／Ａ変換器２２の出力を受け、Ｄ
／Ａ変換器２１．２２のスケーリングを行うための減衰
器（この場合は１／２’） 、２４は減衰器２３の出力
と上位（！ｌ！１４ｂｉｔのＤ／Ａ変換器２１の出力デ
ータを受けて１つのアナログデータにする加算器である
。
はデジタルデータの入力端子、０１はアナログデータの
出力端子、２１は上位側Ｄ／Ａ変換器、２２は下位側Ｄ
／Ａ変換器、２３はＤ／Ａ変換器２２の出力を受け、Ｄ
／Ａ変換器２１．２２のスケーリングを行うための減衰
器（この場合は１／２’） 、２４は減衰器２３の出力
と上位（！ｌ！１４ｂｉｔのＤ／Ａ変換器２１の出力デ
ータを受けて１つのアナログデータにする加算器である
。
以上の構成において、入力端子ＡＯ〜Ａ７にハイまたは
ローのビットのデジタルデータが印加されると、入力端
子ＡＯ〜Ａ７に入力されたデジタルデータを上位側４ビ
ツトのＤ／Ａ変換器２２が受け、入力端子ＡＯ−Ａ７に
入力されたデジタルデータを上位側４ビツトの変換器２
１が受ける。２つのＤ／Ａ変換器２１．２２では入力さ
れたデジタルデータに対応するアナログデータが出力さ
れる。下位側４ビツトのＤ／Ａ変換器２２の出力は、上
位側４ビツトのＤ／Ａ変換器２１の出力に対してｌ／２
４の重みでなくてはならないので、減衰器２３に入力し
て１／２４の値となる。減衰器２３の出力と上位側４ビ
ツトのＤ／Ａ変換器２１の出力は、加算器２４に入力し
て一つのアナログデータとなってアナログデータの出力
端子０１に出力される。
ローのビットのデジタルデータが印加されると、入力端
子ＡＯ〜Ａ７に入力されたデジタルデータを上位側４ビ
ツトのＤ／Ａ変換器２２が受け、入力端子ＡＯ−Ａ７に
入力されたデジタルデータを上位側４ビツトの変換器２
１が受ける。２つのＤ／Ａ変換器２１．２２では入力さ
れたデジタルデータに対応するアナログデータが出力さ
れる。下位側４ビツトのＤ／Ａ変換器２２の出力は、上
位側４ビツトのＤ／Ａ変換器２１の出力に対してｌ／２
４の重みでなくてはならないので、減衰器２３に入力し
て１／２４の値となる。減衰器２３の出力と上位側４ビ
ツトのＤ／Ａ変換器２１の出力は、加算器２４に入力し
て一つのアナログデータとなってアナログデータの出力
端子０１に出力される。
しかし、従来のＤ／Ａ変換器によれば、第３図ｔａ）、
ｆｂ）に示すように出力の原点Ｏ２換言すれば、出力の
中点を結んで下位側４ビツトのデータが繰り上がる点に
おいて誤差が発生するため、人力するデジタルデータの
信号レベルが小さいとき、例えば、信号レベルの小さい
デジタル化した音声信号を再生するときアナログ出力０
の点付近で微小に変化するためにＳ／Ｎが小さく、かつ
、歪を有するアナログ出力が得られるという不都合があ
る。
ｆｂ）に示すように出力の原点Ｏ２換言すれば、出力の
中点を結んで下位側４ビツトのデータが繰り上がる点に
おいて誤差が発生するため、人力するデジタルデータの
信号レベルが小さいとき、例えば、信号レベルの小さい
デジタル化した音声信号を再生するときアナログ出力０
の点付近で微小に変化するためにＳ／Ｎが小さく、かつ
、歪を有するアナログ出力が得られるという不都合があ
る。
尚、前述の誤差は、例えば、Ｄ／Ａ変換器２Ｌ ２２の
フルスケールが一致しないこと、減衰器が誤差を有する
こと、上位側４ビツトのＤ／Ａ変換器２１の１ビツトが
誤差を有すること等のために発生すると考えられる。
フルスケールが一致しないこと、減衰器が誤差を有する
こと、上位側４ビツトのＤ／Ａ変換器２１の１ビツトが
誤差を有すること等のために発生すると考えられる。
本発明は上記に鑑みてなされたものであり、アナログ出
力の特性改善を図るため、アナログ出力の原点０を移動
させたデジタル／アナログ変換装置を提供するものであ
る。
力の特性改善を図るため、アナログ出力の原点０を移動
させたデジタル／アナログ変換装置を提供するものであ
る。
本発明においては、アナログ出力の誤差の発生を移動し
た新しい原点に対称に近いパターンにし、また、原点０
の移動に基づくアナログ出力のオーバフローにおいても
、精度の高いＤ／Ａ変換器を使用する必要性をなくし、
それによってコストアンプになるのを抑えている。
た新しい原点に対称に近いパターンにし、また、原点０
の移動に基づくアナログ出力のオーバフローにおいても
、精度の高いＤ／Ａ変換器を使用する必要性をなくし、
それによってコストアンプになるのを抑えている。
以下、本発明のデジタル／アナログ変換装置を詳細に説
明する。
明する。
第１図は本発明の第１の実施例を示し、ＡＯ〜Ａ７はデ
ジタルデータの入力端子、Ｈ１はアナログ出力の中点に
対応するビットに補正用デジタルデータを入力する入力
端子、０１はアナログデータの出力端子、１〜５は桁上
がりが連続したハーフアダー、６はＤ／Ａ変換器である
。Ｄ／Ａ変換器６において、７は上位側デコーダ、８は
下位側デコーダ、９及び１０は抵抗分圧方式のＤ／Ａ変
換器、１）はＤ／Ａ変換器６からの２つの出力を加算す
る加算器、１２．１３はバイアス電源、１４は減衰器で
ある。Ｄ／Ａ変換器９．１０において、バイアス電源１
２．１３の電位を抵抗１５．１６で分圧し、また、分圧
値を出力するＭＯＳ ）ランリスタ１７．１８が設け
られている。ここで、ハーフアダー回路１〜５は排他的
論理和回路ＥＯと、ナンド回路Ｎと、インバータＩより
構成され、インバータＩの出力は桁上げ用の端子である
。
ジタルデータの入力端子、Ｈ１はアナログ出力の中点に
対応するビットに補正用デジタルデータを入力する入力
端子、０１はアナログデータの出力端子、１〜５は桁上
がりが連続したハーフアダー、６はＤ／Ａ変換器である
。Ｄ／Ａ変換器６において、７は上位側デコーダ、８は
下位側デコーダ、９及び１０は抵抗分圧方式のＤ／Ａ変
換器、１）はＤ／Ａ変換器６からの２つの出力を加算す
る加算器、１２．１３はバイアス電源、１４は減衰器で
ある。Ｄ／Ａ変換器９．１０において、バイアス電源１
２．１３の電位を抵抗１５．１６で分圧し、また、分圧
値を出力するＭＯＳ ）ランリスタ１７．１８が設け
られている。ここで、ハーフアダー回路１〜５は排他的
論理和回路ＥＯと、ナンド回路Ｎと、インバータＩより
構成され、インバータＩの出力は桁上げ用の端子である
。
入力端子ＡＯ−Ａ７に入力するデジタルデータはｒ ０
０００００００ Ｊ〜ｒｌｌｌｌｌｌｌｌＪの８ビツト
の信号であり、中点の値はｒ １０００００００ Ｊと
なる。
０００００００ Ｊ〜ｒｌｌｌｌｌｌｌｌＪの８ビツト
の信号であり、中点の値はｒ １０００００００ Ｊと
なる。
以上の構成において、入力端子ＡＯ−Ａ７にハイまたは
ローのデジタルデータが印加されると入力端子ＡＯ−Ａ
２に入力されたデジタルデータを下位側デコーダ８が受
け、入力端子Ａ３〜Ａ７に入力されたデジタルデータを
ハーフアダー回路１〜５が受ける。補正用デジタルデー
タの入力端子Ｈ１には常にハイを印加しておく。ハーフ
アダー回路５で入力端子Ｈ１と入力端子Ａ３のデジタル
データのデジタル的な加算が実行される。桁上りがある
場合、ハーフアダー回路５内のインバータ■の出力がハ
イとなり、次のハーフアダー回路４の２人力ナントゲー
）Ｎ及び２人力排他的論理和回路ＥＯに入力される。か
かる動作はハーフアダー回路１迄繰り返される。ハーフ
アダー回路１〜５によってＡＯ〜Ａ７に入力されたデジ
タルデータと、入力端子Ｈ１に入力された補正用デジタ
ルデータが加算され、ハーフアダー回路１の桁上り出力
、つまり、ハーフアダー回路１のインバータ出力を含め
て１桁多くなったハーフアダー回路１〜５の出力がＤ／
Ａ変換器６に入力される。入力端子ＡＯ〜Ａ２及びハー
フアダー回路５の出力の４つのデジタルデータは下位側
デコーダ８へ、ハーフアダー回路１〜４の出力は上位側
デコーダ７に入力される。入力したデジタルデータに対
応する信号線が各々１本ずつデコーダ７．８で選択され
、選択された信号線のＭＯＳ ）ランリスタ１７．１
８のみがスイッチをオンする。ハーフアダー回路１のイ
ンバータ■の出力がハイの場合は、上位側デコーダ７で
は信号線は選択されず、かわりにハーフアダー回路１の
インバータ出力が直接スイッチをオンさせる。ところで
Ｄ／Ａ変換器９及び１０は電源１２．１３で与えられた
電圧を等しい抵抗値を持つ抵抗１５．１６で分割し、各
抵抗の接続点にはＭＯＳトランジスタ１７．１日が配さ
れている。このＭＯＳトランジスタ１７．１８のオン・
オフは前記デコーダ７．８の出力で制御される。
ローのデジタルデータが印加されると入力端子ＡＯ−Ａ
２に入力されたデジタルデータを下位側デコーダ８が受
け、入力端子Ａ３〜Ａ７に入力されたデジタルデータを
ハーフアダー回路１〜５が受ける。補正用デジタルデー
タの入力端子Ｈ１には常にハイを印加しておく。ハーフ
アダー回路５で入力端子Ｈ１と入力端子Ａ３のデジタル
データのデジタル的な加算が実行される。桁上りがある
場合、ハーフアダー回路５内のインバータ■の出力がハ
イとなり、次のハーフアダー回路４の２人力ナントゲー
）Ｎ及び２人力排他的論理和回路ＥＯに入力される。か
かる動作はハーフアダー回路１迄繰り返される。ハーフ
アダー回路１〜５によってＡＯ〜Ａ７に入力されたデジ
タルデータと、入力端子Ｈ１に入力された補正用デジタ
ルデータが加算され、ハーフアダー回路１の桁上り出力
、つまり、ハーフアダー回路１のインバータ出力を含め
て１桁多くなったハーフアダー回路１〜５の出力がＤ／
Ａ変換器６に入力される。入力端子ＡＯ〜Ａ２及びハー
フアダー回路５の出力の４つのデジタルデータは下位側
デコーダ８へ、ハーフアダー回路１〜４の出力は上位側
デコーダ７に入力される。入力したデジタルデータに対
応する信号線が各々１本ずつデコーダ７．８で選択され
、選択された信号線のＭＯＳ ）ランリスタ１７．１
８のみがスイッチをオンする。ハーフアダー回路１のイ
ンバータ■の出力がハイの場合は、上位側デコーダ７で
は信号線は選択されず、かわりにハーフアダー回路１の
インバータ出力が直接スイッチをオンさせる。ところで
Ｄ／Ａ変換器９及び１０は電源１２．１３で与えられた
電圧を等しい抵抗値を持つ抵抗１５．１６で分割し、各
抵抗の接続点にはＭＯＳトランジスタ１７．１日が配さ
れている。このＭＯＳトランジスタ１７．１８のオン・
オフは前記デコーダ７．８の出力で制御される。
Ｄ／Ａ変換器９には、ハーフアダー回路１のインバータ
Ｉの出力を受けるために、入力されたデジタルデータの
数より１つ多いアナログデータが用意されている。つま
り、Ｄ／Ａ変換器９で１７レベル、Ｄ／Ａ変換器１０で
１６レベルのアナログデータが用意されている。Ｄ／Ａ
変換器１０からの出力は減衰器１４に入力されて１／２
４に減衰させられる。Ｄ／Ａ変換器９からの出力である
アナログデータと、減衰器１４からの出力であるアナロ
グデータは加算器１）に入力され、一つのアナログデー
タとなって、アナログデータの出力端子０１に出力され
る。
Ｉの出力を受けるために、入力されたデジタルデータの
数より１つ多いアナログデータが用意されている。つま
り、Ｄ／Ａ変換器９で１７レベル、Ｄ／Ａ変換器１０で
１６レベルのアナログデータが用意されている。Ｄ／Ａ
変換器１０からの出力は減衰器１４に入力されて１／２
４に減衰させられる。Ｄ／Ａ変換器９からの出力である
アナログデータと、減衰器１４からの出力であるアナロ
グデータは加算器１）に入力され、一つのアナログデー
タとなって、アナログデータの出力端子０１に出力され
る。
その結果、第５図Ｔａ）、（ｂｌに示すように、中点の
値に対応する原点０の位置が原点Ｏ°へ移動することに
なる。
値に対応する原点０の位置が原点Ｏ°へ移動することに
なる。
第２図は本発明の第２の実施例を示し、共通する部分は
共通の引用数字で示しであるので重複する説明は省略す
るが、デコーダ７がハーフアダー回路１〜４より５ビツ
トの信号を入力し、これを３２本の信号線にデコードし
て出力する構成を有し、それに応じてＭＯＳ トラン
ジスタ１７が３２個設けられ、また、抵抗１５の個数が
増加している。
共通の引用数字で示しであるので重複する説明は省略す
るが、デコーダ７がハーフアダー回路１〜４より５ビツ
トの信号を入力し、これを３２本の信号線にデコードし
て出力する構成を有し、それに応じてＭＯＳ トラン
ジスタ１７が３２個設けられ、また、抵抗１５の個数が
増加している。
以上の構成において、入力端子ＡＯ−Ａ７にハイまたは
ローのデジタルデータが印加されると、入力端子ＡＯ−
Ａ２に入力されたデジタルデータを下位側デコーダ８が
受け、Ａ３〜Ａ７に入力されたデジタルデータをハーフ
アダー回路１〜５が受ける。補正用デジタルデータの入
力端子Ｈ１には常にハイを印加しておく。ハーフアダー
回路５で入力端子１と入力端子Ａ３のデジタルデータの
デジタル的な加算が実行される。桁上りの場合、ハーフ
アダー回路５内のインバータ■の出力がハイとなり、次
のハーフアダー回路４の２人力、ナントゲートＮ及び２
人力排他的論理和回路ＥＯに入力される。かかる動作は
ハーフアダー回路１迄繰り返される。ハーフアダー回路
１〜５によって入力端子ＡＯ−Ａ７に入力されたデジタ
ルデータと入力端子Ｈ１に入力された補正用デジタルデ
ータ（すなわち、上位側Ｄ／Ａ変換器の１／２ＬＳＢに
相当する値）が加算され、ハーフアダー回路１の桁上り
出力、つまり、ハーフアダー回路１のインバータＩの出
力を含めて１桁多くなったハーフアダー回路１〜５の出
力がＤ／Ａ変換部６に入力される。入力端子ＡＯ〜Ａ２
及びハーフアダー５の出力の４つのデジタルデータは下
位側デコーダ８へ、ハーフアダー回路１〜４０５つの出
力は上位側デコーダ７に入力される。
ローのデジタルデータが印加されると、入力端子ＡＯ−
Ａ２に入力されたデジタルデータを下位側デコーダ８が
受け、Ａ３〜Ａ７に入力されたデジタルデータをハーフ
アダー回路１〜５が受ける。補正用デジタルデータの入
力端子Ｈ１には常にハイを印加しておく。ハーフアダー
回路５で入力端子１と入力端子Ａ３のデジタルデータの
デジタル的な加算が実行される。桁上りの場合、ハーフ
アダー回路５内のインバータ■の出力がハイとなり、次
のハーフアダー回路４の２人力、ナントゲートＮ及び２
人力排他的論理和回路ＥＯに入力される。かかる動作は
ハーフアダー回路１迄繰り返される。ハーフアダー回路
１〜５によって入力端子ＡＯ−Ａ７に入力されたデジタ
ルデータと入力端子Ｈ１に入力された補正用デジタルデ
ータ（すなわち、上位側Ｄ／Ａ変換器の１／２ＬＳＢに
相当する値）が加算され、ハーフアダー回路１の桁上り
出力、つまり、ハーフアダー回路１のインバータＩの出
力を含めて１桁多くなったハーフアダー回路１〜５の出
力がＤ／Ａ変換部６に入力される。入力端子ＡＯ〜Ａ２
及びハーフアダー５の出力の４つのデジタルデータは下
位側デコーダ８へ、ハーフアダー回路１〜４０５つの出
力は上位側デコーダ７に入力される。
上位側デコーダ７及び下位側デコーダ８では、それぞれ
５ビツト、４ビツトの人力信号をデコードするために２
’＝３２．２’＝１６木の出力信号線を持ち、入力デジ
タルデータに対応した出力信号線が一つだけ選択される
。選択された信号線のみがＭＯＳ ）ランリスタ１７
．１８をオンさせることができる。Ｄ／Ａ変換器９には
２’＝３２種のアナログデータが、Ｄ／Ａ変換器ｌＯに
は２’＝１６種のアナログデータが用意されている。Ｄ
／Ａ変換器１０から出力するアナログデータは減衰器１
４に入力し、１／２４に減衰され、Ｄ／Ａ変換器９及び
減衰器１４からのアナログデータは加算器１）において
１つのアナログデータとなり、アナログデータの出力端
子０１に出力される。
５ビツト、４ビツトの人力信号をデコードするために２
’＝３２．２’＝１６木の出力信号線を持ち、入力デジ
タルデータに対応した出力信号線が一つだけ選択される
。選択された信号線のみがＭＯＳ ）ランリスタ１７
．１８をオンさせることができる。Ｄ／Ａ変換器９には
２’＝３２種のアナログデータが、Ｄ／Ａ変換器ｌＯに
は２’＝１６種のアナログデータが用意されている。Ｄ
／Ａ変換器１０から出力するアナログデータは減衰器１
４に入力し、１／２４に減衰され、Ｄ／Ａ変換器９及び
減衰器１４からのアナログデータは加算器１）において
１つのアナログデータとなり、アナログデータの出力端
子０１に出力される。
第３図は本発明の第３の実施例を示し、第１図において
、デコーダ７およびＤ／Ａ変換器９を第３図に示す構成
によって置換するものである。つまり、ハーフアダー回
路１〜４の出力が接続される入力端子ＢＯ−Ｂ３がアン
ド回路３１〜３４の１つの入力に接続され、ハーフアダ
ー回路１の桁上げ信号端子が接続される入力端子Ｂ４が
アンド回路３１〜３４の他の入力に接続されている。入
力端子Ｂ４およびアンド回路３１〜３４の出力はＭＯＳ
）ランリスタ３５゜、３５Ｉ、３５２．３５３．３
５４に接続され、ＭＯＳ ）ランリスタ３５゜〜３５
４は電源３７に接続された電流源回路３６Ｉ、３６□、
３６４．３６８．３６、に接続され、スイッチオンによ
って所定の電流レベルのアナログ信号を出力端子Ｂ５に
出力する。出力端子Ｂ５は加算器１）に接続されている
。ここで、電流源回路３６□、３６．．３６８は電流源
回路３６．の２倍、４倍、８倍の電流レベルの電流を出
力するものとする。
、デコーダ７およびＤ／Ａ変換器９を第３図に示す構成
によって置換するものである。つまり、ハーフアダー回
路１〜４の出力が接続される入力端子ＢＯ−Ｂ３がアン
ド回路３１〜３４の１つの入力に接続され、ハーフアダ
ー回路１の桁上げ信号端子が接続される入力端子Ｂ４が
アンド回路３１〜３４の他の入力に接続されている。入
力端子Ｂ４およびアンド回路３１〜３４の出力はＭＯＳ
）ランリスタ３５゜、３５Ｉ、３５２．３５３．３
５４に接続され、ＭＯＳ ）ランリスタ３５゜〜３５
４は電源３７に接続された電流源回路３６Ｉ、３６□、
３６４．３６８．３６、に接続され、スイッチオンによ
って所定の電流レベルのアナログ信号を出力端子Ｂ５に
出力する。出力端子Ｂ５は加算器１）に接続されている
。ここで、電流源回路３６□、３６．．３６８は電流源
回路３６．の２倍、４倍、８倍の電流レベルの電流を出
力するものとする。
以上の構成において、入力端子ＡＯからＡ７にハイまた
はローのデジタルデータが印さされてから入力端子ＡＯ
−Ａ２のデジタルデータ及びハーフアダー回路１〜５の
出力がＤ／Ａ変換器６に入力されるまでの動作は第１ノ
図と同様である。これらのうち第１図のハーフアダー回
路１〜４の出力が入力端子ＢＯ〜Ｂ４に入力する。ハー
フアダー回路１が桁上りを生じるとき、つまり、ハーフ
アダー回路１の出力がハイのときはアントゲ−１−３”
〜３４により電流源回路３６． 、３６□、３６４．３
６Ｂ 、３６゜がスイッチ３５゜〜３５４を介して出力
端子Ｂ５に生じるので、結局電流源回路３６．の１６倍
の電流を得ることができる。以降、Ｄ／Ａ変換器９．１
０の出力がアナログデータの出力端子０１に出力される
までの動作も第１図と同様である。
はローのデジタルデータが印さされてから入力端子ＡＯ
−Ａ２のデジタルデータ及びハーフアダー回路１〜５の
出力がＤ／Ａ変換器６に入力されるまでの動作は第１ノ
図と同様である。これらのうち第１図のハーフアダー回
路１〜４の出力が入力端子ＢＯ〜Ｂ４に入力する。ハー
フアダー回路１が桁上りを生じるとき、つまり、ハーフ
アダー回路１の出力がハイのときはアントゲ−１−３”
〜３４により電流源回路３６． 、３６□、３６４．３
６Ｂ 、３６゜がスイッチ３５゜〜３５４を介して出力
端子Ｂ５に生じるので、結局電流源回路３６．の１６倍
の電流を得ることができる。以降、Ｄ／Ａ変換器９．１
０の出力がアナログデータの出力端子０１に出力される
までの動作も第１図と同様である。
以上説明した通り、本発明のデジタル／アナログ変換装
置によれば、デジタルデータに補正用デジタルデータを
加算してアナログ変換するようにしたため、アナログ出
力の原点を移動させることができ、それによってアナロ
グ出力の特性改善を図ることができる。
置によれば、デジタルデータに補正用デジタルデータを
加算してアナログ変換するようにしたため、アナログ出
力の原点を移動させることができ、それによってアナロ
グ出力の特性改善を図ることができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示す説明図、第４図は従来のデ
ジタル／アナログ変換装置を示す説明図。第５図はデジ
タルデータの入力に対するアナログデータの出力の特性
を示す説明図。 符号の説明 ＡＯ〜Ａ７−・・−・−・デジタルデータの入力端子Ｈ
１−−−−−−・補正用デジタルデータの入力端子０１
−・・・−・アナログデータの出力端子１〜５・−・−
・−・ハーフアダー回路６・・−・・−Ｄ／Ａ変換器
？−−−−−−−上位側デコーダ８−・−・・−下位
側デコーダ ９・・・・・・・上位側Ｄ／Ａ変換器 ｉ ｏ−−−−−−−一下位側Ｄ／Ａ変換器１）・・・
−加算器 １２．１３・−−−−−・電源１４
−・・−・−減衰器
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示す説明図、第４図は従来のデ
ジタル／アナログ変換装置を示す説明図。第５図はデジ
タルデータの入力に対するアナログデータの出力の特性
を示す説明図。 符号の説明 ＡＯ〜Ａ７−・・−・−・デジタルデータの入力端子Ｈ
１−−−−−−・補正用デジタルデータの入力端子０１
−・・・−・アナログデータの出力端子１〜５・−・−
・−・ハーフアダー回路６・・−・・−Ｄ／Ａ変換器
？−−−−−−−上位側デコーダ８−・−・・−下位
側デコーダ ９・・・・・・・上位側Ｄ／Ａ変換器 ｉ ｏ−−−−−−−一下位側Ｄ／Ａ変換器１）・・・
−加算器 １２．１３・−−−−−・電源１４
−・・−・−減衰器
Claims (2)
- （１）上位ｎビットおよび下位ｎビットのデジタルデー
タをそれぞれＤ／Ａ変換する第１および第２のＤ／Ａ変
換器と、前記第１および第２のＤ／Ａ変換器が出力する
アナログデータに２ｎ：１の重み付けを付加して加算す
る加算手段を備えたデジタルアナログ変換装置において
、 前記デジタルデータに補正用デジタルデー タを加算する補正手段を設けたことを特徴とするデジタ
ル／アナログ変換装置。 - （２）前記補正手段が、前記第１のＤ／Ａ変換器の各入
力端子および前記第２のＤ／Ａ変換器の最上位ビット入
力端子にそれぞれ前置接続されたハーフアダー回路より
構成され、前記ハーフアダー回路の桁上げ信号がその上
位のビットの前記Ｄ／Ａ変換器の入力端子に接続される
前記ハーフアダー回路の入力信号となり、 前記第１のＤ／Ａ変換器が、前記第１のＤ ／Ａ変換器の最小ステップに等しい値を有し、前記ハー
フアダー回路の繰上り出力によって制御される１ビット
分のアナログデータ発生手段と、前記ハーフアダー回路
の繰上り出力時に前記第１のＤ／Ａ変換器の入力を所定
値とするゲート手段を含む構成の特許請求の範囲第１項
記載のデジタル／アナログ変換装置。
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| JP61250096A JPH0738585B2 (ja) | 1986-10-21 | 1986-10-21 | デジタル／アナログ変換装置 |
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| JP61250096A JPH0738585B2 (ja) | 1986-10-21 | 1986-10-21 | デジタル／アナログ変換装置 |
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