JPH05327510A - 電圧加算方式ｄ／ａコンバータ - Google Patents

Abstract

(57)【要約】 【目的】電圧加算方式Ｄ／Ａコンバータの誤差を小さく
する。 【構成】切り換え回路２は、高電位側電源ＶRHと中電位
電源ＶRMと低電位側電源ＶRLからの各電圧を入力し、デ
ジタル入力信号Ｄn 〜Ｄ0 の予め定めたビットＤn の値
に基づいて、高電位側電源電圧ＶRHと中電位電源電圧Ｖ
RMの差電圧ＶRH−ＶRMの範囲を選択するか、または、中
電位電源電圧ＶRMと低電位側電源電圧ＶRLの差電圧ＶRM
−ＶRLの範囲を選択するかを決定する。次に、各切り換
え回路２は、その選択された一対の電源ＶRH，ＶRMまた
はＶRM，ＶRLを、デジタル入力信号Ｄn 〜Ｄ0 の予め定
めたビットＤn 以外の各ビットＤn-1 〜Ｄ0 の値に基づ
いて、その各ビットＤn-1 〜Ｄ0 に対応するラダー抵抗
回路網１の各抵抗Ｒに出力する。そして、デジタル入力
信号Ｄn 〜Ｄ0 のＤ／Ａ変換値であるアナログ出力信号
ＶO を、ラダー抵抗回路網１からバッファ回路３を介し
て出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電圧加算方式Ｄ／Ａコン
バータに関するものである。近年、ディジタル技術の進
歩により、アナログ信号をディジタル信号に変換して処
理した後、再度アナログ信号に戻すＰＣＭ技術が重要と
なっている。すなわち、計測・制御等の産業分野だけで
なく、例えば、ＩＳＤＮ等のＰＣＭ通信やＣＤ・ＬＤ・
ＤＡＴ等のディジタル・オーディオの再生用として、民
生分野においてもＰＣＭ技術の需要が増大している。Ｐ
ＣＭ技術は、アナログ信号をディジタル信号に変換する
送信系と、ディジタル信号をアナログ信号に変換する受
信系とから構成される。その受信系の中核を成すのが、
Ｄ／Ａコンバータである。そのため、高精度なＤ／Ａコ
ンバータを簡単な構成によって実現することが要求され
ている。

【０００２】

【従来の技術】図９は、従来の８ビット電圧加算方式Ｄ
／Ａコンバータの回路図である。ディジタル入力信号の
各ビットＤ7 〜Ｄ0 は、それぞれインバータ回路８０を
介して各ＣＭＯＳインバータ回路８１〜８８に入力され
る。その各ＣＭＯＳインバータ回路８１〜８８は、高電
位側電源ＶRHおよび低電位側電源ＶRLに接続されてい
る。従って、各ビットＤ7 〜Ｄ0 の値が「１」であれ
ば、その各ビットＤ7〜Ｄ0 に対応する各ＣＭＯＳイン
バータ回路８１〜８８からは電圧ＶRHが出力される。ま
た、各ビットＤ7 〜Ｄ0 の値が「０」であれば、その各
ビットＤ7 〜Ｄ0 に対応する各ＣＭＯＳインバータ回路
８１〜８８からは電圧ＶRLが出力される。

【０００３】各ＣＭＯＳインバータ回路８１〜８８の出
力は、各抵抗Ｒ（抵抗値Ｒ）から構成される８ビットの
ラダー抵抗（Ｒ−２Ｒ）回路網９０に入力される。そし
て、ディジタル入力信号をＤ／Ａ変換したアナログ出力
電圧ＶO は、ラダー抵抗回路網９０から電圧フォロア回
路９１を介して出力される。尚、電圧フォロア回路９１
は、オペアンプ９２の入出力を短絡して１００％の負帰
還をかけることにより構成される。

【０００４】次に、この電圧加算方式Ｄ／Ａコンバータ
の作用を説明する。例えば、ビットＤ7 のみが「１」で
他の各ビットＤ6 〜Ｄ0 が「０」であるとすると、ＣＭ
ＯＳインバータ回路８８の出力のみが電圧ＶRHとなり、
他の各ＣＭＯＳインバータ回路８１〜８７の出力は電圧
ＶRLとなる。ここでは、説明を容易にするため、低電位
側電源ＶRLをグランドとする（電圧ＶRL＝０〔Ｖ〕）。

【０００５】このとき、ラダー抵抗回路網９０の接続点
Ａ（オペアンプ９２のプラス入力端子）から左側（ＣＭ
ＯＳインバータ回路８８の出力側）を見ると、高電位側
電源ＶRHとグランド（低電位側電源ＶRL）間において、
合成抵抗の値は２Ｒとなる。また、接続点Ａから下側
（破線矢印α←…→αの下側）を見ても、合成抵抗の値
は２Ｒとなる。従って、接続点Ａの電圧ＶA は（１／
２）ＶRHとなる。

【０００６】尚、電圧フォロア回路９１の増幅度は１で
あるため、アナログ出力電圧ＶO は電圧ＶA と等しくな
る。以下同様に、各ビットＤ7 〜Ｄ0 のうち任意の１つ
のビットＤi （０≦i ≦７、i は整数）のみが「１」の
ときのアナログ出力電圧ＶO （接続点Ａの電圧ＶA）
を、ラダー抵抗回路網９０の各抵抗Ｒの合成抵抗値から
求めると、数式（１）に示すように近似される。

【０００７】

【数１】 ＶO ＝ＶA ≒（２^i-7 ）ＶRH／２ ……（１） 但し、数式（１）は低電位側電源ＶRLをグランドとして
考えたものである。そこで、低電位側電源ＶRLの電圧を
ＶRLとすると、数式（１）は数式（２）に示すようにな
る。

【０００８】

【数２】 ＶO ≒（２^i-7)・（ＶRH−ＶRL）／２＋ＶRL ……（２） また、各ビットＤ7 〜Ｄ0 のうち適宜な各ビットＤ7 〜
Ｄ0 が「１」のときは、重ね合わせの理を適用して、各
ビットＤ7 〜Ｄ0 毎のアナログ出力電圧ＶO を加算すれ
ばよい。従って、適宜な各ビットＤ7 〜Ｄ0 が「１」の
ときのアナログ出力電圧ＶO は、数式（３）に示すよう
に近似される。

【０００９】

【数３】 図１０は、電圧ＶRH＝３．７５〔Ｖ〕、電圧ＶRL＝１．
２５〔Ｖ〕の場合における、各ビットＤ7 〜Ｄ0 とアナ
ログ出力電圧ＶO を示すコード表である。尚、コードは
各ビットＤ7 〜Ｄ0 により表示される二進数を十進数で
表わしたものである。また、アナログ出力電圧ＶO は小
数点以下３桁で四捨五入してある。

【００１０】このように、従来の電圧加算方式Ｄ／Ａコ
ンバータにおいては、高電位側電源電圧ＶRHと低電位側
電源電圧ＶRLの差電圧（ＶRH−ＶRL）の範囲が入力電圧
の範囲となる。そして、入力信号を二進表示した各ビッ
トＤ7 〜Ｄ0 に対応したアナログ出力電圧ＶO が出力さ
れる。但し、アナログ出力電圧ＶO はビット数に基づい
て階段状に変化した値となり、その変化量の最小レベル
は、入力電圧の範囲（ＶRH−ＶRL）をビット数（上記例
では８ビット）で分割した電圧（上記例では約０．０１
〔Ｖ〕）となる。

【００１１】尚、電圧フォロア回路９１は、次段の回路
の入力インピーダンスの影響を受けてラダー抵抗回路網
８０の抵抗値が変化するのを防止するために設けられて
いる。

【００１２】

【発明が解決しようとする課題】ところで、低電位側電
源ＶRLをグランドとしたとき、ラダー抵抗回路網８０の
接続点Ａ以外の各接続点Ｂ〜Ｈにおいて、その上下の合
成抵抗の値は正確には等しくならない。

【００１３】例えば、接続点Ｄにおいて、破線矢印β←
…→βの下側を見ると高電位側電源ＶRHとグランド（低
電位側電源ＶRL）間において、合成抵抗の値は２Ｒとな
る。一方、破線矢印γ←…→γの上側を見ると、合成抵
抗の値は（４３／２１）Ｒとなる。また、接続点Ｂにお
いては、下側の合成抵抗の値が２Ｒであるのに対して、
上側の合成抵抗の値は３Ｒとなる。

【００１４】このように各接続点Ｂ〜Ｈにおいて、下側
の合成抵抗の値は全て２Ｒであるのに対し、上側の合成
抵抗の値は接続点Ｈ→接続点Ｂの順に大きくなる。すな
わち、各接続点Ｂ〜Ｈにおける、その上下の合成抵抗の
値の差は接続点Ｈ→接続点Ｂの順に大きくなる。

【００１５】また、上記では各ＣＭＯＳインバータ回路
８１〜８８のオン抵抗ＲS を零として考えたが、実際に
は零にはならない。そのため、各ＣＭＯＳインバータ回
路８１〜８８のオン抵抗ＲS が、ラダー抵抗回路網９０
の各行の抵抗Ｒに直列に入ることになる。その上、各オ
ン抵抗ＲS の値は、各ＣＭＯＳインバータ回路８１〜８
８に入力される電圧（各ビットＤ7 〜Ｄ0 の値）によっ
て変化する。従って、各オン抵抗ＲS の変動の影響がア
ナログ出力電圧ＶO にあらわれ、Ｄ／Ａ変換の誤差の原
因となる。

【００１６】さらに、各オン抵抗ＲS およびラダー抵抗
回路網９０の各抵抗Ｒに流れる電流も、各ビットＤ7 〜
Ｄ0 の値によって変化する。流れる電流が変化すると各
オン抵抗ＲS および各抵抗Ｒにおける消費電力も変化
し、半導体チップの温度が変化して各オン抵抗ＲS およ
び各抵抗Ｒの値をさらに変動させることになる。

【００１７】このように、電圧加算方式Ｄ／Ａコンバー
タにおいては、様々な要因によってＤ／Ａ変換に誤差が
生じる。尚、Ｄ／Ａ変換の誤差はアナログ出力電圧ＶO
が各電源電圧ＶRH，ＶRLと等しいときには生じない。従
って、その誤差は、最上位ビットＤ7 の値が「０⇔１」
に変化するとき、すなわち、図１０のコード表におい
て、コードが１２７⇔１２８に変化するとき（アナログ
出力電圧ＶO が２．４９⇔２．５０〔Ｖ〕に変化すると
き）に最も大きくなる。

【００１８】その結果、入力電圧とアナログ出力電圧Ｖ
O は、図１１〜図１３に示すように２．５０〔Ｖ〕近傍
で特に非直線性が強くなる特性を示す。尚、図１１〜図
１３においては、理想的なアナログ出力電圧ＶO を一点
鎖線で、誤差を含んだ実際のアナログ出力電圧ＶO を実
線で示してある。

【００１９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、Ｄ／Ａ変換の誤差を小
さくすることができる電圧加算方式Ｄ／Ａコンバータ
を、簡単な構成によって提供することにある。

【００２０】

【課題を解決するための手段】図１は本発明の電圧加算
方式Ｄ／Ａコンバータの原理説明図である。ラダー抵抗
回路網１は、デジタル入力信号Ｄn 〜Ｄ0 のビット数
（n+1)から１ビット差し引いたビット数（ｎ）に対応し
たＲ−２Ｒ構成の各抵抗Ｒから成る。

【００２１】バッファ回路３は、前記ラダー抵抗回路網
１が次段の回路の入力インピーダンスの影響を受けるの
を防止する。各切り換え回路２は、高電位側電源ＶRHと
中電位電源ＶRMと低電位側電源ＶRLからの各電圧ＶRH，
ＶRM，ＶRLを入力し、前記デジタル入力信号Ｄn 〜Ｄ0
の予め定めたビットＤn の値に基づいて、高電位側電源
電圧ＶRHと中電位電源電圧ＶRMの差電圧ＶRH−ＶRMの範
囲を選択するか、または、中電位電源電圧ＶRMと低電位
側電源電圧ＶRLの差電圧ＶRM−ＶRLの範囲を選択するか
を決定する。次に、各切り換え回路２は、その選択され
た一対の電源ＶRH，ＶRMまたはＶRM，ＶRLを、デジタル
入力信号Ｄn 〜Ｄ0 の予め定めたビットＤn 以外の各ビ
ットＤn-1 〜Ｄ0 の値に基づいて、その各ビットＤn-1
〜Ｄ0 に対応する前記ラダー抵抗回路網１の各抵抗Ｒに
出力するそして、この電圧加算方式Ｄ／Ａコンバータ
は、高電位側電源電圧ＶRHと低電位側電源電圧ＶRLの差
電圧（ＶRH−ＶRL）の範囲において、デジタル入力信号
Ｄn 〜Ｄ0 のＤ／Ａ変換値であるアナログ出力信号ＶO
を、ラダー抵抗回路網１からバッファ回路３を介して出
力する。

【００２２】

【作用】従って本発明の電圧加算方式Ｄ／Ａコンバータ
は、入力電圧の範囲を（ＶRH−ＶRM）と（ＶRM−ＶRL）
の２つに分けていることになる。そして、各入力電圧の
範囲（ＶRH−ＶRM），（ＶRM−ＶRL）において、ｎビッ
トの電圧加算方式Ｄ／Ａコンバータとして動作する．こ
のとき、Ｄ／Ａ変換の誤差はアナログ出力電圧ＶO が各
電源電圧ＶRH，ＶRM，ＶRLと等しいときには生じない。

【００２３】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例を
図２〜図４に従って説明する。

【００２４】尚、本実施例において、従来例と同じ構成
については符号を同じにしてその詳細な説明を省略す
る。図３は、入力ビット変換回路の回路図である。

【００２５】デジタル入力信号の各ビットＤ7 〜Ｄ0 は
それぞれ、アンド回路４１，４２およびインバータ回路
４３によって、出力Ａ6 〜Ａ0 および出力Ｃ6 〜Ｃ0 に
変換される。

【００２６】すなわち、最上位ビットＤ7 の値が「１」
の場合、各ビットＤ7 〜Ｄ0 を変換した各出力Ａ6 〜Ａ
0 の値は各ビットＤ7 〜Ｄ0 の値に関係なく「０」にな
り、各ビットＤ7 〜Ｄ0 を変換した各出力Ｃ6 〜Ｃ0 の
値は各ビットＤ7 〜Ｄ0 の値と同じになる。反対に、最
上位ビットＤ7 の値が「０」の場合、出力Ａ6 〜Ａ0の
値は各ビットＤ7 〜Ｄ0 の値と同じになり、出力Ｃ6 〜
Ｃ0 の値は各ビットＤ7 〜Ｄ0 の値に関係なく「０」に
なる。

【００２７】図２は、本実施例の８ビット電圧加算方式
Ｄ／Ａコンバータ本体の回路図である。入力ビット変換
回路から出力される各出力Ａ6 〜Ａ0 は、それぞれイン
バータ回路５０を介して各ＣＭＯＳ回路５７〜５１のＰ
ＭＯＳトランジスタのゲートに入力される。一方、各出
力Ｃ6 〜Ｃ0 は各ＣＭＯＳ回路５７〜５１のＮＭＯＳト
ランジスタのゲートに入力される。

【００２８】尚、各ＣＭＯＳ回路５７〜５１は、従来例
と同様に高電位側電源ＶRHおよび低電位側電源ＶRLに接
続されている。但し、各ＣＭＯＳ回路５７〜５１は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲート
が共通になっていない点において、従来例のＣＭＯＳイ
ンバータ回路８１〜８８と異なっている。

【００２９】また、デジタル入力信号の各ビットＤ7 〜
Ｄ0 はそれぞれ、各トランスミッションゲート６１のＰ
ＭＯＳトランジスタのゲートに入力されると共に、イン
バータ回路６２を介して各トランスミッションゲート６
１のＮＭＯＳトランジスタのゲートに入力される。尚、
説明の便宜上、各トランスミッションゲート６１の各Ｍ
ＯＳトランジスタのゲートに入力される各ビットＤ7 〜
Ｄ0 は、それぞれ出力Ｂ7 〜Ｂ0 と表記する。

【００３０】そして、各トランスミッションゲート６１
を介して、各ＣＭＯＳ回路５７〜５１の出力は中電位電
源ＶRMに接続されている。尚、中電位電源ＶRMの電圧Ｖ
RMは、高電位側電源ＶRHの電圧ＶRHと低電位側電源ＶRL
の電圧ＶRLの差電圧（ＶRH−ＶRL）の１／２の値に設定
されている。

【００３１】各ＣＭＯＳ回路５７〜５１の出力は、各抵
抗Ｒ（抵抗値Ｒ）から構成されるラダー抵抗（Ｒ−２
Ｒ）回路網６３に入力される。そして、ディジタル入力
信号をＤ／Ａ変換したアナログ出力電圧ＶO は、ラダー
抵抗回路網６３から電圧フォロア回路９１を介して出力
される。尚、従来例のラダー抵抗回路網９０は８ビット
であったが、本実施例のラダー抵抗回路網６３は７ビッ
トである。

【００３２】次に、本実施例の動作を、最上位ビット
Ｄ7 の値が「０」の場合と、最上位ビットＤ7 の値が
「１」の場合に分けて説明する。 最上位ビットＤ7 の値が「０」の場合 この場合、出力Ｃ6 〜Ｃ0 の値は各ビットＤ6 〜Ｄ0 の
値に関係なく「０」になる。そのため、各ＣＭＯＳ回路
５７〜５１のＮＭＯＳトランジスタはオフし、各ＣＭＯ
Ｓ回路５７〜５１の出力は低電位側電源ＶRLから遮断さ
れる。

【００３３】例えば、ビットＤ6 （出力Ｂ6 ）の値が
「１」のとき、ＣＭＯＳ回路５７のＰＭＯＳトランジス
タのゲートにはインバータ回路５０を介して「０」が入
力される。一方、トランスミッションゲート６１のＰＭ
ＯＳトランジスタのゲートには「１」が入力され、ＮＭ
ＯＳトランジスタのゲートには「０」が入力される。

【００３４】すると、ＣＭＯＳ回路５７のＰＭＯＳトラ
ンジスタはオンし、トランスミッションゲート６１は閉
じる。その結果、ＣＭＯＳ回路５７からは電圧ＶRHが出
力される。

【００３５】反対に、ビットＤ6 の値が「０」のとき、
ＣＭＯＳ回路５７のＰＭＯＳトランジスタのゲートには
インバータ回路５０を介して「１」が入力される。一
方、トランスミッションゲート６１のＰＭＯＳトランジ
スタのゲートには「０」が入力され、ＮＭＯＳトランジ
スタのゲートには「１」が入力される。

【００３６】すると、ＣＭＯＳ回路５７のＰＭＯＳトラ
ンジスタはオフし、トランスミッションゲート６１は開
く。その結果、ＣＭＯＳ回路５７からは電圧ＶRMが出力
される。

【００３７】同様に、各ビットＤ5 〜Ｄ0 （出力Ｂ5 〜
Ｂ0 ）の値が「１」であれば、その各ビットＤ5 〜Ｄ0
に対応する各ＣＭＯＳ回路５６〜５１からは電圧ＶRHが
出力される。また、各ビットＤ5 〜Ｄ0 の値が「０」で
あれば、その各ビットＤ5 〜Ｄ0 に対応する各ＣＭＯＳ
回路５６〜５１からは電圧ＶRMが出力される。

【００３８】このように、最上位ビットＤ7 の値が
「０」の場合、本実施例では、従来例の低電位側電源Ｖ
RLを中電位電源ＶRMに置き換えたのと同様な動作を行
う。尚、Ｄ／Ａ変換動作の詳細については、従来例と同
じであるので説明を省略する。

【００３９】最上位ビットＤ7 の値が「１」の場合 この場合、出力Ａ6 〜Ａ0 の値は各ビットＤ6 〜Ｄ0 の
値に関係なく「０」になる。そのため、各ＣＭＯＳ回路
５７〜５１のＰＭＯＳトランジスタのゲートにはインバ
ータ回路５０を介して「１」が入力される。従って、各
ＰＭＯＳトランジスタはオフし、各ＣＭＯＳ回路５７〜
５１の出力は高電位側電源ＶRHから遮断される。

【００４０】例えば、ビットＤ6 （出力Ｂ6 ）の値が
「１」のとき、ＣＭＯＳ回路５７のＮＭＯＳトランジス
タのゲートには「１」が入力される。一方、トランスミ
ッションゲート６１のＰＭＯＳトランジスタのゲートに
は「１」が入力され、ＮＭＯＳトランジスタのゲートに
は「０」が入力される。

【００４１】すると、ＣＭＯＳ回路５７のＮＭＯＳトラ
ンジスタはオンし、トランスミッションゲート６１は閉
じる。その結果、ＣＭＯＳ回路５７からは電圧ＶRLが出
力される。

【００４２】反対に、ビットＤ6 の値が「０」のとき、
ＣＭＯＳ回路５７のＮＭＯＳトランジスタのゲートには
「０」が入力される。一方、トランスミッションゲート
６１のＰＭＯＳトランジスタのゲートには「０」が入力
され、ＮＭＯＳトランジスタのゲートには「１」が入力
される。

【００４３】すると、ＣＭＯＳ回路５７のＮＭＯＳトラ
ンジスタはオフし、トランスミッションゲート６１は開
く。その結果、ＣＭＯＳ回路５７からは電圧ＶRMが出力
される。

【００４４】同様に、各ビットＤ5 〜Ｄ0 （出力Ｂ5 〜
Ｂ0 ）の値が「１」であれば、その各ビットＤ5 〜Ｄ0
に対応する各ＣＭＯＳ回路５６〜５１からは電圧ＶRLが
出力される。また、各ビットＤ5 〜Ｄ0 の値が「０」で
あれば、その各ビットＤ5 〜Ｄ0 に対応する各ＣＭＯＳ
回路５６〜５１からは電圧ＶRMが出力される。

【００４５】このように、最上位ビットＤ7 の値が
「１」の場合、本実施例では、従来例の高電位側電源Ｖ
RHを低電位側電源ＶRLに置き換えるのに加えて、従来例
の低電位側電源ＶRLを中電位電源ＶRMに置き換えたのと
同様な動作を行う。

【００４６】尚、Ｄ／Ａ変換動作の詳細については、従
来例と同じであるので説明を省略する。図４は、電圧Ｖ
RH＝３．７５〔Ｖ〕、電圧ＶRL＝１．２５〔Ｖ〕、電圧
ＶRM＝２．５０〔Ｖ〕の場合における、各ビットＤ7 〜
Ｄ0 とアナログ出力電圧ＶO を示すコード表である。
尚、図４においても従来例（図１０）と同様に、コード
は各ビットＤ7 〜Ｄ0 により表示される二進数を十進数
で表わしたものであり、アナログ出力電圧ＶO は小数点
以下３桁で四捨五入してある。

【００４７】最上位ビットＤ7 の値が「０」のとき、各
ビットＤ6 〜Ｄ0 は二進表示で「１」ずつ加算されるよ
うになっている。そして、コード０〜１２７は、アナロ
グ出力電圧ＶO ＝２．５０〜３．７４〔Ｖ〕に対応して
いる。

【００４８】すなわち、最上位ビットＤ7 の値が「０」
のとき、本実施例は、高電位側電源電圧ＶRHと中電位電
源電圧ＶRMの差電圧（ＶRH−ＶRM）の範囲を入力電圧の
範囲とする７ビットの電圧加算方式Ｄ／Ａコンバータと
して動作する。

【００４９】一方、最上位ビットＤ7 の値が「１」のと
き、各ビットＤ6 〜Ｄ0 は二進表示で「１」ずつ減算さ
れるようになっている。そして、コード−０〜−１２７
は、アナログ出力電圧ＶO ＝２．５０〜１．２６〔Ｖ〕
に対応している。

【００５０】すなわち、最上位ビットＤ7 の値が「１」
のとき、本実施例は、低電位側電源電圧ＶRLと中電位電
源電圧ＶRMの差電圧（ＶRL−ＶRM）の範囲を入力電圧の
範囲とする７ビットの電圧加算方式Ｄ／Ａコンバータと
して動作する。但し、差電圧（ＶRL−ＶRM）の値は負に
なるため、このままではアナログ出力電圧ＶO が負の値
になってしまう。そこで、各ビットＤ6 〜Ｄ0 の値を反
転させることにより、中電位電源電圧ＶRMと低電位側電
源電圧ＶRLの差電圧（ＶRM−ＶRL）の範囲を入力電圧の
範囲として、アナログ出力電圧ＶO が正の値になるよう
にしている。

【００５１】このように本実施例においては、高電位側
電源電圧ＶRHと低電位電源電圧ＶRLの差電圧の１／２の
電圧ＶRMである中電位電源ＶRMを設け、入力電圧の範囲
を（ＶRH−ＶRM）と（ＶRM−ＶRL）の２つに分けてい
る。そして、各入力電圧の範囲（ＶRH−ＶRM），（ＶRM
−ＶRL）において、７ビットの電圧加算方式Ｄ／Ａコン
バータとして動作するようになっている。

【００５２】従って、アナログ出力電圧ＶO が各電源電
圧ＶRH，ＶRM，ＶRLと等しいときには、Ｄ／Ａ変換に誤
差が生じない。その結果、入力電圧とアナログ出力電圧
ＶO は、図５〜図７に示すように１．８８〔Ｖ〕および
３．１２〔Ｖ〕の近傍で特に誤差が大きくなり、非直線
性が強くなる特性を示す。すなわち、Ｄ／Ａ変換の誤差
は、ビットＤ6 の値が「０⇔１」に変化するとき、つま
り、図４のコード表において、コードが±６３⇔±６４
に変化するときに最も大きくなる。尚、図５〜図７にお
いても従来例（図１１〜図１３）と同様に、理想的なア
ナログ出力電圧ＶO を一点鎖線で、誤差を含んだ実際の
アナログ出力電圧ＶO を実線で示してある。

【００５３】但し、ビットＤ6 の値が「０⇔１」に変化
する場合は、最上位ビットＤ7 の値が「０⇔１」に変化
する場合に比べて、全ビットＤ7 〜Ｄ0 における変化の
割合が小さい。そのため、１．８８〔Ｖ〕および３．１
２〔Ｖ〕の近傍における誤差は、従来例の２．５０
〔Ｖ〕近傍における誤差に比べて相対的に小さくなる。
すなわち、入力電圧の全範囲（ＶRH−ＶRL）をみると、
本実施例の方が従来例より誤差が小さくなる。

【００５４】従って、本実施例では、上記のように従来
例に加えて入力信号変換回路と中電位電源ＶRMと各イン
バータ回路６２および各トランスミッションゲート６１
を設けるだけの簡単構成により、Ａ／Ｄ変換の誤差を小
さくすることができる。

【００５５】（第２実施例）次に、本発明を具体化した
第２実施例を図８に従って説明する。尚、第２実施例に
おいて、従来例および第１実施例と同じ構成については
符号を同じにしてその詳細な説明を省略する。

【００５６】図８は、本実施例の８ビット電圧加算方式
Ｄ／Ａコンバータの回路図である。ディジタル入力信号
の各ビットＤ6 〜Ｄ0 は、それぞれインバータ回路７０
を介して各ＣＭＯＳインバータ回路７１〜７７に入力さ
れる。また、ディジタル入力信号の最上位ビットＤ7 は
インバータ回路７０を介して各ＣＭＯＳインバータ回路
７８，７９に入力される。

【００５７】そのＣＭＯＳインバータ回路７８は中電位
電源ＶRMおよび低電位側電源ＶRLに接続されており、Ｃ
ＭＯＳインバータ回路７９は高電位側電源ＶRHおよび中
電位電源ＶRMに接続されている。そして、ＣＭＯＳイン
バータ回路７８の出力は、各ＣＭＯＳインバータ回路７
１〜７７の各ＮＭＯＳトランジスタのソースに接続され
ている。一方、ＣＭＯＳインバータ回路７９の出力は、
各ＣＭＯＳインバータ回路７１〜７７の各ＰＭＯＳトラ
ンジスタのソースに接続されている。

【００５８】各ＣＭＯＳインバータ回路７１〜７７の出
力は、第１実施例と同様にラダー抵抗回路網６３に入力
される。そして、アナログ出力信号ＶO は、ラダー抵抗
回路網６３から電圧フォロア回路９１を介して出力され
る。

【００５９】従って、最上位ビットＤ7 の値が「１」の
場合、ＣＭＯＳインバータ回路７８からは電圧ＶRMが出
力され、ＣＭＯＳインバータ回路７９からは電圧ＶRHが
出力される。そのため、各ＣＭＯＳインバータ回路７１
〜７７は、各ＣＭＯＳインバータ回路７８，７９を介し
て、高電位側電源ＶRHおよび中電位電源ＶRMに接続され
ることになる。その結果、本実施例は、高電位側電源電
圧ＶRHと中電位電源電圧ＶRMの差電圧（ＶRH−ＶRM）の
範囲を入力電圧の範囲とする７ビットの電圧加算方式Ｄ
／Ａコンバータとして動作する。

【００６０】また、最上位ビットＤ7 の値が「０」の場
合、ＣＭＯＳインバータ回路７８からは電圧ＶRLが出力
され、ＣＭＯＳインバータ回路７９からは電圧ＶRHが出
力される。そのため、各ＣＭＯＳインバータ回路７１〜
７７は、各ＣＭＯＳインバータ回路７８，７９を介し
て、中電位電源ＶRMおよび低電位側電源ＶRLに接続され
ることになる。その結果、本実施例は、中電位電源電圧
ＶRMと低電位側電源電圧ＶRLの差電圧（ＶRM−ＶRL）の
範囲を入力電圧の範囲とする７ビットの電圧加算方式Ｄ
／Ａコンバータとして動作する。

【００６１】従って、第１実施例と同様に、アナログ出
力電圧ＶO が各電源電圧ＶRH，ＶRM，ＶRLと等しいとき
には、Ｄ／Ａ変換の誤差が生じない。また、入力電圧と
アナログ出力電圧ＶO は、図５〜図７に示すようにな
る。そのため、入力電圧の全範囲（ＶRH−ＶRL）をみる
と、本実施例の方が従来例より誤差が小さくなる。

【００６２】このように本実施例では、従来例に加えて
中電位電源ＶRMとＣＭＯＳインバータ回路７８，７９を
設けるだけの簡単構成により、Ａ／Ｄ変換の誤差を小さ
くすることができる。尚、本実施例におけるコード表は
従来例（図１０）と同じである。

【００６３】ところで、本発明は上記実施例に限定され
るものではなく、例えば、以下のように実施してもよ
い。 １）各ＣＭＯＳ回路５７〜５１の各ＭＯＳトランジスタ
を、トランスミッションゲートで構成する。この場合
は、前段の回路に対するＤ／Ａコンバータの負荷を軽減
することができる。

【００６４】２）各ＣＭＯＳ回路５７〜５１をＮＭＯＳ
回路またはＰＭＯＳ回路によって構成する。 ３）各ＣＭＯＳ回路５７〜５１および各ＣＭＯＳインバ
ータ回路７０〜７９を、他の方式のアナログスイッチ
（ダイオードブリッジ、ＪＦＥＴ、オプト・アイソレー
タ等）によって置き換える。

【００６５】４）それぞれ電圧の異なる中電位電源ＶRM
を複数個設けることにより、高電位側電源電圧ＶRHと低
電位側電源電圧ＶRLを適宜な数の領域に分割し、その各
領域において、適宜なビット数の電圧加算方式Ｄ／Ａコ
ンバータとして動作させる。この場合は、設けた中電位
電源ＶRMの数に対応して、Ｄ／Ａ変換の誤差を小さくす
ることができる。

【００６６】５）ラダー抵抗回路網６３の前段の構成を
適宜に変えることにより、デジタル入力信号の各ビット
Ｄ7 〜Ｄ0 の値を図４のコード表に示すのとは別の値に
変える。

【００６７】６）電圧フォロア回路９１を、入力インピ
ーダンスが大きくて出力インピーダンスが小さい他の形
式（エミッタフォロア、ソースフォロア、ＳＲＰＰ等）
のバッファ回路に置き換える。

【００６８】

【発明の効果】以上詳述したように本発明によれば、簡
単な構成の電圧加算方式Ｄ／Ａコンバータによって、Ｄ
／Ａ変換の誤差を小さくすることができる優れた効果が
ある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第１実施例の回路図である。

【図３】第１実施例の入力ビット変換回路の回路図であ
る。

【図４】第１実施例のコード表である。

【図５】第１実施例の入力電圧−出力電圧ＶO の特性図
である。

【図６】第１実施例の入力電圧−出力電圧ＶO の特性図
である。

【図７】第１実施例の入力電圧−出力電圧ＶO の特性図
である。

【図８】第２実施例の回路図である。

【図９】従来例の回路図である。

【図１０】従来例のコード表である。

【図１１】従来例の入力電圧−出力電圧ＶO の特性図で
ある。

【図１２】従来例の入力電圧−出力電圧ＶO の特性図で
ある。

【図１３】従来例の入力電圧−出力電圧ＶO の特性図で
ある。

【符号の説明】

Ｄn 〜Ｄ0 デジタル入力信号の各ビット １ ラダー抵抗回路網 Ｒ ラダー抵抗回路網を構成する抵抗 ＶRH 高電位側電源 ＶRM 中電位電源 ＶRL 低電位側電源 ２ 切り換え回路 ３ バッファ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタル入力信号（Ｄn 〜Ｄ0 ）のビッ
   ト数（n+1)から１ビット差し引いたビット数（ｎ）に対
   応したＲ−２Ｒ構成の各抵抗（Ｒ）から成るラダー抵抗
   回路網（１）と、 前記ラダー抵抗回路網（１）が次段の回路の入力インピ
   ーダンスの影響を受けるのを防止するバッファ回路
   （３）と、 高電位側電源（ＶRH）と中電位電源（ＶRM）と低電位側
   電源（ＶRL）からの各電圧（ＶRH，ＶRM，ＶRL）を入力
   し、前記デジタル入力信号（Ｄn 〜Ｄ0 ）の予め定めた
   ビット（Ｄn ）の値に基づいて、高電位側電源電圧（Ｖ
   RH）と中電位電源電圧（ＶRM）の差電圧（ＶRH−ＶRM）
   の範囲を選択するか、または、中電位電源電圧（ＶRM）
   と低電位側電源電圧（ＶRL）の差電圧（ＶRM−ＶRL）の
   範囲を選択するかを決定すると共に、その選択された一
   対の電源（ＶRH，ＶRMまたはＶRM，ＶRL）を、デジタル
   入力信号（Ｄn 〜Ｄ0 ）の予め定めたビット（Ｄn ）以
   外の各ビット（Ｄn-1 〜Ｄ0 ）の値に基づいて、その各
   ビット（Ｄn-1 〜Ｄ0 ）に対応する前記ラダー抵抗回路
   網（１）の各抵抗（Ｒ）に出力する各切り換え回路
   （２）とから成り、Ｄ／Ａ変換値であるアナログ出力信
   号（ＶO ）を、前記ラダー抵抗回路網（１）から前記バ
   ッファ回路（３）を介して出力することを特徴とする電
   圧加算方式Ｄ／Ａコンバータ。