JPH11220399A - 電圧発生回路、定電流回路、ｄ／ａ変換回路、及び、電流発生回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置の動作を安定することができる電圧
発生回路を提供すること。 【解決手段】電圧発生回路は、同一インピーダンスの第
１，第２のインピーダンス手段Ｒ１，Ｒ４を備える。第
１のインピーダンス手段Ｒ１は第１電源線Ｌ１に接続さ
れ、第２のインピーダンス手段Ｒ４は第２電源線Ｌ２に
接続されている。第１，第２のインピーダンス手段Ｒ
１，Ｒ４の間には、第３のインピーダンス手段Ｒ３，Ｒ
４が接続されている。第１，第３のインピーダンス手段
Ｒ１，Ｒ２間の第１接続点Ｎ１には第１の電流源２７が
接続され、第２，第３のインピーダンス手段Ｒ４，Ｒ３
間の第２の接続点Ｎ３には第２の電流源２８が接続され
ている。第１，第２の電流源２７，２８は、同一値の電
流Ｉｂ，Ｉｃを第１，第２の接続点Ｎ１，Ｎ３に供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に備え
られ、高電位電源と低電位電源の電位差を分圧する分圧
抵抗を備えたＤ／Ａ変換回路及び電流発生回路並びに定
電流回路に関するものである。

【０００２】近年の半導体装置には、デジタルーアナロ
グ変換回路（Ｄ／Ａ変換回路）や電流発生回路等の様々
な回路が１つのチップ上に搭載されるようになってきて
いる。そして、それぞれの回路において特性の向上が要
求されている。例えば、Ｄ／Ａ変換回路は、デジタル回
路とアナログ回路との間のインタフェース回路として搭
載され、出力するアナログ信号の直線性の精度向上が要
求されている。また、電流発生回路は半導体装置の内部
回路に所定の電流を供給するために搭載され、電源電圧
に対して出力電流の直線性の向上が要求されている。

【０００３】

【従来の技術】従来、半導体装置には、様々な回路が搭
載されている。図２１は、半導体装置に搭載された抵抗
ストリング方式のデジタルーアナログ変換回路（Ｄ／Ａ
変換回路）１１の一部回路図である。

【０００４】Ｄ／Ａ変換回路１１の分圧回路１２は、入
力される６ビットのデジタル信号Ｄｉｎに対応する数の
抵抗Ｒ１〜Ｒ１１を備えている。抵抗Ｒ１〜Ｒ１１は、
高電位電源ＶDDの第１電源線Ｌ１と低電位電源ＶSSの第
２電源線Ｌ２の間に直列接続されている。各抵抗Ｒ１〜
Ｒ１１の抵抗値は、Ｄ／Ａ変換回路１１に入力されるデ
ジタル信号Ｄｉｎのビット数に応じて重み付けされてい
る。

【０００５】図２１には、各抵抗Ｒ１〜Ｒ１１の抵抗値
を、抵抗Ｒ１を基準とし、その抵抗Ｒ１の抵抗値に対す
る比率にて示してある。抵抗Ｒ１の抵抗値を（１）とす
ると、抵抗Ｒ２ａ，Ｒ２ｂの抵抗値は（１）に、抵抗Ｒ
３ａ，Ｒ３ｂの抵抗値は（２）に、抵抗Ｒ４ａ，Ｒ４ｂ
の抵抗値は（４）に設定されている。抵抗Ｒ５〜Ｒ１１
の抵抗値は（８）に設定されている。

【０００６】高電位電源ＶDD側と低電位電源ＶSS側に対
をなして接続された抵抗Ｒ２ａ〜Ｒ４ａ，Ｒ２ｂ〜Ｒ４
ｂにはスイッチＳＷ１ａ〜ＳＷ３ａ，ＳＷ１ｂ〜ＳＷ３
ｂが並列に接続されている。Ｄ／Ａ変換回路１１は、デ
ジタル信号Ｄｉｎの下位３ビットに基づいて、スイッチ
ＳＷ１ａ〜ＳＷ３ｂをオン又はオフに制御する。

【０００７】例えば、Ｄ／Ａ変換回路１１は、デジタル
信号の下位３ビットが「０００」の場合、スイッチＳＷ
１ｂ〜ＳＷ３ｂをオフ（スイッチＳＷ１ａ〜ＳＷ３ａを
オン）にする。これにより、ノードＮ２と第２電源線Ｌ
２の間の抵抗値は０（第１電源線Ｌ１とノードＮ１の間
の抵抗値は８）となる。また、Ｄ／Ａ変換回路１１は、
デジタル信号の下位３ビットが「００１」の場合、スイ
ッチＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａをオフ（スイッチＳ
Ｗ１ａ，ＳＷ２ａ，ＳＷ３ｂをオン）にする。これによ
り、ノードＮ２と第２電源線Ｌ２の間の抵抗値は１（第
１電源線Ｌ１とノードＮ１の間の抵抗値は７）となる。

【０００８】ノードＮ１とノードＮ２の間の抵抗値は、
直列接続された抵抗Ｒ５〜Ｒ１１を合成した抵抗値であ
り、常に一定（＝５６＝８×７）となる。従って、Ｄ／
Ａ変換回路１１は、第１電源線Ｌ１と第２電源線Ｌ２の
間を常に一定の抵抗値（＝６４）とする。更に、Ｄ／Ａ
変換回路１１は、デジタル信号Ｄｉｎの下位３ビットに
基づいて、第１電源線Ｌ１とノードＮ１間の抵抗値，ノ
ードＮ２と第２電源線Ｌ２間の抵抗値を１ずつ変更す
る。

【０００９】ノードＮ１，Ｎ２の電位は、第１電源線Ｌ
１と第２電源線Ｌ２の間の電位差と、第１電源線Ｌ１と
ノードＮ１の間の抵抗値，ノードＮ１，Ｎ２間の抵抗
値，ノードＮ２と第１電源線の間の抵抗値に基づいた電
圧となる。従って、Ｄ／Ａ変換回路１１は、デジタル信
号Ｄｉｎの下位３ビットに基づいて、ノードＮ１，Ｎ２
の電位を第１電源線Ｌ１と第２電源線Ｌ２の間の電位差
の１／６４のステップで変更する。

【００１０】分圧回路１２は、ノードＮ１とノードＮ２
の間の電位差を抵抗Ｒ５〜Ｒ１１により等分割した複数
（図２１において８個）の分圧電圧を生成する。Ｄ／Ａ
変換回路１１は、デジタル信号Ｄｉｎの上位３ビットに
基づいてスイッチＳＷ４〜ＳＷ１１のうちの１つをオン
に制御する。そのオンされたスイッチを介して分圧回路
１２にて生成された分圧電圧の１つが増幅回路１３に供
給され、その増幅回路１３からアナログ信号Ａｏｕｔと
して出力される。

【００１１】以上により、Ｄ／Ａ変換回路１１は、高電
位電源ＶDDと低電位電源ＶSSの間の電位差を均等に６４
分割し、デジタル信号Ｄｉｎに対応する電位（＝（ＶDD
−ＶSS) ×（ｎ／６４）＋ＶSS）のアナログ信号Ａｏｕ
ｔを出力する。

【００１２】尚、増幅回路１３の非反転入力端子はコン
デンサＣ１を介して低電位電源ＶSSに接続されている。
このコンデンサＣ１は、スイッチＳＷ４〜ＳＷ１１の切
替時に発生するノイズを低減するために設けられたもの
である。

【００１３】

【発明が解決しようとする課題】ところで、図２１のＤ
／Ａ変換回路１１の抵抗Ｒ２ａに並列に接続されたスイ
ッチＳＷ１ａは、図２２に示すように、並列接続された
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラン
ジスタという）１４とＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタという）１５にて構成さ
れている。ＰＭＯＳトランジスタ１４のゲートには、ス
イッチＳＷ１ａをオンオフ制御するための制御信号Ｃｏ
ｎｔがインバータ回路１６により反転されて入力され、
ＮＭＯＳトランジスタ１５のゲートには制御信号Ｃｏｎ
ｔが入力される。この制御信号Ｃｏｎｔにより、両トラ
ンジスタ１４，１５は同時にオン又はオフする。尚、他
の抵抗Ｒ２ｂ，Ｒ３ａ〜Ｒ４ｂに並列に接続されたスイ
ッチＳＷ１ｂ，ＳＷ２ａ〜ＳＷ３ｂは、スイッチＳＷ１
ａと同じ構成であるため、図面を省略する。

【００１４】しかしながら、各スイッチＳＷ１ａ〜ＳＷ
３ｂは、オン状態においても抵抗値が０オーム（Ω）に
ならない。従って、抵抗Ｒ２ａ〜Ｒ４ｂにはオンされた
スイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗が並列に接続さ
れた状態となる。これによりノードＮ１，Ｎ２の間の電
位がスイッチＳＷ１ｂ〜ＳＷ３ｂの抵抗値が０Ωの場合
と比べて変化する。その結果、Ｄ／Ａ変換回路１１は、
高電位電源ＶDDと低電位電源ＶSSの間の電位差を均等に
６４分割する事ができなくなる。これにより、デジタル
信号からアナログ信号への変換精度の劣化を招いてい
た。このことは、半導体装置の動作を不安定にする原因
となっていた。

【００１５】また、半導体装置に備えられ、内部回路等
に所定の電流を供給する電流発生回路は、供給される電
源電圧の変動により供給する電流値を設定することが難
しいという問題を含むものがある。このことは、内部回
路等の安定した動作が得られず、やはり半導体装置の動
作を不安定にする原因となる。

【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は半導体装置の動作を安定
することができる電圧発生回路、定電流回路、Ｄ／Ａ変
換回路、及び、電流発生回路を提供することにある。

【００１７】

【課題を解決するための手段】図１は本発明の原理説明
図である。即ち、電圧発生回路は、同一インピーダンス
の第１，第２のインピーダンス手段Ｒ１，Ｒ４を備え
る。第１のインピーダンス手段は高電位電源ＶDDを供給
するための第１電源線Ｌ１に接続され、第２のインピー
ダンス手段Ｒ４は低電位電源ＶSSを供給するための第２
電源線Ｌ２に接続されている。第１，第２のインピーダ
ンス手段Ｒ１，Ｒ４の間には、第３のインピーダンス手
段Ｒ３，Ｒ４が接続されている。第１，第３のインピー
ダンス手段Ｒ１，Ｒ２間の第１接続点Ｎ１には第１の電
流源２７が接続され、第２，第３のインピーダンス手段
Ｒ４，Ｒ３間の第２の接続点Ｎ３には第２の電流源２８
が接続されている。第１，第２の電流源２７，２８は、
同一値の電流Ｉｂ，Ｉｃを第１，第２の接続点Ｎ１，Ｎ
３に供給する。

【００１８】請求項２に記載の発明は、請求項１に記載
の電圧発生回路において、前記第３のインピーダンス手
段における電圧を入力し、その入力電圧と予め設定され
入力される基準電圧とを比較し、その比較結果に基づい
て、前記入力電圧が前記基準電圧と一致するように電流
を供給するべく前記第１，第２の電流源を制御する制御
回路を備えた。

【００１９】請求項３に記載の発明は、それぞれ異なる
電圧を供給するための第１，第２電源線の間に直列に接
続され、同一インピーダンスを有する一対の第１，第２
のインピーダンス手段と、前記第１，第２のインピーダ
ンス手段の間に挿入接続され、複数の素子からなり、各
素子間の接続点において前記第１，第２のインピーダン
ス手段の間の電圧を複数の素子により分圧した複数の分
圧電圧を生成する第３のインピーダンス手段と、前記一
対の第１，第２のインピーダンス手段と前記第３のイン
ピーダンス手段の間の第１，第２の接続点にそれぞれ接
続され、該第１，第２の接続点にそれぞれ同一値の第
１，第２の電流を印加する第１，第２の電流源と、入力
されるデジタル信号に基づいて、前記第１のインピーダ
ンス手段を構成する素子間各々の接続点のうちの１つを
選択し、その選択した接続点において各インピーダンス
手段のインピーダンスと前記第１，第２の電流に基づく
分圧電圧を選択電圧として出力する第１の選択手段と、
前記選択電圧と予め設定された基準電圧が入力され、前
記選択電圧と基準電圧とを比較し、その比較結果に基づ
いて選択電圧が基準電圧と一致するように前記第１，第
２の電流を供給するべく第１，第２の電流源を制御する
制御回路とを備え、前記各インピーダンス手段に基づく
電圧のアナログ信号出力するようにした。

【００２０】請求項４に記載の発明は、請求項３に記載
のＤ／Ａ変換回路において、前記制御回路は、前記選択
電圧と基準電圧が入力され、選択電圧と基準電圧を比較
し、両電圧の電圧差に基づく信号を出力する比較回路
と、前記比較回路の出力信号がゲートに印加され、該ゲ
ート電圧に応じた電流を流す第１トランジスタとを備
え、前記第１，第２の電流源は、前記第１トランジスタ
に接続され該第１トランジスタに流れる電流と同一値の
電流を前記第１，第２の接続点に供給するようにした。

【００２１】請求項５に記載の発明は、請求項４に記載
のＤ／Ａ変換回路において、前記第１，第２の電流源は
それぞれカレントミラー回路よりなり、前記第１トラン
ジスタに接続される第２トランジスタを共通に含む構成
とした。

【００２２】請求項６に記載の発明は、請求項３乃至５
のうちの何れか１項に記載のＤ／Ａ変換回路において、
前記第１，第２の電流源にそれぞれ接続され、前記第
１，第２の電流源が流す電流の方向と同一方向に同一値
の一定電流を流す第３，第４の電流源を備えた。

【００２３】請求項７に記載の発明は、請求項６に記載
のＤ／Ａ変換回路において、前記第３，第４の電流源
は、それぞれカレントミラー回路にて構成した。請求項
８に記載の発明は、請求項３乃至７のうちの何れか１項
に記載のＤ／Ａ変換回路において、前記第３のインピー
ダンス手段は、前記第１，第２の接続点における分圧電
圧を含み、前記デジタル信号の上位の複数ビットに応じ
た数の分圧電圧を生成する複数の第１素子から構成さ
れ、該複数の素子の内の１つは、更に前記デジタル信号
の下位の複数ビットに応じた数の分圧電圧を生成する複
数の第２素子から構成され、前記各第２素子間における
分圧電圧を前記選択電圧として選択して前記制御回路に
入力し、前記各第１素子間における分圧電圧の内の１つ
を選択し、その選択した分圧電圧に対応するアナログ信
号を出力するようにした。

【００２４】請求項９に記載の発明は、請求項３乃至８
のうちの何れか１項に記載のＤ／Ａ変換回路において、
前記入力されるデジタル信号に基づいて、前記第１，第
２の接続点を含み両接続点の間の所定の接続点における
複数の分圧電圧のうちの１つを選択する第２の選択手段
と、前記第２の選択手段により選択された分圧電圧が入
力され、該分圧電圧に基づく電圧のアナログ信号を出力
するバッファ回路とを備えた。

【００２５】請求項１０に記載の発明は、それぞれ異な
る電圧の電源を供給する第１，第２電源線の間に並列に
接続され、ゲートが共通に接続されたサイズの異なる同
一チャネル型の一対の第１，第２トランジスタと、前記
第１，第２トランジスタのゲートにおける電圧がゲート
に印加される出力トランジスタとを備え、前記第１，第
２トランジスタのドレイン電流を同一値となるように両
トランジスタのゲート電圧を制御し、該ゲート電圧に応
じて前記出力トランジスタのドレイン電流を定電流とし
た。

【００２６】請求項１１に記載の発明は、請求項１０に
記載の定電流回路において、前記第２トランジスタのソ
ースと電源線の間に任意のインピーダンスを有するイン
ピーダンス手段を接続し、該インピーダンス手段により
第１，第２トランジスタの特性の傾きを相違させ、同一
値のゲート電圧にて各トランジスタのドレイン電流を一
致させるようにした。

【００２７】請求項１２に記載の発明は、請求項１１に
記載の定電流回路において、前記一対の第１，第２トラ
ンジスタのドレインにカレントミラー回路を直列接続
し、該カレントミラー回路により前記第１，第２トラン
ジスタのドレイン電流が一致するように第１，第２トラ
ンジスタのドレイン電圧を決定するようにした。

【００２８】請求項１３に記載の発明は、請求項１２に
記載の定電流回路において、前記第１，第２トランジス
タとカレントミラー回路よりなる回路に対して第１，第
２トランジスタのゲート電圧を設定するゲート電圧設定
回路を並列に接続した。

【００２９】請求項１４に記載の発明は、請求項１３に
記載の定電流回路において、前記カレントミラー回路と
前記ゲート電圧設定回路に対して電流を供給する１つの
電流源を備えた。

【００３０】請求項１５に記載の発明は、請求項１４に
記載の定電流回路において、前記第１，第２トランジス
タのドレイン電圧を入力し、両ドレイン電圧が一致する
ように前記電流源を制御する差動回路を備えた。

【００３１】請求項１６に記載の発明は、請求項３乃至
９のうちの何れか１項に記載のＤ／Ａ変換回路におい
て、前記比較回路に請求項１０乃至１５のうちの何れか
１項に記載の定電流回路を備えた。

【００３２】請求項１７に記載の発明は、互いに異なる
第１，第２の電圧を供給するための第１，第２の電源線
の間に接続され、前記第１，第２の電圧の間を分圧した
第１の分圧電圧を生成する第１の分圧回路と、前記第
１，第２の電源線に接続された同一インピーダンスを有
する第１，第２のインピーダンス手段と、該第１，第２
のインピーダンス手段の間に接続された複数の素子より
なる第３のインピーダンス手段とを備え、第３のインピ
ーダンス手段において前記第１の分圧電圧と異なる電圧
の第２の分圧電圧を生成する第２の分圧回路と、前記第
２の分圧回路を構成する第１，第２のインピーダンス手
段と第３のインピーダンス手段との間の第１，第２の接
続点にそれぞれ接続され、第１，第２の接続点にそれぞ
れ同一値の第１，第２の電流を供給する第１，第２の電
流源と、前記第１の分圧電圧と第２の分圧電圧が入力さ
れ、第１，第２の分圧電圧が一致するように前記第１，
第２の電流を供給するべく前記第１，第２の電流源を制
御する差動回路と、前記第１，第２の電流と同一値の第
３の電流を流すように接続され、その第３の電流を出力
電流として出力する第３の電流源とを備えた。

【００３３】（作用）従って、請求項１に記載の発明に
よれば、第１，第２の接続点Ｎ１，Ｎ２の電位は、両接
続点Ｎ１，Ｎ２の電位差を保ったまま、第１，第２の電
流源２７，２８の供給する同一値の第１，第２の電流Ｉ
ｂ，Ｉｃに基づいて変化する。これにより、任意の電圧
が得られる。

【００３４】請求項２に記載の発明によれば、制御回路
は、第３のインピーダンス手段における電圧を入力し、
その入力電圧と予め設定され入力される基準電圧とを比
較し、その比較結果に基づいて、入力電圧が基準電圧と
一致するように電流を供給するべく第１，第２の電流源
を制御する。これにより、第１，第２の接続点等におけ
る電圧が安定する。

【００３５】請求項３に記載の発明によれば、第１，第
２の接続点における電圧及び第３のインピーダンス手段
における分圧電圧は、第１，第２の接続点間の電圧差を
保ったまま、第１，第２の電流源から供給される第１，
第２の電流に基づいて任意の電圧に変化し、その電圧に
応じて任意のアナログ信号が出力される。

【００３６】請求項４に記載の発明によれば、制御回路
には、選択電圧と基準電圧が入力され、選択電圧と基準
電圧を比較し、両電圧の電圧差に基づく信号を出力する
比較回路と、比較回路の出力信号がゲートに印加され、
そのゲート電圧に応じた電流を流す第１トランジスタと
が備えられ、第１，第２の接続点における電圧が安定と
なる。

【００３７】請求項５に記載の発明によれば、第１，第
２の電流源はそれぞれカレントミラー回路よりなるた
め、同一値の第１，第２の電流が容易に供給される。請
求項６に記載の発明によれば、第３，第４の電流源によ
り流される一定電流により、第１，第２の電流源が常に
動作して各インピーダンス手段のインピーダンスによる
誤差が低減される。

【００３８】請求項７に記載の発明によれば、第３，第
４の電流源は、それぞれカレントミラー回路よりなるた
め、同一値の第３，第４の電流が容易に供給される。請
求項８に記載の発明によれば、第３のインピーダンス手
段は、第１，第２の接続点における分圧電圧を含み、デ
ジタル信号の上位の複数ビットに応じた数の分圧電圧を
生成する複数の第１素子から構成される。その複数の素
子の内の１つは、更にデジタル信号の下位の複数ビット
に応じた数の分圧電圧を生成する複数の第２素子から構
成される。各第２素子間における分圧電圧が選択電圧と
して選択して制御回路に入力され、各第１素子間におけ
る分圧電圧の内の１つが選択され、その選択された分圧
電圧に対応するアナログ信号が出力される。

【００３９】請求項９に記載の発明によれば、入力され
るデジタル信号に基づいて、第１，第２の接続点を含み
両接続点の間の所定の接続点における複数の分圧電圧の
うちの１つが選択され、その選択された分圧電圧に基づ
く電圧のアナログ信号が出力される。

【００４０】請求項１０に記載の発明によれば、ゲート
が共通に接続されたサイズの異なる同一チャネル型の一
対の第１，第２トランジスタのドレイン電流が同一値と
なるようにゲート電圧が制御される。それにより、第
１，第２トランジスタのゲート電圧に応じた出力トラン
ジスタのドレイン電流は電源電圧の変動に依存しない定
電流となる。

【００４１】請求項１１に記載の発明によれば、第２ト
ランジスタのソースと電源線の間に任意のインピーダン
スを有するインピーダンス手段が接続され、そのインピ
ーダンス手段により第１，第２トランジスタの特性の傾
きが相違して同一値のゲート電圧にて各トランジスタの
ドレイン電流が一致する。

【００４２】請求項１２に記載の発明によれば、一対の
第１，第２トランジスタのドレイン電流をカレントミラ
ー回路にて受けることにより、第１，第２トランジスタ
のドレイン電流が一致するように第１，第２トランジス
タのドレイン電圧が決定される。

【００４３】請求項１３に記載の発明によれば、第１，
第２トランジスタとカレントミラー回路よりなる回路に
対してゲート電圧設定回路が並列に接続され、第１，第
２トランジスタのゲート電圧が設定される。

【００４４】請求項１４に記載の発明によれば、カレン
トミラー回路とゲート電圧設定回路に対して１つの電流
源から電流が供給され、第１，第２トランジスタのゲー
ト電圧が設定される。

【００４５】請求項１５に記載の発明によれば、電流源
は差動回路により制御され、電流源が流す電流により第
１，第２トランジスタのドレイン電圧が一致する。請求
項１６に記載の発明によれば、比較回路には定電流回路
が備えられ、その定電流回路により比較回路のバイアス
電流が安定し、比較回路の動作速度が安定する。

【００４６】請求項１７に記載の発明によれば、第１の
分圧回路は、第１，第２の電圧の間を分圧した第１の分
圧電圧を生成する。第２の分圧回路は、第３のインピー
ダンス手段において第１の分圧電圧と異なる電圧の第２
の分圧電圧を生成する。第１，第２の電流源は、差動回
路により制御される第１，第２の電流を第２の分圧かい
ろの第１，第２の接続点に供給する。これにより、第
１，第２の分圧電圧が一致する。そして、第１，第２の
電流源による定電流と同一値の第３の電流が出力電流と
して第２の電流源から出力される。

【００４７】

【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図５に従って説明す
る。

【００４８】図２は、本発明を具体化したＤ／Ａ変換回
路の回路図である。Ｄ／Ａ変換回路２１は、分圧回路２
２を備えている。分圧回路２２は、高電位電源ＶDDを供
給する第１の電源線Ｌ１と低電位電源ＶSSを供給する第
２の電源線Ｌ２の間に接続されている。

【００４９】分圧回路２２は、複数のインピーダンス素
子としての抵抗Ｒ１〜Ｒ４を含む。抵抗Ｒ１〜Ｒ４は、
第１の電源線Ｌ１と第２の電源線Ｌ２の間に直列に接続
されている。

【００５０】第１の電源線Ｌ１に接続された第１のイン
ピーダンス手段としての第１抵抗Ｒ１と、第２の電源線
Ｌ２に接続された第２のインピーダンス手段としての第
４抵抗Ｒ４は、同一インピーダンスを有する。言い換え
れば、分圧回路２２は、同一インピーダンスを有する一
対の素子がそれぞれ高電位電源ＶDDのための第１の電源
線Ｌ１と低電位電源ＶSSのための第２の電源線Ｌ２に接
続されている。

【００５１】第３のインピーダンス手段として作用する
第２，第３抵抗Ｒ２，Ｒ３は、同一のインピーダンスを
有する。従って、第２，第３抵抗Ｒ２，Ｒ３は、第１抵
抗Ｒ１の低電位電源側端子と第４抵抗Ｒ４の高電位電源
側端子との間の電位差を等分割する分圧抵抗として作用
する。

【００５２】即ち、第１〜第４抵抗Ｒ１〜Ｒ４間の接続
点を高電位電源側から順番にノードＮ１，Ｎ２，Ｎ３と
し、各ノードＮ１〜Ｎ３における分圧電圧を分圧電圧Ｖ
１，Ｖ２，Ｖ３とする。すると、分圧電圧Ｖ１，Ｖ２の
電位差は、分圧電圧Ｖ２，Ｖ３の電位差と等しい。

【００５３】尚、本実施形態では、第１〜第４抵抗Ｒ１
〜Ｒ４は、同一のインピーダンスを有するように設定さ
れている。従って、各ノードＮ１〜Ｎ３における分圧電
圧Ｖ１〜Ｖ３は、高電位電源ＶDDと低電位電源ＶSSの間
の電位差を等分割した電圧となる。

【００５４】第３抵抗Ｒ３は、複数（本実施形態では８
個）の抵抗Ｒ３ａ〜Ｒ３ｈにて構成されている。各抵抗
Ｒ３ａ〜Ｒ３ｈは、同一のインピーダンスを有する。従
って、各抵抗Ｒ３ａ〜Ｒ３ｈは、第３抵抗Ｒ３の両端の
電位差を等分割する分圧抵抗として作用する。

【００５５】第３抵抗Ｒ３を構成する８個の抵抗Ｒ３ａ
〜Ｒ３ｈの高電位電源ＶDD側端子には、それぞれ８個の
スイッチＳＷ１〜ＳＷ８の第１端子が接続されている。
前記各スイッチＳＷ１〜ＳＷ８は、デコーダ２３から出
力される制御信号に応答してオンオフする。デコーダ２
３には、デジタル信号Ｄｉｎが入力される。デジタル信
号Ｄｉｎが入力される。デジタル信号Ｄｉｎは複数ビッ
ト（本実施形態では５ビット）の信号であり、各ビット
の信号Ｄ４〜Ｄ０により構成される。

【００５６】デコーダ２３は、デジタル信号Ｄｉｎに基
づいて、スイッチＳＷ１〜ＳＷ８をオンオフ制御するた
めの制御信号を生成する。詳しくは、デコーダ２３は、
デジタル信号Ｄｉｎのうち、スイッチＳＷ１〜ＳＷ８の
数に対応する下位３ビットの信号Ｄ２〜Ｄ０をデコード
して、スイッチＳＷ１〜ＳＷ８のうちの１つをオンにす
るべく制御信号を生成するように構成されている。

【００５７】前記各スイッチＳＷ１〜ＳＷ８の第２端子
は、共通に接続されている。その接続点は、第１制御回
路２４に接続されている。第１制御回路２４は、比較回
路としての差動増幅回路２５を含む。

【００５８】前記デコーダ２３の出力する制御信号に応
答してオンしたスイッチＳＷ１〜ＳＷ８のうちの１つ
は、分圧回路２２のノードＮ４ａ〜Ｎ４ｈのうちの１つ
を差動増幅回路２５の反転入力端子に接続する。これに
より、ノードＮ４ａ〜Ｎ４ｈのうちの１つのノードが選
択される。その選択されたノードＮ４ａ〜Ｎ４ｈの電
圧、即ち、ノードＮ２，Ｎ３間の電位差を抵抗Ｒ３ａ〜
Ｒ３ｈにて８等分した分圧電圧のうちの１つが、選択電
圧Ｖａとして第１制御回路２４に出力される。

【００５９】差動増幅回路２５の反転入力端子は前記ス
イッチＳＷ１〜ＳＷ８の共通接続点に接続され、選択電
圧Ｖａが入力される。差動増幅回路２５の非反転入力端
子は、基準電圧発生回路２６に接続され、その基準電圧
発生回路２６は、所定の基準電圧Ｖｒｅｆを生成し、第
１差動増幅回路２５に供給する。

【００６０】尚、本実施形態では、基準電圧発生回路２
６は、図３に示すように、高電位電源ＶDDと低電位電源
ＶSSの電源線Ｌ１，Ｌ２間に直列接続された抵抗Ｒａ，
Ｒｂにて構成される。抵抗Ｒａ，Ｒｂは、同一インピー
ダンスを有する。従って、基準電圧発生回路２６は、高
電位電源ＶDDと低電位電源ＶSSを２分割した電圧（＝
（ＶDD＋ＶSS）／２）の基準電圧Ｖｒｅｆを生成するよ
うに構成されている。

【００６１】第１差動増幅回路２５の出力端子は、Ｎチ
ャネルＭＯＳトランジスタよりなる第１トランジスタＴ
ｒ１のゲートに接続されている。第１差動増幅回路２５
は、入力される基準電圧Ｖｒｅｆと選択電圧Ｖａの電位
差に基づいて、第１トランジスタＴｒ１のゲート電圧を
制御し、該トランジスタＴｒ１は、そのゲート電圧に対
応する電流Ｉａを流す。

【００６２】第１トランジスタＴｒ１のソースは低電位
電源ＶSSを供給する第２電源線Ｌ２に接続され、第１ト
ランジスタＴｒ１のドレインはＰチャネルＭＯＳトラン
ジスタよりなる第２トランジスタＴｒ２のドレインに接
続されている。第２トランジスタＴｒ２のソースは高電
位電源ＶDDを供給する第１電源線Ｌ１に接続されてい
る。

【００６３】第２トランジスタＴｒ２のゲートは、同ト
ランジスタＴｒ２のドレインに接続されている。更に、
第２トランジスタＴｒ２のゲートは、ＰチャネルＭＯＳ
トランジスタよりなる第３，第４トランジスタＴｒ３，
Ｔｒ４のゲートに接続されている。

【００６４】第３トランジスタＴｒ３のソースは第１電
源線Ｌ１に接続され、同トランジスタＴｒ３のドレイン
は前記分圧回路２２のノードＮ１に接続されている。第
４トランジスタＴｒ４のソースは第１電源線Ｌ１に接続
され、同トランジスタＴｒ４のドレインは前記分圧回路
２２のノードＮ３に接続されている。

【００６５】第２トランジスタＴｒ２は、第３トランジ
スタＴｒ３と共にカレントミラー回路よりなる第１の電
流源２７を形成する。また、第２トランジスタＴｒ２
は、第４トランジスタＴｒ４とカレントミラー回路より
なる第２の電流源２８を形成する。

【００６６】これら第１，第２の電流源２７，２８は、
第２トランジスタＴｒ２を共有している。従って、第
１，第２の電流源２７，２８は、第２トランジスタＴｒ
２に流れる電流、即ち、第１制御回路２４の差動増幅回
路２５が制御する前記第１トランジスタＴｒ１に流れる
電流Ｉａと同じ電流値の電流Ｉｂ，Ｉｃを流すように動
作する。そして、第１の電流源２７は、ノードＮ１に電
流Ｉｂを供給する。第２の電流源２８は、ノードＮ３に
第１の電流源２７の電流Ｉｂと同じ値の電流Ｉｃを供給
する。

【００６７】第２トランジスタＴｒ２には、第１トラン
ジスタＴｒ１が流す電流Ｉａと同じ電流が流れる。その
第１トランジスタＴｒ１は、差動増幅回路２５から印加
されるゲート電圧に応じた値の電流Ｉａを流す。従っ
て、差動増幅回路２５を含む第１制御回路２４は、前記
分圧電圧Ｖａと基準電圧Ｖｒｅｆに基づいて第１，第２
の電流源２７，２８がノードＮ１，Ｎ３にそれぞれ供給
する電流Ｉｂ，Ｉｃの電流値を制御する。

【００６８】分圧回路２２は、スイッチＳＷ９を含む。
スイッチＳＷ９は、複数のスイッチＳＷ９ａ〜ＳＷ９ｃ
を含む。スイッチＳＷ９ａ〜ＳＷ９ｃは、その分圧回路
２２のノードＮ１〜Ｎ３における分圧電圧Ｖ１〜Ｖ３の
うちの１つを選択するために備えられる。

【００６９】スイッチＳＷ９ａ〜ＳＷ９ｃの第１端子は
ノードＮ１〜Ｎ３にそれぞれ接続されている。各スイッ
チＳＷ９ａ〜ＳＷ９ｃの第２端子は、共通に接続されて
いる。その接続点であるノードＮ６は、第２増幅回路２
９の非反転入力端子に接続されている。

【００７０】スイッチＳＷ９ａ〜ＳＷ９ｃは、前記デコ
ーダ２３から出力される制御信号に基づいて、オンオフ
する。デコーダ２３は、デジタル信号Ｄｉｎに基づい
て、スイッチＳＷ９ａ〜ＳＷ９ｃをオンオフ制御するた
めの制御信号を生成する。詳しくは、デコーダ２３は、
デジタル信号Ｄｉｎのうち、スイッチＳＷ９ａ〜ＳＷ９
ｃの数に対応する上位２ビットの信号Ｄ４，Ｄ３に基づ
いて、スイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つをオン
にするべく制御信号を生成するように構成されている。

【００７１】そして、オンしたスイッチＳＷ９ａ〜ＳＷ
９ｃのうちの１つを介して、分圧回路２２のノードＮ１
〜Ｎ３のうちの１つが選択される。従って、ノードＮ６
の電圧は、選択されたノードＮ１〜Ｎ３の電圧Ｖ１〜Ｖ
３となる。

【００７２】第２増幅回路２９の出力端子は、該増幅回
路２９の反転入力端子に接続されている。従って、第２
増幅回路２９は、バッファとして作用し、ノードＮ６の
電位を持つアナログ信号Ａｏｕｔを出力する。

【００７３】第２増幅回路２９の非反転入力端子は、コ
ンデンサＣ１を介して低電位電源ＶSSの電源線Ｌ２に接
続されている。コンデンサＣ１は、スイッチＳＷ９ａ〜
ＳＷ９ｃを切り替える際に発生するノイズを減衰させる
ノイズ減衰回路として作用する。

【００７４】次に、上記のＤ／Ａ変換回路２１の動作原
理を説明する。図１は、図２のＤ／Ａ変換回路２１の一
部回路図であって、分圧回路２２を構成する抵抗Ｒ１〜
Ｒ４と第１，第２の電流源２７，２８を示す。

【００７５】第１，第２の電流源２７，２８が出力する
電流Ｉｂ，Ｉｃが０アンペア（Ａ）である時、各抵抗Ｒ
１〜Ｒ４に流れる電流Ｉ1a，Ｉ2a，Ｉ3a，Ｉ4aは、Ｉ1a
＝Ｉ2a＝Ｉ3a＝Ｉ4a＝（ＶDD−ＶSS）／（Ｒ１＋Ｒ２＋
Ｒ３＋Ｒ４）となる。このとき、各抵抗Ｒ１〜Ｒ４に流
れる電流をＩref （＝Ｉ1a＝Ｉ2a＝Ｉ3a＝Ｉ4a）とす
る。

【００７６】すると、各抵抗Ｒ１〜Ｒ４間のノードＮ１
〜Ｎ３における分圧電圧Ｖ1a〜Ｖ3aは、 Ｖ1a＝Ｉ2a・Ｒ２＋I3a ・Ｒ３＋I4a ・Ｒ４ ＝Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４） Ｖ2a＝I3a ・Ｒ３＋I4a ・Ｒ４ ＝Ｉref ・（Ｒ３＋Ｒ４） Ｖ3a＝I4a ・Ｒ４ ＝Ｉref ・Ｒ４ となる。

【００７７】そして、ノードＮ１とノードＮ３の電位
差、即ち分圧電圧Ｖ1a，Ｖ3aの差電圧ΔＶ1aは、 ΔＶ1a＝Ｖ1a−Ｖ3a ＝Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）−Ｉref ・（Ｒ４） ＝Ｉref ・（Ｒ２＋Ｒ３） となる。次に、第１，第２の電流源２７，２８が所定値
の電流Ｉｂ，Ｉｃを出力する時、各抵抗Ｒ１〜Ｒ４に流
れる電流Ｉ1b，Ｉ2b，Ｉ3b，Ｉ4bは、 Ｉ1b＝Ｉref −Ｉｂ Ｉ2b＝Ｉ1b＋Ｉｂ＝Ｉref Ｉ3b＝Ｉ2b＝Ｉref Ｉ4b＝Ｉ3b＋Ｉｃ＝Ｉref ＋Ｉｃ となる。ここで、第１，第２の電流源２７，２８は同一
値の電流Ｉｂ，Ｉｃを出力するため、抵抗Ｒ４に流れる
電流Ｉ4bは、 Ｉ4b＝Ｉref ＋Ｉｂ となる。

【００７８】すると、各ノードＮ１〜Ｎ３における分圧
電圧Ｖ1b〜Ｖ3bは、 Ｖ1b＝Ｉ2b・Ｒ２＋Ｉ3b・Ｒ３＋Ｉ4b・Ｒ４ ＝Ｉref ・Ｒ２＋Ｉref ・Ｒ３＋（Ｉref ＋Ｉｂ）・Ｒ４ ＝Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）＋Ｉｂ・Ｒ４ Ｖ2b＝Ｉ3b・Ｒ３＋Ｉ4b・Ｒ４ ＝Ｉref ・Ｒ３＋（Ｉref ＋Ｉｂ）・Ｒ４ ＝Ｉref ・（Ｒ３＋Ｒ４）＋Ｉｂ・Ｒ４ Ｖ3b＝Ｉ4b・Ｒ４ ＝（Ｉref ＋Ｉｂ）・Ｒ４ ＝Ｉref ・Ｒ４＋Ｉｂ・Ｒ４ となる。

【００７９】そして、ノードＮ１とノードＮ３の電位
差、即ち分圧電圧Ｖ1b，Ｖ3bの差電圧ΔＶ1bは、 ΔＶ1b＝Ｖ1b−Ｖ3b ＝（Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）＋Ｉｂ・Ｒ４） −（Ｉref ・（Ｒ４）＋Ｉｂ・Ｒ４） ＝Ｉref ・（Ｒ２＋Ｒ３） となる。

【００８０】従って、上記の２つの場合の差電圧ΔＶ1
a、ΔＶ1bは、 ΔＶ1a＝ΔＶ1b となる。即ち、ノードＮ１とノードＮ３の電位差は、第
１，第２の電流源２７，２８から供給される電流Ｉｂ，
Ｉｃに関わらず一定となる。

【００８１】また、電流Ｉｂを供給した時の各ノードＮ
１〜Ｎ３の電圧Ｖ1b〜Ｖ3bは、電流を供給しない時の各
ノードＮ１〜Ｎ３の電圧Ｖ1a〜Ｖ3aに比べて、電圧（Ｉ
ｂ・Ｒ４）だけ相違する。従って、第１，第２の電流源
２７，２８の出力電流Ｉｂ，Ｉｃを適宜変更することに
より、ノードＮ１，Ｎ３の間の分圧電圧Ｖ１，Ｖ３の電
位差を一定に保ったままで、各ノードＮ１〜Ｎ３の分圧
電圧Ｖ１〜Ｖ３を変更することができる。次に、上記の
ように構成されたＤ／Ａ変換回路２１の作用を説明す
る。尚、以降の説明においても、説明をわかりやすくす
るために低電位電源ＶSSを０ボルト（Ｖ）として説明す
る。

【００８２】先ず、入力されるデジタル信号Ｄｉｎに基
づいてスイッチＳＷ１をオンさせた場合について説明す
る。このとき、第１制御回路２４の第１差動増幅回路２
５には、オンしたスイッチＳＷ１を介して分圧回路２２
のノードＮ４ａにおける分圧電圧が選択電圧Ｖａとして
入力される。

【００８３】この選択電圧Ｖａは、 Ｖａ＝ＶDD・（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ
４） となる。第１，第４抵抗Ｒ１，Ｒ４は同一のインピーダ
ンスを有し、第２，第３抵抗Ｒ２，Ｒ３は同一インピー
ダンスを有している。従って、上記の選択電圧Ｖａは、 Ｖａ＝ＶDD／２ となる。この選択電圧Ｖａは、基準電圧Ｖｒｅｆ（＝Ｖ
DD／２）と一致している。従って、第１差動増幅回路２
５は、同じ値の選択電圧Ｖａと基準電圧Ｖｒｅｆに基づ
いて第１トランジスタＴｒ１のゲート電圧を制御する。
その第１トランジスタＴｒ１は、ゲート電圧に応答して
オフするため、電流Ｉａは０アンペアになる。これによ
り、第１，第２の電流源２７，２８は、電流Ｉｂ，Ｉｃ
（＝０Ａ）を出力する。

【００８４】その結果、各ノードＮ１〜Ｎ３の分圧電圧
Ｖ１〜Ｖ３は、 Ｖ１＝ＶDD・（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ
３＋Ｒ４） Ｖ２＝ＶDD・（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ
４） Ｖ３＝ＶDD・（Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４） となる。

【００８５】ここで、各抵抗Ｒ１〜Ｒ４の抵抗値を
「８」とすると、各分圧電圧Ｖ１〜Ｖ３は、 Ｖ１＝ＶDD・２４／３２ Ｖ２＝ＶDD・１６／３２ Ｖ３＝ＶDD・８／３２となる。

【００８６】そして、Ｄ／Ａ変換回路２１は、入力され
るデジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３
に基づいてスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つを
オンに制御する。そのオンしたスイッチＳＷ９ａ〜ＳＷ
９ｃを介して、分圧電圧Ｖ１〜Ｖ３のうちの１つが第２
増幅回路２９に入力され、第２増幅回路２９は、入力さ
れる分圧電圧Ｖ１〜Ｖ３に応じたアナログ信号Ａｏｕｔ
を出力する。

【００８７】次に、入力されるデジタル信号Ｄｉｎに基
づいてスイッチＳＷ３をオンさせた場合について説明す
る。このとき、第１制御回路２４の第１差動増幅回路２
５には、オンしたスイッチＳＷ３を介して分圧回路２２
のノードＮ４ｃにおける分圧電圧が選択電圧Ｖａとして
入力される。

【００８８】この選択電圧Ｖａは、上記と同様に各抵抗
Ｒ１〜Ｒ４の抵抗を「８」とし、第３抵抗Ｒ３を構成す
る抵抗Ｒ３ａ〜Ｒ３ｈの抵抗をそれぞれ「１」とする
と、 Ｖａ＝ＶDD・１４／３２ --（１） となる。

【００８９】第１差動増幅回路２５は、選択電圧Ｖａと
基準電圧Ｖｒｅｆに基づいて第１トランジスタＴｒ１の
ゲート電圧を制御する。その第１トランジスタＴｒ１
は、ゲート電圧に応答して電流Ｉａを流す。第１，第２
の電流源２７，２８は、電流Ｉａと同じ値の電流Ｉｂ，
Ｉｃを分圧回路２２のノードＮ１，Ｎ３に供給する。

【００９０】各ノードＮ１〜Ｎ３の電位は、供給される
電流Ｉｂ，Ｉｃにより、ノードＮ１，Ｎ３の間の電位差
を保ったまま上昇する。これにより、ノードＮ４ｃの分
圧電圧、即ち選択電圧Ｖａは上昇する。そして、第１差
動増幅回路２５は、ノードＮ４ｃの分圧電圧（選択電圧
Ｖａ）が基準電圧Ｖｒｅｆと一致するように第１トラン
ジスタＴｒ１のゲート電圧を制御する。

【００９１】即ち、第１制御回路２４は、ノードＮ４ｃ
における分圧電圧を、基準電圧Ｖｒｅｆと一致させるよ
うに、第１，第２の電流源２７，２８を制御して電流Ｉ
ｂ，Ｉｃを分圧回路２２に供給する。

【００９２】このとき、ノードＮ４ｃの電位は、上記の
（１）式における選択電圧Ｖａと基準電圧Ｖｒｅｆ（＝
ＶDD／２）の差電圧ΔＶ（＝ＶDD・２／３２）だけ上昇
している。従って、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１
〜Ｖ３は、電流Ｉｂ＝Ｉｃ＝０の時から差電圧ΔＶだけ
上昇する。

【００９３】その結果、各ノードＮ１〜Ｎ３の分圧電圧
Ｖ１〜Ｖ３は、 Ｖ１＝ＶDD・２４／３２＋ΔＶ ＝ＶDD・２６／３２ Ｖ２＝ＶDD・１６／３２＋ΔＶ ＝ＶDD・１８／３２ Ｖ３＝ＶDD・８／３２＋ΔＶ ＝ＶDD・１０／３２ となる。

【００９４】そして、Ｄ／Ａ変換回路２１は、入力され
るデジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３
に基づいてスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つを
オンに制御する。そのオンしたスイッチＳＷ９ａ〜ＳＷ
９ｃを介して、分圧電圧Ｖ１〜Ｖ３のうちの１つが第２
増幅回路２９に入力され、第２増幅回路２９は、入力さ
れる分圧電圧Ｖ１〜Ｖ３に応じたアナログ信号Ａｏｕｔ
を出力する。

【００９５】同様にして、入力されるデジタル信号Ｄｉ
ｎに基づいてスイッチＳＷ８をオンさせた場合について
説明する。このとき、第１制御回路２４の第１差動増幅
回路２５には、オンしたスイッチＳＷ３を介して分圧回
路２２のノードＮ４ｈにおける分圧電圧が選択電圧Ｖａ
として入力される。

【００９６】この選択電圧Ｖａは、上記と同様に各抵抗
Ｒ１〜Ｒ４の抵抗を「８」とし、第３抵抗Ｒ３を構成す
る抵抗Ｒ３ａ〜Ｒ３ｈの抵抗をそれぞれ「１」とする
と、 Ｖａ＝ＶDD・９／３２ --（２） となる。

【００９７】第１差動増幅回路２５は、選択電圧Ｖａと
基準電圧Ｖｒｅｆに基づいて第１トランジスタＴｒ１の
ゲート電圧を制御する。その第１トランジスタＴｒ１
は、ゲート電圧に応答して電流Ｉａを流す。第１，第２
の電流源２７，２８は、電流Ｉａと同じ値の電流Ｉｂ，
Ｉｃを分圧回路２２のノードＮ１，Ｎ３に供給する。

【００９８】各ノードＮ１〜Ｎ３の電位は、供給される
電流Ｉｂ，Ｉｃにより、ノードＮ１，Ｎ３の間の電位差
を保ったまま上昇する。これにより、ノードＮ４ｃの分
圧電圧、即ち選択電圧Ｖａは上昇する。そして、第１差
動増幅回路２５は、ノードＮ４ｈの分圧電圧（選択電圧
Ｖａ）が基準電圧Ｖｒｅｆと一致するように第１トラン
ジスタＴｒ１のゲート電圧を制御する。

【００９９】即ち、第１制御回路２４は、ノードＮ４ｈ
における分圧電圧を、基準電圧Ｖｒｅｆと一致させるよ
うに、第１，第２の電流源２７，２８を制御して電流Ｉ
ｂ，Ｉｃを分圧回路２２に供給する。

【０１００】このとき、ノードＮ４ｈの電位は、上記の
（２）式における選択電圧Ｖａと基準電圧Ｖｒｅｆ（＝
ＶDD／２）の差電圧ΔＶ（＝ＶDD・７／３２）だけ上昇
している。従って、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１
〜Ｖ３は、電流Ｉｂ＝Ｉｃ＝０の時から差電圧ΔＶだけ
上昇する。

【０１０１】その結果、各ノードＮ１〜Ｎ３の分圧電圧
Ｖ１〜Ｖ３は、 Ｖ１＝ＶDD・２４／３２＋ΔＶ ＝ＶDD・３１／３２ Ｖ２＝ＶDD・１６／３２＋ΔＶ ＝ＶDD・２３／３２ Ｖ３＝ＶDD・８／３２＋ΔＶ ＝ＶDD・１５／３２ となる。

【０１０２】そして、Ｄ／Ａ変換回路２１は、入力され
るデジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３
に基づいてスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つを
オンに制御する。そのオンしたスイッチＳＷ９ａ〜ＳＷ
９ｃを介して、分圧電圧Ｖ１〜Ｖ３のうちの１つが第２
増幅回路２９に入力され、第２増幅回路２９は、入力さ
れる分圧電圧Ｖ１〜Ｖ３に応じたアナログ信号Ａｏｕｔ
を出力する。

【０１０３】図４には、スイッチＳＷ１〜ＳＷ８，ＳＷ
９ａ〜ＳＷ９ｃを適宜オンオフ制御した時のアナログ信
号Ａｏｕｔを示す。尚、図４においても、上記の説明と
同様に低電位電源ＶSSを０ボルト（Ｖ）とした場合のア
ナログ信号Ａｏｕｔを示してある。図４から明らかなよ
うに、Ｄ／Ａ変換回路２１は、スイッチＳＷ１〜ＳＷ
８，ＳＷ９ａ〜ＳＷ９ｃを適宜オンオフ制御することに
より、高電位電源ＶDDと低電位電源ＶSSの間の電位差を
等分割（３２分割）した電圧（＝（ＶDD−ＶSS）／３
２）を１ステップとするアナログ信号Ａｏｕｔ）を出力
する。

【０１０４】前記コンデンサＣ１の容量は、スイッチＳ
Ｗ９ａ〜ＳＷ９ｃと第２増幅回路２９の間の配線につく
容量成分と、第２増幅回路２９の入力端子につく容量成
分と、分圧回路２２を構成する抵抗Ｒ１〜Ｒ４について
いる容量成分を含む。

【０１０５】このコンデンサＣ１は、スイッチＳＷ９ａ
〜ＳＷ９ｃの切り替え時に発生するノイズを低減する。
図２１に示す従来のＤ／Ａ変換回路２１と抵抗，スイッ
チの数及び接続が異なるため、本実施形態のＤ／Ａ変換
回路２１と単純に比較することができない。しかし、本
実施形態のＤ／Ａ変換回路２１は、第１，第２の電流源
２７，２８を設けている。従って、ここでは、便宜上、
従来のＤ／Ａ変換回路を第１，第２の電流源２７，２８
を用いない、即ち、分圧回路２２、第２増幅回路２９、
コンデンサＣ１を含む構成として説明する。

【０１０６】今、スイッチＳＷ９ｃがオンされているも
のとする。このとき、図５に示すように、コンデンサＣ
１の第１端子が接続されたノードＮ６の電位Ｖ(N6)は、
オンしたスイッチＳＷ９ｃにより分圧電圧Ｖ３となって
いる。

【０１０７】図５に示す時刻ｔ１において、Ｄ／Ａ変換
回路２１は、入力されるデジタル信号Ｄｉｎに基づい
て、スイッチＳＷ９ｃに代えてスイッチＳＷ９ａをオン
する。すると、図２のノードＮ１の電位Ｖ(N1)は、それ
までコンデンサＣ１に蓄えられていた電荷量による電圧
（＝Ｖ３）まで低下する。それに伴い、分圧回路２２か
ら第１制御回路２４に出力される選択電圧Ｖａも一旦低
下する。

【０１０８】その後、コンデンサＣ１には、第１抵抗Ｒ
１を介して第１電源線Ｌ１から電荷が供給される。これ
により、ノードＮ６の電位は、第１抵抗Ｒ１の抵抗値と
コンデンサＣ１の容量、及び第１抵抗Ｒ１の両端の電圧
差によって決定される時定数により、図５の一点鎖線で
示すように上昇する。そして、時刻ｔ２において、ノー
ドＮ６の電位は、分圧回路２２により設定されたノード
Ｎ１の電位まで上昇し安定する。従って、従来のＤ／Ａ
変換回路では、時刻ｔ１から時刻ｔ２までの時間Δｔ１
が動作速度となる。

【０１０９】これに対し、本実施形態のＤ／Ａ変換回路
２１では、時刻ｔ１においてスイッチＳＷ９ｃからスイ
ッチＳＷ９ａに切り替えると、図２のノードＮ１の電位
Ｖ(N1)は従来の回路と同様にそれまでコンデンサＣ１に
蓄えられていた電荷量による電圧（＝Ｖ３）まで低下す
る。それに伴い、分圧回路２２から第１制御回路２４に
出力される選択電圧Ｖａも一旦低下する。

【０１１０】その後、コンデンサＣ１には、第１抵抗Ｒ
１に流れる電流に加えて、第１の電流源２７によりノー
ドＮ１に供給する電流Ｉｂにより電荷が供給される。従
って、コンデンサＣ１に供給される単位時間あたりの電
荷量は、従来のそれよりも多くなる。これにより、ノー
ドＮ６の電位は、図５に実線で示すように、所定の電位
まで従来よりも早く上昇する。そして、従来の時刻ｔ２
よりも早い時刻ｔ３において、ノードＮ６の電位はノー
ドＮ１の電位まで上昇し安定する。そのため、スイッチ
ＳＷ９ａ，ＳＷ９ｃを切り替えてからノードＮ６の電位
が所望の電位になるまでに要する時間Δｔ２（＝ｔ３−
ｔ１）が従来に比べて短くなる。即ち、Ｄ／Ａ変換回路
２１の動作速度は、従来のそれに比べて速くなる。

【０１１１】このことは、スイッチＳＷ９ａ〜ＳＷ９ｃ
の切り替え時に生じるグリッジのエネルギーを小さくす
る。グリッジのエネルギーは、例えばグリッジの波形の
面積によりその大きさを規定する。従って、グリッジ
は、グリッジが発生している時間が同じであれば、ピー
ク電圧が高いほどエネルギーが高いといえる。また、グ
リッジは、ピーク電圧が同じであれば、グリッジが発生
している時間が長いほどエネルギーが高いといえる。

【０１１２】そして、本実施形態のＤ／Ａ変換回路２１
は、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時にノード
Ｎ６における電位の変化量は、従来のそれと同じであ
る。従って、グリッジのピーク電圧は従来と本実施形態
において同じ値になる。

【０１１３】一方、本実施形態のＤ／Ａ変換回路２１
は、ノードＮ６の電圧が安定するまでの時間Δｔ２（＝
ｔ３−ｔ１）は、従来の時間Δｔ１に比べて短い。従っ
て、グリッジが発生している時間は、本実施形態のＤ／
Ａ変換回路２１の方が従来に比べて短くなる。

【０１１４】従って、本実施形態のＤ／Ａ変換回路２１
は、従来のそれに比べて動作時間が短い。そのため、グ
リッジのエネルギーは従来のＤ／Ａ変換回路に比べて小
さくなる。

【０１１５】以上記述したように、第一実施形態によれ
ば、以下の効果を奏する。 （１）同一抵抗値を有する第１，第４抵抗Ｒ１，Ｒ４を
第１，第２の電源線Ｌ１，Ｌ２に接続し、その間に第
２，第３抵抗Ｒ２，Ｒ３を接続する。そして、第１，第
２抵抗Ｒ１，Ｒ２間のノードＮ１と、第３，第４抵抗Ｒ
３，Ｒ４間のノードＮ３に第１，第２の電流源２７，２
８から同一値の第１，第２の電流Ｉｂ，Ｉｃを供給す
る。ノードＮ１，Ｎ３における電圧は、両ノードＮ１，
Ｎ３間の電位差を保ったまま、第１，第２の電流Ｉｂ，
Ｉｃの値に応じて変化する。そして、第３抵抗Ｒ３を構
成する複数の抵抗Ｒ３ａ〜Ｒ３ｈの間の分圧電圧のうち
の１つをデジタル信号Ｄｉｎに基づいて選択して選択電
圧Ｖａとし、その選択電圧Ｖａが基準電圧Ｖｒｅｆと一
致するように第１，第２の電流Ｉｂ，Ｉｃを制御するよ
うにした。

【０１１６】その結果、ノードＮ１〜Ｎ３における電圧
は、デジタル信号Ｄｉｎに基づいて変化した所望の電圧
にて安定する。このノードＮ１〜Ｎ３の電圧のうちの１
つをデジタル信号Ｄｉｎに基づいて選択してアナログ信
号Ａｏｕｔを出力するようにした。

【０１１７】これにより、従来の抵抗Ｒ１ａ〜Ｒ３ｂに
並列に接続したスイッチＳＷ１ａ〜ＳＷ１ｃが不要にな
るため、スイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗による
影響が無くなり、精度の高いアナログ信号Ａｏｕｔを出
力することができる。

【０１１８】（２）分圧回路２２のノードＮ１，Ｎ３に
第１，第２の電流源２７，２８を接続し、それらのノー
ドＮ１，Ｎ３に定電流Ｉｂ，Ｉｃを供給している。その
ため、デジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，
Ｄ３に基づいて、スイッチＳＷ９ａ〜ＳＷ９ｃを切り替
えた時にアナログ信号Ａｏｕｔが所望の電圧に安定する
までの時間を従来に比べて短縮することができる。この
ことは、スイッチＳＷ９ａ〜Ｓｗ９ｃの切り替え時に生
じるグリッジのエネルギーを減少させることができる。

【０１１９】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図６〜図１７に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。

【０１２０】図６は、本実施形態におけるＤ／Ａ変換回
路３１の回路図である。本実施形態の第１制御回路３２
は、第一実施形態における第１制御回路２４の構成に加
えて、安定化電流回路３５とＮチャネルＭＯＳトランジ
スタよりなる第５トランジスタＴｒ５を含む。

【０１２１】安定化電流回路３５の第１端子は高電位電
源ＶDDを供給する第１電源線Ｌ１に接続されている。同
電流回路３５の第２端子は第５トランジスタＴｒ５のド
レインに接続されている。

【０１２２】第５トランジスタＴｒ５のソースは低電位
電源ＶSSを供給する第２電源線Ｌ２に接続されている。
該トランジスタＴｒ５のゲートは同トランジスタＴｒ５
のドレインに接続されている。更に、第５トランジスタ
Ｔｒ５のゲートは、ＮチャネルＭＯＳトランジスタより
なる第６，第７トランジスタＴｒ６，Ｔｒ７のゲートに
接続されている。

【０１２３】第６トランジスタＴｒ６のソースは第２電
源線Ｌ２に接続され、同トランジスタＴｒ６のドレイン
は前記分圧回路２２のノードＮ１に接続されている。第
７トランジスタＴｒ７のソースは第２電源線Ｌ２に接続
され、同トランジスタＴｒ７のドレインは前記分圧回路
２２のノードＮ３に接続されている。

【０１２４】第６トランジスタＴｒ６は、第５トランジ
スタＴｒ５と共にカレントミラー回路よりなる第３の電
流源３３を形成する。第７トランジスタＴｒ７は、第５
トランジスタＴｒ５と共にカレントミラー回路よりなる
第４の電流源３４を形成する。

【０１２５】これら第３，第４の電流源３３，３４は、
第５トランジスタＴｒ５を共有している。従って、第
３，第４の電流源３３，３４は、第５トランジスタＴｒ
５に流れる電流、即ち、定電流源３５が流す電流Ｉｄと
同じ値の電流Ｉｅ，Ｉｆを流すように動作する。この第
３，第４の電流源３３，３４が流す電流Ｉｅ，Ｉｆの方
向は、前記第１，第２の電流源２７，２８が流す電流Ｉ
ｂ，Ｉｃと同一である。

【０１２６】次に、上記ように構成されたＤ／Ａ変換回
路３１の作用を説明する。尚、本実施形態のＤ／Ａ変換
回路３１は、第一実施形態のＤ／Ａ変換回路２１と、第
１制御回路３２の構成、及び第３，第４の電流源３３，
３４が追加されていることが相違するため、それら相違
する部分についてのみ説明する。

【０１２７】上記第一実施形態において、スイッチＳＷ
１をオンに制御した場合に、第１制御回路２４の差動増
幅回路２５に入力される基準電圧Ｖｒｅｆと選択電圧Ｖ
ａが、Ｖｒｅｆ＜Ｖａとなる場合がある。これは、アン
プの設定誤差、抵抗Ｒ１〜Ｒ４の抵抗値誤差等に起因す
る。

【０１２８】このような場合、図２に示す第１制御回路
２４の第１差動増幅回路２５は、基準電圧Ｖｒｅｆと選
択電圧Ｖａに基づいて、第１トランジスタＴｒ１をオフ
に制御する。第１トランジスタＴｒ１は電流を流さない
（Ｉａ＝０）ので、第１，第２の電流源２７，２８は、
ノードＮ１，Ｎ２に電流を供給しない。その結果、第１
制御回路２４は、選択電圧Ｖａを基準電圧Ｖｒｅｆと一
致させることができない。その選択電圧Ｖａと基準電圧
Ｖｒｅｆの電位差は、Ｄ／Ａ変換回路２１の出力するア
ナログ信号Ａｏｕｔの電圧と所望の電圧の差、即ち精度
誤差となる。

【０１２９】一方、本実施形態のＤ／Ａ変換回路３１
は、分圧回路２２のノードＮ１，Ｎ３にそれぞれ第３，
第４の電流源３３，３４を接続し、各ノードＮ１，Ｎ３
から低電位電源ＶSSの第２電源線Ｌ２に同一電流値の電
流Ｉｅ，Ｉｆを常時流している。従って、第３，第４の
電流源３３，３４は、第１，第２の電流源２７，２８と
逆にノードＮ１〜Ｎ３の電位を下げるように作用する。
即ち、第３，第４の電流源３３，３４は、選択電圧Ｖａ
を基準電圧Ｖｒｅｆより低くする。

【０１３０】そして、第１制御回路３２は、低下する選
択電圧Ｖａを基準電圧Ｖｒｅｆと一致させるように電流
第１，第２の電流源２７，２８を制御する。これによ
り、ノードＮ６の電位が正確に基準電圧Ｖｒｅｆと一致
するため、分圧回路２２により生じるアナログ信号Ａｏ
ｕｔの電圧と所望の電圧の差である精度誤差を無くする
ことができる。

【０１３１】更に、本実施形態のＤ／Ａ変換回路３１
は、デジタル信号Ｄｉｎに応答してアナログ信号Ａｏｕ
ｔの電圧を低くする場合に発生するグリッジのエネルギ
ーを小さくことができる。それを以下に説明する。

【０１３２】今、スイッチＳＷ９ａがオンされているも
のとする。このとき、図７に示すように、コンデンサＣ
１の第１端子が接続されたノードＮ６の電位Ｖ(N6)は、
オンしたスイッチＳＷ９ａにより分圧電圧Ｖ１となって
いる。

【０１３３】図７に示す時刻ｔ１において、図６のＤ／
Ａ変換回路３１は、入力されるデジタル信号Ｄｉｎに基
づいて、スイッチＳＷ９ａに代えてスイッチＳＷ９ｃを
オンする。すると、スイッチＳＷ９ｃが接続されたノー
ドＮ３の電位Ｖ(N3)は、それまでコンデンサＣ１に蓄え
られていた電荷量による電圧（＝Ｖ１）まで上昇する。
それに伴い、分圧回路２２から第１制御回路３２に出力
される選択電圧Ｖａも一旦上昇する。

【０１３４】その後、コンデンサＣ１に蓄えられた電荷
は、第３抵抗Ｒ３を介して第２電源線Ｌ２に流れ出し、
該コンデンサＣ１はディスチャージされる。これによ
り、ノードＮ６の電位は、第３抵抗Ｒ３の抵抗値とコン
デンサＣ１の容量、及び第３抵抗Ｒ３の両端の電圧差に
よって決定される時定数により、図７の一点鎖線で示す
ように低下する。そして、時刻ｔ２において、ノードＮ
６の電位は、分圧回路２２により設定されたノードＮ３
の電位まで低下し安定する。従って、従来のＤ／Ａ変換
回路では、時刻ｔ１から時刻ｔ２までの時間Δｔ１が動
作速度となる。

【０１３５】これに対し、本実施形態のＤ／Ａ変換回路
３１では、時刻ｔ１においてスイッチＳＷ９ａからスイ
ッチＳＷ９ｃに切り替えると、図６のノードＮ３の電位
Ｖ(N3)は従来の回路と同様にそれまでコンデンサＣ１に
蓄えられていた電荷量による電圧（＝Ｖ１）まで上昇す
る。それに伴い、分圧回路２２から第１制御回路３２に
出力される選択電圧Ｖａも一旦上昇する。

【０１３６】その後、コンデンサＣ１に蓄えられた電荷
は、第３抵抗Ｒ３及び第３の電流源３３を介して第２電
源線Ｌ２に流れ出し、該コンデンサＣ１はディスチャー
ジされる。従って、コンデンサＣ１から流れ出す単位時
間あたりの電荷量は、従来のそれよりも多くなる。これ
により、ノードＮ６の電位は、図７に実線で示すよう
に、所定の電位まで従来よりも早く低下する。そして、
従来の時刻ｔ２よりも早い時刻ｔ３において、ノードＮ
６の電位はノードＮ３の電位まで低下し安定する。その
ため、スイッチＳＷ９ａ，ＳＷ９ｃを切り替えてからノ
ードＮ６の電位が所望の電位になるまでに要する時間Δ
ｔ２（＝ｔ３−ｔ１）が従来に比べて短くなる。即ち、
Ｄ／Ａ変換回路３１の動作速度は、従来のそれに比べて
速くなる。

【０１３７】このことは、スイッチＳＷ９ａ〜ＳＷ９ｃ
の切り替え時に生じるグリッジのエネルギーを小さくす
る。グリッジのエネルギーは、例えばグリッジの波形の
面積によりその大きさを規定する。従って、グリッジ
は、グリッジが発生している時間が同じであれば、ピー
ク電圧が高いほどエネルギーが高いといえる。また、グ
リッジは、ピーク電圧が同じであれば、グリッジが発生
している時間が長いほどエネルギーが高いといえる。

【０１３８】そして、本実施形態のＤ／Ａ変換回路３１
は、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時にノード
Ｎ６における電位の変化量は、従来のそれと同じであ
る。従って、グリッジのピーク電圧は従来と本実施形態
において同じ値になる。

【０１３９】一方、本実施形態のＤ／Ａ変換回路３１
は、ノードＮ６の電圧が安定するまでの時間Δｔ２（＝
ｔ３−ｔ１）は、従来の時間Δｔ１に比べて短い。従っ
て、グリッジが発生している時間は、本実施形態のＤ／
Ａ変換回路３１の方が従来に比べて短くなる。

【０１４０】従って、本実施形態のＤ／Ａ変換回路３１
は、従来のそれに比べて動作時間が短い。そのため、グ
リッジのエネルギーは従来のＤ／Ａ変換回路に比べて小
さくなる。

【０１４１】尚、上記第二実施形態において、図８に示
すように、第１，第２の電流源２７，２８を第２電源線
Ｌ２に接続し、第３，第４の電流源３３，３４を第１電
源線Ｌ１に接続する構成としてもよい。即ち、第１，第
２の電流源２７，２８をそれぞれＮＭＯＳトランジスタ
よりなる第３，第４トランジスタＴｒ３，Ｔｒ４を含む
構成とする。第３，第４の電流源３３，３４をそれぞれ
ＰチャネルＭＯＳトランジスタよりなる第６，第７トラ
ンジスタＴｒ６，Ｔｒ７を含む構成とする。

【０１４２】第１，第２の電流源２７，２８は、図６の
差動増幅回路２５にて制御された第１トランジスタＴｒ
１に流れる電流Ｉａと同じ値の電流Ｉｂ，Ｉｃをそれぞ
れノードＮ１，Ｎ３から第２電源線Ｌ２に流す。第３，
第４の電流源３３，３４は、定電流回路３５に流れる電
流Ｉｄと同じ値の電流Ｉｅ，ＩｆをそれぞれノードＮ
１，Ｎ３に供給する。

【０１４３】図１４は、第二実施形態の詳細な回路図の
一例をを示す。このＤ／Ａ変換回路は、第１〜第４の電
流源２７，２８，３３，３４を図８のように接続した場
合を示す。尚、図１４に示すＤ／Ａ変換回路は、図６に
示す第２抵抗Ｒ２を第３抵抗Ｒ３の両側、即ち、第１，
第３抵抗Ｒ１，Ｒ３の間と第３，第４抵抗Ｒ３，Ｒ４の
間にそれぞれ７個づつ設けて構成した例が示されてい
る。尚、図１４に示すＤ／Ａ変換回路は、図では省略し
てあるが、図６のスイッチＳＷ９は１６個のスイッチに
て構成される。従って、図１４のＤ／Ａ変換回路は、下
位３ビットと上位４ビットよりなるデジタル信号Ｄｉｎ
に対応する。尚、図１４には、上記実施形態におけるス
イッチＳＷ９，コンデンサＣ１，デコーダ２３，第２増
幅回路２９を省略してある。

【０１４４】ところで、第一，第二実施形態のＤ／Ａ変
換回路２１，３１において、入力されるデジタル信号Ｄ
ｉｎに対して出力するアナログ信号Ａｏｕｔの電圧が安
定するまでの時間、即ち、動作速度は、分圧回路２２へ
電流Ｉｂ，Ｉｃを供給する第１，第２の電流源２７，２
８を制御する第１制御回路２４、３２の動作速度、詳し
くは電流Ｉａを流す第１トランジスタＴｒ１を制御する
第１差動増幅回路２５の動作速度に起因する。そのた
め、第１差動増幅回路２５は、安定した動作速度が要求
される。

【０１４５】第１差動増幅回路２５の動作速度は、図３
の定電流源２５ａによる内部のバイアス電流の電流値に
依存する。そのバイアス電流の値は、電源電圧の変動が
大きく影響する。従って、第１差動増幅回路２５は、電
源電圧が変動しても、安定したバイアス電流を供給する
定電流源が要求される。そのような定電流回路の一例を
図９に示す。

【０１４６】定電流回路４１は、図３に示す第１差動増
幅回路２５に設けられた抵抗よりなる定電流回路２５ａ
に置き換えて用いられる。尚、この定電流回路４１を図
８の電流源３５として用いてもよい。また、定電流回路
４１を構成するＰチャネルＭＯＳトランジスタをＮチャ
ネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジ
スタをＰチャネルＭＯＳトランジスタに置き換えると共
に、高電位電源ＶDDと低電位電源ＶSSの供給を逆にした
回路構成としてもよい。この構成による定電流回路は、
図８の電流源３５に置き換えられる。

【０１４７】図９の定電流回路４１は、ゲートが接続さ
れた第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２を
含む。第２ＮＭＯＳトランジスタＴＮ２は、第１ＮＭＯ
ＳトランジスタＴＮ１のｎ倍の素子サイズを有する。第
１ＮＭＯＳトランジスタＴＮ１のソースは低電位電源Ｖ
SSを供給するための第２電源線Ｌ２に接続されている。
第２ＮＭＯＳトランジスタＴＮ２のソースは第１抵抗Ｒ
１１を介して第２電源線Ｌ２に接続されている。

【０１４８】第１，第２ＮＭＯＳトランジスタＴＮ１，
ＴＮ２のドレインは、カレントミラー回路を構成する一
対の第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２の
ドレインにそれぞれ接続されている。第１ＰＭＯＳトラ
ンジスタＴＰ１のソースは第２ＰＭＯＳトランジスタＴ
Ｐ２のソースに接続され、その接続点は電流源４２を介
して高電位電源ＶDDを供給するための第１電源線Ｌ１に
接続されている。前記第１，第２ＮＭＯＳトランジスタ
ＴＮ１，ＴＮ２のドレインは、一対の第３，第４ＰＭＯ
ＳトランジスタＴＰ３，ＴＰ４のゲートにそれぞれ接続
されている。

【０１４９】第３ＰＭＯＳトランジスタＴＰ３のソース
は第４ＰＭＯＳトランジスタＴＰ４のソースに接続さ
れ、その接続点は定電流源４３を介して第１電源線Ｌ１
に接続されている。前記第３，第４ＰＭＯＳトランジス
タＴＰ３，ＴＰ４のドレインは、カレントミラー回路を
構成する一対の第３，第４ＮＭＯＳトランジスタＴＮ
３，ＴＮ４のドレインにそれぞれ接続されている。第
３，第４ＮＭＯＳトランジスタＴＮ３，ＴＮ４のソース
は、第２電源線Ｌ２に接続されている。これら一対のＮ
ＭＯＳトランジスタＴＮ３，ＴＮ４、一対のＰＭＯＳト
ランジスタＴＰ３，ＴＰ４、定電流源４３は、差動増幅
回路４４を形成する。

【０１５０】前記第３ＮＭＯＳトランジスタＴＮ３のド
レインは第３，第４ＮＭＯＳトランジスタＴＮ３，ＴＮ
４のゲートに接続されている。第４ＮＭＯＳトランジス
タＴＮ４のドレインは第５ＮＭＯＳトランジスタＴＮ５
のゲートに接続されている。

【０１５１】第５ＮＭＯＳトランジスタＴＮ５のソース
は第２電源線Ｌ２に接続され、ドレインは第５ＰＭＯＳ
トランジスタＴＰ５のドレインに接続されている。第５
ＰＭＯＳトランジスタＴＰ５のソースは第１電源線Ｌ１
に接続されている。第５ＰＭＯＳトランジスタＴＰ５の
ゲートは同トランジスタＴＰ５のドレインに接続されて
いる。また、第５ＰＭＯＳトランジスタＴＰ５のゲート
は、前記定電流回路４２に接続されている。

【０１５２】定電流回路４２は、本実施形態では第６Ｐ
ＭＯＳトランジスタＴＰ６にて構成されている。第６Ｐ
ＭＯＳトランジスタＴＰ６のソースは第１電源線Ｌ１に
接続され、同トランジスタＴＰ６のドレインは前記カレ
ントミラー回路を構成する一対の第１，第２ＰＭＯＳト
ランジスタＴＰ１，ＴＰ２のソースに接続されている。
前記第５ＰＭＯＳトランジスタＴＰ５のゲートは第６Ｐ
ＭＯＳトランジスタＴＰ６のゲートに接続されている。
この第５，第６ＰＭＯＳトランジスタＴＰ５，ＴＰ６
は、カレントミラー回路を形成する。

【０１５３】第６ＰＭＯＳトランジスタＴＰ６のドレイ
ンは、第２，第３抵抗Ｒ１２，Ｒ１３を介して第２電源
線Ｌ２に接続されている。第２，第３抵抗Ｒ１２，Ｒ１
３の接続点であるノードＮ１１は、前記第１，第２ＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２のゲートに接続されて
いる。また、ノードＮ１１は、第６ＮＭＯＳトランジス
タＴＮ６のゲートに接続されている。第６ＮＭＯＳトラ
ンジスタＴＮ６のソースは第２電源線Ｌ２に接続されて
いる。第６ＮＭＯＳトランジスタＴＮ６のドレインは、
出力端子４５に接続されている。

【０１５４】前記第２，第３抵抗Ｒ１２，Ｒ１３は、そ
れぞれの抵抗値により前記第６ＰＭＯＳトランジスタＴ
Ｐ６のドレインにおける電位と第２電源線Ｌ２により供
給を受ける低電位電源ＶSSとの間の電位差を分圧した分
圧電圧を生成する分圧回路として動作する。この分圧回
路は、ノードＮ１１の電圧を第１，第２ＮＭＯＳトラン
ジスタＴＮ１，ＴＮ２のゲート、及び第６ＮＭＯＳトラ
ンジスタＴＮ６のゲートに供給する。

【０１５５】次に、上記の定電流回路４１の動作を図１
０〜図１３を用いて説明する。図１０は、定電流回路４
１の第１原理説明図である。上記したように、第２ＮＭ
ＯＳトランジスタＴＮ２は、第１ＮＭＯＳトランジスタ
ＴＮ１のｎ倍の素子サイズを有している。また、第２Ｎ
ＭＯＳトランジスタＴＮ２のソースは第１抵抗Ｒ１１を
介して第２の電源線Ｌ２、即ち第１ＮＭＯＳトランジス
タＴＮ１のソースに接続されている。そして、第１，第
２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートには可
変電圧源からゲート電圧ＶＧが供給される。

【０１５６】図１１は、ゲート電圧ＶＧに対して第１，
第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２に流れるドレ
イン電流を示す。第２ＮＭＯＳトランジスタＴＮ２は、
第１ＮＭＯＳトランジスタＴＮ１に比べて第１抵抗Ｒ
１，素子サイズに基づいて特性の傾きが異なる。図１１
から明らかなように、第１，第２ＮＭＯＳトランジスタ
ＴＮ１，ＴＮ２は、ゲート電圧ＶG1に対して同一値のド
レイン電流を流す。

【０１５７】しかしながら、第１，第２ＮＭＯＳトラン
ジスタＴＮ１，ＴＮ２に流れるドレイン電流の値は、そ
れぞれトランジスタＴＮ１，ＴＮ２のドレインにおける
電圧値、即ち、高電位電源ＶDDの影響を受ける。従っ
て、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２の
ドレイン電流を一定にするため、両トランジスタＴＮ
１，ＴＮ２のドレイン電圧は高電位電源ＶDDの変動の影
響がないようにする必要がある。

【０１５８】図１２は、上記の問題を解消した第２原理
説明図である。第１，第２ＮＭＯＳトランジスタＴＮ
１，ＴＮ２のドレインは、それぞれカレントミラーを構
成する一対の第１，第２ＰＭＯＳトランジスタＴＰ１，
ＴＰ２のドレインに接続されている。この第１，第２Ｐ
ＭＯＳトランジスタＴＰ１，ＴＰ２は、ソースに接続さ
れた電流源４２から電流Ｉａの供給を受ける。この電流
源４２は、前記第１ＮＭＯＳトランジスタＴＮ１のゲー
ト−ソース間に接続されたインピーダンス素子としての
第３抵抗Ｒ１３に第２抵抗Ｒ１２を介して電流を供給す
る。

【０１５９】第２，第３抵抗Ｒ１２，Ｒ１３の間のノー
ドＮ１１は、第１，第２ＮＭＯＳトランジスタＴＮ１，
ＴＮ２のゲートに接続されている。従って、第１，第２
ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートに供給さ
れる電圧値は、第３抵抗Ｒ１３の抵抗値と、その第３抵
抗Ｒ１３に流れる電流Ｉ13の値により決定される。同様
に、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２の
ソースが接続されたノードＮ１２の電圧値は、電流Ｉ13
の値と第２抵抗Ｒ１２の抵抗値により決定される。

【０１６０】従って、第１，第２ＮＭＯＳトランジスタ
ＴＮ１，ＴＮ２のゲート電圧、即ち、ノードＮ１１にお
ける電圧を決定することは、ノードＮ１２、即ち、第
１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のソース
における電圧を決定する。この、ノードＮ１２の電圧
は、高電位電源ＶDDの変動による影響を受けない。

【０１６１】即ち、上記第１原理説明図で述べたよう
に、所定のゲート電圧ＶG1に対して、第１，第２ＮＭＯ
ＳトランジスタＴＮ１，ＴＮ２は、同一値の電流を流
す。このゲート電圧ＶG1は、電流源４２の供給する電流
Ｉａにより決定される。

【０１６２】第１，第２ＮＭＯＳトランジスタＴＮ１，
ＴＮ２に流れる同一値の電流は、カレントミラー回路を
構成する第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ
２に流れる電流値を同一にする。その第１，第２ＰＭＯ
ＳトランジスタＴＰ１，ＴＰ２は、ソースが共通に接続
されている。また、第１，第２ＰＭＯＳトランジスタＴ
Ｐ１，ＴＰ２は、同じ素子サイズに形成されるととも
に、同一のゲート電圧が印加されている。従って、第
１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のドレイ
ン電圧は同一値となる。

【０１６３】従って、電流源４２が図１３の電流Ｉa1を
流すことは、第１，第２ＮＭＯＳトランジスタＴＮ１，
ＴＮ２に流れる電流、即ち両トランジスタＴＮ１，ＴＮ
２のドレイン電圧を同一値にする。換言すれば、第１，
第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電
圧が同じとなるように電流源４２が供給する電流Ｉａを
制御する事で、両ＮＭＯＳトランジスタＴＮ１，ＴＮ２
のゲート電圧に対する高電位電源ＶDDの変動による影響
をなくすことができる。

【０１６４】即ち、図９に示すように、第１，第２ＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２のドレイン電圧を、そ
れぞれ差動増幅回路４４を構成する第３，第４ＰＭＯＳ
トランジスタＴＰ３，ＴＰ４のゲートに供給する。差動
増幅回路４４は、第１，第２ＮＭＯＳトランジスタＴＮ
１，ＴＮ２のドレイン電圧を一致させるように第５ＮＭ
ＯＳトランジスタＴＮ５のゲート電圧を制御する。第５
ＮＭＯＳトランジスタＴＮ５は、そのゲート電圧に応答
して電流を流し、第５，第６ＰＭＯＳトランジスタＴＰ
５，ＴＰ６は、第５ＮＭＯＳトランジスタＴＮ５に流れ
る電流と同一値の電流Ｉａを流す。即ち、差動増幅回路
４４は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ
２のドレイン電圧を一致させるように電流源４２に流れ
る電流Ｉａを制御する。

【０１６５】差動増幅回路４４は、第１，第２ＮＭＯＳ
トランジスタＴＮ１，ＴＮ２のドレイン電流ＩＮ１，Ｉ
Ｎ２がＩＮ１＞ＩＮ２の関係にあるとき、第６ＰＭＯＳ
トランジスタＴＰ６のドレイン電流Ｉａを増加させる。
逆に、差動増幅回路４４は、第１，第２ＮＭＯＳトラン
ジスタＴＮ１，ＴＮ２のドレイン電流ＩＮ１，ＩＮ２が
ＩＮ１＜ＩＮ２の関係にあるとき、第６ＰＭＯＳトラン
ジスタＴＰ６のドレイン電流Ｉａを減少させる。これに
より、第６ＰＭＯＳトランジスタＴＰ６のドレイン電流
Ｉａは、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ
２のドレイン電流ＩＮ１，ＩＮ２がＩＮ１＝ＩＮ２のと
きに安定する。このとき第６ＰＭＯＳトランジスタＴＰ
６のドレイン電流Ｉａは、高電位電源ＶDDの変動の影響
を受けない。

【０１６６】そして、ドレイン電流Ｉａは、ノードＮ１
１の電圧を決定し、第６ＮＭＯＳトランジスタＴＮ６は
ノードＮ１１の電圧に応じた電流を流す。これにより、
第６ＮＭＯＳトランジスタＴＮ６に流れる電流は高電位
電源ＶDDの変動による影響を受けない。そして、この第
６ＮＭＯＳトランジスタＴＮ６に流れる電流は、定電流
回路４１の出力電流Ｉｏｕｔとして出力される。

【０１６７】上記のように構成された定電流回路４１の
出力電圧Ｉｏｕｔは、図２，６の第１差動増幅回路２５
のバイアス電流の供給に用いられる。これにより、第１
差動増幅回路２５は、バイアス電流が安定して供給され
るため、動作速度が安定する。

【０１６８】図１５〜１８は、図９の定電流回路４１を
含む第二実施形態の詳細な回路の第２例を示す。これに
より、Ｄ／Ａ変換回路の動作速度の安定化及びグリッジ
エネルギーの低減が図られている。尚、図１５〜１８に
示す回路は、図６に示す第３抵抗Ｒ３を８個用いて構成
した例が示されている。従って、図１５〜１８に示すＤ
／Ａ変換回路は、下位３ビットと上位４ビットよりなる
デジタル信号Ｄｉｎに対応する。尚、図１５〜図１７に
は、上記実施形態におけるスイッチＳＷ９，コンデンサ
Ｃ１，第２増幅回路２９，デコーダ２３を省略してあ
る。

【０１６９】以上記述したように、本実施形態によれ
ば、第一実施形態における（１），（２）の効果に加え
て以下の効果を奏する。 （３）第１，第２の電流源２７，２８に対して、同一方
向に常に電流を流す第３，第４の電流源３３，３４を接
続した。第３，第４の電流源３４，３５は、選択電圧Ｖ
ａを低下させるように作用する。これにより、各抵抗Ｒ
１〜Ｒ４の設定誤差により選択電圧Ｖａが基準電圧Ｖｒ
ｅｆより高くなっても、第３，第４の電流源３３，３４
が選択電圧Ｖａを基準電圧Ｖｒｅｆより低くする。その
結果、第１，第２電流源２７，２８は、選択電圧Ｖａを
基準電圧Ｖｒｅｆと一致させるように動作する事ができ
るため、精度誤差を無くすることができる。

【０１７０】（４）分圧回路２２のノードＮ１，Ｎ３に
第３，第４の電流源３３，３４を接続し、それらのノー
ドＮ１，Ｎ３から定電流Ｉｅ，Ｉｆを第２電源線Ｌ２に
流すようにしている。そのため、デジタル信号Ｄｉｎの
上位２ビットの信号Ｄ４，Ｄ３に基づいて、スイッチＳ
Ｗ９ａ〜ＳＷ９ｃを切り替えた時にアナログ信号Ａｏｕ
ｔが所望の電圧に低下して安定するまでの時間を従来に
比べて短縮することができる。このことは、スイッチＳ
Ｗ９ａ〜Ｓｗ９ｃの切り替え時に生じるグリッジのエネ
ルギーを減少させることができる。

【０１７１】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図１８〜図２０に従って説明する。図
１８は、本発明を具体化した電流発生回路の回路図であ
る。電流発生回路５１は、第１，第２分圧回路５２，５
３、差動増幅回路５４、第１，第２，第３の電流源５
５，５６，５７を備えている。

【０１７２】第１分圧回路５２は、複数（本実施形態で
は８個）の抵抗Ｒ３１〜Ｒ３８にて構成される。抵抗Ｒ
３１〜Ｒ３８は、高電位電源ＶDDの第１電源線Ｌ１と低
電位電源ＶSSの第２電源線Ｌ２の間に直列接続されてい
る。抵抗Ｒ３４，Ｒ３５間のノードＮ３１は、差動増幅
回路５４に接続されている。

【０１７３】各抵抗Ｒ３１〜Ｒ３８は、全て同じ抵抗値
を有する。従って、ノードＮ３１の電位は、第１電源線
Ｌ１の電位（高電位電源ＶDD）と第２電源線Ｌ２の電位
（低電位電源ＶSS）の中間の電位（＝（ＶDD−ＶSS）／
２）となる。

【０１７４】第２分圧回路５３は、複数（本実施形態で
は８個）の抵抗Ｒ４１〜Ｒ４８にて構成される。抵抗Ｒ
４１〜Ｒ４８は、第１電源線Ｌ１と第２電源線Ｌ２の間
に直列接続されている。

【０１７５】各抵抗Ｒ４１〜Ｒ４８は、全て同じ抵抗値
を有する。従って、第１電源線Ｌ１とノードＮ３４の間
に接続された抵抗Ｒ４１，Ｒ４２を合成した抵抗値と、
第２電源線Ｌ２とノードＮ３５の間に接続された抵抗Ｒ
４７，Ｒ４８を合成した抵抗値は同じ値になる。即ち、
第１電源線Ｌ１とノードＮ３２の間と第２電源線Ｌ２と
ノードＮ３３の間には、同じ抵抗値の抵抗（合成抵抗）
が接続されていることになる。

【０１７６】抵抗Ｒ４３，Ｒ４４間のノードＮ３２は、
差動増幅回路５４に接続されている。差動増幅回路５４
は、一対の第１，第２ＰＭＯＳトランジスタＴＰ１１，
ＴＰ１２を含む。第１ＰＭＯＳトランジスタＴＰ１１の
ゲートは前記第１分圧回路５２のノードＮ３１に接続さ
れている。第２ＰＭＯＳトランジスタＴＰ１２のゲート
は前記第２分圧回路５３のノードＮ３２に接続されてい
る。

【０１７７】第１，第２ＰＭＯＳトランジスタＴＰ１
１，ＴＰ１２のソースは共通に接続され、その接続点は
電流源５８を介して高電位電源ＶDDを供給するための第
１電源線Ｌ１に接続されている。第１，第２ＰＭＯＳト
ランジスタＴＰ１１，ＴＰ１２のドレインは、それぞれ
一対の第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ
１２のドレインに接続されている。

【０１７８】第１，第２ＮＭＯＳトランジスタＴＮ１
１，ＴＮ１２のソースは低電位電源ＶSSを供給するため
の第２電源線Ｌ２に接続されている。第１ＮＭＯＳトラ
ンジスタＴＮ１１のゲートは、第２ＮＭＯＳトランジス
タＴＮ１２のゲート及びドレインに接続されている。従
って、第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ
１２は、カレントミラー回路を形成する。

【０１７９】第１ＰＭＯＳトランジスタＴＰ１１のドレ
インと第１ＮＭＯＳトランジスタＴＮ１１のドレインが
接続されたノードＮ３３は、第１〜第３の電流源５５〜
５７に接続されている。

【０１８０】第１〜第３の電流源５５〜５７は、本実施
形態ではそれぞれＮＭＯＳトランジスタＴＮ１３〜ＴＮ
１５を含む。前記ノードＮ３３は、各ＮＭＯＳトランジ
スタＴＮ１３〜ＴＮ１５のゲートに接続されている。各
ＮＭＯＳトランジスタＴＮ１３〜ＴＮ１５のソースは第
２電源線Ｌ２に接続されている。従って、第１〜第３の
電流源５５〜５７は、同一値の電流Ｉ3a，Ｉ3b，Ｉ3cを
流す。

【０１８１】第１の電流源２７の第３ＮＭＯＳトランジ
スタＴＮ１３のドレインは前記第２分圧回路５３の抵抗
Ｒ４２，Ｒ４３間のノードＮ３４に接続されている。第
１の電流源２７は、ノードＮ３３の電圧に応じた電流Ｉ
3aをノードＮ３４から第２電源線Ｌ２に流す。

【０１８２】第２の電流源２８の第４ＮＭＯＳトランジ
スタＴＮ１４のドレインは前記第２分圧回路５３の抵抗
Ｒ４６，Ｒ４７間のノードＮ３５に接続されている。第
１の電流源２７は、ノードＮ３３の電圧に応じた電流Ｉ
3bをノードＮ３５から第２電源線Ｌ２に流す。

【０１８３】次に、上記のように構成された電流発生回
路５１の作用を説明する。差動増幅回路５４は、一対の
第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２の
ゲートに印加されるノードＮ３１の電圧とノードＮ３２
の電圧の差に応じて第１，第２の電流源５５，５６の第
３，第４ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のゲ
ート電圧を制御する。第３，第４ＮＭＯＳトランジスタ
ＴＮ１３，ＴＮ１４は、ゲート電圧に応じた電流Ｉ3a，
Ｉ3bを流す。従って、第１，第２の電流源５５，５６
は、ノードＮ３１，Ｎ３２の電圧差に応じた電流Ｉ3a，
Ｉ3bを流す。

【０１８４】第１電源線Ｌ１とノードＮ３４間のインピ
ーダンス（抵抗Ｒ４１，Ｒ４２の合成抵抗値）は、第２
電源線Ｌ２とノードＮ３５間のインピーダンス（抵抗Ｒ
４７，Ｒ４８の合成抵抗値）と同じ値である。従って、
前記第一実施形態で述べたように、第２分圧回路５３の
ノードＮ３４，Ｎ３５における電圧は、両ノードＮ３
４，Ｎ３５間の電位差を一定に保ったままで、第１，第
２の電流源５５，５６に流れる電流Ｉ3a，Ｉ3bの電流値
に応じて変更される。

【０１８５】そして、本実施形態では、第１，第２の電
流源５５，５６は、ノードＮ３４，Ｎ３５から低電位電
源ＶSSの電位である第２電源線Ｌ２に電流を流すように
接続されている。従って、差動増幅回路５４は、ノード
Ｎ３１における分圧電圧と、ノードＮ３２における分圧
電圧とを一致させるように、第３，第４ＮＭＯＳトラン
ジスタＴＮ１３，ＴＮ１４のゲート電圧を制御する。そ
して、ノードＮ３１とノードＮ３２における分圧電圧が
一致すると、第１，第２の電流源５５，５６からノード
Ｎ３４，Ｎ３５に供給される第１，第２の電流Ｉ3a，Ｉ
3bは安定し一定値となる。

【０１８６】ノードＮ３１，Ｎ３２の電圧ＶN31 ，ＶN3
2 は、各抵抗Ｒ３１〜Ｒ３８，Ｒ４１〜Ｒ４８の抵抗値
を「１」とすると、 ＶN31 ＝（ＶDD−ＶSS）・４／８＋ＶSS ＶN32 ＝（ＶDD−ＶSS）・５／８＋ＶSS となる。従って、差動増幅回路５４は、両電圧ＶN31 ，
ＶN32 の差電圧ΔＶ（＝（ＶDD−ＶSS）／８）だけ第２
分圧回路５３の各ノードＮ３２，Ｎ３４，Ｎ３５の電圧
を低くするように動作する。

【０１８７】このとき、第１，第２の電流源５５，５６
に流れる電流Ｉ3a，Ｉ3bは、差電圧ΔＶと、ノードＮ３
５と第２電源線Ｌ２の間のインピーダンスの積であるか
ら、 Ｉ3a＝Ｉ3b＝（（ＶDD−ＶSS）／８）／２ ＝（ＶDD−ＶSS）／１６ となる。

【０１８８】そして、第３の電流源５７は、第１，第２
の電流源５５，５６における電流Ｉ3a，Ｉ3bと同じ値の
電流Ｉ3cを流す。従って、電流Ｉ3cは、 Ｉ3c＝Ｉ3a＝Ｉ3b＝（ＶDD−ＶSS）／１６ となる。

【０１８９】この電流Ｉ3cは、定電流回路５１の出力電
流Ｉｏｕｔとなる。この出力電流Ｉｏｕｔは、上記式か
ら明らかなように、電源電圧の変化に対して直線的（リ
ニア）に変化する特性（図２０参照）となる。

【０１９０】図１９には、一般的な電流発生回路の回路
図を示す。この電流発生回路６１は、カレントミラー回
路を構成する一対のＮＭＯＳトランジスタＴＮ２１，Ｔ
Ｎ２２と抵抗Ｒ６１にて構成されている。この電流発生
回路６１は、出力端子６２から電流Ｉout2を出力する。
この電流Ｉout2は、抵抗Ｒ６１の抵抗値をＲｎ、ＮＭＯ
ＳトランジスタＴＮ２１のゲート−ソース間電圧をＶgs
とすると、 Ｉout2＝（（ＶDD−ＶSS）−Ｖgs）／Ｒｎ となる。

【０１９１】ＮＭＯＳトランジスタＴＮ２１のゲート−
ソース間電圧Ｖgsは、該トランジスタＴＮ２１のドレイ
ン電流とドレイン電圧によって変化する。そのため、出
力電流Ｉout2は、図２０に一点鎖線で示すように、電源
電圧の変化に対してリニアに変化しない。このことは、
出力電流Ｉout2の設定にＮＭＯＳトランジスタＴＮ２１
の特性を考慮することを要求するため、所望の値の出力
電流Ｉout2を得ることを困難にする。

【０１９２】これに対し、本実施形態の電流発生回路５
１は、図２０に実線で示すように、電源電圧の変化に対
して直線的に変化する出力電流Ｉｏｕｔを出力する。こ
れにより、出力電流の値を任意に設定することが可能と
なる。

【０１９３】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）第１，第２の電流源５５，５６は、ノードＮ３
４，Ｎ３５から低電位電源ＶSSの電位である第２電源線
Ｌ２に電流を流すように接続されている。従って、差動
増幅回路５４は、ノードＮ３１における分圧電圧と、ノ
ードＮ３２における分圧電圧とを一致させるように、第
３，第４ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のゲ
ート電圧を制御する。そして、ノードＮ３１とノードＮ
３２における分圧電圧が一致すると、第１，第２の電流
源５５，５６からノードＮ３４，Ｎ３５に供給される第
１，第２の電流Ｉ3a，Ｉ3bは安定し一定値となる。

【０１９４】その結果、電流発生回路５１は、電源電圧
の変化に対して直線的に変化する出力電流Ｉｏｕｔを出
力する。これにより、出力電流の値を任意に設定するこ
とが可能となる。

【０１９５】尚、本発明は前記各実施形態の他、以下の
態様で実施してもよい。・第一，第二実施形態におい
て、高電位電源ＶDDと低電位電源ＶSSの間の電位差を等
分に分割する抵抗の数、及びスイッチの数を適宜変更し
て実施してもよい。

【０１９６】・第一，第二実施形態において、入力する
デジタル信号Ｄｉｎのビット数を適宜変更して実施して
もよい。 ・第三実施形態では、第１，第２分圧回路５２，５３を
構成する抵抗Ｒ３１〜Ｒ３８，Ｒ４１〜Ｒ４８を全て同
じ抵抗値としたが、ノードＮ３１を高電位電源ＶDDと低
電位電源ＶSSの中間電位（＝（ＶDD＋ＶSS）／２）に設
定することができれば良く、第１分圧回路５２を複数の
抵抗により構成してもよい。また、第１電源線Ｌ１とノ
ードＮ３１との間の抵抗の数を、ノードＮ３１と第２電
源線Ｌ２の間の抵抗の数と異なる構成としてもよい。

【０１９７】・第三実施形態では、第１〜第３の電流源
５５〜５７をそれぞれＮＭＯＳトランジスタＴＮ１３〜
ＴＮ１５にて構成したが、複数のＮＭＯＳトランジスタ
にて構成してもよい。

【０１９８】・ノードＮ３３に接続する電流源の数を、
上記実施形態では３個としたが、４個以上任意の個数を
接続する構成としてもよい。

【０１９９】

【発明の効果】以上詳述したように、請求項１，２に記
載の発明によれば、任意の電圧を容易に出力することが
可能な電圧発生回路を提供することができる。

【０２００】請求項３乃至９，１６に記載の発明によれ
ば、精度の高いアナログ信号を出力することが可能なＤ
／Ａ変換回路を提供することができる。請求項１０乃至
１５に記載の発明によれば、電源電圧の変化に依存しな
い電流を出力することが可能な定電流回路を提供するこ
とができる。

【０２０１】また、請求項１６に記載の発明によれば、
安定した動作時間でアナログ信号を出力することが可能
なＤ／Ａ変換回路を提供することができる。請求項１７
に記載の発明によれば、電源電圧の変化に対して出力電
流を一定に変化させることが可能な電流発生回路を提供
することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 第一実施形態のＤ／Ａ変換回路の回路図。

【図３】 差動増幅回路の回路図。

【図４】 第一実施形態のＤ／Ａ変換回路の動作説明
図。

【図５】 第一実施形態のＤ／Ａ変換回路の動作を説明
するための波形図。

【図６】 第二実施形態のＤ／Ａ変換回路の回路図。

【図７】 第二実施形態のＤ／Ａ変換回路の動作を説明
するための波形図。

【図８】 第二実施形態のＤ／Ａ変換回路の一部回路
図。

【図９】 安定化電流回路の回路図。

【図１０】 図９の安定化電流回路の第一原理説明図。

【図１１】 図１０の安定化電流回路の特性を示す波形
図。

【図１２】 図９の安定化電流回路の第二原理説明図。

【図１３】 図１２の安定化電流回路の特性を示す波形
図。

【図１４】 第二実施形態のＤ／Ａ変換回路の詳細な回
路図。

【図１５】 第二実施形態の別のＤ／Ａ変換回路の詳細
な一部回路図。

【図１６】 第二実施形態の別のＤ／Ａ変換回路の詳細
な一部回路図。

【図１７】 第二実施形態の別のＤ／Ａ変換回路の詳細
な一部回路図。

【図１８】 第三実施形態の電流発生回路の回路図。

【図１９】 従来の電流発生回路の回路図。

【図２０】 電流発生回路の特性を示す波形図。

【図２１】 従来のＤ／Ａ変換回路の回路図。

【図２２】 スイッチの回路図。

【符号の説明】

２７ 第１の電流源 ２８ 第２の電流源 Ｉｂ 第１の電流 Ｉｃ 第２の電流 Ｎ１ 第１の接続点 Ｎ３ 第２の接続点 Ｒ１ 第１のインピーダンス手段 Ｒ２，Ｒ３ 第３のインピーダンス手段 Ｒ４ 第２のインピーダンス手段

Claims (17)

【特許請求の範囲】
1. 【請求項１】 それぞれ異なる電圧の電源を供給する電
   源線の間に同一インピーダンスを有する一対の第１，第
   ２のインピーダンス手段を直列に接続するとともに、該
   一対のインピーダンス手段の間に任意のインピーダンス
   を有する第３のインピーダンス手段を挿入接続し、前記
   第１，第２のインピーダンス手段と第３のインピーダン
   ス手段の間の第１，第２接続点において各インピーダン
   ス手段に基づく電圧を発生させる電圧発生回路におい
   て、 前記第１，第２の接続点にそれぞれ接続され、各接続点
   にそれぞれ同一値の電流を供給する第１，第２の電流源
   を備えた電圧発生回路。
2. 【請求項２】 請求項１に記載の電圧発生回路におい
   て、 前記第３のインピーダンス手段における電圧を入力し、
   その入力電圧と予め設定され入力される基準電圧とを比
   較し、その比較結果に基づいて、前記入力電圧が前記基
   準電圧と一致するように電流を供給するべく前記第１，
   第２の電流源を制御する制御回路を備えた電圧発生回
   路。
3. 【請求項３】 それぞれ異なる電圧を供給するための第
   １，第２電源線の間に直列に接続され、同一インピーダ
   ンスを有する一対の第１，第２のインピーダンス手段
   と、 前記第１，第２のインピーダンス手段の間に挿入接続さ
   れ、複数の素子からなり、各素子間の接続点において前
   記第１，第２のインピーダンス手段の間の電圧を複数の
   素子により分圧した複数の分圧電圧を生成する第３のイ
   ンピーダンス手段と、 前記一対の第１，第２のインピーダンス手段と前記第３
   のインピーダンス手段の間の第１，第２の接続点にそれ
   ぞれ接続され、該第１，第２の接続点にそれぞれ同一値
   の第１，第２の電流を印加する第１，第２の電流源と、 入力されるデジタル信号に基づいて、前記第１のインピ
   ーダンス手段を構成する素子間各々の接続点のうちの１
   つを選択し、その選択した接続点において各インピーダ
   ンス手段のインピーダンスと前記第１，第２の電流に基
   づく分圧電圧を選択電圧として出力する第１の選択手段
   と、 前記選択電圧と予め設定された基準電圧が入力され、前
   記選択電圧と基準電圧とを比較し、その比較結果に基づ
   いて選択電圧が基準電圧と一致するように前記第１，第
   ２の電流を供給するべく第１，第２の電流源を制御する
   制御回路とを備え、前記各インピーダンス手段に基づく
   電圧のアナログ信号出力するようにしたＤ／Ａ変換回
   路。
4. 【請求項４】 請求項３に記載のＤ／Ａ変換回路におい
   て、 前記制御回路は、 前記選択電圧と基準電圧が入力され、選択電圧と基準電
   圧を比較し、両電圧の電圧差に基づく信号を出力する比
   較回路と、 前記比較回路の出力信号がゲートに印加され、該ゲート
   電圧に応じた電流を流す第１トランジスタとを備え、 前記第１，第２の電流源は、前記第１トランジスタに接
   続され該第１トランジスタに流れる電流と同一値の電流
   を前記第１，第２の接続点に供給するようにしたＤ／Ａ
   変換回路。
5. 【請求項５】 請求項４に記載のＤ／Ａ変換回路におい
   て、 前記第１，第２の電流源はそれぞれカレントミラー回路
   よりなり、前記第１トランジスタに接続される第２トラ
   ンジスタを共通に含む構成としたＤ／Ａ変換回路。
6. 【請求項６】 請求項３乃至５のうちの何れか１項に記
   載のＤ／Ａ変換回路において、 前記第１，第２の電流源にそれぞれ接続され、前記第
   １，第２の電流源が流す電流の方向と同一方向に同一値
   の一定電流を流す第３，第４の電流源を備えたＤ／Ａ変
   換回路。
7. 【請求項７】 請求項６に記載のＤ／Ａ変換回路におい
   て、 前記第３，第４の電流源は、それぞれカレントミラー回
   路にて構成したＤ／Ａ変換回路。
8. 【請求項８】 請求項３乃至７のうちの何れか１項に記
   載のＤ／Ａ変換回路において、 前記第３のインピーダンス手段は、前記第１，第２の接
   続点における分圧電圧を含み、前記デジタル信号の上位
   の複数ビットに応じた数の分圧電圧を生成する複数の第
   １素子から構成され、 該複数の素子の内の１つは、更に前記デジタル信号の下
   位の複数ビットに応じた数の分圧電圧を生成する複数の
   第２素子から構成され、 前記各第２素子間における分圧電圧を前記選択電圧とし
   て選択して前記制御回路に入力し、 前記各第１素子間における分圧電圧の内の１つを選択
   し、その選択した分圧電圧に対応するアナログ信号を出
   力するようにしたＤ／Ａ変換回路。
9. 【請求項９】 請求項３乃至８のうちの何れか１項に記
   載のＤ／Ａ変換回路において、 前記入力されるデジタル信号に基づいて、前記第１，第
   ２の接続点を含み両接続点の間の所定の接続点における
   複数の分圧電圧のうちの１つを選択する第２の選択手段
   と、 前記第２の選択手段により選択された分圧電圧が入力さ
   れ、該分圧電圧に基づく電圧のアナログ信号を出力する
   バッファ回路とを備えたＤ／Ａ変換回路。
10. 【請求項１０】 それぞれ異なる電圧の電源を供給する
    第１，第２電源線の間に並列に接続され、ゲートが共通
    に接続されたサイズの異なる同一チャネル型の一対の第
    １，第２トランジスタと、 前記第１，第２トランジスタのゲートにおける電圧がゲ
    ートに印加される出力トランジスタとを備え、 前記第１，第２トランジスタのドレイン電流を同一値と
    なるように両トランジスタのゲート電圧を制御し、該ゲ
    ート電圧に応じて前記出力トランジスタのドレイン電流
    を定電流とした定電流回路。
11. 【請求項１１】 請求項１０に記載の定電流回路におい
    て、 前記第２トランジスタのソースと電源線の間に任意のイ
    ンピーダンスを有するインピーダンス手段を接続し、該
    インピーダンス手段により第１，第２トランジスタの特
    性の傾きを相違させ、同一値のゲート電圧にて各トラン
    ジスタのドレイン電流を一致させるようにした定電流回
    路。
12. 【請求項１２】 請求項１１に記載の定電流回路におい
    て、 前記一対の第１，第２トランジスタのドレインにカレン
    トミラー回路を直列接続し、該カレントミラー回路によ
    り前記第１，第２トランジスタのドレイン電流が一致す
    るように第１，第２トランジスタのドレイン電圧を決定
    するようにした定電流回路。
13. 【請求項１３】 請求項１２に記載の定電流回路におい
    て、 前記第１，第２トランジスタとカレントミラー回路より
    なる回路に対して第１，第２トランジスタのゲート電圧
    を設定するゲート電圧設定回路を並列に接続した定電流
    回路。
14. 【請求項１４】 請求項１３に記載の定電流回路におい
    て、 前記カレントミラー回路と前記ゲート電圧設定回路に対
    して電流を供給する１つの電流源を備えた定電流回路。
15. 【請求項１５】 請求項１４に記載の定電流回路におい
    て、 前記第１，第２トランジスタのドレイン電圧を入力し、
    両ドレイン電圧が一致するように前記電流源を制御する
    差動回路を備えた定電流回路。
16. 【請求項１６】 請求項３乃至９のうちの何れか１項に
    記載のＤ／Ａ変換回路において、 前記比較回路に請求項１０乃至１５のうちの何れか１項
    に記載の定電流回路を備えたＤ／Ａ変換回路。
17. 【請求項１７】 互いに異なる第１，第２の電圧を供給
    するための第１，第２の電源線の間に接続され、前記第
    １，第２の電圧の間を分圧した第１の分圧電圧を生成す
    る第１の分圧回路と、 前記第１，第２の電源線に接続された同一インピーダン
    スを有する第１，第２のインピーダンス手段と、該第
    １，第２のインピーダンス手段の間に接続された複数の
    素子よりなる第３のインピーダンス手段とを備え、第３
    のインピーダンス手段において前記第１の分圧電圧と異
    なる電圧の第２の分圧電圧を生成する第２の分圧回路
    と、 前記第２の分圧回路を構成する第１，第２のインピーダ
    ンス手段と第３のインピーダンス手段との間の第１，第
    ２の接続点にそれぞれ接続され、第１，第２の接続点に
    それぞれ同一値の第１，第２の電流を供給する第１，第
    ２の電流源と、 前記第１の分圧電圧と第２の分圧電圧が入力され、第
    １，第２の分圧電圧が一致するように前記第１，第２の
    電流を供給するべく前記第１，第２の電流源を制御する
    差動回路と、 前記第１，第２の電流と同一値の第３の電流を流すよう
    に接続され、その第３の電流を出力電流として出力する
    第３の電流源とを備えた電流発生回路。