JP4742401B2 - デジタルアナログ変換回路およびこれを搭載した表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルアナログ変換回路（以下、ＤＡ変換回路と称す）およびこれを搭載した表示装置に関し、特に基準電圧選択型のＤＡ変換回路およびこれを含む駆動回路を搭載した液晶ディスプレイ（ＬＣＤ；liquid crystal display）やエレクトロルミネセンス（ＥＬ；electroluminescence）ディスプレイなどの表示装置に関する。
【０００２】
【従来の技術】
近年、例えば液晶表示装置では、デジタルインターフェース駆動回路を画素部と同一の基板（パネル)上に一体的に形成する傾向にある。この駆動回路一体型液晶表示装置では、スイッチング素子としてポリシリコンＴＦＴ（thin film transistor；薄膜トランジスタ）を用いた画素が多数行列状に配列されてなる画素部に対して、その周辺部に水平駆動系や垂直駆動系が配され、これら駆動系がＴＦＴで画素部と共に同一基板（以下、ＬＣＤパネルと称す）上に一体的に形成された構成となっている。
【０００３】
【発明が解決しようとする課題】
ここで、上記構成の駆動回路一体型液晶表示装置を作製したときに大きな問題となるのが、ＬＣＤパネル上にデジタルインターフェース駆動回路を一体形成した際に当該駆動回路が占有する面積、即ち画素部の周辺領域（以下、この領域を額縁と称す）の大きさである。特に、基準電圧選択型のＤＡ変換回路を有する駆動回路一体型液晶表示装置では、ＤＡ変換回路の回路面積が大きくなるため、ＬＣＤパネルの額縁を小さくする上で大きな問題となっている。
【０００４】
すなわち、基準電圧選択型のＤＡ変換回路は、複数の基準電圧を供給する基準電圧線と画素部のコラム線との間にトランジスタスイッチを持つ構成となっており、このスイッチ部分がＤＡ変換回路部の中でも大きな面積を占めている。しかも、階調数の分の本数だけ基準電圧線が必要であることから、これら基準電圧線が占める面積、即ちＬＣＤパネル内でのＤＡ変換回路までの基準電圧線の引き回しにより占める面積が大きい。この面積がＬＣＤパネルの狭額縁化の妨げとなっているとともに、多階調化を困難にさせる一因となっている。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、パネルの狭額縁化を可能としたＤＡ変換回路およびこれを搭載した表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明では、ｎビット（ｎは２以上の整数）のデジタルデータに対応して２n個の基準電圧を発生する基準電圧発生手段と、この基準電圧発生手段から出力される２n個の基準電圧の各々を伝送する２n本の基準電圧線と、これら基準電圧線の各々と出力線との間にそれぞれ接続され、デジタルデータの各ビットの論理状態に応じて動作するトランジスタスイッチを有する２n個の階調選択ユニットとを備えたＤＡ変換回路において、選択される階調ごとにトランジスタスイッチのトランジスタサイズを変えるか、または選択される階調ごとに２n本の基準電圧線の線幅を変える構成を採っている。
【０００７】
本発明ではさらに、複数の基準電圧を発生する基準電圧発生手段と、この基準電圧発生手段から出力される複数の基準電圧に基づいて抵抗分割によってｎビットのデジタルデータに対応した２n個の基準電圧を発生する抵抗分割手段と、デジタルデータの各ビットの論理状態に応じて２n個の基準電圧の１つを選択して出力する階調選択回路部とを備えたＤＡ変換回路において、選択される階調ごとに各分割抵抗の抵抗値を変えるか、または外部から入力される複数の基準電圧のうちの特定の階調の基準電圧については２n個の基準電圧の１つとして直接出力する構成を採っている。
【０００８】
そして、これらのＤＡ変換回路は、画素が多数行列状に配置されてなる画素部を有する液晶あるいはＥＬ等の表示装置において、そのデジタルインターフェース駆動回路に内蔵され、階調数分の基準電圧の中からデジタルデータに対応した所望の基準電圧を選択してアナログ信号として出力するＤＡ変換回路、特に画素部と同一基板上において画素部の周辺に配置されるデジタルインターフェース駆動回路のＤＡ変換回路として用いられる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【００１０】
図１において、画素が行列状に多数配置されてなる有効画素領域(画素部）１１に対して、その上下に第１，第２の水平駆動系１２，１３が配され、また例えば図の左側に垂直駆動系１４が配されている。そして、第１，第２の水平駆動系１２，１３および垂直駆動系１４は、ＴＦＴ（薄膜トランジスタ）で有効画素領域１１と同一の基板（第１の基板）上に一体的に形成されている。
【００１１】
この第１の基板に対して、第２の基板（図示せず）が所定の間隔をもって対向配置され、両基板間に液晶層が保持されてＬＣＤパネル１５を構成している。なお、水平駆動系については、必ずしも有効画素領域１１の上下に配置する必要はなく、上下の一方側だけの配置であっても良い。また、垂直駆動系については、図の右側の配置であっても、あるいは左右両側の配置であっても良い。
【００１２】
第１の水平駆動系１２は、水平シフトレジスタ１２１、サンプリング＆第１ラッチ回路１２２、第２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変換回路（ＤＡＣ）１２５によって構成されている。第２の水平駆動系１３も第１の水平駆動系１２と同様に、水平シフトレジスタ１３１、サンプリング＆第１ラッチ回路１３２、第２ラッチ回路１３３、レベルシフタ１３４およびＤＡ変換回路１３５によって構成されている。垂直駆動系１４は、垂直シフトレジスタ１４１によって構成されている。
【００１３】
図２に、有効画素領域１１における各画素２０の構成の一例を示す。画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助容量２３とから構成されている。この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直選択線であるロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…に接続され、そのソース電極が信号線であるコラム（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接続されている。
【００１４】
また、液晶セル２２の対向電極は、コモン電圧ＶＣＯＭが与えられるコモン線２６に接続されている。ここで、液晶セル２２の駆動法として、例えば、コモン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転するいわゆるコモン反転駆動法が用いられる。このコモン反転駆動法を用いることにより、コモン電圧ＶＣＯＭの極性が１Ｈごとに反転することから、第１，第２の水平駆動系１２，１３の低電圧化が図れ、デバイス全体の消費電力を低減できることになる。
【００１５】
次に、第１，第２の水平駆動系１２，１３の各部の動作について説明する。なお、以下の説明では、第１の水平駆動系１２を例に採って説明するが、第２の水平駆動系１３についても全く同様のことが言える。
【００１６】
第１の水平駆動系１２において、水平シフトレジスタ１２１には、水平転送パルス１、即ち水平スタートパルスＨＳＴ１および水平クロックパルスＨＣＫ１が与えられる。すると、水平シフトレジスタ１２１は、水平スタートパルスＨＳＴ１に応答して水平クロックパルスＨＣＫ１の周期で水平走査を行う。サンプリング＆第１ラッチ回路１２２は、水平シフトレジスタ１２１の水平走査に同期してデジタルデータを順次サンプリングし、さらにサンプリングしたデータをコラム線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチする。
【００１７】
第２ラッチ回路１２３は、サンプリング＆第１ラッチ回路１２２でラッチされたコラム線の各々に対応するラッチデータを、１Ｈ周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。レベルシフタ１２４は、第２ラッチ回路１２２で再ラッチされたラッチデータについて、その信号レベル（振幅）を所定のレベルにレベルシフトしてＤＡ変換回路１２５に供給する。
【００１８】
一方、垂直駆動系１４において、垂直シフトレジスタ１４１には、垂直転送パルス、即ち垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与えられる。すると、垂直シフトレジスタ１４１は、垂直スタートパルスＶＳＴに応答して垂直クロックパルスＶＣＫの周期で垂直走査を行うことで、有効画素領域１１に対して行単位で順次行選択信号を与える。
【００１９】
なお、第１，第２の水平駆動系１２，１３において、ＤＡ変換回路１２５，１３５としては、レベルシフタ１２４，１３４でレベルシフトされたデータを受けて階調数分の基準電圧から目的の基準電圧を選択して対応するコラム線の各々へ出力する基準電圧選択型ＤＡ変換回路が用いられる。その理由は、出力電位のばらつきが小さいためである。この基準電圧選択型ＤＡ変換回路が本発明の対象となる。
【００２０】
図３は、基準電圧選択型ＤＡ変換回路の基本的な構成の一例を示すブロック図である。
【００２１】
図３において、本基準電圧選択型ＤＡ変換回路は、基準電圧発生回路部３１、抵抗分割回路部３２、配線部３３およびＤＡＣ回路部３４，３５を有し、基準電圧発生回路部３１のみがＬＣＤパネル１５外に例えばＩＣ化されて配置され、抵抗分割回路部３２、配線部３３およびＤＡＣ回路部３４，３５がＬＣＤパネル１５上に搭載され、有効画素領域１１の周辺部に配置された構成となっている。
【００２２】
基準電圧発生回路部３１は、複数の基準電圧、本例では９個の基準電圧Ｖ０〜Ｖ８を発生する。これら基準電圧Ｖ０〜Ｖ８は、ＬＣＤパネル１５のパッド部３６を介して抵抗分割回路部３２に与えられる。抵抗分割回路部３２は、９個の基準電圧Ｖ０〜Ｖ８に基づいて抵抗分割によって例えば１６（＝２4）階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５を発生する。これら基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の数は、ＤＡＣ回路部３４，３５に入力されるデジタルデータのビット数で決まる階調数に対応している。すなわち、本例の場合は、４ビットのデジタルデータによって１６階調の表示を行うようになっている。
【００２３】
配線部３３は、抵抗分割回路部３２から出力される１６階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５をＤＡＣ回路部３４，３５へ伝送するためのものであり、抵抗分割回路部３２から１６階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５をそれぞれ導出する１６本の基準電圧線３７-0〜３７-15と、これら基準電圧線３７-0〜３７-15をＤＡＣ回路部３４，３５まで引き回す引き回し線３８-0〜３８-15とから構成されている。
【００２４】
ＤＡＣ回路部３４，３５は、図１のＤＡ変換回路１２５，１３５に相当するものであり、例えば４ビットのデジタルデータを受けて、配線部３３を通して抵抗分割回路部３２から供給される１６（＝２4）階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の中から目的の基準電圧を選択して出力線に出力する。この出力線には、有効画素領域１１の対応するコラム線が接続される。
【００２５】
なお、図３において、Ｈドライバ３９Ａは図１の水平シフトレジスタ１２１、サンプリング＆ラッチ回路１２２、第２ラッチ回路１２３およびレベルシフタ１２４に相当し、Ｈドライバ３９Ｂは図１の水平シフトレジスタ１３１、サンプリング＆ラッチ回路１３２、第２ラッチ回路１３３およびレベルシフタ１３４に相当し、Ｖドライバ４０は垂直シフトレジスタ１４１に相当する。
【００２６】
以下、ＤＡＣ回路部３４，３５の具体的な回路構成例について、図４〜図８を用いて説明する。なお、ここでは、説明の簡略化のために、デジタルデータが２ビットの場合を例にとって説明するものとする。デジタルデータが２ビットであることから、４個（＝２2個）の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３が用いられることになる。
【００２７】
図４は、ＤＡＣ回路部の第１具体例を示す回路図である。この第１具体例に係るＤＡＣ回路部は、４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３を伝送する基準電圧線３７-0〜３７-3と有効画素領域１１のコラム線２５ｋとの間に、４個の階調選択ユニット４１-0〜４１-3がそれぞれ配置された構成となっている。ここで、コラム線２５ｋは、有効画素領域１１における任意の列（ｋ列）のコラム線を指すものとする。
【００２８】
階調選択ユニット４１-0はシリーズに接続された２つのＮＭＯＳスイッチＱｎ１１，Ｑｎ１２から構成され、階調選択ユニット４１-1はシリーズに接続された１つのＮＭＯＳスイッチＱｎ１３および１つのＰＭＯＳスイッチＱｐ１１から構成され、階調選択ユニット４２-2はシリーズに接続された１つのＰＭＯＳスイッチＱｐ１２および１つのＮＭＯＳスイッチＱｎ１４から構成され、階調選択ユニット４１-3はシリーズに接続された２つのＰＭＯＳスイッチＱｐ１３，Ｑｐ１４から構成されている。そして、図４において、左側の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ１が印加され、右側の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ０が印加される。
【００２９】
上記構成のＤＡＣ回路部において、階調選択ユニット４１-0は、デジタルデータが（１，１）のときに各ＭＯＳスイッチＱｎ１１，Ｑｎ１２がオン状態となることによって基準電圧Ｖｒｅｆ０を選択する。これは白表示に対応している。階調選択ユニット４１-3は、デジタルデータが（０，０）のときに各ＭＯＳスイッチＱｐ１３，Ｑｐ１４がオン状態となることによって基準電圧Ｖｒｅｆ３を選択する。これは黒表示に対応している。
【００３０】
階調選択ユニット４１-2は、デジタルデータが（１，０）のときに各ＭＯＳスイッチＱｎ１３，Ｑｐ１１がオン状態となることによって基準電圧Ｖｒｅｆ１を選択し、階調選択ユニット４１-3は、デジタルデータが（０，１）のときに各ＭＯＳスイッチＱｐ１２，Ｑｎ１４がオン状態となることによって基準電圧Ｖｒｅｆ３を選択する。これらは、白と黒の中間階調の表示に対応している。
【００３１】
図５は、ＤＡＣ回路部の第２具体例を示す回路図である。この第２具体例に係るＤＡＣ回路部は、選択スイッチ部４２、ラッチ回路部４３およびデコード回路部４４からなる４個の階調選択ユニット４５-0〜４５-3が、４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３に対応してそれぞれ配置された構成となっている。
【００３２】
これら階調選択ユニット４５-0〜４５-3において、選択スイッチ部４４は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間に１個ずつ接続されたスイッチＳＷ０〜ＳＷ３によって構成されている。これらスイッチＳＷ０〜ＳＷ３としては、例えばＭＯＳトランジスタ等からなる電子スイッチが用いられる。
【００３３】
デコード回路部４４については、シリーズに接続されたＰＭＯＳスイッチＱｐ２１およびＮＭＯＳスイッチＱｎ２１〜Ｑｎ２３によって基準電圧Ｖｒｅｆ０に対応する回路部分が、シリーズに接続されたＰＭＯＳスイッチＱｐ２２、ＮＭＯＳスイッチＱｎ２４，Ｑｎ２５およびＰＭＯＳスイッチＱｐ２３によって基準電圧Ｖｒｅｆ１に対応する回路部分がそれぞれ構成されている。
【００３４】
さらに、シリーズに接続されたＰＭＯＳスイッチＱｐ２４、ＮＭＯＳスイッチＱｎ２６、ＰＭＯＳスイッチＱｐ２５およびＮＭＯＳスイッチＱｎ２７によって基準電圧Ｖｒｅｆ２に対応する回路部分が、シリーズに接続されたＰＭＯＳスイッチＱｐ２６、ＮＭＯＳスイッチＱｎ２８およびＰＭＯＳスイッチＱｐ２７，Ｑｐ２８によって基準電圧Ｖｒｅｆ３に対応する回路部分がそれぞれ構成されている。
【００３５】
これら回路部分は、電源ＶｄｄとＧＮＤ（グランド）との間にそれぞれ接続されている。そして、左側の列の２つのＰ，ＮＭＯＳスイッチが対となり、それらの各ゲートにはリセット信号が印加される。また、真中の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ１が印加され、右側の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ０が印加される。
【００３６】
図６は、ＤＡＣ回路部の第３具体例を示す回路図である。この第３具体例に係るＤＡＣ回路部では、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間にそれぞれ配置された階調選択ユニット４６-0〜４６-3の各選択スイッチとして、ＣＭＯＳスイッチを用いた構成となっている。
【００３７】
図７は、ＤＡＣ回路部の第４具体例を示す回路図である。この第４具体例に係るＤＡＣ回路部では、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間にそれぞれ配置された階調選択ユニット４７-0〜４７-3の各選択スイッチとして、ＮＭＯＳスイッチのみを用いた構成となっている。
【００３８】
図８は、ＤＡＣ回路部の第５具体例を示す回路図である。この第５具体例に係るＤＡＣ回路部では、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間にそれぞれ配置された階調選択ユニット４８-0〜４８-3の各選択スイッチとして、ＰＭＯＳスイッチのみを用いた構成となっている。
【００３９】
これら第３〜第５具体例に係るＤＡＣ回路部は、各選択スイッチとしてＰＭＯＳスイッチおよびＮＭＯＳスイッチを用いた第１具体例に係るＤＡＣ回路部の変形例である。そして、各選択ユニットには、デジタルデータｂ１，ｂ０と共に、その反転データｘｂ１，ｘｂ０が与えられることになる。
【００４０】
[第１実施形態］
上記構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、本発明の第１実施形態では、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッチのトランジスタサイズ、例えばトランジスタのチャネル幅Ｗに対して、選択される階調に応じて重み付けを行う構成を採っている。
【００４１】
ここでは、第１具体例に係るＤＡＣ回路部（図４を参照）の場合を例に採って説明するものとする。当該ＤＡＣ回路部においては、デジタルデータの各ビット（ｂ０，ｂ１）の論理の組み合わせに従って基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが、階調選択ユニット４１-0〜４１-3によって選択され、コラム線２５ｋに出力される。
【００４２】
このとき、選択された基準電圧Ｖｒｅｆに対応する階調選択ユニット４１内のＭＯＳスイッチＱｎ，Ｑｐのオン抵抗は、コラム線２５ｋの負荷容量を決められた時間（例えば、１水平期間）で充電するのに充分なものでなければならない。したがって、ＭＯＳスイッチＱｎ，Ｑｐのトランジスタサイズは、このオン抵抗の条件を満たす必要がある。
【００４３】
上記の条件を満たすために、従来のＤＡＣ回路部では、コラム線２５ｋの最大容量に合わせてＭＯＳスイッチＱｎ，Ｑｐのトランジスタサイズを全て同一サイズに決定していた。ところが、実際には、コラム線２５ｋの負荷容量は選択された階調によって大きく異なっているのが現状である。
【００４４】
例えば、ノーマリーホワイト表示モードの場合、白表示時の容量は黒表示時に比べて十分小さい。したがって、白表示を行うための基準電圧Ｖｒｅｆ０を選択するＭＯＳスイッチＱｎ１１，Ｑｎ１２のトランジスタサイズは、黒表示を行うための基準電圧Ｖｒｅｆ３を選択するＭＯＳスイッチＱｐ１３，Ｑｐ１４のトランジスタサイズよりも小さくても良いことになる。
【００４５】
上述した点に鑑み、本発明の第１実施形態では、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッチのトランジスタサイズに対して、選択される階調に応じて重み付けを行うようにしている。具体的には、ノーマリーホワイト表示モードにおいて、各階調選択ユニット４１-0〜４１-3を構成するＭＯＳスイッチの各トランジスタのチャネル幅Ｗを、白表示用のものほど小さく設定し、黒表示用のものほど大きく設定するようにする。
【００４６】
すなわち、図９に示すように、ＭＯＳスイッチＱｎ１１，Ｑｎ１２のチャネル幅をＷ０、ＭＯＳスイッチＱｎ１３，Ｑｐ１１のチャネル幅をＷ１、ＭＯＳスイッチＱｐ１２，Ｑｎ１４のチャネル幅をＷ２、ＭＯＳスイッチＱｐ１３，Ｑｐ１４のチャネル幅をＷ３とした場合に、チャネル幅Ｗ３を黒表示時の負荷容量に合わせて設定し、他のチャネル幅Ｗ０，Ｗ１，Ｗ２を階調ごとに、負荷容量を１Ｈ期間で充電できる最小サイズに設定する。
【００４７】
なお、ここでは、ノーマリーホワイト表示モードの場合を例に採って説明したが、ノーマリーブラック表示モードの場合には、トランジスタサイズ（例えば、各トランジスタのチャネル幅Ｗ）の大小と階調の関係が逆になる。
【００４８】
このように、ＭＯＳスイッチのトランジスタサイズに対して、選択される階調に応じて重み付けを行うようにしたことにより、コラム線２５ｋの最大容量に合わせてトランジスタサイズを全て同一サイズに決定していた従来例に比べて、効率良く小面積でＤＡＣ回路部３４，３５を形成できるため、ＬＣＤパネル１５の狭額縁化が図れることになる。
【００４９】
すなわち、ＤＡＣ回路部３４，３５はＬＣＤパネル１５上において有効画素領域１１の上下の額縁部分に配置されるものであり、しかも図９から明らかなように、各ＭＯＳスイッチのチャネル幅Ｗの方向が上下方向であることから、これらＤＡＣ回路部３４，３５をＬＣＤパネル１５の上下方向において小面積化できることにより、ＬＣＤパネル１５において、有効画素領域１１の特に上下の額縁部分のサイズ（幅）を狭くすることができる。
【００５０】
なお、本実施形態では、ＤＡＣ回路部３４，３５として第１具体例に係る回路構成のものを用いた場合を例に採って説明したが、第２〜第５具体例に係る回路構成を用いた場合にも同様に、各階調選択ユニットを構成するＭＯＳスイッチのトランジスタサイズに対して、選択する階調に応じて重み付けを行うようにすれば良い。
【００５１】
［第２実施形態］
図３に示す構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、本発明の第２実施形態では、配線部３３における特に引き回し線３８-0〜３８-3の線幅に対して、選択される階調に応じて重み付けを行う構成を採っている。
【００５２】
第１実施形態において説明したように、ＤＡＣ回路部３４，３５において、デジタルデータの各ビット（ｂ０，ｂ１）の論理の組み合わせに従って基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが選択され、コラム線２５ｋに出力されるとき、表示する階調によってコラム線２５ｋの負荷容量が異なる。
【００５３】
それにも関わらず、従来の基準電圧選択型ＤＡ変換回路においては、配線部３３における基準電圧線線３７-0〜３７-3および引き回し線３８-0〜３８-3の線幅として、コラム線２５ｋの最大容量に合わせて、全ての線について同一の線幅で設計していた。
【００５４】
これに対して、本発明の第２実施形態では、図３から明らかなように、ＤＡＣ回路部３４，３５に直接至る引き回し線３８-0〜３８-3の線幅に対して、選択される階調に応じて重み付けを行うようにしている。具体的には、例えば図４の回路例において、ノーマリーホワイト表示モードでの引き回し線３８-0〜３８-3の線幅を、白表示用のものほど細く設定し、黒表示用のものほど太く設定するようにする。
【００５５】
すなわち、図１０に示すように、基準電圧Ｖｒｅｆ０を伝送する引き回し線３８-0の線幅をＤ０、基準電圧Ｖｒｅｆ１を伝送する引き回し線３８-1の線幅をＤ１、基準電圧Ｖｒｅｆ２を伝送する引き回し線３８-2の線幅をＤ２、基準電圧Ｖｒｅｆ３を伝送する引き回し線３８-3の線幅をＤ３とした場合に、引き回し線３８-3の線幅Ｄ３を黒表示時の容量に合わせて設定し、他の引き回し線３８-0，３８-1，３８-2の各線幅をＤ０，Ｄ１，Ｄ２をＤ０＜Ｄ１＜Ｄ２＜Ｄ３の関係を満足するように設定する。
【００５６】
なお、ここでは、ノーマリーホワイト表示モードの場合を例に採って説明したが、ノーマリーブラック表示モードの場合には、引き回し線３８-0〜３８-3の各線幅の大小と階調の関係が逆になる。すなわち、引き回し線３８-0〜３８-3の線幅を、白表示用のものほど太く設定し、黒表示用のものほど細く設定するようにする。
【００５７】
このように、引き回し線３８-0〜３８-3の各線幅に対して、選択される階調に応じて重み付けを行うようにしたことにより、各線幅としてコラム線２５ｋの最大容量に合わせて全て同一の線幅を設定していた従来例に比べて、引き回し線３８-0〜３８-3のトータルでの線幅を細くできるため、ＬＣＤパネル１５の狭額縁化が図れることになる。
【００５８】
すなわち、配線部３３の特に引き回し線３８-0〜３８-3は、図３から明らかなように、ＬＣＤパネル１５上において有効画素領域１１の上下に位置するのＤＡＣ回路部３４，３５まで引き回され、さらにこれらＤＡＣ回路部３４，３５内で水平方向において互いに並行に延びることから、引き回し線３８-0〜３８-3のトータルでの線幅を細くできることにより、ＬＣＤパネル１５において、有効画素領域１１の特に上下の額縁部分のサイズ（幅）を狭くすることができる。
【００５９】
なお、本実施形態では、ＬＣＤパネル１５上に抵抗分割回路部３２を搭載し、この抵抗分割回路部３２から出力される階調数分の基準電圧を引き回し線によってＤＡＣ回路部３４，３５まで伝送する構成の基準電圧選択型ＤＡ変換回路に適用した場合について説明したが、これに限定されるものではなく、抵抗分割することなく、外部の基準電圧発生回路部３１から直接階調数分の基準電圧を取り込み、これら基準電圧を引き回し線によってＤＡＣ回路部３４，３５まで伝送する構成のものにも同様に適用可能である。
【００６０】
[第３実施形態］
本発明の第３実施形態では、図３に示すように、ＬＣＤパネル１５上に抵抗分割回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、外部から抵抗分割回路部３２内の分割抵抗を介さずに基準電圧を出力する基準電圧線についての引き回し線と、外部から抵抗分割回路部３２内の分割抵抗を介して基準電圧を出力する基準電圧線についての引き回し線との線幅を異ならせた構成を採っている。
【００６１】
一例として、ＬＣＤパネル１５の外部から３つの基準電圧Ｖ０，Ｖ１，Ｖ２を取り込み、抵抗分割回路部３２´での抵抗分割によって５つの基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ４を導出する場合の構成を図１１に示す。なお、図１１には、説明の簡略化のために、上側のＤＣＡ回路部３４のみを示している。
【００６２】
図１１において、抵抗分割回路部３２´は、基準電圧Ｖ０と基準電圧Ｖ１との電位差を分圧して基準電圧Ｖｒｅｆ１を得る分割抵抗Ｒ１１，Ｒ１２と、基準電圧Ｖ１と基準電圧Ｖ２との電位差を分圧して基準電圧Ｖｒｅｆ３を得る分割抵抗Ｒ１３，Ｒ１４とからなる構成となっている。
【００６３】
そして、基準電圧Ｖ０，Ｖ１，Ｖ２はそのまま基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４となり、引き回し線５１-0，５１-２，５１-4によってＤＡＣ回路部５４へ伝送される。また、抵抗分割Ｒ１１とＲ１２、Ｒ１３とＲ１４によって得られた基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３は、引き回し線５１-1，５１-3によってＤＡＣ回路部５４へ伝送される。
【００６４】
引き回し線５１-0〜５１-4を有する配線部３３において、引き回し線５１-0〜５１-4の抵抗値はその線幅によって決まる。そして、これら引き回し線５１-0〜５１-4の線幅は、第２実施形態において説明したように、黒表示時のコラム線容量に合わせて設定される。
【００６５】
ここで、基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４を伝送する引き回し線５１-0，５１-2，５１-4と、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を伝送する引き回し線５１-1，５１-3とを同じ線幅として比較した場合に、引き回し線５１-0，５１-2，５１-4の方は、分割抵抗を介さない分だけ抵抗値が低いと言える。
【００６６】
この点に鑑み、本実施形態では、分割抵抗を介する方の引き回し線５１-1，５１-3の線幅を、黒表示時のコラム線容量に合わせて設定し、分割抵抗を介さない方の引き回し線５１-0，５１-2，５１-4については、分割抵抗を介さない分だけ抵抗値を高くできることから、その線幅を引き回し線５１-1，５１-3の線幅よりも細く設定するようにする。これにより、引き回し線５１-0，５１-2，５１-4の抵抗値を引き回し線５１-1，５１-3の抵抗値に近づけることができる。
【００６７】
このように、外部から抵抗分割回路部３２´内の分割抵抗を介さずに基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４を出力する引き回し線５１-0，５１-2，５１-4と、外部から抵抗分割回路部３２´内の分割抵抗を介して基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を出力する引き回し線５１-1，５１-3との線幅を異ならせることにより、黒表示時のコラム線容量に合わせて同じ線幅に設定していた従来例に比べて、引き回し線５１-0〜５１-4のトータルでの線幅を細くできるため、ＬＣＤパネル１５の狭額縁化が図れることになる。
【００６８】
なお、本実施形態では、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線と、外部から分割抵抗を介して基準電圧を伝送する引き回し線との線幅を両者間で異ならせるとしたが、第２実施形態の構成との組み合わせ、即ち両引き回し線の線幅を異ならせるとともに、これら引き回し線の線幅に対して選択される階調に応じて重み付けを行う構成を採ることも可能である。この構成を採ることにより、引き回し線のトータルでの線幅をよりに細くできるため、ＬＣＤパネル１５のさらなる狭額縁化が図れることになる。
【００６９】
また、第１実施形態の構成と組み合わせることも可能である。すなわち、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッチのトランジスタサイズに対して選択される階調に応じて重み付けを行うとともに、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線と、外部から分割抵抗を介して基準電圧を伝送する引き回し線との線幅を両者間で異ならせたり、さらにはこれら引き回し線の線幅に対して選択される階調に応じて重み付けを行う構成とすることも可能である。
【００７０】
ここで、ＭＯＳスイッチのトランジスタサイズに対して選択される階調に応じて重み付けを行うとともに、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線と、外部から分割抵抗を介して基準電圧を伝送する引き回し線との線幅を両者間で異ならせる構成を採った場合の効果について、従来例との対比をもって示す。ここでは、ノーマリーブラック表示モードにおいて、１６階調の表示を行う場合を例に採るものとする。
【００７１】
従来例では、コラム線の最大容量に合わせてトランジスタサイズを全て同一サイズに、基準電圧線およびその引き回し線の線幅についても同様に同一幅に決定していた。一例として、図１２（Ａ）に示すように、基準電圧線の線幅を６５μｍに、トランジスタのチャネル幅Ｗを１１０μｍに設定したとすると、１６階調分のトータルの線幅が１０４０μｍ、トータルのチャネル幅が１７６０μｍとなり、ＤＡＣ回路部が額縁を占める幅が２８００μｍとなる。
【００７２】
これに対して、一例として、図１２（Ｂ）に示すように、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線の線幅を４０μｍに、外部から分割抵抗を介して基準電圧を伝送する引き回し線と線幅を６５μｍにそれぞれ設定し、また基準電圧Ｖｒｅｆ０（黒）、Ｖｒｅｆ１を扱うＭＯＳスイッチのチャネル幅Ｗを９０μｍに、基準電圧Ｖｒｅｆ２〜Ｖｒｅｆ１３を扱うＭＯＳスイッチのチャネル幅Ｗを８０μｍに、基準電圧Ｖｒｅｆ１４，Ｖｒｅｆ１５（白）を扱うＭＯＳスイッチのチャネル幅Ｗを１１０μｍにそれぞれ設定するものとする。
【００７３】
この場合には、１６階調分のトータルの線幅が８４０μｍ、トータルのチャネル幅が１３６０μｍとなり、ＤＡＣ回路部が額縁を占める幅が２２００μｍとなる。このことから明らかなように、本発明の場合（Ｂ）には、ＬＣＤパネル１５の額縁幅を従来例の場合（Ａ）よりも６００（＝２８００−２２００）μｍだけ狭額縁化できることがわかる。
【００７４】
ところで、図３の抵抗分割回路部３２としては、従来、図１３に示すように、外部の基準電圧発生回路部３１から出力される例えば９個の基準電圧Ｖ０〜Ｖ９を、等しい抵抗値Ｒの分割抵抗で分割して多階調化する構成のものが用いられていた。この構成の場合、外部から直結している基準電圧線間には異なった電位がかかるため、各分割抵抗に直流電流Ｉ１，Ｉ２，…が流れる。
【００７５】
一例として、白表示用の基準電圧線と黒表示用の基準電圧線との間に５Ｖの電位差があるとする。このとき、基準電圧線間に流れる直流電流の値が異なると、外部の基準電圧発生回路部３１に流れ込む電流量が多くなる。また、液晶ディスプレイのガンマ特性、即ち液晶に印加する電圧Ｖと反射率Ｒとの関係を示すＶ−Ｒ特性は、図１４の特性図から明らかなように、白表示部分や黒表示部分で階調を出すためには、液晶に加える電圧Ｖの差を大きくしなければならず、特に多階調では階調を表現するのが難しい。
【００７６】
［第４実施形態］
本発明の第４実施形態では、図３に示すように、ＬＣＤパネル１５上に抵抗分割回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、抵抗分割回路部３２の分割抵抗の各抵抗値に対して、選択される階調に応じて重み付けを行う構成を採っている。
【００７７】
具体的には、前述したように、白表示部分や黒表示部分で階調を出すには、隣り合う階調の基準電圧間の電位差を大きくしなければならないことから、図１５に示すように、外部の基準電圧発生回路部３１から基準電圧Ｖ０〜Ｖ８を取り込む取り込み線５２-0〜５２-8のうちの黒表示用の取り込み線５２-0と白表示用の取り込み線５２-8については、分割抵抗に接続せずに直接基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１４として出力する基準電圧線５３-0，５３-14とする。
【００７８】
また、基準電圧Ｖ１〜Ｖ７を取り込む取り込み線５２-1〜５２-7間には、分割抵抗を介在させるとともに、これら分割抵抗の各抵抗値を階調に応じて異ならせる。そして、基準電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７については直接Ｖｒｅｆ１，Ｖｒｅｆ３，Ｖｒｅｆ５，Ｖｒｅｆ７，Ｖｒｅｆ９，Ｖｒｅｆ１１，Ｖｒｅｆ１３として基準電圧線５３-1，５２-3，５３-5，５３-7，５３-9，５３-11,５３-13によって導出し、抵抗分割によって得られる基準電圧Ｖｒｅｆ２，Ｖｒｅｆ４，Ｖｒｅｆ６，Ｖｒｅｆ８，Ｖｒｅｆ１２については、基準電圧線５２-2，５３-4，５３-6，５３-8，５３-10によって導出する。
【００７９】
ここで、取り込み線（基準電圧線）５２-1〜５２-7間の２つずつの分割抵抗の各抵抗値をＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５．Ｒ６としたとき、各分割抵抗に一定の電流が流れるように各抵抗値を最適化する。このとき、図１４に示す液晶のＶ−Ｒ特性から明らかなように、基準電圧間、即ちＶ１−Ｖ２間、Ｖ２−Ｖ３間、……、Ｖ６−Ｖ７間の電位差は全て異なることから、分割抵抗の各抵抗値はそれぞれ異なる値に設定されることになる。
【００８０】
上述したように、黒表示用の基準電圧線５３-0（取り込み線５２-0）と白表示用の基準電圧線５３-14（取り込み線５２-8）を分割抵抗に接続せずに独立としたことにより、黒表示に対応する基準電圧線５３-0と隣の階調に対応する基準電圧線５３-1との間の電位差、および白表示用の基準電圧線５３-14と隣の階調に対応する基準電圧線５３-13との間の電位差が大きくなるので、階調の表現が容易になる。
【００８１】
また、基準電圧間に大きな電位差がある部位、即ち黒階調および白階調では隣の階調の基準電圧線との間に直流電流が流れなく、しかもそれ以外では直流電圧線間に一定の電流が流れるように分割抵抗の抵抗値を最適化したことにより、分割抵抗に流れるトータルの直流電流を最小限に抑えることができるため、外部の基準電圧発生回路部３１を含むＬＣＤモジュールとして低消費電力化を実現できる。
【００８２】
なお、本実施形態では、基準電圧Ｖ１〜Ｖ７を取り込む取り込み線５２-1〜５２-7間において、これら分割抵抗の各抵抗値を液晶のガンマ特性（Ｖ−Ｒ特性）に合わせて全て異ならせると構成したが、分割抵抗の各抵抗値を全て同じ値に設定し、黒表示用の基準電圧線５３-0と白表示用の基準電圧線５３-14を分割抵抗に接続せずに独立とした構成を採るだけでも低消費電力化が図れる。
【００８３】
ここで、黒表示用の基準電圧線５３-0と白表示用の基準電圧線５３-14を分割抵抗に接続せずに独立としたことで、隣の階調の基準電圧線との間には抵抗素子は介在しないが、その間の抵抗値が無限であることから、黒表示用の基準電圧線５３-0および白表示用の基準電圧線５３-14とその隣の階調の基準電圧線との間の抵抗値も、液晶のガンマ特性（Ｖ−Ｒ特性）に応じて設定されるものと考えることができる。
【００８４】
また、上記実施形態に係る抵抗分割回路部３２Ａでは、黒表示用の基準電圧線５３-0および白表示用の基準電圧線５３-14の双方を分割抵抗に接続せずに独立にする構成としたが、図１６に示すように、黒表示用の基準電圧線５３-0のみを分割抵抗に接続せずに独立にする構成の抵抗分割回路部３２Ｂや、図１７に示すように、白表示用の基準電圧線５３-14のみを分割抵抗に接続せずに独立にする構成の抵抗分割回路部３２Ｃとすることも可能である。
【００８５】
図１６の回路構成を採った場合には、黒階調表示部の直流電流を抑えることができるので、その分だけ低消費電力化が図れる。図１７の回路構成を採った場合には、黒階調表示の場合と同様に、直流電流を抑えることができる分だけ低消費電力化が図れる。省電力表示時に白階調表示のみ使用する場合など、他階調の信号の出力をＯＦＦした場合も不要な電流を流す必要がないため、低消費電力化に大きく寄与できる。
【００８６】
なお、上記各実施形態においては、液晶表示装置に適用した場合について説明したが、これに限られるものではなく、例えばＥＬ素子を各画素の表示素子として用いたＥＬ表示装置を含む表示装置全般に適用可能である。また、本発明に係る基準電圧選択型ＤＡ変換回路は、表示装置のパネルに搭載することで、先述したように当該パネルの狭額縁化に寄与できることになるが、本ＤＡ変換回路単独でも、配線パターンを含む回路規模を縮小できるという利点がある。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型のＤＡ変換回路において、選択される階調ごとにトランジスタスイッチのトランジスタサイズを異ならせるか、または選択される階調ごとに基準電圧線の線幅を異ならせるようにしたことにより、トランジスタの構造を小さくしたり、階調数分の基準電圧線のトータルの線幅を狭くできるため、回路規模の縮小化が図れる。また、このＤＡ変換回路を表示パネル上に画素部の周辺回路として搭載した表示装置にあっては、表示パネルの狭額縁化、さらには多階調化が容易に実現できる。
【００８８】
また、基準電圧選択型のＤＡ変換回路において、選択される階調ごとに各分割抵抗の抵抗値を異ならせるか、または外部から入力される複数の基準電圧のうちの特定の階調の基準電圧については階調数分の基準電圧の１つとして直接出力するようにしたことにより、分割抵抗に流れる直流電流を少なくできるため、低消費電力化が図れる。また、このＤＡ変換回路を画素部の周辺回路として搭載した表示装置にあっては、システム全体の低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明に係る駆動回路一体型液晶表示装置のシステム構成例を示すブロック図である。
【図２】有効画素領域における各画素の構成の一例を示す等価回路図である。
【図３】基準電圧選択型ＤＡ変換回路の基本構成の一例を示すブロック図である。
【図４】ＤＡＣ回路部の第１具体例を示す回路図である。
【図５】ＤＡＣ回路部の第２具体例を示す回路図である。
【図６】ＤＡＣ回路部の第３具体例を示す回路図である。
【図７】ＤＡＣ回路部の第４具体例を示す回路図である。
【図８】ＤＡＣ回路部の第５具体例を示す回路図である。
【図９】本発明の第１実施形態に係るＤＡ変換回路の構成の概略を示すＤＡＣ回路部のパターン図である。
【図１０】本発明の第２実施形態に係るＤＡ変換回路の構成の概略を示すＤＡＣ回路部のパターン図である。
【図１１】本発明の第３実施形態に係るＤＡ変換回路の構成の概略を示す配線部のパターン図である。
【図１２】従来例の場合（Ａ）と本発明の場合（Ｂ）との対比例を示す図である。
【図１３】従来例に係る抵抗分割回路部の構成を示す回路図である。
【図１４】液晶のＶ-Ｒ特性（ガンマ特性）を示す特性図である。
【図１５】本発明の第４実施形態に係るＤＡ変換回路の抵抗分割回路部の構成を示す回路図である。
【図１６】第４実施形態に係る抵抗分割回路部の変形例の構成を示す回路図である。
【図１７】第４実施形態に係る抵抗分割回路部の他の変形例の構成を示す回路図である。
【符号の説明】
１１…有効画素領域（画素部）、１２，１３…第１，第２の水平駆動系、１４…垂直駆動系、１５…ＬＣＤパネル、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２５ｋ，２５ｎ…コラム線、３１…基準電圧発生回路部、３２，３２´，３２Ａ，３２Ｂ，３２Ｃ…抵抗分割回路部、３３…配線部、３４，３５…ＤＡＣ回路部、３７-1〜３７-15…基準電圧線、３８-1〜３８-15…引き回し線、４１-0〜４１-3，４５-0〜４５-3，４６-0〜４６-3，４７-0〜４７-3，４８-0〜４８-3…階調選択ユニット
【発明の属する技術分野】
本発明は、デジタルアナログ変換回路（以下、ＤＡ変換回路と称す）およびこれを搭載した表示装置に関し、特に基準電圧選択型のＤＡ変換回路およびこれを含む駆動回路を搭載した液晶ディスプレイ（ＬＣＤ；liquid crystal display）やエレクトロルミネセンス（ＥＬ；electroluminescence）ディスプレイなどの表示装置に関する。
【０００２】
【従来の技術】
近年、例えば液晶表示装置では、デジタルインターフェース駆動回路を画素部と同一の基板（パネル)上に一体的に形成する傾向にある。この駆動回路一体型液晶表示装置では、スイッチング素子としてポリシリコンＴＦＴ（thin film transistor；薄膜トランジスタ）を用いた画素が多数行列状に配列されてなる画素部に対して、その周辺部に水平駆動系や垂直駆動系が配され、これら駆動系がＴＦＴで画素部と共に同一基板（以下、ＬＣＤパネルと称す）上に一体的に形成された構成となっている。
【０００３】
【発明が解決しようとする課題】
ここで、上記構成の駆動回路一体型液晶表示装置を作製したときに大きな問題となるのが、ＬＣＤパネル上にデジタルインターフェース駆動回路を一体形成した際に当該駆動回路が占有する面積、即ち画素部の周辺領域（以下、この領域を額縁と称す）の大きさである。特に、基準電圧選択型のＤＡ変換回路を有する駆動回路一体型液晶表示装置では、ＤＡ変換回路の回路面積が大きくなるため、ＬＣＤパネルの額縁を小さくする上で大きな問題となっている。
【０００４】
すなわち、基準電圧選択型のＤＡ変換回路は、複数の基準電圧を供給する基準電圧線と画素部のコラム線との間にトランジスタスイッチを持つ構成となっており、このスイッチ部分がＤＡ変換回路部の中でも大きな面積を占めている。しかも、階調数の分の本数だけ基準電圧線が必要であることから、これら基準電圧線が占める面積、即ちＬＣＤパネル内でのＤＡ変換回路までの基準電圧線の引き回しにより占める面積が大きい。この面積がＬＣＤパネルの狭額縁化の妨げとなっているとともに、多階調化を困難にさせる一因となっている。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、パネルの狭額縁化を可能としたＤＡ変換回路およびこれを搭載した表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明では、ｎビット（ｎは２以上の整数）のデジタルデータに対応して２n個の基準電圧を発生する基準電圧発生手段と、この基準電圧発生手段から出力される２n個の基準電圧の各々を伝送する２n本の基準電圧線と、これら基準電圧線の各々と出力線との間にそれぞれ接続され、デジタルデータの各ビットの論理状態に応じて動作するトランジスタスイッチを有する２n個の階調選択ユニットとを備えたＤＡ変換回路において、選択される階調ごとにトランジスタスイッチのトランジスタサイズを変えるか、または選択される階調ごとに２n本の基準電圧線の線幅を変える構成を採っている。
【０００７】
本発明ではさらに、複数の基準電圧を発生する基準電圧発生手段と、この基準電圧発生手段から出力される複数の基準電圧に基づいて抵抗分割によってｎビットのデジタルデータに対応した２n個の基準電圧を発生する抵抗分割手段と、デジタルデータの各ビットの論理状態に応じて２n個の基準電圧の１つを選択して出力する階調選択回路部とを備えたＤＡ変換回路において、選択される階調ごとに各分割抵抗の抵抗値を変えるか、または外部から入力される複数の基準電圧のうちの特定の階調の基準電圧については２n個の基準電圧の１つとして直接出力する構成を採っている。
【０００８】
そして、これらのＤＡ変換回路は、画素が多数行列状に配置されてなる画素部を有する液晶あるいはＥＬ等の表示装置において、そのデジタルインターフェース駆動回路に内蔵され、階調数分の基準電圧の中からデジタルデータに対応した所望の基準電圧を選択してアナログ信号として出力するＤＡ変換回路、特に画素部と同一基板上において画素部の周辺に配置されるデジタルインターフェース駆動回路のＤＡ変換回路として用いられる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【００１０】
図１において、画素が行列状に多数配置されてなる有効画素領域(画素部）１１に対して、その上下に第１，第２の水平駆動系１２，１３が配され、また例えば図の左側に垂直駆動系１４が配されている。そして、第１，第２の水平駆動系１２，１３および垂直駆動系１４は、ＴＦＴ（薄膜トランジスタ）で有効画素領域１１と同一の基板（第１の基板）上に一体的に形成されている。
【００１１】
この第１の基板に対して、第２の基板（図示せず）が所定の間隔をもって対向配置され、両基板間に液晶層が保持されてＬＣＤパネル１５を構成している。なお、水平駆動系については、必ずしも有効画素領域１１の上下に配置する必要はなく、上下の一方側だけの配置であっても良い。また、垂直駆動系については、図の右側の配置であっても、あるいは左右両側の配置であっても良い。
【００１２】
第１の水平駆動系１２は、水平シフトレジスタ１２１、サンプリング＆第１ラッチ回路１２２、第２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変換回路（ＤＡＣ）１２５によって構成されている。第２の水平駆動系１３も第１の水平駆動系１２と同様に、水平シフトレジスタ１３１、サンプリング＆第１ラッチ回路１３２、第２ラッチ回路１３３、レベルシフタ１３４およびＤＡ変換回路１３５によって構成されている。垂直駆動系１４は、垂直シフトレジスタ１４１によって構成されている。
【００１３】
図２に、有効画素領域１１における各画素２０の構成の一例を示す。画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助容量２３とから構成されている。この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直選択線であるロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…に接続され、そのソース電極が信号線であるコラム（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接続されている。
【００１４】
また、液晶セル２２の対向電極は、コモン電圧ＶＣＯＭが与えられるコモン線２６に接続されている。ここで、液晶セル２２の駆動法として、例えば、コモン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転するいわゆるコモン反転駆動法が用いられる。このコモン反転駆動法を用いることにより、コモン電圧ＶＣＯＭの極性が１Ｈごとに反転することから、第１，第２の水平駆動系１２，１３の低電圧化が図れ、デバイス全体の消費電力を低減できることになる。
【００１５】
次に、第１，第２の水平駆動系１２，１３の各部の動作について説明する。なお、以下の説明では、第１の水平駆動系１２を例に採って説明するが、第２の水平駆動系１３についても全く同様のことが言える。
【００１６】
第１の水平駆動系１２において、水平シフトレジスタ１２１には、水平転送パルス１、即ち水平スタートパルスＨＳＴ１および水平クロックパルスＨＣＫ１が与えられる。すると、水平シフトレジスタ１２１は、水平スタートパルスＨＳＴ１に応答して水平クロックパルスＨＣＫ１の周期で水平走査を行う。サンプリング＆第１ラッチ回路１２２は、水平シフトレジスタ１２１の水平走査に同期してデジタルデータを順次サンプリングし、さらにサンプリングしたデータをコラム線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチする。
【００１７】
第２ラッチ回路１２３は、サンプリング＆第１ラッチ回路１２２でラッチされたコラム線の各々に対応するラッチデータを、１Ｈ周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。レベルシフタ１２４は、第２ラッチ回路１２２で再ラッチされたラッチデータについて、その信号レベル（振幅）を所定のレベルにレベルシフトしてＤＡ変換回路１２５に供給する。
【００１８】
一方、垂直駆動系１４において、垂直シフトレジスタ１４１には、垂直転送パルス、即ち垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与えられる。すると、垂直シフトレジスタ１４１は、垂直スタートパルスＶＳＴに応答して垂直クロックパルスＶＣＫの周期で垂直走査を行うことで、有効画素領域１１に対して行単位で順次行選択信号を与える。
【００１９】
なお、第１，第２の水平駆動系１２，１３において、ＤＡ変換回路１２５，１３５としては、レベルシフタ１２４，１３４でレベルシフトされたデータを受けて階調数分の基準電圧から目的の基準電圧を選択して対応するコラム線の各々へ出力する基準電圧選択型ＤＡ変換回路が用いられる。その理由は、出力電位のばらつきが小さいためである。この基準電圧選択型ＤＡ変換回路が本発明の対象となる。
【００２０】
図３は、基準電圧選択型ＤＡ変換回路の基本的な構成の一例を示すブロック図である。
【００２１】
図３において、本基準電圧選択型ＤＡ変換回路は、基準電圧発生回路部３１、抵抗分割回路部３２、配線部３３およびＤＡＣ回路部３４，３５を有し、基準電圧発生回路部３１のみがＬＣＤパネル１５外に例えばＩＣ化されて配置され、抵抗分割回路部３２、配線部３３およびＤＡＣ回路部３４，３５がＬＣＤパネル１５上に搭載され、有効画素領域１１の周辺部に配置された構成となっている。
【００２２】
基準電圧発生回路部３１は、複数の基準電圧、本例では９個の基準電圧Ｖ０〜Ｖ８を発生する。これら基準電圧Ｖ０〜Ｖ８は、ＬＣＤパネル１５のパッド部３６を介して抵抗分割回路部３２に与えられる。抵抗分割回路部３２は、９個の基準電圧Ｖ０〜Ｖ８に基づいて抵抗分割によって例えば１６（＝２4）階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５を発生する。これら基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の数は、ＤＡＣ回路部３４，３５に入力されるデジタルデータのビット数で決まる階調数に対応している。すなわち、本例の場合は、４ビットのデジタルデータによって１６階調の表示を行うようになっている。
【００２３】
配線部３３は、抵抗分割回路部３２から出力される１６階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５をＤＡＣ回路部３４，３５へ伝送するためのものであり、抵抗分割回路部３２から１６階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５をそれぞれ導出する１６本の基準電圧線３７-0〜３７-15と、これら基準電圧線３７-0〜３７-15をＤＡＣ回路部３４，３５まで引き回す引き回し線３８-0〜３８-15とから構成されている。
【００２４】
ＤＡＣ回路部３４，３５は、図１のＤＡ変換回路１２５，１３５に相当するものであり、例えば４ビットのデジタルデータを受けて、配線部３３を通して抵抗分割回路部３２から供給される１６（＝２4）階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の中から目的の基準電圧を選択して出力線に出力する。この出力線には、有効画素領域１１の対応するコラム線が接続される。
【００２５】
なお、図３において、Ｈドライバ３９Ａは図１の水平シフトレジスタ１２１、サンプリング＆ラッチ回路１２２、第２ラッチ回路１２３およびレベルシフタ１２４に相当し、Ｈドライバ３９Ｂは図１の水平シフトレジスタ１３１、サンプリング＆ラッチ回路１３２、第２ラッチ回路１３３およびレベルシフタ１３４に相当し、Ｖドライバ４０は垂直シフトレジスタ１４１に相当する。
【００２６】
以下、ＤＡＣ回路部３４，３５の具体的な回路構成例について、図４〜図８を用いて説明する。なお、ここでは、説明の簡略化のために、デジタルデータが２ビットの場合を例にとって説明するものとする。デジタルデータが２ビットであることから、４個（＝２2個）の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３が用いられることになる。
【００２７】
図４は、ＤＡＣ回路部の第１具体例を示す回路図である。この第１具体例に係るＤＡＣ回路部は、４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３を伝送する基準電圧線３７-0〜３７-3と有効画素領域１１のコラム線２５ｋとの間に、４個の階調選択ユニット４１-0〜４１-3がそれぞれ配置された構成となっている。ここで、コラム線２５ｋは、有効画素領域１１における任意の列（ｋ列）のコラム線を指すものとする。
【００２８】
階調選択ユニット４１-0はシリーズに接続された２つのＮＭＯＳスイッチＱｎ１１，Ｑｎ１２から構成され、階調選択ユニット４１-1はシリーズに接続された１つのＮＭＯＳスイッチＱｎ１３および１つのＰＭＯＳスイッチＱｐ１１から構成され、階調選択ユニット４２-2はシリーズに接続された１つのＰＭＯＳスイッチＱｐ１２および１つのＮＭＯＳスイッチＱｎ１４から構成され、階調選択ユニット４１-3はシリーズに接続された２つのＰＭＯＳスイッチＱｐ１３，Ｑｐ１４から構成されている。そして、図４において、左側の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ１が印加され、右側の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ０が印加される。
【００２９】
上記構成のＤＡＣ回路部において、階調選択ユニット４１-0は、デジタルデータが（１，１）のときに各ＭＯＳスイッチＱｎ１１，Ｑｎ１２がオン状態となることによって基準電圧Ｖｒｅｆ０を選択する。これは白表示に対応している。階調選択ユニット４１-3は、デジタルデータが（０，０）のときに各ＭＯＳスイッチＱｐ１３，Ｑｐ１４がオン状態となることによって基準電圧Ｖｒｅｆ３を選択する。これは黒表示に対応している。
【００３０】
階調選択ユニット４１-2は、デジタルデータが（１，０）のときに各ＭＯＳスイッチＱｎ１３，Ｑｐ１１がオン状態となることによって基準電圧Ｖｒｅｆ１を選択し、階調選択ユニット４１-3は、デジタルデータが（０，１）のときに各ＭＯＳスイッチＱｐ１２，Ｑｎ１４がオン状態となることによって基準電圧Ｖｒｅｆ３を選択する。これらは、白と黒の中間階調の表示に対応している。
【００３１】
図５は、ＤＡＣ回路部の第２具体例を示す回路図である。この第２具体例に係るＤＡＣ回路部は、選択スイッチ部４２、ラッチ回路部４３およびデコード回路部４４からなる４個の階調選択ユニット４５-0〜４５-3が、４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３に対応してそれぞれ配置された構成となっている。
【００３２】
これら階調選択ユニット４５-0〜４５-3において、選択スイッチ部４４は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間に１個ずつ接続されたスイッチＳＷ０〜ＳＷ３によって構成されている。これらスイッチＳＷ０〜ＳＷ３としては、例えばＭＯＳトランジスタ等からなる電子スイッチが用いられる。
【００３３】
デコード回路部４４については、シリーズに接続されたＰＭＯＳスイッチＱｐ２１およびＮＭＯＳスイッチＱｎ２１〜Ｑｎ２３によって基準電圧Ｖｒｅｆ０に対応する回路部分が、シリーズに接続されたＰＭＯＳスイッチＱｐ２２、ＮＭＯＳスイッチＱｎ２４，Ｑｎ２５およびＰＭＯＳスイッチＱｐ２３によって基準電圧Ｖｒｅｆ１に対応する回路部分がそれぞれ構成されている。
【００３４】
さらに、シリーズに接続されたＰＭＯＳスイッチＱｐ２４、ＮＭＯＳスイッチＱｎ２６、ＰＭＯＳスイッチＱｐ２５およびＮＭＯＳスイッチＱｎ２７によって基準電圧Ｖｒｅｆ２に対応する回路部分が、シリーズに接続されたＰＭＯＳスイッチＱｐ２６、ＮＭＯＳスイッチＱｎ２８およびＰＭＯＳスイッチＱｐ２７，Ｑｐ２８によって基準電圧Ｖｒｅｆ３に対応する回路部分がそれぞれ構成されている。
【００３５】
これら回路部分は、電源ＶｄｄとＧＮＤ（グランド）との間にそれぞれ接続されている。そして、左側の列の２つのＰ，ＮＭＯＳスイッチが対となり、それらの各ゲートにはリセット信号が印加される。また、真中の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ１が印加され、右側の列のＭＯＳスイッチの各ゲートにはデジタルデータのビットｂ０が印加される。
【００３６】
図６は、ＤＡＣ回路部の第３具体例を示す回路図である。この第３具体例に係るＤＡＣ回路部では、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間にそれぞれ配置された階調選択ユニット４６-0〜４６-3の各選択スイッチとして、ＣＭＯＳスイッチを用いた構成となっている。
【００３７】
図７は、ＤＡＣ回路部の第４具体例を示す回路図である。この第４具体例に係るＤＡＣ回路部では、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間にそれぞれ配置された階調選択ユニット４７-0〜４７-3の各選択スイッチとして、ＮＭＯＳスイッチのみを用いた構成となっている。
【００３８】
図８は、ＤＡＣ回路部の第５具体例を示す回路図である。この第５具体例に係るＤＡＣ回路部では、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間にそれぞれ配置された階調選択ユニット４８-0〜４８-3の各選択スイッチとして、ＰＭＯＳスイッチのみを用いた構成となっている。
【００３９】
これら第３〜第５具体例に係るＤＡＣ回路部は、各選択スイッチとしてＰＭＯＳスイッチおよびＮＭＯＳスイッチを用いた第１具体例に係るＤＡＣ回路部の変形例である。そして、各選択ユニットには、デジタルデータｂ１，ｂ０と共に、その反転データｘｂ１，ｘｂ０が与えられることになる。
【００４０】
[第１実施形態］
上記構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、本発明の第１実施形態では、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッチのトランジスタサイズ、例えばトランジスタのチャネル幅Ｗに対して、選択される階調に応じて重み付けを行う構成を採っている。
【００４１】
ここでは、第１具体例に係るＤＡＣ回路部（図４を参照）の場合を例に採って説明するものとする。当該ＤＡＣ回路部においては、デジタルデータの各ビット（ｂ０，ｂ１）の論理の組み合わせに従って基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが、階調選択ユニット４１-0〜４１-3によって選択され、コラム線２５ｋに出力される。
【００４２】
このとき、選択された基準電圧Ｖｒｅｆに対応する階調選択ユニット４１内のＭＯＳスイッチＱｎ，Ｑｐのオン抵抗は、コラム線２５ｋの負荷容量を決められた時間（例えば、１水平期間）で充電するのに充分なものでなければならない。したがって、ＭＯＳスイッチＱｎ，Ｑｐのトランジスタサイズは、このオン抵抗の条件を満たす必要がある。
【００４３】
上記の条件を満たすために、従来のＤＡＣ回路部では、コラム線２５ｋの最大容量に合わせてＭＯＳスイッチＱｎ，Ｑｐのトランジスタサイズを全て同一サイズに決定していた。ところが、実際には、コラム線２５ｋの負荷容量は選択された階調によって大きく異なっているのが現状である。
【００４４】
例えば、ノーマリーホワイト表示モードの場合、白表示時の容量は黒表示時に比べて十分小さい。したがって、白表示を行うための基準電圧Ｖｒｅｆ０を選択するＭＯＳスイッチＱｎ１１，Ｑｎ１２のトランジスタサイズは、黒表示を行うための基準電圧Ｖｒｅｆ３を選択するＭＯＳスイッチＱｐ１３，Ｑｐ１４のトランジスタサイズよりも小さくても良いことになる。
【００４５】
上述した点に鑑み、本発明の第１実施形態では、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッチのトランジスタサイズに対して、選択される階調に応じて重み付けを行うようにしている。具体的には、ノーマリーホワイト表示モードにおいて、各階調選択ユニット４１-0〜４１-3を構成するＭＯＳスイッチの各トランジスタのチャネル幅Ｗを、白表示用のものほど小さく設定し、黒表示用のものほど大きく設定するようにする。
【００４６】
すなわち、図９に示すように、ＭＯＳスイッチＱｎ１１，Ｑｎ１２のチャネル幅をＷ０、ＭＯＳスイッチＱｎ１３，Ｑｐ１１のチャネル幅をＷ１、ＭＯＳスイッチＱｐ１２，Ｑｎ１４のチャネル幅をＷ２、ＭＯＳスイッチＱｐ１３，Ｑｐ１４のチャネル幅をＷ３とした場合に、チャネル幅Ｗ３を黒表示時の負荷容量に合わせて設定し、他のチャネル幅Ｗ０，Ｗ１，Ｗ２を階調ごとに、負荷容量を１Ｈ期間で充電できる最小サイズに設定する。
【００４７】
なお、ここでは、ノーマリーホワイト表示モードの場合を例に採って説明したが、ノーマリーブラック表示モードの場合には、トランジスタサイズ（例えば、各トランジスタのチャネル幅Ｗ）の大小と階調の関係が逆になる。
【００４８】
このように、ＭＯＳスイッチのトランジスタサイズに対して、選択される階調に応じて重み付けを行うようにしたことにより、コラム線２５ｋの最大容量に合わせてトランジスタサイズを全て同一サイズに決定していた従来例に比べて、効率良く小面積でＤＡＣ回路部３４，３５を形成できるため、ＬＣＤパネル１５の狭額縁化が図れることになる。
【００４９】
すなわち、ＤＡＣ回路部３４，３５はＬＣＤパネル１５上において有効画素領域１１の上下の額縁部分に配置されるものであり、しかも図９から明らかなように、各ＭＯＳスイッチのチャネル幅Ｗの方向が上下方向であることから、これらＤＡＣ回路部３４，３５をＬＣＤパネル１５の上下方向において小面積化できることにより、ＬＣＤパネル１５において、有効画素領域１１の特に上下の額縁部分のサイズ（幅）を狭くすることができる。
【００５０】
なお、本実施形態では、ＤＡＣ回路部３４，３５として第１具体例に係る回路構成のものを用いた場合を例に採って説明したが、第２〜第５具体例に係る回路構成を用いた場合にも同様に、各階調選択ユニットを構成するＭＯＳスイッチのトランジスタサイズに対して、選択する階調に応じて重み付けを行うようにすれば良い。
【００５１】
［第２実施形態］
図３に示す構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、本発明の第２実施形態では、配線部３３における特に引き回し線３８-0〜３８-3の線幅に対して、選択される階調に応じて重み付けを行う構成を採っている。
【００５２】
第１実施形態において説明したように、ＤＡＣ回路部３４，３５において、デジタルデータの各ビット（ｂ０，ｂ１）の論理の組み合わせに従って基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが選択され、コラム線２５ｋに出力されるとき、表示する階調によってコラム線２５ｋの負荷容量が異なる。
【００５３】
それにも関わらず、従来の基準電圧選択型ＤＡ変換回路においては、配線部３３における基準電圧線線３７-0〜３７-3および引き回し線３８-0〜３８-3の線幅として、コラム線２５ｋの最大容量に合わせて、全ての線について同一の線幅で設計していた。
【００５４】
これに対して、本発明の第２実施形態では、図３から明らかなように、ＤＡＣ回路部３４，３５に直接至る引き回し線３８-0〜３８-3の線幅に対して、選択される階調に応じて重み付けを行うようにしている。具体的には、例えば図４の回路例において、ノーマリーホワイト表示モードでの引き回し線３８-0〜３８-3の線幅を、白表示用のものほど細く設定し、黒表示用のものほど太く設定するようにする。
【００５５】
すなわち、図１０に示すように、基準電圧Ｖｒｅｆ０を伝送する引き回し線３８-0の線幅をＤ０、基準電圧Ｖｒｅｆ１を伝送する引き回し線３８-1の線幅をＤ１、基準電圧Ｖｒｅｆ２を伝送する引き回し線３８-2の線幅をＤ２、基準電圧Ｖｒｅｆ３を伝送する引き回し線３８-3の線幅をＤ３とした場合に、引き回し線３８-3の線幅Ｄ３を黒表示時の容量に合わせて設定し、他の引き回し線３８-0，３８-1，３８-2の各線幅をＤ０，Ｄ１，Ｄ２をＤ０＜Ｄ１＜Ｄ２＜Ｄ３の関係を満足するように設定する。
【００５６】
なお、ここでは、ノーマリーホワイト表示モードの場合を例に採って説明したが、ノーマリーブラック表示モードの場合には、引き回し線３８-0〜３８-3の各線幅の大小と階調の関係が逆になる。すなわち、引き回し線３８-0〜３８-3の線幅を、白表示用のものほど太く設定し、黒表示用のものほど細く設定するようにする。
【００５７】
このように、引き回し線３８-0〜３８-3の各線幅に対して、選択される階調に応じて重み付けを行うようにしたことにより、各線幅としてコラム線２５ｋの最大容量に合わせて全て同一の線幅を設定していた従来例に比べて、引き回し線３８-0〜３８-3のトータルでの線幅を細くできるため、ＬＣＤパネル１５の狭額縁化が図れることになる。
【００５８】
すなわち、配線部３３の特に引き回し線３８-0〜３８-3は、図３から明らかなように、ＬＣＤパネル１５上において有効画素領域１１の上下に位置するのＤＡＣ回路部３４，３５まで引き回され、さらにこれらＤＡＣ回路部３４，３５内で水平方向において互いに並行に延びることから、引き回し線３８-0〜３８-3のトータルでの線幅を細くできることにより、ＬＣＤパネル１５において、有効画素領域１１の特に上下の額縁部分のサイズ（幅）を狭くすることができる。
【００５９】
なお、本実施形態では、ＬＣＤパネル１５上に抵抗分割回路部３２を搭載し、この抵抗分割回路部３２から出力される階調数分の基準電圧を引き回し線によってＤＡＣ回路部３４，３５まで伝送する構成の基準電圧選択型ＤＡ変換回路に適用した場合について説明したが、これに限定されるものではなく、抵抗分割することなく、外部の基準電圧発生回路部３１から直接階調数分の基準電圧を取り込み、これら基準電圧を引き回し線によってＤＡＣ回路部３４，３５まで伝送する構成のものにも同様に適用可能である。
【００６０】
[第３実施形態］
本発明の第３実施形態では、図３に示すように、ＬＣＤパネル１５上に抵抗分割回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、外部から抵抗分割回路部３２内の分割抵抗を介さずに基準電圧を出力する基準電圧線についての引き回し線と、外部から抵抗分割回路部３２内の分割抵抗を介して基準電圧を出力する基準電圧線についての引き回し線との線幅を異ならせた構成を採っている。
【００６１】
一例として、ＬＣＤパネル１５の外部から３つの基準電圧Ｖ０，Ｖ１，Ｖ２を取り込み、抵抗分割回路部３２´での抵抗分割によって５つの基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ４を導出する場合の構成を図１１に示す。なお、図１１には、説明の簡略化のために、上側のＤＣＡ回路部３４のみを示している。
【００６２】
図１１において、抵抗分割回路部３２´は、基準電圧Ｖ０と基準電圧Ｖ１との電位差を分圧して基準電圧Ｖｒｅｆ１を得る分割抵抗Ｒ１１，Ｒ１２と、基準電圧Ｖ１と基準電圧Ｖ２との電位差を分圧して基準電圧Ｖｒｅｆ３を得る分割抵抗Ｒ１３，Ｒ１４とからなる構成となっている。
【００６３】
そして、基準電圧Ｖ０，Ｖ１，Ｖ２はそのまま基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４となり、引き回し線５１-0，５１-２，５１-4によってＤＡＣ回路部５４へ伝送される。また、抵抗分割Ｒ１１とＲ１２、Ｒ１３とＲ１４によって得られた基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３は、引き回し線５１-1，５１-3によってＤＡＣ回路部５４へ伝送される。
【００６４】
引き回し線５１-0〜５１-4を有する配線部３３において、引き回し線５１-0〜５１-4の抵抗値はその線幅によって決まる。そして、これら引き回し線５１-0〜５１-4の線幅は、第２実施形態において説明したように、黒表示時のコラム線容量に合わせて設定される。
【００６５】
ここで、基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４を伝送する引き回し線５１-0，５１-2，５１-4と、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を伝送する引き回し線５１-1，５１-3とを同じ線幅として比較した場合に、引き回し線５１-0，５１-2，５１-4の方は、分割抵抗を介さない分だけ抵抗値が低いと言える。
【００６６】
この点に鑑み、本実施形態では、分割抵抗を介する方の引き回し線５１-1，５１-3の線幅を、黒表示時のコラム線容量に合わせて設定し、分割抵抗を介さない方の引き回し線５１-0，５１-2，５１-4については、分割抵抗を介さない分だけ抵抗値を高くできることから、その線幅を引き回し線５１-1，５１-3の線幅よりも細く設定するようにする。これにより、引き回し線５１-0，５１-2，５１-4の抵抗値を引き回し線５１-1，５１-3の抵抗値に近づけることができる。
【００６７】
このように、外部から抵抗分割回路部３２´内の分割抵抗を介さずに基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４を出力する引き回し線５１-0，５１-2，５１-4と、外部から抵抗分割回路部３２´内の分割抵抗を介して基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を出力する引き回し線５１-1，５１-3との線幅を異ならせることにより、黒表示時のコラム線容量に合わせて同じ線幅に設定していた従来例に比べて、引き回し線５１-0〜５１-4のトータルでの線幅を細くできるため、ＬＣＤパネル１５の狭額縁化が図れることになる。
【００６８】
なお、本実施形態では、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線と、外部から分割抵抗を介して基準電圧を伝送する引き回し線との線幅を両者間で異ならせるとしたが、第２実施形態の構成との組み合わせ、即ち両引き回し線の線幅を異ならせるとともに、これら引き回し線の線幅に対して選択される階調に応じて重み付けを行う構成を採ることも可能である。この構成を採ることにより、引き回し線のトータルでの線幅をよりに細くできるため、ＬＣＤパネル１５のさらなる狭額縁化が図れることになる。
【００６９】
また、第１実施形態の構成と組み合わせることも可能である。すなわち、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッチのトランジスタサイズに対して選択される階調に応じて重み付けを行うとともに、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線と、外部から分割抵抗を介して基準電圧を伝送する引き回し線との線幅を両者間で異ならせたり、さらにはこれら引き回し線の線幅に対して選択される階調に応じて重み付けを行う構成とすることも可能である。
【００７０】
ここで、ＭＯＳスイッチのトランジスタサイズに対して選択される階調に応じて重み付けを行うとともに、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線と、外部から分割抵抗を介して基準電圧を伝送する引き回し線との線幅を両者間で異ならせる構成を採った場合の効果について、従来例との対比をもって示す。ここでは、ノーマリーブラック表示モードにおいて、１６階調の表示を行う場合を例に採るものとする。
【００７１】
従来例では、コラム線の最大容量に合わせてトランジスタサイズを全て同一サイズに、基準電圧線およびその引き回し線の線幅についても同様に同一幅に決定していた。一例として、図１２（Ａ）に示すように、基準電圧線の線幅を６５μｍに、トランジスタのチャネル幅Ｗを１１０μｍに設定したとすると、１６階調分のトータルの線幅が１０４０μｍ、トータルのチャネル幅が１７６０μｍとなり、ＤＡＣ回路部が額縁を占める幅が２８００μｍとなる。
【００７２】
これに対して、一例として、図１２（Ｂ）に示すように、外部から分割抵抗を介さずに基準電圧を伝送する引き回し線の線幅を４０μｍに、外部から分割抵抗を介して基準電圧を伝送する引き回し線と線幅を６５μｍにそれぞれ設定し、また基準電圧Ｖｒｅｆ０（黒）、Ｖｒｅｆ１を扱うＭＯＳスイッチのチャネル幅Ｗを９０μｍに、基準電圧Ｖｒｅｆ２〜Ｖｒｅｆ１３を扱うＭＯＳスイッチのチャネル幅Ｗを８０μｍに、基準電圧Ｖｒｅｆ１４，Ｖｒｅｆ１５（白）を扱うＭＯＳスイッチのチャネル幅Ｗを１１０μｍにそれぞれ設定するものとする。
【００７３】
この場合には、１６階調分のトータルの線幅が８４０μｍ、トータルのチャネル幅が１３６０μｍとなり、ＤＡＣ回路部が額縁を占める幅が２２００μｍとなる。このことから明らかなように、本発明の場合（Ｂ）には、ＬＣＤパネル１５の額縁幅を従来例の場合（Ａ）よりも６００（＝２８００−２２００）μｍだけ狭額縁化できることがわかる。
【００７４】
ところで、図３の抵抗分割回路部３２としては、従来、図１３に示すように、外部の基準電圧発生回路部３１から出力される例えば９個の基準電圧Ｖ０〜Ｖ９を、等しい抵抗値Ｒの分割抵抗で分割して多階調化する構成のものが用いられていた。この構成の場合、外部から直結している基準電圧線間には異なった電位がかかるため、各分割抵抗に直流電流Ｉ１，Ｉ２，…が流れる。
【００７５】
一例として、白表示用の基準電圧線と黒表示用の基準電圧線との間に５Ｖの電位差があるとする。このとき、基準電圧線間に流れる直流電流の値が異なると、外部の基準電圧発生回路部３１に流れ込む電流量が多くなる。また、液晶ディスプレイのガンマ特性、即ち液晶に印加する電圧Ｖと反射率Ｒとの関係を示すＶ−Ｒ特性は、図１４の特性図から明らかなように、白表示部分や黒表示部分で階調を出すためには、液晶に加える電圧Ｖの差を大きくしなければならず、特に多階調では階調を表現するのが難しい。
【００７６】
［第４実施形態］
本発明の第４実施形態では、図３に示すように、ＬＣＤパネル１５上に抵抗分割回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置において、抵抗分割回路部３２の分割抵抗の各抵抗値に対して、選択される階調に応じて重み付けを行う構成を採っている。
【００７７】
具体的には、前述したように、白表示部分や黒表示部分で階調を出すには、隣り合う階調の基準電圧間の電位差を大きくしなければならないことから、図１５に示すように、外部の基準電圧発生回路部３１から基準電圧Ｖ０〜Ｖ８を取り込む取り込み線５２-0〜５２-8のうちの黒表示用の取り込み線５２-0と白表示用の取り込み線５２-8については、分割抵抗に接続せずに直接基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１４として出力する基準電圧線５３-0，５３-14とする。
【００７８】
また、基準電圧Ｖ１〜Ｖ７を取り込む取り込み線５２-1〜５２-7間には、分割抵抗を介在させるとともに、これら分割抵抗の各抵抗値を階調に応じて異ならせる。そして、基準電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７については直接Ｖｒｅｆ１，Ｖｒｅｆ３，Ｖｒｅｆ５，Ｖｒｅｆ７，Ｖｒｅｆ９，Ｖｒｅｆ１１，Ｖｒｅｆ１３として基準電圧線５３-1，５２-3，５３-5，５３-7，５３-9，５３-11,５３-13によって導出し、抵抗分割によって得られる基準電圧Ｖｒｅｆ２，Ｖｒｅｆ４，Ｖｒｅｆ６，Ｖｒｅｆ８，Ｖｒｅｆ１２については、基準電圧線５２-2，５３-4，５３-6，５３-8，５３-10によって導出する。
【００７９】
ここで、取り込み線（基準電圧線）５２-1〜５２-7間の２つずつの分割抵抗の各抵抗値をＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５．Ｒ６としたとき、各分割抵抗に一定の電流が流れるように各抵抗値を最適化する。このとき、図１４に示す液晶のＶ−Ｒ特性から明らかなように、基準電圧間、即ちＶ１−Ｖ２間、Ｖ２−Ｖ３間、……、Ｖ６−Ｖ７間の電位差は全て異なることから、分割抵抗の各抵抗値はそれぞれ異なる値に設定されることになる。
【００８０】
上述したように、黒表示用の基準電圧線５３-0（取り込み線５２-0）と白表示用の基準電圧線５３-14（取り込み線５２-8）を分割抵抗に接続せずに独立としたことにより、黒表示に対応する基準電圧線５３-0と隣の階調に対応する基準電圧線５３-1との間の電位差、および白表示用の基準電圧線５３-14と隣の階調に対応する基準電圧線５３-13との間の電位差が大きくなるので、階調の表現が容易になる。
【００８１】
また、基準電圧間に大きな電位差がある部位、即ち黒階調および白階調では隣の階調の基準電圧線との間に直流電流が流れなく、しかもそれ以外では直流電圧線間に一定の電流が流れるように分割抵抗の抵抗値を最適化したことにより、分割抵抗に流れるトータルの直流電流を最小限に抑えることができるため、外部の基準電圧発生回路部３１を含むＬＣＤモジュールとして低消費電力化を実現できる。
【００８２】
なお、本実施形態では、基準電圧Ｖ１〜Ｖ７を取り込む取り込み線５２-1〜５２-7間において、これら分割抵抗の各抵抗値を液晶のガンマ特性（Ｖ−Ｒ特性）に合わせて全て異ならせると構成したが、分割抵抗の各抵抗値を全て同じ値に設定し、黒表示用の基準電圧線５３-0と白表示用の基準電圧線５３-14を分割抵抗に接続せずに独立とした構成を採るだけでも低消費電力化が図れる。
【００８３】
ここで、黒表示用の基準電圧線５３-0と白表示用の基準電圧線５３-14を分割抵抗に接続せずに独立としたことで、隣の階調の基準電圧線との間には抵抗素子は介在しないが、その間の抵抗値が無限であることから、黒表示用の基準電圧線５３-0および白表示用の基準電圧線５３-14とその隣の階調の基準電圧線との間の抵抗値も、液晶のガンマ特性（Ｖ−Ｒ特性）に応じて設定されるものと考えることができる。
【００８４】
また、上記実施形態に係る抵抗分割回路部３２Ａでは、黒表示用の基準電圧線５３-0および白表示用の基準電圧線５３-14の双方を分割抵抗に接続せずに独立にする構成としたが、図１６に示すように、黒表示用の基準電圧線５３-0のみを分割抵抗に接続せずに独立にする構成の抵抗分割回路部３２Ｂや、図１７に示すように、白表示用の基準電圧線５３-14のみを分割抵抗に接続せずに独立にする構成の抵抗分割回路部３２Ｃとすることも可能である。
【００８５】
図１６の回路構成を採った場合には、黒階調表示部の直流電流を抑えることができるので、その分だけ低消費電力化が図れる。図１７の回路構成を採った場合には、黒階調表示の場合と同様に、直流電流を抑えることができる分だけ低消費電力化が図れる。省電力表示時に白階調表示のみ使用する場合など、他階調の信号の出力をＯＦＦした場合も不要な電流を流す必要がないため、低消費電力化に大きく寄与できる。
【００８６】
なお、上記各実施形態においては、液晶表示装置に適用した場合について説明したが、これに限られるものではなく、例えばＥＬ素子を各画素の表示素子として用いたＥＬ表示装置を含む表示装置全般に適用可能である。また、本発明に係る基準電圧選択型ＤＡ変換回路は、表示装置のパネルに搭載することで、先述したように当該パネルの狭額縁化に寄与できることになるが、本ＤＡ変換回路単独でも、配線パターンを含む回路規模を縮小できるという利点がある。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型のＤＡ変換回路において、選択される階調ごとにトランジスタスイッチのトランジスタサイズを異ならせるか、または選択される階調ごとに基準電圧線の線幅を異ならせるようにしたことにより、トランジスタの構造を小さくしたり、階調数分の基準電圧線のトータルの線幅を狭くできるため、回路規模の縮小化が図れる。また、このＤＡ変換回路を表示パネル上に画素部の周辺回路として搭載した表示装置にあっては、表示パネルの狭額縁化、さらには多階調化が容易に実現できる。
【００８８】
また、基準電圧選択型のＤＡ変換回路において、選択される階調ごとに各分割抵抗の抵抗値を異ならせるか、または外部から入力される複数の基準電圧のうちの特定の階調の基準電圧については階調数分の基準電圧の１つとして直接出力するようにしたことにより、分割抵抗に流れる直流電流を少なくできるため、低消費電力化が図れる。また、このＤＡ変換回路を画素部の周辺回路として搭載した表示装置にあっては、システム全体の低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明に係る駆動回路一体型液晶表示装置のシステム構成例を示すブロック図である。
【図２】有効画素領域における各画素の構成の一例を示す等価回路図である。
【図３】基準電圧選択型ＤＡ変換回路の基本構成の一例を示すブロック図である。
【図４】ＤＡＣ回路部の第１具体例を示す回路図である。
【図５】ＤＡＣ回路部の第２具体例を示す回路図である。
【図６】ＤＡＣ回路部の第３具体例を示す回路図である。
【図７】ＤＡＣ回路部の第４具体例を示す回路図である。
【図８】ＤＡＣ回路部の第５具体例を示す回路図である。
【図９】本発明の第１実施形態に係るＤＡ変換回路の構成の概略を示すＤＡＣ回路部のパターン図である。
【図１０】本発明の第２実施形態に係るＤＡ変換回路の構成の概略を示すＤＡＣ回路部のパターン図である。
【図１１】本発明の第３実施形態に係るＤＡ変換回路の構成の概略を示す配線部のパターン図である。
【図１２】従来例の場合（Ａ）と本発明の場合（Ｂ）との対比例を示す図である。
【図１３】従来例に係る抵抗分割回路部の構成を示す回路図である。
【図１４】液晶のＶ-Ｒ特性（ガンマ特性）を示す特性図である。
【図１５】本発明の第４実施形態に係るＤＡ変換回路の抵抗分割回路部の構成を示す回路図である。
【図１６】第４実施形態に係る抵抗分割回路部の変形例の構成を示す回路図である。
【図１７】第４実施形態に係る抵抗分割回路部の他の変形例の構成を示す回路図である。
【符号の説明】
１１…有効画素領域（画素部）、１２，１３…第１，第２の水平駆動系、１４…垂直駆動系、１５…ＬＣＤパネル、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２５ｋ，２５ｎ…コラム線、３１…基準電圧発生回路部、３２，３２´，３２Ａ，３２Ｂ，３２Ｃ…抵抗分割回路部、３３…配線部、３４，３５…ＤＡＣ回路部、３７-1〜３７-15…基準電圧線、３８-1〜３８-15…引き回し線、４１-0〜４１-3，４５-0〜４５-3，４６-0〜４６-3，４７-0〜４７-3，４８-0〜４８-3…階調選択ユニット
Claims (11)
- ｎビット（ｎは２以上の整数）のデジタルデータに対応して２n個の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段から出力される２n個の基準電圧の各々を伝送する２n本の基準電圧線と、
前記２n本の基準電圧線と出力線との間に接続された２n個の階調選択ユニットとを備え、
前記階調選択ユニットの各々は、
前記２ n 本の基準電圧線の各々と出力線との間に前記デジタルデータのビット数分だけシリーズに接続され、前記デジタルデータの各ビットの論理状態に応じて動作するトランジスタを含み、
前記トランジスタのチャネル幅は、
ノーマリーホワイト表示モードの場合、白表示用の階調のものほど小さく、黒表示用のものほど大きく設定され、
ノーマリーブラック表示モードの場合、白表示用の階調のものほど大きく、黒表示用のものほど小さく設定されている
デジタルアナログ変換回路。 - ｎビット（ｎは２以上の整数）のデジタルデータに対応した２ n 個の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段から出力される２ n 個の基準電圧の各々を伝送する２ n 本の基準電圧線と、
前記２ n 本の基準電圧線に接続され、前記デジタルデータの各ビットの論理状態に応じて前記基準電圧線によって伝送された基準電圧を選択的に出力する階調選択回路部とを備え、
前記基準電圧線の線幅は、
ノーマリーホワイト表示モードの場合、白表示用の階調のものほど小さく、黒表示用のものほど大きく設定され、
ノーマリーブラック表示モードの場合、白表示用の階調のものほど大きく、黒表示用のものほど小さく設定されている
デジタルアナログ変換回路。 - 画素が多数行列状に配置されてなる画素部と、
ｎビット（ｎは２以上の整数）のデジタルデータをアナログ信号に変換するデジタルアナログ変換回路と、
前記アナログ信号によって前記画素部の各画素を駆動する駆動回路とを備え、
前記デジタルアナログ変換回路は、
２n個の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段から出力される２n個の基準電圧の各々を伝送する２n本の基準電圧線と、
前記２n本の基準電圧線と出力線との間に接続された２ n 個の階調選択ユニットとを備え、
前記階調選択ユニットの各々は、
前記２ n 本の基準電圧線の各々と出力線との間に前記デジタルデータのビット数分だけシリーズに接続され、前記デジタルデータの各ビットの論理状態に応じて動作するトランジスタを含み、
前記トランジスタのチャネル幅は、
ノーマリーホワイト表示モードの場合、白表示用の階調のものほど小さく、黒表示用のものほど大きく設定され、
ノーマリーブラック表示モードの場合、白表示用の階調のものほど大きく、黒表示用のものほど小さく設定されており、
前記アナログ信号は、前記デジタルアナログ変換回路から出力される前記基準電圧に対応している
表示装置。 - 画素が多数行列状に配置されてなる画素部と、
ｎビット（ｎは２以上の整数）のデジタルデータをアナログ信号に変換するデジタルアナログ変換回路と、
前記アナログ信号によって前記画素部の各画素を駆動する駆動回路とを備え、
前記デジタルアナログ変換回路は、
２n個の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段から出力される２n個の基準電圧の各々を伝送する２n本の基準電圧線と、
前記２n本の基準電圧線に接続され、前記デジタルデータの各ビットの論理状態に応じて前記基準電圧線によって伝送された基準電圧を選択的に出力する階調選択回路部とを備え、
前記基準電圧線の線幅は、
ノーマリーホワイト表示モードの場合、白表示用の階調のものほど小さく、黒表示用のものほど大きく設定され、
ノーマリーブラック表示モードの場合、白表示用の階調のものほど大きく、黒表示用のものほど小さく設定されており、
前記アナログ信号は、前記デジタルアナログ変換回路から出力される前記基準電圧に対応している
表示装置。 - 前記駆動回路は、前記画素部の各画素に対して信号を１水平期間ごとに線順次に書き込む
請求項３または請求項４記載の表示装置。 - 前記駆動回路は、前記画素部と同一基板上に一体形成されている
請求項３または請求項４記載の表示装置。 - 前記画素部の各画素の表示素子が液晶セルからなる
請求項３または請求項４記載の表示装置。 - 前記駆動回路は、前記液晶セルの対向電極に共通に印加されるコモン電圧を１水平期間ごとに反転させるコモン反転駆動にて前記画素部の各画素を駆動する
請求項７記載の表示装置。 - 前記画素部の各画素の表示素子がエレクトロルミネセンス素子からなる
請求項３または請求項４記載の表示装置。 - 多ビットのデジタルデータに対応して複数の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段から出力される複数の基準電圧の各々を伝送する複数本の基準電圧線と、
前記複数本の基準電圧線と出力線との間に接続された複数の階調選択ユニットとを備え、
前記階調選択ユニットの各々は、
前記２ n 本の基準電圧線の各々と出力線との間に前記デジタルデータのビット数分だけシリーズに接続され、前記デジタルデータの各ビットの論理状態に応じて動作するトランジスタを含み、
前記トランジスタのチャネル幅は、
ノーマリーホワイト表示モードの場合、白表示用の階調のものほど小さく、黒表示用のものほど大きく設定され、
ノーマリーブラック表示モードの場合、白表示用の階調のものほど大きく、黒表示用のものほど小さく設定されている
デジタルアナログ変換回路。 - 多ビットのデジタルデータに対応して複数の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段から出力される複数の基準電圧の各々を伝送する複数本の基準電圧線と、
前記複数本の基準電圧線に接続され、前記デジタルデータの各ビットの論理状態に応じて前記基準電圧線により伝送された基準電圧を選択的に出力する階調選択回路とを備え、
前記基準電圧線の線幅は、
ノーマリーホワイト表示モードの場合、白表示用の階調のものほど小さく、黒表示用のものほど大きく設定され、
ノーマリーブラック表示モードの場合、白表示用の階調のものほど大きく、黒表示用のものほど小さく設定されている
デジタルアナログ変換回路。
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