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Description
【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特にデジタル映像信号をアナログ映像信号に変換するＤＡ変換器を備えた表示装置に関する。
【０００２】
【従来の技術】
一般に液晶表示装置は、各画素の画素電極にアナログ映像信号を供給し、液晶に印加される電界を変化させ、液晶を配向させることにより、液晶表示を行っている。ここで、外部機器から入力されるデジタル映像信号をアナログ映像信号に変換するための、ＤＡ変換器を内蔵した液晶表示装置が知られている。以下、この種の表示装置について図面を参照しながら説明する。図８は、従来のアクティブマトリクス型表示装置の回路図である。画素領域は、一行目に画素Ｇ１１，Ｇ１２，Ｇ１３，・・・が、２行目に画素２１，２２，２３、・・・が配列されることにより、全体としては行及び列のマトリクスに配置された複数の画素から構成されている。
【０００３】
そして、各画素毎に、Ｎチャネル型の画素選択トランジスタ７２（薄膜トランジスタ）が設けられている。画素選択トランジスタ７２のドレインには、水平駆動回路３０からのドレイン信号線６１，６２，６３が接続されている。また、画素選択トランジスタ７２のゲートには垂直駆動回路４０からのゲート信号線５１，５２、・・・がそれぞれ接続されている。
【０００４】
例えば画素ＧＳ１１の具体的な構成について説明すると、図９に示すように、画素選択トランジスタ７２のソース７２ｓは液晶２１の画素電極８０に接続されている。また、画素電極８０の電圧を１フィールド期間、保持するための補助容量８５が設けられており、この補助容量８５の一方の端子８６は画素選択トランジスタ７２のソース７２ｓに接続され、他方の電極８７には共通の電位が印加されている。ここで、ゲート信号線５１にゲート走査信号（Ｈレベル）が印加されると、画素選択ＴＦＴ７２はオン状態となり、ドレイン信号線６１からアナログ映像信号が画素電極８０に伝達されると共に、補助容量８５に保持される。画素電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。他の各画素の構成についても上記と全く同様である。
【０００５】
また、水平駆動回路３０の構成については、以下の通りである。例えば、４ビットのデジタル映像信号Ｄ0〜Ｄ3が外部から供給される。そして各列毎に、デジタル映像信号Ｄ0〜Ｄ3をラッチする４ビット構成の第１のラッチ回路１−１，１−２，１−３・・・が設けられている。これらのラッチ回路１−１，１−２，１−３・・・は、デジタル映像信号Ｄ0〜Ｄ3をサンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…に応じて次々とサンプリングし、一水平期間だけ保持する。ここで、サンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…はシフトレジスタ１０，１０，・・によって作成される。すなわち、シフトレジスタ１０，１０，・・・は水平クロックＣＫＨに応じて水平スタート信号ＳＴＨを順次シフトしたサンプリングパルスを作成する。
【０００６】
第１のラッチ回路１−１，１−２，１−３・・・に保持されたデジタル映像信号Ｄ0〜Ｄ3は、一水平期間終了後に発生する転送パルスＴＰに基づいて、４ビット構成の第２のラッチ回路２−１、２−２，２−３，・・・に同時にラッチされ、ＤＡ変換器３−１，３−２，３−３，・・・を通してアナログ映像信号に変換された後、ドレイン信号線６１，６２，６３・・・に出力される。
【０００７】
また、垂直駆動回路４０は、垂直クロックＣＫＶに応じて垂直スタート信号ＳＴＶを順次シフトしたゲートパルス（各一水平期間ずつハイレベルとなる）を順次、ゲート信号線５１，５２，・・・に出力する。
【０００８】
また、ＤＡ変換器３−１については、図１０に示すようなデコード回路を用いる方式が一般的である。このＤＡ変換器３−１は、デジタル映像信号Ｄ0〜Ｄ3をデコード回路９０によってデコードし、１６本の参照電圧線に供給される１６の参照電圧Ｖ0〜Ｖ15の中から、１つの参照電圧Ｖjを選択して、出力端子９１から出力する。デコード回路９０は、デジタル映像信号Ｄ0〜Ｄ3が供給されたトランジスタアレイから構成されている。例えば、デジタル映像信号が（０１１０）である場合、４つの直列トランジスタ９３がすべてオンになり、参照電圧Ｖ6が選択的に出力される。なお、ＤＡ変換器３−２，３−３…についても同様の構成である。
【０００９】
次に、上記構成の液晶表示装置の動作について、図１１に示したタイミング図を参照しながら説明する。ここでは、デジタル映像信号Ｄ0〜Ｄ3のうち、１ビット目のデジタル映像信号Ｄ0に着目して説明する。他のビットについても同様である。デジタル映像信号Ｄ0は水平クロックＣＫＨに同期して時系列的にデータＤ00，Ｄ01，Ｄ02…と変化する。そこで、データＤ00は、サンプリングパルスＳＲＰ１に応じてラッチ回路１−１にラッチされ、データＤ01は、サンプリングパルスＳＲＰ２に応じてラッチ回路１−１にラッチされる。
【００１０】
そして、一水平期間をかけてデジタル映像信号Ｄ0がラッチ回路１−１，１−２，１−３，…にラッチされた後、転送パルスＴＰに応じて、ラッチ回路１−１，１−２，１−３，…にラッチされたデータＤ00，Ｄ01，Ｄ02は同時にラッチ回路２−１，２−２，２−３にラッチされる。そして、このラッチデータＤ00，Ｄ01，Ｄ02は、ＤＡ変換器３−１，３−２，３−３，・・・を通してアナログ映像信号に変換された後、ドレイン信号線６１，６２，６３・・・に出力される。
【００１１】
【発明が解決しようとする課題】
上述したように従来の液晶表示装置では、画素の周辺部に配置される水平駆動回路３０内に、ＤＡ変換器３−１，３−２，３−３，・・・を設けていた。このため、画素の周辺回路、特に水平駆動回路３０の構成が複雑化し、液晶表示パネルの額縁面積が増大してしまうという問題があった。
【００１２】
また、この種のＤＡ変換器は、デコード回路９０を用いる方式であるため、階調数の増加と共にトランジスタ素子数や参照電圧線の配線数が大幅に増大してしまう。そのため、高精細と多階調を同時に実現できる表示装置の実現が困難であるという問題もあった。
【００１３】
【課題を解決するための手段】
そこで、本発明の表示装置は、デジタル映像信号をアナログ映像信号に変換するＤＡ変換器を、複数の画素の周辺部に設けられた第１のＤＡ変換器と、各画素内に設けられた第２のＤＡ変換器と、によって構成し、第１のＤＡ変換器によってｎビットのデジタル映像信号の内、ｍビット（ｍ＜ｎ）についてＤＡ変換を行うと共に、第２のＤＡ変換器によって、残余の（ｎ−ｍ）ビットについてＤＡ変換を行うようにした。
【００１４】
これにより、画素の周辺回路の構成を簡潔化して表示パネルの額縁面積の増加を抑制しながら、ＤＡ変換器のビット数を増加させることにより、多階調の表示を実現することができる。
【００１５】
ここで、上記の第１のＤＡ変換器及び第２のＤＡ変換器の好ましい実施態様としては以下の通りである。
【００１６】
まず、第１のＤＡ変換器は、ｍビットのデジタル映像信号に応じた複数の参照電圧を発生する参照電圧発生回路と、ｍビットのデジタル映像信号に応じて複数の参照電圧から対応する参照電圧ペアを選択する参照電圧選択回路と、を有するものである。これはデコーダ回路型のものであるが、ビット数が比較的小さい場合には回路規模はそれほど大きくないので有用である。
【００１７】
この第１のＤＡ変換器と組み合わせる第２のＤＡ変換器は、参照電圧ペア間の複数の電圧を発生するラダー抵抗回路と、（ｎ−ｍ）ビットのデジタル映像信号に応じて、前記複数の電圧の内、一つの電圧を選択する電圧選択回路と、を有するものである。これは、ラダー抵抗型のＤＡ変換器である。
【００１８】
第１のＤＡ変換器と組み合わせる他の第２のＤＡ変換器としては、容量値の重み付けがされた複数の容量素子と、（ｎ−ｍ）ビットのデジタル映像信号に応じて、参照電圧ペア電圧を複数の容量素子の電極に選択的に供給する電圧供給回路と、複数の容量素子によって蓄積された電荷をタイミング信号に応じて画素電極に供給する電荷転送トランジスタと、を有するものである。これは、容量型のＤＡ変換器である。
【００１９】
また、他の第１のＤＡ変換器としては、ｎビットのデータをインクリメントした参照デジタルデータを時系列的に出力する参照データ発生回路と、参照デジタルデータの変化と同期して変化すると共に、参照デジタルデータに対応した階段電圧ペアを発生する階段電圧発生回路と、デジタル映像信号データと参照デジタルデータとの一致を検出して一致検出信号を出力する一致検出回路と、一致検出信号に応じて階段電圧ペアを出力するゲート回路と、を有するものである。
【００２０】
このＤＡ変換器はデコード回路を用いていないのでビット数が増えてもトランジスタ数や配線数の増加を抑制することができる。また、この第１のＤＡ変換器と組み合わせる第２のＤＡ変換器については上記のラダー抵抗型のＤＡ変換器、容量型のＤＡ変換器をそのまま利用することができる。
【００２１】
【発明の実施の形態】
次に、本発明の第１の実施形態に係る表示装置について図面を参照しながら説明する。図１は、第１の実施形態に係る表示装置の回路図である。なお、簡単のため、水平駆動回路の２列、画素部の２行２列分のみを示している。また、垂直駆動回路４０については前述したものと同様である。
【００２２】
６ビットのデジタル映像信号Ｄ0〜Ｄ5が外部から供給されるものとする。６ビット構成の第１のラッチ回路１３−１，１３−２は、デジタル映像信号Ｄ0〜Ｄ5をサンプリングパルスＳＲＰ１，ＳＲＰ２に応じてサンプリングし、一水平期間だけ保持する。ここで、サンプリングパルスＳＲＰ１，ＳＲＰ２はシフトレジスタ１０−１，１０−２によって作成される。すなわち、シフトレジスタ１０−１，１０−２は水平クロックＣＫＨに応じて水平スタート信号ＳＴＨを順次シフトしたサンプリングパルスを作成する。
【００２３】
第１のラッチ回路１３−１，１３−２に保持されたデジタル映像信号Ｄ0〜Ｄ5は、一水平期間終了後に発生する転送パルスＴＰに基づいて、６ビット構成の第２のラッチ回路１４−１，１４−２に同時にラッチされた後、ＤＡ変換される。
【００２４】
ＤＡ変換器は、複数の画素ＧＳ１１、ＧＳ１２…の周辺部に設けられた第１のＤＡ変換器と、各画素ＧＳ１１、ＧＳ１２…に設けられた第２のＤＡ変換器とから成る。第１のＤＡ変換器は、６ビットのデジタル映像信号データＤ0〜Ｄ5の内、４ビットについてＤＡ変換を行うと共に、第２のＤＡ変換器は残余の２ビットについてＤＡ変換を行うようにした。
【００２５】
ここで、第１のＤＡ変換器は、上位４ビットのデジタル映像信号データに応じた１７個の参照電圧Ｖ0〜Ｖ16を発生する参照電圧発生回路１２と、これらの４ビットのデジタル映像信号に応じて、参照電圧Ｖ0〜Ｖ16から対応する参照電圧ペアＶj，Ｖj+1を選択する一対の参照電圧選択回路５，６から構成されている。
【００２６】
参照電圧発生回路１２は、例えば電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に接続されたラダー抵抗によって構成することができる。ここで、参照電圧選択回路５，６によって選択される参照電圧ペアＶj，Ｖj+1の真理値表を図２に示す。参照電圧選択回路５，６は、この真理値表に一致するように、図１０に示したデコード回路のトランジスタアレイを変更することにより容易に構成することができる。
【００２７】
上位４ビットのデジタル映像信号Ｄ2〜Ｄ5は、この真理値表に従って、参照電圧ペアＶj，Ｖj+1（アナログ電圧ペア）にデジタル・アナログ変換される。参照電圧ペアＶj，Ｖj+1は、１７個の参照電圧Ｖ0〜Ｖ16の中から選択された隣接電圧ペアであり、その大小関係はＶj＜Ｖj+1である。そこで、以下、参照電圧選択回路５，６によって選択された参照電圧ペアＶj，Ｖj+1を電圧ペアＶL，ＶHと記すことにする。
【００２８】
そして、第２のＤＡ変換器は、各画素ＧＳ１１，ＧＳ１２…に内蔵され、下位２ビットのデジタル映像信号データＤ0，Ｄ1に関してＤＡ変換を行う。その具体的な構成について、図３を参照しながら説明する。図３（ａ）は、第２のＤＡ変換器が内蔵された、液晶表示装置の画素ＧＳ１１を示す回路図である。なお、他の画素についても同様である。図３（ｂ）はエレクトロルミネッセンス表示装置（以下、ＥＬ表示装置という）の画素を示す回路図である。このＥＬ表示装置においては、液晶２１の変わりに、ＥＬ素子４７及びこのＥＬ素子４７を電流駆動するための駆動トランジスタ４８が導入されている。すなわち、駆動トランジスタ４８のゲートにＤＡ変換されたアナログ電圧が印加される。駆動トランジスタ４８は、そのアナログ電圧に応じてＥＬ素子４７に流れる電流を制御することにより、エレクトロルミネッセンス表示を行うことができる。ＤＡ変換器の部分については、図３（ａ）と全く同様である。
【００２９】
ラダー抵抗回路７は、電圧ペアＶL，ＶHの間に直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から構成される。そして、その各接続点からの電圧ＶH，Ｖ２，Ｖ３，Ｖ１が電圧選択回路８に入力される。電圧ＶＨ，Ｖ２，Ｖ３，Ｖ１は以下のように表すことができる。
Ｖ１＝ＶL＋ΔＶ・（Ｒ１／Ｒ）、Ｖ２＝ＶL＋ΔＶ・（Ｒ１＋Ｒ２／Ｒ）、
Ｖ３＝ＶL＋ΔＶ・（Ｒ１＋Ｒ２＋Ｒ３／Ｒ）である。ここで、Ｒ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４、ΔＶ＝ＶH−ＶLである。Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４に設定すると、Ｖ１＝ＶL＋ΔＶ／４、Ｖ２＝ＶL＋ΔＶ／２、Ｖ３＝ＶL＋３ΔＶ／４であり、等間隔の電圧となる。
【００３０】
電圧選択回路８は、下位２ビットのデジタル映像信号データＤ0，Ｄ1に応じて、上記の電圧ＶH，Ｖ２，Ｖ３，Ｖ１の内、１つの電圧を選択する回路であり、ゲートにデータＤ0が印加された薄膜トランジスタ（ＴＦＴ）Ｔ１，Ｔ２，Ｔ３，Ｔ４及び、ゲートにデータＤ1が印加された薄膜トランジスタ（ＴＦＴ）Ｔ５，Ｔ６から構成されている。ここで、Ｔ１，Ｔ３，Ｔ５はＰチャネル型ＴＦＴであり、Ｔ２，Ｔ４，Ｔ６はＮチャネル型ＴＦＴである。すなわち、（Ｄ0，Ｄ1）＝（０，０）の場合にはＴ１及びＴ５がオンするので、電圧Ｖ１が選択的に出力され、（Ｄ0，Ｄ1）＝（０，１）の場合には、Ｔ２及びＴ５がオンするので、電圧Ｖ２が選択的に出力され、（Ｄ0，Ｄ1）＝（１，０）の場合には、Ｔ３及びＴ６がオンするので電圧Ｖ３が選択的に出力され、（Ｄ0，Ｄ1）＝（１，１）の場合には、Ｔ４及びＴ６がオンするので電圧ＶＨが、選択的に出力される。
【００３１】
したがって、走査信号Ｇ１に応じて、画素選択トランジスタＴＧがオンすると、上記の電圧選択回路８によって選択された電圧が液晶２１の画素電極８０に供給される。こうして、上述した構成の第１及び第２のＤＡ変換器により、６ビットのデジタル映像信号Ｄ0〜Ｄ5に応じたアナログ電圧が、画素選択トランジスタＴＧを介して、液晶２１の画素電極８０や駆動トランジスタ４８のゲートに供給され表示が行われる。
【００３２】
このように、本実施形態によれば、６ビットのデジタル映像信号データＤ0〜Ｄ5の内、４ビットについては、画素部の周辺部に配置された第１のＤＡ変換器によりＤＡ変換を行い、残余の２ビットについては各画素内に内蔵された第２のＤＡ変換器によりＤＡ変換を行うようにしたので、画素部の周辺回路の回路規模を抑制しながらＤＡ変換の多ビット化を実現することが可能になる。
【００３３】
次に、画素に内蔵化される第２のＤＡ変換器の他の具体的な構成について、図４を参照しながら説明する。図４（ａ）は、第２のＤＡ変換器が内蔵された液晶表示装置の画素ＧＳ１１を示す回路図である。なお、他の画素についても同様である。図４（ｂ）はエレクトロルミネッセンス表示装置（以下、ＥＬ表示装置という）の画素を示す回路図である。このＥＬ表示装置においては、液晶２１の変わりに、ＥＬ素子４７及びこのＥＬ素子４７を電流駆動するための駆動トランジスタ４８が導入されている。すなわち、駆動トランジスタ４８のゲートにＤＡ変換されたアナログ電圧が印加される。駆動トランジスタ４８は、そのアナログ電圧に応じてＥＬ素子４７に流れる電流を制御することにより、エレクトロルミネッセンス表示を行うことができる。ＤＡ変換器の部分については、図４（ａ）と全く同様である。以下では、図４（ａ）について説明するが、図４（ｂ）のＥＬ表示装置についても同様である。
【００３４】
電圧供給回路９は、ソースが電圧ＶLに接続され、ゲートにデジタル映像信号Ｄ1が印加されたＰチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１０、ソースが電圧ＶHに接続され、ゲートにデジタル映像信号Ｄ1が印加されたＮチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１１、ソースが電圧ＶLに接続され、ゲートにデジタル映像信号Ｄ0が印加されたＰチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１２、ソースが電圧ＶHに接続され、ゲートにデジタル映像信号Ｄ0が印加されたＮチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１３から構成されている。Ｔ１０及びＴ１１のドレインは容量素子Ｃ２の容量電極８２に共通接続され、Ｔ１２及びＴ１３のドレインは容量素子Ｃ１の容量電極８１に共通接続されている。
【００３５】
すなわち、電圧供給回路９は、容量値の重み付けがされた容量素子Ｃ１，Ｃ２の容量電極８１，８２に、２ビットのデジタル映像信号Ｄ0，Ｄ1に応じて、電圧ペア電圧ＶL，ＶHを選択的に供給する回路である。ここで、容量素子Ｃ１の容量値はＣ、容量素子Ｃ２の容量値は２Ｃに設定されているものとする。
【００３６】
また、電圧ＶLと容量素子８１，８２の他方の容量電極８３（共通の電極）の間には走査信号Ｇ１によって制御された画素選択トランジスタＴＧ１が接続されている。電圧供給回路９と容量電極８２との間には走査信号Ｇ１によって制御された画素選択トランジスタＴＧ２が、電圧供給回路９と容量電極８１との間には走査信号Ｇ１によって制御された画素選択トランジスタＴＧ３が設けられている。また、画素選択トランジスタＴＧ２，ＴＧ３と液晶２１の画素電極８０の間には電荷転送トランジスタＴＴ１，ＴＴ２が設けられている。
【００３７】
以下、上述した第２のＤＡ変換器の動作について説明する。ここでは、画素ＧＳ１１にデータを書き込み場合について説明するが、他の画素へ書き込み場合も同様である。
【００３８】
＜データＤ0，Ｄ1＝（０，０）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００３９】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（０，０）が到来すると、Ｔ１０，Ｔ１２がオンし、容量電極８１，８２の電圧はＶLになる。次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶL−ＶL）＋Ｃ×（ＶL−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶLとなる。Ｖpixは画素電圧、Ｃttl＝ＣLC＋Ｃsc、
ＣLCは液晶２１の容量値、Ｃscは液晶２１に画素電極８０に付随する寄生容量の容量値である。
【００４０】
＜データＤ0，Ｄ1＝（１，０）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００４１】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（１，０）が到来すると、Ｔ１０，Ｔ１３がオンし、容量電極８２の電圧はＶLに、容量電極８１の電圧はＶHになる。
【００４２】
次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶL−ＶL）＋Ｃ×（ＶH−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×Ｃ／Ｃttl となる。
【００４３】
＜データＤ0，Ｄ1＝（０，１）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００４４】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（０，１）が到来すると、Ｔ１１，Ｔ１２がオンし、容量電極８２の電圧はＶHに、容量電極８１の電圧はＶLになる。
【００４５】
次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶH−ＶL）＋Ｃ×（ＶL−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×２Ｃ／Ｃttl となる。
【００４６】
＜データＤ0，Ｄ1＝（１，１）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００４７】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（１，１）が到来すると、Ｔ１１，Ｔ１３がオンし、容量電極８２の電圧はＶHに、容量電極８１の電圧はＶHになる。
【００４８】
次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶH−ＶL）＋Ｃ×（ＶH−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×３Ｃ／Ｃttl となる。このように、データが「１」増えると、出力電圧は（ＶH−ＶL）×Ｃ／Ｃttl だけ増える。そこで、Ｃttl＝４Ｃとすれば、等間隔の電圧でＤＡ変換を行うことができる。
【００４９】
次に、本発明の第２の実施形態に係る表示装置について図面を参照しながら説明する。図５は、第２の実施形態に係る表示装置の回路図である。なお、簡単のため、水平駆動回路の２列、画素部の２行２列分のみを示している。また、垂直駆動回路４０については前述したものと同様である。
【００５０】
本実施形態が第１の実施形態と相違する点は、第１のＤＡ変換器の構成にある。その他の構成については第１の実施形態のものをそのまま使用することができる。図５に示すように、第１のＤＡ変換器は、参照データ発生回路１５、階段電圧発生回路１６、一致検出回路１７、Ｎチャネル型のゲートトランジスタ２０Ａ，２１Ａ（ゲート回路）から構成されている。
【００５１】
参照データ発生回路１５は、一種のカウンタ回路で構成され、図６に示すように、４ビットの参照デジタルデータＲＤ2〜ＲＤ5を、その初期値の（００００）からスタートして、最大値の（１１１１）＝まで、基準クロックＣＬＢに基づいてインクリメントし、一水平期間をかけて時系列的に出力し、次の一水平期間では、再び、初期値の（００００）にリセットされ、最大値の（１１１１）まで出力するという動作を周期的に繰り返す。
【００５２】
ここで、基準クロックＣＫＢは、一水平期間に発生するクロック数が、参照デジタルデータの数（階調数）と等しくなるように、例えば水平クロックＣＫＨを分周して作成される。
【００５３】
階段電圧発生回路１６は、参照データ発生回路１５から時系列的にインクリメント出力される参照デジタルデータＲＤ2〜ＲＤ5に対応した階段電圧ペアＶSL，ＶSH（アナログ電圧）を発生する。階段電圧ペアＶSL，ＶSHは、図２に示した真理値表に従って発生される。例えば、ＲＤ2〜ＲＤ5＝００００の場合は、階段電圧ペア（ＶSL，ＶSH）＝（Ｖ0，Ｖ1）、ＲＤ2〜ＲＤ5＝０００１の場合は、階段電圧ペア（ＶSL，ＶSH）＝（Ｖ1，Ｖ2）である。
【００５４】
また、階段電圧ペアＶSL，ＶSH（アナログ電圧）の変化は、上記基準クロックＣＬＢに参照デジタルデータＲＤ0〜ＲＤ5の変化に同期させている（図６を参照）。ここで、階段電圧発生回路１６は、例えば各階段電圧ＶSを発生するラダー抵抗と、参照デジタルデータＲＤ0〜ＲＤ5に応じて各階段電圧ＶSを切り換え出力するスイッチ群により簡単に構成することができる。
【００５５】
一致検出回路１７は、４ビットのデジタル映像信号データＤ2〜Ｄ5と、参照デジタルデータＲＤ2〜ＲＤ5の対応する全ビットの一致を検出して一致検出信号を出力する回路である。一致検出回路１７は、具体的には、デジタル映像信号データＤ2〜Ｄ5の各ビットと、対応する参照デジタルデータＲＤ2〜ＲＤ5の各ビットとが入力された６個の排他的論理和回路１８−１，…１８−４と、これらの排他的論理和回路１８−１，…１８−４の出力が入力されたノア回路１９と、から構成することができる。排他的論理和回路は、例えば、図７に示す回路で構成することができる。なお、図７において、入力データＸＡは入力データＡの反転データ、入力データＸＢは入力データＢの反転データである。
【００５６】
排他的論理和回路１８−１はデジタル映像信号データＤ0と参照デジタルデータＲＤ0とが一致した時に論理値「０」を出力し、一致しない時は論理値「１」を出力する。他の排他的論理和回路１８−１も同様である。したがって、デジタル映像信号データＤ2〜Ｄ5と参照デジタルデータＲＤ2〜ＲＤ5の全ビットデータが一致した時、排他的論理和回路１８−１，…１８−４の出力は全て論理値「０」となり、ノア回路２０は一致検出信号として論理値「１」を出力する。
【００５７】
ゲートトランジスタ２０Ａ、２１Ａは、上記一致検出信号「１」に応じて、オンし、デジタル映像信号データＤ2〜Ｄ5に対応した階段電圧ペアＶSL，ＶSHを出力する。これにより、デジタル映像信号Ｄ0〜Ｄ5の上位４ビットについてデジタル・アナログ変換が為される。
【００５８】
次に、上述した表示装置の動作タイミングについて説明すると、第２のラッチ１４にデジタル映像信号がラッチされまでは、図１１に示した従来例のものと同様である。その後、ゲート信号線５１に走査信号Ｇ１（ハイレベル）が一水平期間だけ供給されることにより、画素選択トランジスタ７２がオンする。そして、参照データ発生回路１５から参照デジタルデータＲＤ2〜ＲＤ5が出力され、階段電圧発生回路１６からそれに同期した階段電圧ペアＶSL，ＶSHが出力される。
【００５９】
そして、デジタル映像信号データＤ2〜Ｄ5と参照デジタルデータＲＤ2〜ＲＤ5が一致した期間、ゲートトランジスタ２０Ａ、２１Ａがオンし、デジタル映像信号データＤ2〜Ｄ5に対応した階段電圧ペアＶSL，ＶSHが出力される。これにより、階段電圧ペアＶSL，ＶSHは第１の実施形態で述べた電圧ペアＶL，ＶHとして、画素内に設けられた第２ＤＡ変換器に供給される。すなわち、本実施形態は、第１のＤＡ変換器のみが第１の実施形態と相違し、画素内に設ける第２のＤＡ変換器については、図３及び図４に示したものと同じ回路を用いることができ、残余の２ビットについてＤＡ変換を行うことができる。
【００６０】
上述した構成の第１のＤＡ変換器によれば、デコード回路を用いた第１の実施形態のＤＡ変換器を利用する場合に比して、配線数やトランジスタ素子数を大幅に削減できる。
【００６１】
なお、上述した第１及び第２の実施形態の表示装置は、６ビットのＤＡ変換器を実現しているが、第１のＤＡ変換器と第２の変換器のビット数の割り振りは上記実施形態に限定されることはなく、適宜変更してもよい。例えば、第１のＤＡ変換器で３ビットを、第２のＤＡ変換器で３ビットをＤＡ変換しても良い。また、ＤＡ変換のビット数も６ビットに限られず必要に応じて適宜増減することができる。
【００６２】
また、上述した構成の表示装置は白黒表示であるが、本発明はフルカラー表示にも適用することができる。この場合、Ｒ、Ｇ、Ｂの各デジタル映像信号毎に、第１のラッチ回路１３、第２のラッチ１４、及びＤＡ変換器を設ければ良い。
【００６３】
また、本実施形態は、電圧制御の液晶表示装置に関するものであるが、電流制御のエレクトロルミネッセンス表示装置にも適用することができる。この場合、各画素の液晶２１の代わりに、ＥＬ素子及びこのＥＬ素子の駆動トランジスタを導入すればよい。すなわち、駆動トランジスタのゲートにＤＡ変換されたアナログ電圧が印加される。駆動トランジスタは、そのアナログ電圧に応じてＥＬ素子に流れる電流を制御することにより、エレクトロルミネッセンス表示を行うことができる。
【００６４】
【発明の効果】
本発明の表示装置は、本発明の表示装置は、デジタル映像信号をアナログ映像信号に変換するＤＡ変換器を、複数の画素の周辺部に設けられた第１のＤＡ変換器と、各画素内に設けられた第２のＤＡ変換器と、によって構成し、第１のＤＡ変換器によってｎビットのデジタル映像信号の内、ｍビット（ｍ＜ｎ）についてＤＡ変換を行うと共に、第２のＤＡ変換器によって、残余の（ｎ−ｍ）ビットについてＤＡ変換を行うようにした。
【００６５】
これにより、画素の周辺回路の構成を簡潔化して表示パネルの額縁面積の増加を抑制しながら、ＤＡ変換器のビット数を増加させることにより、多階調の表示を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置の回路図である。
【図２】参照電圧選択回路によって選択される参照電圧ペアＶj，Ｖj+1の真理値表である。
【図３】第２のＤＡ変換器の回路図である。
【図４】第２のＤＡ変換器の他の回路図である。
【図５】本発明の第２の実施形態に係る表示装置の回路図である。
【図６】階段電圧発生回路の動作を示すタイミング図である。
【図７】排他的論理和回路を示す回路図である。
【図８】従来の液晶表示装置の回路図である。
【図９】従来の液晶表示装置の画素の構成を示す回路図である。
【図１０】従来の液晶表示装置に用いられたＤＡ変換器の回路図である。
【図１１】従来の液晶表示装置の動作を示すタイミング図である。
【符号の説明】
５、６ 参照電圧選択回路
７ ラダー抵抗回路
８ 電圧選択回路
９ 電圧供給回路
１０ シフトレジスタ
１３−１、１４−１ ラッチ回路
１５ 参照データ発生回路
１６ 階段電圧発生回路
１７ 一致検出回路
１８ 排他的論理和回路
１９ ノア回路
２０Ａ，２１Ａ ゲートトランジスタ
２１ 液晶
７２ 画素選択トランジスタ
８０ 画素電極
【発明の属する技術分野】
本発明は表示装置に関し、特にデジタル映像信号をアナログ映像信号に変換するＤＡ変換器を備えた表示装置に関する。
【０００２】
【従来の技術】
一般に液晶表示装置は、各画素の画素電極にアナログ映像信号を供給し、液晶に印加される電界を変化させ、液晶を配向させることにより、液晶表示を行っている。ここで、外部機器から入力されるデジタル映像信号をアナログ映像信号に変換するための、ＤＡ変換器を内蔵した液晶表示装置が知られている。以下、この種の表示装置について図面を参照しながら説明する。図８は、従来のアクティブマトリクス型表示装置の回路図である。画素領域は、一行目に画素Ｇ１１，Ｇ１２，Ｇ１３，・・・が、２行目に画素２１，２２，２３、・・・が配列されることにより、全体としては行及び列のマトリクスに配置された複数の画素から構成されている。
【０００３】
そして、各画素毎に、Ｎチャネル型の画素選択トランジスタ７２（薄膜トランジスタ）が設けられている。画素選択トランジスタ７２のドレインには、水平駆動回路３０からのドレイン信号線６１，６２，６３が接続されている。また、画素選択トランジスタ７２のゲートには垂直駆動回路４０からのゲート信号線５１，５２、・・・がそれぞれ接続されている。
【０００４】
例えば画素ＧＳ１１の具体的な構成について説明すると、図９に示すように、画素選択トランジスタ７２のソース７２ｓは液晶２１の画素電極８０に接続されている。また、画素電極８０の電圧を１フィールド期間、保持するための補助容量８５が設けられており、この補助容量８５の一方の端子８６は画素選択トランジスタ７２のソース７２ｓに接続され、他方の電極８７には共通の電位が印加されている。ここで、ゲート信号線５１にゲート走査信号（Ｈレベル）が印加されると、画素選択ＴＦＴ７２はオン状態となり、ドレイン信号線６１からアナログ映像信号が画素電極８０に伝達されると共に、補助容量８５に保持される。画素電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。他の各画素の構成についても上記と全く同様である。
【０００５】
また、水平駆動回路３０の構成については、以下の通りである。例えば、４ビットのデジタル映像信号Ｄ0〜Ｄ3が外部から供給される。そして各列毎に、デジタル映像信号Ｄ0〜Ｄ3をラッチする４ビット構成の第１のラッチ回路１−１，１−２，１−３・・・が設けられている。これらのラッチ回路１−１，１−２，１−３・・・は、デジタル映像信号Ｄ0〜Ｄ3をサンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…に応じて次々とサンプリングし、一水平期間だけ保持する。ここで、サンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…はシフトレジスタ１０，１０，・・によって作成される。すなわち、シフトレジスタ１０，１０，・・・は水平クロックＣＫＨに応じて水平スタート信号ＳＴＨを順次シフトしたサンプリングパルスを作成する。
【０００６】
第１のラッチ回路１−１，１−２，１−３・・・に保持されたデジタル映像信号Ｄ0〜Ｄ3は、一水平期間終了後に発生する転送パルスＴＰに基づいて、４ビット構成の第２のラッチ回路２−１、２−２，２−３，・・・に同時にラッチされ、ＤＡ変換器３−１，３−２，３−３，・・・を通してアナログ映像信号に変換された後、ドレイン信号線６１，６２，６３・・・に出力される。
【０００７】
また、垂直駆動回路４０は、垂直クロックＣＫＶに応じて垂直スタート信号ＳＴＶを順次シフトしたゲートパルス（各一水平期間ずつハイレベルとなる）を順次、ゲート信号線５１，５２，・・・に出力する。
【０００８】
また、ＤＡ変換器３−１については、図１０に示すようなデコード回路を用いる方式が一般的である。このＤＡ変換器３−１は、デジタル映像信号Ｄ0〜Ｄ3をデコード回路９０によってデコードし、１６本の参照電圧線に供給される１６の参照電圧Ｖ0〜Ｖ15の中から、１つの参照電圧Ｖjを選択して、出力端子９１から出力する。デコード回路９０は、デジタル映像信号Ｄ0〜Ｄ3が供給されたトランジスタアレイから構成されている。例えば、デジタル映像信号が（０１１０）である場合、４つの直列トランジスタ９３がすべてオンになり、参照電圧Ｖ6が選択的に出力される。なお、ＤＡ変換器３−２，３−３…についても同様の構成である。
【０００９】
次に、上記構成の液晶表示装置の動作について、図１１に示したタイミング図を参照しながら説明する。ここでは、デジタル映像信号Ｄ0〜Ｄ3のうち、１ビット目のデジタル映像信号Ｄ0に着目して説明する。他のビットについても同様である。デジタル映像信号Ｄ0は水平クロックＣＫＨに同期して時系列的にデータＤ00，Ｄ01，Ｄ02…と変化する。そこで、データＤ00は、サンプリングパルスＳＲＰ１に応じてラッチ回路１−１にラッチされ、データＤ01は、サンプリングパルスＳＲＰ２に応じてラッチ回路１−１にラッチされる。
【００１０】
そして、一水平期間をかけてデジタル映像信号Ｄ0がラッチ回路１−１，１−２，１−３，…にラッチされた後、転送パルスＴＰに応じて、ラッチ回路１−１，１−２，１−３，…にラッチされたデータＤ00，Ｄ01，Ｄ02は同時にラッチ回路２−１，２−２，２−３にラッチされる。そして、このラッチデータＤ00，Ｄ01，Ｄ02は、ＤＡ変換器３−１，３−２，３−３，・・・を通してアナログ映像信号に変換された後、ドレイン信号線６１，６２，６３・・・に出力される。
【００１１】
【発明が解決しようとする課題】
上述したように従来の液晶表示装置では、画素の周辺部に配置される水平駆動回路３０内に、ＤＡ変換器３−１，３−２，３−３，・・・を設けていた。このため、画素の周辺回路、特に水平駆動回路３０の構成が複雑化し、液晶表示パネルの額縁面積が増大してしまうという問題があった。
【００１２】
また、この種のＤＡ変換器は、デコード回路９０を用いる方式であるため、階調数の増加と共にトランジスタ素子数や参照電圧線の配線数が大幅に増大してしまう。そのため、高精細と多階調を同時に実現できる表示装置の実現が困難であるという問題もあった。
【００１３】
【課題を解決するための手段】
そこで、本発明の表示装置は、デジタル映像信号をアナログ映像信号に変換するＤＡ変換器を、複数の画素の周辺部に設けられた第１のＤＡ変換器と、各画素内に設けられた第２のＤＡ変換器と、によって構成し、第１のＤＡ変換器によってｎビットのデジタル映像信号の内、ｍビット（ｍ＜ｎ）についてＤＡ変換を行うと共に、第２のＤＡ変換器によって、残余の（ｎ−ｍ）ビットについてＤＡ変換を行うようにした。
【００１４】
これにより、画素の周辺回路の構成を簡潔化して表示パネルの額縁面積の増加を抑制しながら、ＤＡ変換器のビット数を増加させることにより、多階調の表示を実現することができる。
【００１５】
ここで、上記の第１のＤＡ変換器及び第２のＤＡ変換器の好ましい実施態様としては以下の通りである。
【００１６】
まず、第１のＤＡ変換器は、ｍビットのデジタル映像信号に応じた複数の参照電圧を発生する参照電圧発生回路と、ｍビットのデジタル映像信号に応じて複数の参照電圧から対応する参照電圧ペアを選択する参照電圧選択回路と、を有するものである。これはデコーダ回路型のものであるが、ビット数が比較的小さい場合には回路規模はそれほど大きくないので有用である。
【００１７】
この第１のＤＡ変換器と組み合わせる第２のＤＡ変換器は、参照電圧ペア間の複数の電圧を発生するラダー抵抗回路と、（ｎ−ｍ）ビットのデジタル映像信号に応じて、前記複数の電圧の内、一つの電圧を選択する電圧選択回路と、を有するものである。これは、ラダー抵抗型のＤＡ変換器である。
【００１８】
第１のＤＡ変換器と組み合わせる他の第２のＤＡ変換器としては、容量値の重み付けがされた複数の容量素子と、（ｎ−ｍ）ビットのデジタル映像信号に応じて、参照電圧ペア電圧を複数の容量素子の電極に選択的に供給する電圧供給回路と、複数の容量素子によって蓄積された電荷をタイミング信号に応じて画素電極に供給する電荷転送トランジスタと、を有するものである。これは、容量型のＤＡ変換器である。
【００１９】
また、他の第１のＤＡ変換器としては、ｎビットのデータをインクリメントした参照デジタルデータを時系列的に出力する参照データ発生回路と、参照デジタルデータの変化と同期して変化すると共に、参照デジタルデータに対応した階段電圧ペアを発生する階段電圧発生回路と、デジタル映像信号データと参照デジタルデータとの一致を検出して一致検出信号を出力する一致検出回路と、一致検出信号に応じて階段電圧ペアを出力するゲート回路と、を有するものである。
【００２０】
このＤＡ変換器はデコード回路を用いていないのでビット数が増えてもトランジスタ数や配線数の増加を抑制することができる。また、この第１のＤＡ変換器と組み合わせる第２のＤＡ変換器については上記のラダー抵抗型のＤＡ変換器、容量型のＤＡ変換器をそのまま利用することができる。
【００２１】
【発明の実施の形態】
次に、本発明の第１の実施形態に係る表示装置について図面を参照しながら説明する。図１は、第１の実施形態に係る表示装置の回路図である。なお、簡単のため、水平駆動回路の２列、画素部の２行２列分のみを示している。また、垂直駆動回路４０については前述したものと同様である。
【００２２】
６ビットのデジタル映像信号Ｄ0〜Ｄ5が外部から供給されるものとする。６ビット構成の第１のラッチ回路１３−１，１３−２は、デジタル映像信号Ｄ0〜Ｄ5をサンプリングパルスＳＲＰ１，ＳＲＰ２に応じてサンプリングし、一水平期間だけ保持する。ここで、サンプリングパルスＳＲＰ１，ＳＲＰ２はシフトレジスタ１０−１，１０−２によって作成される。すなわち、シフトレジスタ１０−１，１０−２は水平クロックＣＫＨに応じて水平スタート信号ＳＴＨを順次シフトしたサンプリングパルスを作成する。
【００２３】
第１のラッチ回路１３−１，１３−２に保持されたデジタル映像信号Ｄ0〜Ｄ5は、一水平期間終了後に発生する転送パルスＴＰに基づいて、６ビット構成の第２のラッチ回路１４−１，１４−２に同時にラッチされた後、ＤＡ変換される。
【００２４】
ＤＡ変換器は、複数の画素ＧＳ１１、ＧＳ１２…の周辺部に設けられた第１のＤＡ変換器と、各画素ＧＳ１１、ＧＳ１２…に設けられた第２のＤＡ変換器とから成る。第１のＤＡ変換器は、６ビットのデジタル映像信号データＤ0〜Ｄ5の内、４ビットについてＤＡ変換を行うと共に、第２のＤＡ変換器は残余の２ビットについてＤＡ変換を行うようにした。
【００２５】
ここで、第１のＤＡ変換器は、上位４ビットのデジタル映像信号データに応じた１７個の参照電圧Ｖ0〜Ｖ16を発生する参照電圧発生回路１２と、これらの４ビットのデジタル映像信号に応じて、参照電圧Ｖ0〜Ｖ16から対応する参照電圧ペアＶj，Ｖj+1を選択する一対の参照電圧選択回路５，６から構成されている。
【００２６】
参照電圧発生回路１２は、例えば電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に接続されたラダー抵抗によって構成することができる。ここで、参照電圧選択回路５，６によって選択される参照電圧ペアＶj，Ｖj+1の真理値表を図２に示す。参照電圧選択回路５，６は、この真理値表に一致するように、図１０に示したデコード回路のトランジスタアレイを変更することにより容易に構成することができる。
【００２７】
上位４ビットのデジタル映像信号Ｄ2〜Ｄ5は、この真理値表に従って、参照電圧ペアＶj，Ｖj+1（アナログ電圧ペア）にデジタル・アナログ変換される。参照電圧ペアＶj，Ｖj+1は、１７個の参照電圧Ｖ0〜Ｖ16の中から選択された隣接電圧ペアであり、その大小関係はＶj＜Ｖj+1である。そこで、以下、参照電圧選択回路５，６によって選択された参照電圧ペアＶj，Ｖj+1を電圧ペアＶL，ＶHと記すことにする。
【００２８】
そして、第２のＤＡ変換器は、各画素ＧＳ１１，ＧＳ１２…に内蔵され、下位２ビットのデジタル映像信号データＤ0，Ｄ1に関してＤＡ変換を行う。その具体的な構成について、図３を参照しながら説明する。図３（ａ）は、第２のＤＡ変換器が内蔵された、液晶表示装置の画素ＧＳ１１を示す回路図である。なお、他の画素についても同様である。図３（ｂ）はエレクトロルミネッセンス表示装置（以下、ＥＬ表示装置という）の画素を示す回路図である。このＥＬ表示装置においては、液晶２１の変わりに、ＥＬ素子４７及びこのＥＬ素子４７を電流駆動するための駆動トランジスタ４８が導入されている。すなわち、駆動トランジスタ４８のゲートにＤＡ変換されたアナログ電圧が印加される。駆動トランジスタ４８は、そのアナログ電圧に応じてＥＬ素子４７に流れる電流を制御することにより、エレクトロルミネッセンス表示を行うことができる。ＤＡ変換器の部分については、図３（ａ）と全く同様である。
【００２９】
ラダー抵抗回路７は、電圧ペアＶL，ＶHの間に直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から構成される。そして、その各接続点からの電圧ＶH，Ｖ２，Ｖ３，Ｖ１が電圧選択回路８に入力される。電圧ＶＨ，Ｖ２，Ｖ３，Ｖ１は以下のように表すことができる。
Ｖ１＝ＶL＋ΔＶ・（Ｒ１／Ｒ）、Ｖ２＝ＶL＋ΔＶ・（Ｒ１＋Ｒ２／Ｒ）、
Ｖ３＝ＶL＋ΔＶ・（Ｒ１＋Ｒ２＋Ｒ３／Ｒ）である。ここで、Ｒ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４、ΔＶ＝ＶH−ＶLである。Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４に設定すると、Ｖ１＝ＶL＋ΔＶ／４、Ｖ２＝ＶL＋ΔＶ／２、Ｖ３＝ＶL＋３ΔＶ／４であり、等間隔の電圧となる。
【００３０】
電圧選択回路８は、下位２ビットのデジタル映像信号データＤ0，Ｄ1に応じて、上記の電圧ＶH，Ｖ２，Ｖ３，Ｖ１の内、１つの電圧を選択する回路であり、ゲートにデータＤ0が印加された薄膜トランジスタ（ＴＦＴ）Ｔ１，Ｔ２，Ｔ３，Ｔ４及び、ゲートにデータＤ1が印加された薄膜トランジスタ（ＴＦＴ）Ｔ５，Ｔ６から構成されている。ここで、Ｔ１，Ｔ３，Ｔ５はＰチャネル型ＴＦＴであり、Ｔ２，Ｔ４，Ｔ６はＮチャネル型ＴＦＴである。すなわち、（Ｄ0，Ｄ1）＝（０，０）の場合にはＴ１及びＴ５がオンするので、電圧Ｖ１が選択的に出力され、（Ｄ0，Ｄ1）＝（０，１）の場合には、Ｔ２及びＴ５がオンするので、電圧Ｖ２が選択的に出力され、（Ｄ0，Ｄ1）＝（１，０）の場合には、Ｔ３及びＴ６がオンするので電圧Ｖ３が選択的に出力され、（Ｄ0，Ｄ1）＝（１，１）の場合には、Ｔ４及びＴ６がオンするので電圧ＶＨが、選択的に出力される。
【００３１】
したがって、走査信号Ｇ１に応じて、画素選択トランジスタＴＧがオンすると、上記の電圧選択回路８によって選択された電圧が液晶２１の画素電極８０に供給される。こうして、上述した構成の第１及び第２のＤＡ変換器により、６ビットのデジタル映像信号Ｄ0〜Ｄ5に応じたアナログ電圧が、画素選択トランジスタＴＧを介して、液晶２１の画素電極８０や駆動トランジスタ４８のゲートに供給され表示が行われる。
【００３２】
このように、本実施形態によれば、６ビットのデジタル映像信号データＤ0〜Ｄ5の内、４ビットについては、画素部の周辺部に配置された第１のＤＡ変換器によりＤＡ変換を行い、残余の２ビットについては各画素内に内蔵された第２のＤＡ変換器によりＤＡ変換を行うようにしたので、画素部の周辺回路の回路規模を抑制しながらＤＡ変換の多ビット化を実現することが可能になる。
【００３３】
次に、画素に内蔵化される第２のＤＡ変換器の他の具体的な構成について、図４を参照しながら説明する。図４（ａ）は、第２のＤＡ変換器が内蔵された液晶表示装置の画素ＧＳ１１を示す回路図である。なお、他の画素についても同様である。図４（ｂ）はエレクトロルミネッセンス表示装置（以下、ＥＬ表示装置という）の画素を示す回路図である。このＥＬ表示装置においては、液晶２１の変わりに、ＥＬ素子４７及びこのＥＬ素子４７を電流駆動するための駆動トランジスタ４８が導入されている。すなわち、駆動トランジスタ４８のゲートにＤＡ変換されたアナログ電圧が印加される。駆動トランジスタ４８は、そのアナログ電圧に応じてＥＬ素子４７に流れる電流を制御することにより、エレクトロルミネッセンス表示を行うことができる。ＤＡ変換器の部分については、図４（ａ）と全く同様である。以下では、図４（ａ）について説明するが、図４（ｂ）のＥＬ表示装置についても同様である。
【００３４】
電圧供給回路９は、ソースが電圧ＶLに接続され、ゲートにデジタル映像信号Ｄ1が印加されたＰチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１０、ソースが電圧ＶHに接続され、ゲートにデジタル映像信号Ｄ1が印加されたＮチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１１、ソースが電圧ＶLに接続され、ゲートにデジタル映像信号Ｄ0が印加されたＰチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１２、ソースが電圧ＶHに接続され、ゲートにデジタル映像信号Ｄ0が印加されたＮチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１３から構成されている。Ｔ１０及びＴ１１のドレインは容量素子Ｃ２の容量電極８２に共通接続され、Ｔ１２及びＴ１３のドレインは容量素子Ｃ１の容量電極８１に共通接続されている。
【００３５】
すなわち、電圧供給回路９は、容量値の重み付けがされた容量素子Ｃ１，Ｃ２の容量電極８１，８２に、２ビットのデジタル映像信号Ｄ0，Ｄ1に応じて、電圧ペア電圧ＶL，ＶHを選択的に供給する回路である。ここで、容量素子Ｃ１の容量値はＣ、容量素子Ｃ２の容量値は２Ｃに設定されているものとする。
【００３６】
また、電圧ＶLと容量素子８１，８２の他方の容量電極８３（共通の電極）の間には走査信号Ｇ１によって制御された画素選択トランジスタＴＧ１が接続されている。電圧供給回路９と容量電極８２との間には走査信号Ｇ１によって制御された画素選択トランジスタＴＧ２が、電圧供給回路９と容量電極８１との間には走査信号Ｇ１によって制御された画素選択トランジスタＴＧ３が設けられている。また、画素選択トランジスタＴＧ２，ＴＧ３と液晶２１の画素電極８０の間には電荷転送トランジスタＴＴ１，ＴＴ２が設けられている。
【００３７】
以下、上述した第２のＤＡ変換器の動作について説明する。ここでは、画素ＧＳ１１にデータを書き込み場合について説明するが、他の画素へ書き込み場合も同様である。
【００３８】
＜データＤ0，Ｄ1＝（０，０）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００３９】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（０，０）が到来すると、Ｔ１０，Ｔ１２がオンし、容量電極８１，８２の電圧はＶLになる。次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶL−ＶL）＋Ｃ×（ＶL−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶLとなる。Ｖpixは画素電圧、Ｃttl＝ＣLC＋Ｃsc、
ＣLCは液晶２１の容量値、Ｃscは液晶２１に画素電極８０に付随する寄生容量の容量値である。
【００４０】
＜データＤ0，Ｄ1＝（１，０）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００４１】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（１，０）が到来すると、Ｔ１０，Ｔ１３がオンし、容量電極８２の電圧はＶLに、容量電極８１の電圧はＶHになる。
【００４２】
次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶL−ＶL）＋Ｃ×（ＶH−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×Ｃ／Ｃttl となる。
【００４３】
＜データＤ0，Ｄ1＝（０，１）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００４４】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（０，１）が到来すると、Ｔ１１，Ｔ１２がオンし、容量電極８２の電圧はＶHに、容量電極８１の電圧はＶLになる。
【００４５】
次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶH−ＶL）＋Ｃ×（ＶL−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×２Ｃ／Ｃttl となる。
【００４６】
＜データＤ0，Ｄ1＝（１，１）である場合＞
ゲート線５１が選択されると（走査信号Ｇ１＝ハイレベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ１，Ｃ２の他方の容量電極８３は電圧ＶLになる。また、画素電極８０の画素電圧もＶLになる。
【００４７】
第２のラッチ回路１４−１からデータＤ0，Ｄ1＝（１，１）が到来すると、Ｔ１１，Ｔ１３がオンし、容量電極８２の電圧はＶHに、容量電極８１の電圧はＶHになる。
【００４８】
次に、ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選択されると（走査信号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極８０の間で電荷の再配分が行われる。よって、電荷の保存則から次の式が成り立つ。
２Ｃ×（ＶH−ＶL）＋Ｃ×（ＶH−ＶL）＋ＶL×Ｃttl
＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖpix×Ｃttl
この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×３Ｃ／Ｃttl となる。このように、データが「１」増えると、出力電圧は（ＶH−ＶL）×Ｃ／Ｃttl だけ増える。そこで、Ｃttl＝４Ｃとすれば、等間隔の電圧でＤＡ変換を行うことができる。
【００４９】
次に、本発明の第２の実施形態に係る表示装置について図面を参照しながら説明する。図５は、第２の実施形態に係る表示装置の回路図である。なお、簡単のため、水平駆動回路の２列、画素部の２行２列分のみを示している。また、垂直駆動回路４０については前述したものと同様である。
【００５０】
本実施形態が第１の実施形態と相違する点は、第１のＤＡ変換器の構成にある。その他の構成については第１の実施形態のものをそのまま使用することができる。図５に示すように、第１のＤＡ変換器は、参照データ発生回路１５、階段電圧発生回路１６、一致検出回路１７、Ｎチャネル型のゲートトランジスタ２０Ａ，２１Ａ（ゲート回路）から構成されている。
【００５１】
参照データ発生回路１５は、一種のカウンタ回路で構成され、図６に示すように、４ビットの参照デジタルデータＲＤ2〜ＲＤ5を、その初期値の（００００）からスタートして、最大値の（１１１１）＝まで、基準クロックＣＬＢに基づいてインクリメントし、一水平期間をかけて時系列的に出力し、次の一水平期間では、再び、初期値の（００００）にリセットされ、最大値の（１１１１）まで出力するという動作を周期的に繰り返す。
【００５２】
ここで、基準クロックＣＫＢは、一水平期間に発生するクロック数が、参照デジタルデータの数（階調数）と等しくなるように、例えば水平クロックＣＫＨを分周して作成される。
【００５３】
階段電圧発生回路１６は、参照データ発生回路１５から時系列的にインクリメント出力される参照デジタルデータＲＤ2〜ＲＤ5に対応した階段電圧ペアＶSL，ＶSH（アナログ電圧）を発生する。階段電圧ペアＶSL，ＶSHは、図２に示した真理値表に従って発生される。例えば、ＲＤ2〜ＲＤ5＝００００の場合は、階段電圧ペア（ＶSL，ＶSH）＝（Ｖ0，Ｖ1）、ＲＤ2〜ＲＤ5＝０００１の場合は、階段電圧ペア（ＶSL，ＶSH）＝（Ｖ1，Ｖ2）である。
【００５４】
また、階段電圧ペアＶSL，ＶSH（アナログ電圧）の変化は、上記基準クロックＣＬＢに参照デジタルデータＲＤ0〜ＲＤ5の変化に同期させている（図６を参照）。ここで、階段電圧発生回路１６は、例えば各階段電圧ＶSを発生するラダー抵抗と、参照デジタルデータＲＤ0〜ＲＤ5に応じて各階段電圧ＶSを切り換え出力するスイッチ群により簡単に構成することができる。
【００５５】
一致検出回路１７は、４ビットのデジタル映像信号データＤ2〜Ｄ5と、参照デジタルデータＲＤ2〜ＲＤ5の対応する全ビットの一致を検出して一致検出信号を出力する回路である。一致検出回路１７は、具体的には、デジタル映像信号データＤ2〜Ｄ5の各ビットと、対応する参照デジタルデータＲＤ2〜ＲＤ5の各ビットとが入力された６個の排他的論理和回路１８−１，…１８−４と、これらの排他的論理和回路１８−１，…１８−４の出力が入力されたノア回路１９と、から構成することができる。排他的論理和回路は、例えば、図７に示す回路で構成することができる。なお、図７において、入力データＸＡは入力データＡの反転データ、入力データＸＢは入力データＢの反転データである。
【００５６】
排他的論理和回路１８−１はデジタル映像信号データＤ0と参照デジタルデータＲＤ0とが一致した時に論理値「０」を出力し、一致しない時は論理値「１」を出力する。他の排他的論理和回路１８−１も同様である。したがって、デジタル映像信号データＤ2〜Ｄ5と参照デジタルデータＲＤ2〜ＲＤ5の全ビットデータが一致した時、排他的論理和回路１８−１，…１８−４の出力は全て論理値「０」となり、ノア回路２０は一致検出信号として論理値「１」を出力する。
【００５７】
ゲートトランジスタ２０Ａ、２１Ａは、上記一致検出信号「１」に応じて、オンし、デジタル映像信号データＤ2〜Ｄ5に対応した階段電圧ペアＶSL，ＶSHを出力する。これにより、デジタル映像信号Ｄ0〜Ｄ5の上位４ビットについてデジタル・アナログ変換が為される。
【００５８】
次に、上述した表示装置の動作タイミングについて説明すると、第２のラッチ１４にデジタル映像信号がラッチされまでは、図１１に示した従来例のものと同様である。その後、ゲート信号線５１に走査信号Ｇ１（ハイレベル）が一水平期間だけ供給されることにより、画素選択トランジスタ７２がオンする。そして、参照データ発生回路１５から参照デジタルデータＲＤ2〜ＲＤ5が出力され、階段電圧発生回路１６からそれに同期した階段電圧ペアＶSL，ＶSHが出力される。
【００５９】
そして、デジタル映像信号データＤ2〜Ｄ5と参照デジタルデータＲＤ2〜ＲＤ5が一致した期間、ゲートトランジスタ２０Ａ、２１Ａがオンし、デジタル映像信号データＤ2〜Ｄ5に対応した階段電圧ペアＶSL，ＶSHが出力される。これにより、階段電圧ペアＶSL，ＶSHは第１の実施形態で述べた電圧ペアＶL，ＶHとして、画素内に設けられた第２ＤＡ変換器に供給される。すなわち、本実施形態は、第１のＤＡ変換器のみが第１の実施形態と相違し、画素内に設ける第２のＤＡ変換器については、図３及び図４に示したものと同じ回路を用いることができ、残余の２ビットについてＤＡ変換を行うことができる。
【００６０】
上述した構成の第１のＤＡ変換器によれば、デコード回路を用いた第１の実施形態のＤＡ変換器を利用する場合に比して、配線数やトランジスタ素子数を大幅に削減できる。
【００６１】
なお、上述した第１及び第２の実施形態の表示装置は、６ビットのＤＡ変換器を実現しているが、第１のＤＡ変換器と第２の変換器のビット数の割り振りは上記実施形態に限定されることはなく、適宜変更してもよい。例えば、第１のＤＡ変換器で３ビットを、第２のＤＡ変換器で３ビットをＤＡ変換しても良い。また、ＤＡ変換のビット数も６ビットに限られず必要に応じて適宜増減することができる。
【００６２】
また、上述した構成の表示装置は白黒表示であるが、本発明はフルカラー表示にも適用することができる。この場合、Ｒ、Ｇ、Ｂの各デジタル映像信号毎に、第１のラッチ回路１３、第２のラッチ１４、及びＤＡ変換器を設ければ良い。
【００６３】
また、本実施形態は、電圧制御の液晶表示装置に関するものであるが、電流制御のエレクトロルミネッセンス表示装置にも適用することができる。この場合、各画素の液晶２１の代わりに、ＥＬ素子及びこのＥＬ素子の駆動トランジスタを導入すればよい。すなわち、駆動トランジスタのゲートにＤＡ変換されたアナログ電圧が印加される。駆動トランジスタは、そのアナログ電圧に応じてＥＬ素子に流れる電流を制御することにより、エレクトロルミネッセンス表示を行うことができる。
【００６４】
【発明の効果】
本発明の表示装置は、本発明の表示装置は、デジタル映像信号をアナログ映像信号に変換するＤＡ変換器を、複数の画素の周辺部に設けられた第１のＤＡ変換器と、各画素内に設けられた第２のＤＡ変換器と、によって構成し、第１のＤＡ変換器によってｎビットのデジタル映像信号の内、ｍビット（ｍ＜ｎ）についてＤＡ変換を行うと共に、第２のＤＡ変換器によって、残余の（ｎ−ｍ）ビットについてＤＡ変換を行うようにした。
【００６５】
これにより、画素の周辺回路の構成を簡潔化して表示パネルの額縁面積の増加を抑制しながら、ＤＡ変換器のビット数を増加させることにより、多階調の表示を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置の回路図である。
【図２】参照電圧選択回路によって選択される参照電圧ペアＶj，Ｖj+1の真理値表である。
【図３】第２のＤＡ変換器の回路図である。
【図４】第２のＤＡ変換器の他の回路図である。
【図５】本発明の第２の実施形態に係る表示装置の回路図である。
【図６】階段電圧発生回路の動作を示すタイミング図である。
【図７】排他的論理和回路を示す回路図である。
【図８】従来の液晶表示装置の回路図である。
【図９】従来の液晶表示装置の画素の構成を示す回路図である。
【図１０】従来の液晶表示装置に用いられたＤＡ変換器の回路図である。
【図１１】従来の液晶表示装置の動作を示すタイミング図である。
【符号の説明】
５、６ 参照電圧選択回路
７ ラダー抵抗回路
８ 電圧選択回路
９ 電圧供給回路
１０ シフトレジスタ
１３−１、１４−１ ラッチ回路
１５ 参照データ発生回路
１６ 階段電圧発生回路
１７ 一致検出回路
１８ 排他的論理和回路
１９ ノア回路
２０Ａ，２１Ａ ゲートトランジスタ
２１ 液晶
７２ 画素選択トランジスタ
８０ 画素電極
Claims (9)
- 複数の画素と、ｎビットのデジタル映像信号をアナログ映像信号に変換するＤＡ変換器とを有し、該アナログ映像信号を前記各画素に供給して表示を行う表示装置において、前記ＤＡ変換器は、前記複数の画素の周辺部に設けられた第１のＤＡ変換器と、前記各画素内に設けられた第２のＤＡ変換器とから成り、前記第１のＤＡ変換器は、前記ｎビットのデジタル映像信号の内、ｍビット（ｍ＜ｎ）についてＤＡ変換を行うと共に、前記第２のＤＡ変換器は残余の（ｎ−ｍ）ビットについてＤＡ変換を行い、
前記第１のＤＡ変換器は、前記ｍビットのデジタル映像信号に応じた複数の参照電圧を発生する参照電圧発生回路と、前記ｍビットのデジタル映像信号に応じて前記複数の参照電圧から対応する参照電圧ペアを選択する参照電圧選択回路と、を有することを特徴とする表示装置。 - サンプリングパルスに応じて前記デジタル映像信号をラッチする第１のラッチ回路と、一水平期間終了後に発生する転送パルスに応じて前記第１のラッチ回路の出力をラッチする第２のラッチ回路とを備え、該第２のラッチ回路の出力を前記第１のＤＡ変換器に入力することを特徴とする請求項１記載の表示装置。
- 前記（ｎ−ｍ）ビットのデジタル映像信号の各ビットが、前記第２のＤＡ変換器に並列に入力されることを特徴とする請求項１〜２記載の表示装置。
- 前記第２のＤＡ変換器は、前記参照電圧ペア間の複数の電圧を発生するラダー抵抗回路と、前記（ｎ−ｍ）ビットのデジタル映像信号に応じて、前記複数の電圧の内、一つの電圧を選択する電圧選択回路と、を有することを特徴とする請求項１〜３記載の表示装置。
- 走査信号に応じて前記電圧選択回路によって選択された電圧を前記画素の画素電極に供給する画素選択トランジスタを有することを特徴とする請求項４記載の表示装置。
- 前記第１のＤＡ変換器は、ｎビットのデータをインクリメントした参照デジタルデータを時系列的に出力する参照データ発生回路と、前記参照デジタルデータの変化と同期して変化すると共に、該参照デジタルデータに対応した階段電圧ペアを発生する階段電圧発生回路と、デジタル映像信号データと前記参照デジタルデータとの一致を検出して一致検出信号を出力する一致検出回路と、前記一致検出信号に応じて前記階段電圧ペアを出力するゲート回路と、を有することを特徴とする請求項１記載の表示装置。
- サンプリングパルスに応じて前記デジタル映像信号をラッチする第１のラッチ回路と、一水平期間終了後に発生する転送パルスに応じて前記第１のラッチ回路の出力をラッチする第２のラッチ回路とを備え、該第２のラッチ回路の出力を前記第１のＤＡ変換器に入力することを特徴とする請求項６記載の表示装置。
- 前記第２のＤＡ変換器は、前記階段電圧ペア間の電圧を発生するラダー抵抗回路と、前記（ｎ−ｍ）ビットのデジタル映像信号に応じて、前記複数の電圧の内、一つの電圧を選択する電圧選択回路と、を有することを特徴とする請求項６または７記載の表示装置。
- 走査信号に応じて前記電圧選択回路によって選択された電圧を前記画素の画素電極に供給する画素選択トランジスタを有することを特徴とする請求項８記載の表示装置。
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