KR100228248B1 - 전압 출력 회로 및 화상 표시 장치 - Google Patents

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Abstract

전압 출력 회로는 n비트의 디지털 신호의 k 비트 및 m 비트에 근거하여 복수의 계조 전원선에서 1개의 특정의 기간에 선택하기 위하여 디코더, 선택 회로, 논리 회로 및 출력 회로를 가지고 있다. 디지털 신호의 k 비트는 한쪽의 디코더에서 2k개의 디코드 신호로 변환되고, 나머지 m 비트는 다른쪽의 디코더에서 2m개의 디코드 신호로 변환된다. 선택 회로에서는, 2k개의 디코드 신호를 사용하여 k개의 타이밍 신호에 근거하여 1 수평 주파 기간이 2k등분된 기간을 1개 선택하기 위한 신호가 발생한다. 논리 회로에서는, 그 신호와 2m개의 디코드 신호를 조합시켜 2m개의 신호를 발생한다. 게다가, 출력 스위치에 의해 논리 회로에서의 신호를 사용하여 2m개의 계조 전원선에서 1개가 선택된다. 이에 의해 입력 영상 신호로서 디지탈 신호를 사용하는 화상 표시 장치에서, 표시 품위를 손상하지 않고 계조 전원선의 수가 감소하는 것과 함께 구동 회로의 구성이 간소하게 된다. 이 결과, 화상 표시 장치의 저단가화를 도모할 수 있다.

Description

전압 출력 회로 및 화상 표시 장치
제1도는 본 발명의 제1 실시예에 따른 액정 표시 장치에서의 제1소오스 구동기의 구성을 도시한 블럭도.
제2도는 상기의 액정 표시 장치의 개략 구성을 도시한 블록도.
제3도는 제2도의 액정 표시 장치에서의 화소의 구성을 도시한 회로도.
제4도는 상기 제1소오스 구동기에서의 주사 회로의 구성을 도시한 회로도.
제5도는 상기 제1소오스 구동기에서의 샘플링 회로의 구성을 도시한 회로도.
제6도는 상기 제1소오스 구동기에서의 래치의 구성을 도시한 회로도.
재7도는 상기 제1소오스 구동기에거의 디코더의 구성을 도시한 회로도.
제8도는 상기 제1소오스 구동기에 인가되는 계단상의 계도 전압의 파형을 도시한 파형도.
제9도는 상기 제1소오스 구동기에 인가되는 직선상의 계조 전압의 파형을 도시한 파형도.
제10도는 상기 제1소오스 구동기에 인가되는 다른 계단상의 계조 전압의 파형을 도시한 파형도.
제11도는 상기 제1소오스 구동기에 인가되는 다른 직선상의 계조 전압의 파형을 도시한 파형도.
제12도는 상기 제1소오스 구동기에서의 선택 회로에 관한 입출력 신호의 파형을 도시한 파형도.
제13도는 선택 회로의 구성을 도시한 회로도.
제14도는 상기 제1소오스 구동기에 카운터가 부가된 구성을 도시한 회로도.
제15도는 상기 제1소오스 구동기에서의 논리 회로의 구성을 도시한 회로도.
제16도는 상기 제1소오스 구동기에서의 출력 스위치의 구성을 도시한 회로도.
제17도는 상기의 출력 스위치를 구성하는 아날로그 스위치의 다른 구성을 도시한는 회로도.
제18도는 상기 제1소오스 구동기에서의 선택 회로에 관한 다른 입출력 신호의 파형을 도시한 파형도.
제19도는 제18도의 파형의 출력 신호를 발생하기 위한 선택 회로의 구성을 도시한 회로도.
제20도는 제19도의 선택 회로의 동작을 나타내는 타임 챠트.
제21도는 제18도의 파형의 출력 신호를 발생하기 위한 다른 선택 회로의 구성을 도시한 회로도.
제22도는 제21도의 선택 회로에서의 플립플롭의 구성을 도시한 회로도.
제23도는 제21도의 선택 회로의 동작을 나타내는 타임 챠트.
제24도는 상기 제1소오스 구동기의 다른 구성을 도시한 블록도.
제25도는 상기 제1소오스 구동기의 또다른 구성을 도시한 블록도.
제26도는 제25도의 소오스 구동기에 인가되는 계단상의 계조 전압의 파형을 도시한 파형도.
제27도는 상기 액정 표시 장치에서의 제2소오스 구동기의 구성을 도시한 블록도.
제28도는 상기 제2소오스 구동기에 인가되는 계단상의 계조 전압의 파형으로 도시한 파형도.
제29도는 상기 제2소오스 구동기에서의 출력 스위치의 구성을 도시한 회로도.
제30도는 상기 제2소오스 구동기에서의 중간치 발생기의 구성을 도시한 회로도.
제31도는 상기 제2소오스 구동기의 다른 구성을 도시한 블록도.
제32도는 제31도의 소오스 구동기에서의 중간치 발생기의 구성을 도시한 회로도.
제33도는 상기 액정 표시 장치에서의 제3 소오스 구동기의 구성을 도시한 블록도.
제34도는 상기 제3 소오스 구동기에서의 카운터의 동작을 나타내는 타임 챠트.
제35도는 상기 제3 소오스 구동기에 인가되는 계조 전압의 파형을 도시한 파형도.
제36도는 상기 제3 소오스 구동기에서의 비교 회로의 구성을 도시한 회로도.
제37도는 상기 제3 소오스 구동기를 적용한 변형례에 따른 액정 표시 장치의 주요부의 구성을 도시한 블록도.
제38도는 상기 제3 소오스 구동기에서의 출력부의 구성을 부분적으로 도시한 회로도.
제39도는 상기 출력부의 동작을 나타내는 파형도.
제40도는 상기 제3 소오스 구동기의 액정 패널로의 실장 구조를 도시한 평면도.
제41도는 상기 실장 구조를 실현하기 위한 기판에서의 배선 구조를 도시한 평면도.
제42도는 상기 실장 구조에 적용되는 분할 구동을 실현하기 위한 회로를 도시한 회로도.
제43도는 상기 실장 구조에 적용되는 분할 구동을 실현하기 위한 다른 회로를 도시한 회로도.
제44도는 본 발명의 제2 실시예에 따른 제1액정 표시 장치의 구성을 도시한 블록도.
제45도는 상기 제1액정 표시 장치의 동작을 도시한 파형도.
제46도는 액정의 인가 전압에 대한 표시 계조의 변화 특성을 도시한 그래프.
제47도는 본 발명의 제2 실시예에 따른 제2액정 표시 장치의 구성을 도시한 블록도.
제48도는 상기 제2액정 표시 장치의 동작을 도시한 파형도.
제49도는 상기 제1및 제2액정 표시 장치에 적합한 계조 전원의 구성을 도시한 블록도.
제50도는 상기 계조 전원의 동작을 도시한 타임 챠트.
제51도는 상기 계조 전원에서 발생하는 계조 전압 및 그 계조 전압에 따라 변화하는 계조를 도시한 파형도.
제52도는 종래의 액정 표시 장치의 요부의 구성을 도시한 블록도.
제53도는 제52도의 액정 표시 장치에 사용되는 아날로그 방식의 데이터 신호선 구동 회로의 구성을 도시한 블록도.
제54도는 제52도의 액정 표시장치에 이용되는 디지탈 방식의 데이터 신호선 구동 회로의 구성을 도시한 블록도.
제55도는 상기 디지털 방식의 데이터 신호선 구동 회로의 다른 구성을 도시한 블록도.
제56도는 중간조를 표시하는 종래의 데이터 신호선 구동 회로에서 사용되는 진동 전압의 파형을 도시한 파형도.
제57도는 하나의 계조 전원선을 갖는 종래의 다른 데이터 신호선 구동 회로에 인가되는 계조 전압 및 이 계조 전압을 선택하기 위한 신호의 파형을 도시한 파형도.
제58도는 제57도의 파형에 기초하여 동작하는 데이터 신호선 구동 회로의 구성을 도시한 블록도.
제59도는 제58도의 데이터 신호선 구동 회로에 인가되는 계조 전압 및 이 계조 전압을 선택하기 위하여 필요한 계조 기준 신호 등의 파형을 도시한 파형도.
제60도는 독립한 집적 회로로서 형성되는 데이터 신호선 구동회로의 실장 구조를 도시한 평면도.
제61도는 제60도의 실장 구조의 부적절을 해결하기 위하여 이루어진 다른 실장 구조를 도시한 평면도.
제62도는 제61도의 실장 구조의 일부를 확대하여 도시한 정면도.
제63도는 제58도의 데이터 신호선 구동 회로에서의 아날로그 스위치의 동작 특성을 도시한 그래프.
제64도는 상기 아날로그 스위치를 포함하는 제58도의 데이터 신호선 구동 회로에서의 출력부의 동작을 도시한 파형도.
제65도는 종래의 분할된 데이터 신호선 구동 회로의 구성을 도시한 블록도.
제66도는 제65도의 데이터 신호선 구동 회로의 동작을 도시한 타임 챠트.
* 도면의 주요부분에 대한 부호의 설명
11 : 주사 회로 12 : 샘플링 회로
13 : 래치 14 : 디코더
15 : 선택 출력 회로 16 : 선택 회로
17 : 논리 회로 18 : 출력 스위치
[발명의 목적]
[발명이 속하는 기술 분야 및 그 분야의 종래 기술]
본 발명은 디지털의 입력 신호에 기초하여 전원선의 전압을 선택하여 페치하고 출력하는 전압 출력 회로에 관한 것으로서, 상세하게는 고정밀도 및 다계조의 표시를 실현하는 것이 가능한 전압 출력 회로 및 그것을 데이터 신호 출력동의 구동 회로로서 사용한 화상 표시 장치에 관한 것이다.
종래, 액정 표시 장치의 화상 표시 장치에는, 여러 가지의 구동 방식이 제안 또는 실용화되어 있다. 그 중에서도 액티브 매트릭스 구동 방식은 그래픽 표시에 적용되고 있고, 연구 개발이 활발히 행해지고 있다.
액티브 매트릭스 구동 방식의 액정 표시 장치는 제52도에 도시한 바와 같이, 화소 어레이(101)와, 데이터 신호선 구동 회로(102), 주사 신호선 구동 회로(103)를 구비하고 있다. 화소 어레이(101)는 서로 교차하는 다수의 데이터 신호선 SL…과 다수의 주사 신호선 GL…을 구비하고 있다. 이웃하는 2개의 데이터 신호선 SLㆍSL과 이웃하는 2개의 주사 신호선 GLㆍGL로 둘러싸인 부분에는, 화소(104)가 1개씩 설치되어 있고, 화소(104…)는 화소 어레이(101)의 전체에 걸쳐 매트릭스상으로 배치되어 있다.
데이터 신호선 구동 회로(102)는 입력된 영상 신호 DAT를 1 수평 주사 기간내에 클럭 CKS 등의 타이밍 신호에 동기하여 샘플링하고, 필요에 따라 증폭하여 각 데이터선 SL에 기입하도록 되어 있다. 기입되는 신호는 표시해야 하는 화상의 휘도 레벨을 나타내는 계조에 대응하고 있다.
주사 신호선 구동 회로(103)는 주사 신호선 GL을 1 수평 주사 기간마다 클럭 CKS 등의 타이밍 신호에 동기하여 순차 선택함으로써 화소(104)내에 있는 도시하지 않은 스위칭 소자(예를 들어 박막 트랜지스터)의 온ㆍ오프를 제어하도록 되어 있다. 이에 의해, 각 데이터 신호선 SL에 기입된 영상 신호(데이타)가 각 화소(104…)에 기입됨과 동시에 기입된 데이터가 보유된다.
그런데, 종래의 액티브 매트릭스형 액정 표시 장치에서, 일반적으로 상기의 스위칭 소자 즉 화소 트랜지스터는 투명 기판상에 형성된 비장질 실리콘 박막에 의해 형성되어 있다. 또한, 데이터 신호선 구동 회로(102), 주사 신호선 구동 회로(103) 등의 회르는 각각 외장의 IC로 구성되어 있었다.
이에 대해서, 근년에 대화면화에 수반하는 화소 트랜지스터의 구동력 향상, 구동 IC의 실장 단가의 저감, 실장에서의 신뢰성 등의 요구에 의해 다결정 실리콘 박막을 사용하여 단결정에 화소 어레이(101)와 수동 회로(102.103)를 형성하는 기술이 보고되고 있다. 또한, 대화면화 및 저단가화를 목표로 하여 글라스의 변형점(약600) 이하의 프로세스 온도에서 소자를 글라스 기판상의 다결정 실리콘 박막으로 형성하는 것도 시험하고 있다.
상기와 같은 액정 표시 징치에서 영상 신호를 데이타 신호선 SL에 기입하는 방식에 대해서 이하에 서술한다. 데이터 신호선 SL의 구동 방식으로서는 아날로그 방식과 디지털 방식이 있다.
종래의 아날로그 방식의 데이터 신호선 구동 회로는 제53도에 도시하는 바와같이, 우선 트랜지스터(120)이 아날로그의 영상 신호 DAT에 포함되는 수평 동기 신호 등에 기초하여 작성되는 시작 펄스 SPS에 동기하여 리세트된다. 이에 의해, 거의 1 수평 주사 기간을 데이터 신호선 SL…의 채널 수로 나눈 주기를 갖는 클럭 CKS에 동기하여 샘플링 신호가 아날로그 스위치 TR...의 게이트에 순차 출력된다.
아날로그 그위치 TR…의 각각의 소오스에는 도시하지 않은 영상 신호원으로부터 공통으로 영상 신호 DAT가 입력되고 있다. 이 영상 신호 DAT는 아날로그 스위치 TR에 의해 순차 샘플링되어 홀드 콘덴서 C...에 홀드된 후, 계조 신호로서 데이터 신호선 SL...로 인가된다.
이 때, 주사 신호선 구동 회로(103)에 의해 선택된 주사 신호선 GL에 접속되어 있는 화소(104…)에서는 각각 스위칭 소자 SW가 온되어 있다. 이에 의해, 상기와 같이 하여 데이터 신호선 SL…에 인가된 계조 신호가 스위칭 소자 SW를 통해 화소 용량 CP에 기입된다. 기입된 계조 신호가 다음의 샘플링 타이밍까지 보유됨으로써 화상이 표시된다.
상기의 아날로그 방식의 데이터 신호선 구동 회로에서, 고품위의 텔레비젼 화상이나 컴퓨터 화상의 표시를 실현하기 위해 표시 화상의 고해상도화 및 고정밀도화를 도모하기 위해서는 데이터 신호선의 수를 증가시킴으로써 수평 해상도를 증가시킬 필요가 있다. 그렇지만, 데이터 신호선의 수를 증가시키면, 화소 용량으로의 계조 신호의 기입에 불량이 생긴다는 문제가 있다.
예를 들어, VGA(Video Graphics Array) 방식의 경우, 1 수평 주사 주기(1H)가 1/(48060)30sec인 것으로부터 수평 해상도를 640 라인으로 하면, 아날로그 스위치 TR이 온하는 기간 Ton1은 다음 식에 의해 46sec이다.
Ton1= 3010-6/ 640 = 46 (nsec)
이에 대해 계조 신호를 화소 용량 CP에 정확히 (99이상) 기입하기 위해서 필요한 시간 TSl은 시정수가 적어도 5배는 필요하기 때문에 화소 용량 CP의 요량값을 20pF으로 하고, 아날로그 스위치 TR의 저항을 1으로 하면, 다음 식과 같이 계산된다.
TSL = 2010-9 1103 5 = 100 (nsec)
이와 같이, 상기의 방식의 데이터 신호선 구동 회로에서는, 샘플링 기간으로서의 기간 Ton1에 대해 너무 짧기 때문에, 계조 신호를 정확히 화소 용량 CP에 기입 할 수 없다고 하는 문제가 있다.
한편, 종래의 디지털 방식의 데이터 신호선 구동 회로에서는 제54도에 도시한 바와 같이, 주사 신호 SCAN이 입력됨으로써 주사 회로(106)에 의해 그 샘플링 펄스에 동기하여 영상 데이터 DAT가 샘플링된다.
샘플링된 n 비트의 디지털 신호는 래치(107)에 보유된 후, 다음의 수평 주사 기간에 전송 신호 TF에 동기하여 전송되고, 디코더 (108)에서 디코드된다. 출력 스위치(109)를 구성하는 도시하지 않은 복수의 스위칭 트랜지스터는 디코더(108)로 부터의 디코드 신호에 의해 온ㆍ오프가 제어된다. 상기의 스위칭 트랜지스터 중 하나가 온함으로써 2n개의 계조 전원선 중 1개가 선택되고, 그 계조 전원선이 데이터 신호선 SL에 접속된다.
상기의 데이터 신호선 구동 회로는 2n계조의 화상을 표시할 수 있는 것으로, 계조수와 동수의 계조 전원수가 필요하기 때문에, 실용상 다계조 표시에 한계가 있고, 통상 8 계조 또는 16 계조 이하에서 사용되는 일이 많다.
제55도에 도시하는 데이터 신호선 구동 회로에서는 샘플링 회로(106)에 의해 샘플링된 디지털 신호가 m 비트와 h 비트로 나누어진다. 각각의 신호는 래치(110ㆍ110)와 디코더(111ㆍ111)를 경유해 2m개의 디코드 신호와 2h개의 디코드 신호로 변환된다. 2m개의 디코드 신호는 2m +1개의 계조 전원선으로부터 2개를 선택하기 위해 출력 스위치(109)에 인가된다. 2h개의 디코드 신호는 출력 스위치(109)로부터 출력된 2개의 전압의 중간치를 발생하는 중간치 발생기(112)에 인가된다.
중간치 발생기(112)는 이웃하는 계조 전원선간에 다수의 저항 소자가 직렬 접속되고, 저항 분할에 의해 중간 전위를 생성하는 회로로서, 예를 들어 SID '94 DIGEST p. 351354에 제안되어 있다. 또한, 상기의 데이타 신호선 구동 회로에서는 중간치 발생기(112)에 대해 출력 스위치(109)가 2개의 계조 전원선을 선택함으로써 계조 전원선 수는 계조수위 약 1/8 (64계조 표시에 대해 9개)로 저감되어 있다.
또한, 계조 전원선 수를 삭감하는 다른 구성으로서는, 제56도에 도시된 바와같이, 진동 전압을 이용하는 디지털 구동기가 있다. 이것은, SID '93 DIGEST p.1114에 제안되어 있는 바와 같이, 2개의 전압 VccㆍVcc의 사이에서 진동하는 신호를 사용하고, 그 듀티비에 의해 중간조를 표시하도록 되어 있다. 제56도의 예에서는, 2개의 전압 VccㆍVss에 의해 8 계조용의 전압 V1 V8을 출력하고 있지만, 이 방법을 확장하면 제55도에 도시하는 데이터 신호선 구동 회로와 마찬가지로 9 전원으로 64 계조 표시를 행하는 것도 가능하게 된다.
게다가, 다른 방법으로서는, 제57도에 도시하는 바와 같이, 1개의 전원선에 저레벨에서 고레벨까지 변화하는 계단상의 램프 전압 VR을 입력함으로써, 표시 데이터에 대응하는 타이밍 (계조용 기본 신호 F1 Fn)에서 전원선의 전압을 페치하는 구동방법이 있다(특공평7-50389호 공보 참조).
이 방법에 의하면, 이론적으로는 1개의 전원선만으로 여하한 계조수의 영상도 표시하는 것이 가능하다.
그런데, 전술한 다결정 실리콘 박막으로 이루어진 소자(트랜지스터, 저항 등)를 글라스 기판상에 제조하는 경우, 실리콘 결정의 입자 직경이 대형화하기 때문에, 그 입자 직경과 소자의 크기가 같은 정도로 된다. 따라서, 다결정 실리콘 박막으로 이루어진 소자는 단결정 실리콘 기판상에 형성된 소자에 비해 특성의 불균일을 피할수 없다고 하는 문제가 있다.
이와 같은 소자를 사용한 중간치 발생기(112)의 분할 저항을 구성하도록 하면, 각 저항의 저항치에 불균일이 생긴다. 이 때문에, 중간치 발생기(112)를 구비한 데이터신호선 구동 회로에서는 고정밀도의 중간치를 얻는 것이 곤란하게 되고, 계조수의 증가에는 한계가 있다. 예를 들면, 제55도의 데이터 신호선 구동 회로에서 분할 저항에 의한 계조수의 증가가 실용적으로 4배까지인 경우, 계조 전압이 9개로 하면, 이들을 조합하여 표시할 수 있는 계조수는 32 계조가 최고이고, 다계조의 표시에는 적합하지 않다.
또한, 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 구동력 (캐리어 이동도)이 수십수백배이다. 이 때문에,다결정 실리콘 박막 트랜지스터를 화소 트랜지스터로서 이용하는 경우, 버스 라인(데이타 신호선) 및 화소 트랜지스터를 저역 통과 필터로 보면, 그 저역 통과 필터의 차단 주파수가 높게 된다. 따라서, 이와 같은 소자를 사용하여 전술한 진동 신호에 의한 중간조 표시를 행하려고 하면, 진동 신호의 적분이 불충분하게 되고, 양호한 계조 표시를 할 수 없게 될 우려가 있다.
또한, 특공평7-50389호 공보에 개시되어 있는 바와 같이, 램프 파형이 인가되는 1개의 전원선만을 사용하는 구동 방법에서는, 전원선의 수는 1개만으로 되지만, 계조 신호의 페치에 제공되는 시간은 수평 주사 기간의 계조수 분의 1로 된다. 이 때문에, 현실적으로는 데이터 신호선의 시정수(특히,부하 용량)에 의한 제약에서 표시 계조수가 제한된다.
여기에서, 특공평7-50389호 공보에 개시되어 있는 구동 회로에 대해서 제58도 및 제59도를 참조하여 상세히 설명된다. 또한, 설명의 편의상, 제53도에 도시한 데이터 신호선 구동 회로와 동등한 기능을 갖는 구성 요소에 대해서는 동일의 부호를 부기한다.
이 구동 회로에는, n 비트의 디지털의 영상 데이터 DAT가 입력되고, 이 영상 데이터 DAT는 래치(121)를 구헝하는 복수의 래치 셀에 공통으로 제공되고 있다. 각 래치 셀은 시프트 레지스터(120)의 각 출력단에서의 샘플링 신호에 동기하여 영상 데이터 DAT를 래치한다. 이에 의해, 영상 데이터 DAT는 수평 주사 방향으로 순차 출력되는 상기 샘플링 신호에 의해 각 래치 셀내에 순차 래치된다.
각 래치 셀에 저장된 신호는 래치(122)를 구성하는 각 래치 셀로 출력된다. 래치(121)의 각 래치 셀에 저장된 데이타가 전송 신호 TF에 동기하여 일제히 래치되고, 다음의 전송 신호 TF가 입력될 때까지 그의 상태가 보유된다. 래치(122)에 저장된 데이터는 비교 회로(123)로 전송된다. 비교 회로(123)를 구성하는 각 비교기 셀에는 공통으로 액정의 오프 레벨에서 온 레벨까지에 대응하고 주기적으로 변화하는 n 비트의 계조 기준 신호 GR이 입력된다.
상기의 각 비교기 셀은 래치(122)로 부터의 테이타가 제59도에 도시하는 계조기준 신호 GR을 구성하는 비트 신호 GR1 GRn에 일치하고 있는 기간, 즉 계조 전압 GV의 1 계조 레벨에 할당되어 있는 기간 Ton만큼 각각에 대응하는 아날로그 스위치 TR…의 게이트로 샘플링 신호를 도출한다. 한편, 각 아날로그 스위치 TR의 소오스에는 그의 진폭 레벨이 계조 기준 신호 GR에 동기하여 주기적으로 변화하는 계조 전압 GV가 공통으로 입력된다. 이에 의해, 영상 데이터 DAT의 기초가 되는 아날로그 영상 신호의 휘도 레벨에 대응한 전압이 아날로그 스위치 TR...로부터 홀드 콘덴서 C…를 거쳐 데이터 신호선 SL…로 출력된다.
계조 전압 GV는 제59도에 도시하는 바와 같이, 1 수평 주사 기간(1H)에 최소 레벨에서 최대 레벨까지 2n계조에 대응하는 스텝으로 변화한다. 또한, 상기 계조 전압 GV 및 계조 기준 신호 GR은 시작 펄스 SP에 동기하여 리세트된다.
상기의 구동 회로에서, 데이터 신호선 SL…의 샘플링 기간 Ton2는 1 수평 주사 기간(1H) 및 계조수 2n에서 1H / 2n으로 된다. 단, 실제로는 1 수평 주사 기간의 모두에 영상 신호가 존재하는 것이 아니기 때문에, 샘플링 기간 Ton2는 더욱 짧게된다.
전술한 바와 마찬가지로, 아날로그 스위치 TR의 도통 저항을 1하고, 화소 용량 Cp의 용량값을 20pF으로 할 때, 계조 전압 GV를 화소 용량 Cp에 기입하기 위해 필요한 시간 Ton2는 시간 Ts1과 마찬가지로 100nsec이다. 이에 대해서 VGA 방식의 경우, 1수평 기간은 전술한 바와 같이 30sec 이기 때문에, 표시 계조수를 256으로 하면 샘플링 기간 Ton2는 다음 식으로 계산된다.
Ton2= 3010-6/ 256 = 117 (sec)
이와 같이, 상기의 구동 쇠로에서는, 샘플링 기간 Ton2이 시간 TS2보다 길기 때문에, 계조 전압 GV를 정확히 화소 용량 Cp에 기입할 수 있고, VGA 방식에 의한 256 계조의 표시를 실현할 수 있다.
제53도에 도시하는 데이터 신호선 구동 회로(102)에서는 1 수평 주사 기간을 1 라인당의 화소수로 나눔으로써 얻어지는 시간을 샘플링 시간으로 하였다. 이에 대해, 제58도에 도시하는 구동 회로에서는, 1 수평 주사 기간을 계조수로 나누어 얻어지는 시간을 샘플링 시간으로 함으로써 고해상도화 및 고정밀도화를 도모할 수 있다.
그런데, 512 계조와 같이 계조수가 상당히 많은 경우, 샘플링 기간 Ton2가 59nsec 이기 때문에, 샘플링 기간 Ton2가 시간 TS2보다 짧게 된다. 이 때문에, 다계조의 경우는 제58도에 도시하는 구동 회로에 의해서도 계조 전압 GV를 계조신호로서 정확히 화소 용량 Cp에 기입할 수 없게 된다.
계속하여, 상기의 구동 회로의 실장에 대해서 기술한다. 제60도에서 도시하는 바와 같이,집적 회로로서 제공되는 구동 회로(131)는 절연 기판(도시안됨)상에서 표시부(132)의 측방에 실장된다. 구체적으로는, 절연 기판상에 형성되는 데이터 신호선 SL과 구동 회로(131)의 출력 단자(133…)가 데이타 신호선 SL…의 단부에 설치된 접촉 패드(134…)에서 납땜에 의해 전기적으로 접속된다.
접촉 패드(134…)의 폭은 구동 회로(131)의 위치차에 대한 여유를 얻기 위해 데이터 신호선 SL보다도 넓은 폭으로 형성되어 있다. 따라서, 데이타 신호선 SL… 의 배선 간격을 접촉 패드 (134…)의 폭에 따라 확보할 필요가 있다. 그런데, 이와 같은 배선 간격의 제한이 있으면, 데이터 신호선 SL…의 배선 간격을 작게 할 수 없고 해상도를 높이는 일이 곤란해진다.
이와 같은 부적합을 해결하기 위해서는 제61도에 도시하는 구동 회로(135)를 사용하는 것이 고려된다. 이 구동 회로(135)는 교대로 다른 위치에 배치된 출력 단자를 가지고 있다. 기수 순위의 데이터 신호선 SL1, SL3…의 선두에 각각 설치된 접촉 패드(136...)는 구동 회로(135)에서의 표시부(132)에 가까운 측에 배열되어 있다. 우수 순위의 데이터 신호선 SL2, SL4…의 선두에 각각 설치된 접촉 패드(137…)는 구동 회로(135)에서의 표시부(132)에서 먼 측에 배열되어 있다.
제61도에서의 J부를 제62도에서 확대하여 도시한 바와 같이, 접촉 패드(137…)는 폭 W1으로 형성되고, 데이터 신호선 SL…은 그보다 좁은 폭 W2로 형성되어 있다. 따라서, 인접하는 접촉 패드(136·136)사이에 데이터 신호선 SL…이 배치됨으로써 폭 W1에 의한 배선 간격의 제한이 완화된다. 이 결과, 데이터 신호선 SL…의 간격을 좁게하여 고해상도를 도모하는 것이 가능하다.
그렇지만, 접촉 패드(136·136) 사이의 간격 W3보다도 작게 할 수 없기 때문에, 해상도의 향상을 도모하는 것은 불가능하다.
또한, 상기의 구동 회로의 소비 전력에 대해서 기술한다. 예를 들어, n 채널형의 전계 효과 트랜지스터로 이루어진 전술의 아날로그 스위치 TR에서, 게이트-소오스간의 전압 Vgs와 드레인 정류 Id와의 사이에는 제63도에 도시한 바와 같은 관계가 있다. 드레인 전류 Id(계조 신호)를 충분히 공급하기 위해 게이트 전극의 전위 Vg는 소오스 전극의 전위 Vs에 아날로그 스위치 TR의 도통에 필요한 임계치 전압Vth및 여유를 부가한 값이어야 한다.
이 때문에, 제64도에 도시한 바와 같이, 계조 전압 GV의 진폭의 값을 Vamp로 하면, 샘플링 신호의 진폭 Va는 적어도 Vamp + Vth +이어야 한다. 즉, 아날로그 스위치 TR…로의 샘플링 신호는 데이터 신호선 SL…을 거쳐 화소 용량 Cp에 인가 되는 전압보다도 큰 전압이어야 한다. 따라서, 저소비 전력화의 요구에 응하기 위해 구동 전압을 낮게 할 수 없다.
또한, 저소비전력화를 도모하기 위해, 제59도에 도시하는 바와같이, 계조 전압 GV의 다이나믹 레인지 Vdyn을 작게 한는 것이 생각된다. 다이나믹 레인지 Vdyn가 액정의 오프 레벨에서 온 레벨까지에 대응하고 있기 때문에, 다이나믹 레인지 Vdyn가 작은 액정을 사용함으로써 계조 전압 GV의 다이나믹 레인지 Vdyn를 적게 할 수 있다.
그렇지만, 계조수를 상기한 바와 같이 512로 설정하는 경우, 다이나믹 레인지 Vdyn가 5V이면, 1계조당의 계조 전압 GV의 변화폭 ΔV가 10mV 이하로 된다. 그와 같은 미소한 계조 전압 GV의 제어는 곤란하고, 실용적이지 않다.
게다가, 저소비전력화에 대해서는 종래 제56도에서 도시하는 바와 같이 데이터 신호선 구동 회로가 복수의 제1블록(141) 내지 제3블록(143)으로 분할되는 수법이 이용되고 있다.
제1내지 제3블럭(141143)에는 각각 제66도에 도시하는 바와 같이 수평 주사에 수반하여 1 수평 주사 기간(1H)의 약 1/3의 기간씩 전원 전압 BV1 BV3및 블록 BCK1 BCK3가 순차 제공된다. 따라서, 제1내지 제3블록(141143)은 각각 1H의 약 1/3의 기간만 동작하고, 나머지 2/3의 기간에 정지한다. 이와 같이, 데이터 신호선 구동 회로가 분할 구동됨으로써 전력 소비를 거의 1/3로 저검할 수 있다.
그렇지만, 상기의 방법을 제58도에 도시하는 데이터 신호선 구동 회로(102)에 적용하여도 시프트 레지스터(102) 이외의 부분은 대부분의 기간에 동작하고 있다. 이 때문에, 전력 및 클럭 CSK를 시프트 레지스터(120) 이외의 부분에 항상 공급할 필요가 있고, 소비 전력의 저감은 그다지 기대할 수 없다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 목적은, 다수의 계조 전압을 출력할 수 있는 전압 출력 회로 및 상기 전압 출력 회로를 구비함으로써 다계조의 표시를 실현할 수 있는 화상 표시 장치를 제공하는 데에 있다. 본 발명의 또다른 목적은 소비 전력의 저감이 가능한 다수의 계조 전압을 출력할 수 있는 전압 출력 회로 또는 화상 표시 장치를 제공하는 것에 있다.
본 발명의 제1전압 출력 회로는 상기의 목적을 달성하기 위하여, 주사 기간이 복수의 기강으로 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선과, 복수 비트의 디지털 신호에 기초하여 상기 전원선의 어느 하나를 상기 분할 기간 중 적어도 어느 하나의 분할 기간에 선택함으로써 상기 분할 기간에 선택된 전원선에 인가된 전압을 출력하는 선택 출력부를 포함하고 있다.
상기의 구성에서는, 복수 비트의 디지털 신호가 입력되면, 선택 출력부에 의해 그의 디지털 신호에 기초하여 하나의 전원선이 하나 또는 그 이상의 분할 기간에 선택된다. 이에 의해, 그 기간에 선택된 전원선에 출력되고 있는 전압이 출력된다.
따라서, 제1전압 출력 회로를 화상 표시 장치의 데이터 신호선 구동 회로에 적용한 경우, 표시하는 화상의 계조에 비해 전원선의 수가 적게 된다. 이에 의해, 제1전원 출력 회로의 외부에 설치되고, 상기 전압을 출력하는 전원(계조 전원)의 구성이 간소하게 됨과 함께 전원선 접속용의 외부 단자의 수도 대폭으로 삭감된다. 또한, 분할 기간이 주사 시간의 분할수 분의 1로 충분한 길이로 되기 때문에, 주사 기간을 수평 주사 기간으로 하는 경우, 정밀한 계조 전압이 출력된다. 따라서, 전원의 단가나 전압 출력 회로의 실장 단가를 저감할 수 있다.
상기 제1전압 출력 회로는 구체적으로는 n 비트의 상기 디지탈 신호에서의 m 비트(1mn)에 기초하여 2m개의 디코드 신호를 출력하는제1디코더와, 상기 디지털 신호의 k 비트(k=n-m)에 기초하여 2k개의 디코드 신호를 출력하는 제2디코더를 더 포함하고, 상기 전원선은 상기 디지털 신호에 대해 2m개 설치되고,상기 선택 출력부는, 2k개로 분할된 상기 분할 기간의 적어도 하나의 분할 기간을 상기 제2디코더에서의 디코드 신호에 기초하여 선택하는 기간 선택부와, 상기 기간 선택부에서의 출력 신호와 상기 제1디코더에서의 디코드 신호에 기초하여 상기 전원선 중의 하나에서 상기 기간 선택부에 의해 선택된 분할 기간만큼 유효하게 되는 신호를 출력하는 출력 제어부와, 상기 출력 제어부에서의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력부를 포함하고 있다.
상기의 구성에서는, n 비트의 디지털 신호가 입력되면, 제1및 제2디코더에 의해 그의 n 비트에서 분할된 k 비트와 m 비트에 기초하여 각각 2k개의 디코드 신호와 2m개의 디코드 신호가 작성된다. 그러면, 기간 선택부에 의해 제2디코더에서의 디코드 신호를 이용하여 분할 기간의 적어도 하나가 선택된다. 한편, 출력 제어부에 의해 예를 들면 기간 선택부의 출력 신호와 제1디코더에서의 디코드 신호와의 논리곱이 취해지고, 상기 전원선 중 하나에서 상기 기간 선택부에 의해 선택된 기간만큼 유효하게 되는 제어 신호가 출력된다. 그리고, 출력부에서는 이 제어 신호에 기초하여 출력부가 도통함으로써 선택된 하나의 전원선에서 선택된 기간의 전압이 출력된다.
이에 의해, 2n계조의 화상을 표시하기 위해 필요한 전원선이 2m개로 되어 대폭 삭감된다. 예를 들어, 64 계조의 화상을 표시하는 경우, m=3으로 하면, 전원선의 수는 8개로 된다.
또한, 상기 출력부가 상기 전원선에 각각 접속되는 2m개의 전송 게이트를 가지고 있기 때문에, 전원선으로부터 전압을 페치할 때에 하나의 전송 게이트를 거치기만 하면 된다. 그러므로, 전원선으로부터 출력선까지의 사이의 도통 특성이 저저항으로 되고 전압의 저하가 억압된다. 이 결과, 정원선으로부터 출력선으로의 전압의 출력을 양호하게 행할 수 있다.
상기 제어 전압 출력 회로에서는 주사 기간내에 상기 전원선의 각각에 인가되는 전압의 범위가 상기 전원선 사이에서 서로 간격을 두고 설정되어 있기 때문에, 각 전원선에서의 전압의 레벨 변화량이 작게 된다. 그러므로, 전압 레벨이 안정하는 데에 필요한 기간이 짧아지면서, 전원선에 전압을 인가하는 외부 전원(계조 전원)의 규모를 작게 할 수 있다. 또한, 외부 전원에서, 근접하는 전압을 발생하는 전압 발생 회로를 동일하게 할 수 있고, 전압 발생 회로의 출력 불균일에 기인하는 계조의 역전이 생기기 어렵게 된다.
본 발명의 제2전압 출력 회로는 상기의 목적을 달성하기 위해, 주사 기간이 복수의 기간에 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선과, 복수 비트의 디지털 신호에 기초하여 상기 전원선의 어느 2개를 상기 분할 기간 중 적어도 어느 하나의 분할 기간에서 선택함으로써 그 분할 기간에 선택된 전원선에 인가된 전압을 출력하는 선택 출력부와, 상기 선택 출력부에 의해 선택된 2개의 전압의 중간치를 발생하는 중간치 발생부를 포함하고 있다.
상기의 구성에서는, 복수 비트의 디지털 신호가 입력되면, 선택 출력부에 의해 그 디지털 신호에 기초하여 2개의 전원선이 하나 또는 그 이상의 분할 기간에 선택된다. 이에 의해 그 분할 기간에 선택된 전원선에 출력되고 있는 2개의 전압이 출력된다. 그리고, 중간치 발생부에서는 저항분할 등을 이용함으로써 그의 2개 전압의 사이의 전압이 발생한다.
따라서, 제2전압 출력 회로를 화상 표시 장치의 데이다 신호선 구동 회로에 적용한 경우, 표시하는 화상의 계조에 비해 전원선의 수르 적게 할 수 있다. 이에 의해, 본 전압 출력 회로의 외부에 설치되는 전원(계조 전원)의 구성이 간소하게 됨과 함께, 전원선 접속용의 외부 단자의 수도 대폭으로 삭감된다. 또한, 분할 기간이 주사 시간의 분할수 부의 1로 충분한 길이로 되기 때문에, 주사 기간을 수평 주사 기간으로 하는 경우, 정밀한 계조 전압이 출력된다. 게다가, 중간치 발생부에 의한 2개의 전압의 사이의 전압이 출력되는 것으로, 보다 많은 다른 레벨의 전압이 얻어진다. 따라서, 전원의 단가나 전압 출력 회로의 실장 단가를 저감하는 것과 함께 계조수의 대폭적인 증가를 도모할 수 있다.
상기 제2전압 출력 회로는, 구체적으로는 n 비트의 상기 디지털 신호로부터의 m 비트(1mn)에 기초하여 2m개의 디코드 신호를출력하는 제1디코더와, 상기 디지탈 신호의 k 비트(1kn-m)에 기초하여 2K개의 디코드 신호를 출력하는 제2디코더를 더 포함하고, 상기 디지털 신호의 h 비트(h=n-m-K)에 기초하여 2h개의 디코드 신호를 출력하는 제3 디코더를 더 포함하고, 상기 전원선은 n 비트의 상기디지탈 신호에 대해서 2m+1개 설치되고, 상기 선택 출력부는, 2k로 분할된 상기 분할 기간의 적어도 하나의 분할 기간을 상기 제2디코더로부터의 디코드 신호에 기초하여 선택하는 기간 선택부와, 상기 기간 선택부로부터의 출력 신호와 상기 제1디코더로부터의 디코드 신호에 기초하에 상기 전원선 중 2개에서 상기 기간 선택부에 의해 선택된 분할 기간 만큼 유효하게 되는 제어 신호를 출력하는 출력제어부와, 상기 출력 제어부로부터의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력부를 포함하고, 상기 중간치 발생부는, 상기 제3디코더로부터의 디코더 신호에 기초하여 2개의 전압사이에서 복수로 분할된 전압 중 하나를 선택한다.
상기의 구성에서는, n 비트의 디지탈 신호가 입력되면, 제1 내지 제3디코더에 의해 그의 n 비트로부터 분할된 k 비트와 m 비트와 h 비트에 기초하여 각각 2k개의 디코드 신호와 2m개의 디코더 신호와 2h개의 디코드 신호가 작성된다. 그러면, 기간 선택부에 의해 제2디코더로부터의 디코드 신호를 사용하여 분할 기간의 적어도 하나의 기간이 선택된다.
한편, 출력 제어부에 의해, 예를 들어 기간 선택부의 출력 신호와 제1디코더로부터의 디코드 신호와의 논리곱이 취해지고, 전원선 중, 2개에서 기간 선택부에 의해 선택된 분할 기간만큼 유효하게 되는 제어 신호가 출력된다. 그리고, 출력부로부터는 이 신호에 기초하여 출력부가 도통함으로써 선택된 2개의 전원선으로부터 선택된 기간의 2개의 전압이 출력된다. 게다가, 중간치 발생부에서는, 제3 디코더로 부터의 디코드 신호에 기초하여 그의 2개의 전압의 사이의 2h개의 전압 중 하나가 발생한다.
이에 의해, 2n계조의 화상을 표시하기 위해 필요한 전원선이 2m+1개로 되어 대폭 삭감된다. 예를 들어, m=k=h=2로 하면, 5개의 전원선에 의해 64 계조의 화상을 표시할 수 있다. 또한, m=3, k=3, h=2로 하면, 9개의 전원선에 의해 256 계조의 화상을 표시할 수 있다.
또한, 상기 출력부가 상기 전원선에 각각 접속되는 2m+1개의 전송 게이트를 가지고 있기 때문에, 2개의 전원선으로부터 중간치 발생부에 전압을 페치할 때에 각각 1개의 전송 게이트를 통할 뿐이다, 그러므로, 전원선으로부터 출력까지의 사이의 도통 특성이 저저항으로 되고, 전압의 저하를 억압할 수 있다. 이 결과, 전원선으로부터 출력선으로의 전압의 출력을 양호하게 행할 수 있다.
상기 제2전압 출력 회로에서는 주사 기간내에 상기 전원선의 각각에 인가되는 전압의 범위가 상기 전원선 사이에 서로 연속하여 있기 때문에, 중간치 발생부에 제공되는 이웃하는 레벨의 2개의 전압이 용이하게 얻어진다. 따라서, 전압을 발생하는 전원(계조 전원)의 구성을 간소화할 수 있다.
상기 제1및 제2전압 출력 회로에서는, 주기가 다른 k개의 펄스 신호를 발생하는 카운터를 구비함으로써, 상기 기간 선택부가 카운터가 클럭에 기초하여 출력하는 k개의 펄스 신호를 사용하여 각 분할 기간에 유효하게 되는 2k개의 기간 선택 신호를 출력한다. 이에 의해, 외부로부터 K개의 펄스 신호를 입력할 필요가 없게되고, 입력 신호선의 수를 적게 한다. 따라서, 전압 출력 회로의 구성을 간소화할 수 있다. 따라서, 전원의 단가나 전압 출력 회로의 실장 단가를 저감할 수 있다.
상기 제1및 제2전압 출력 회로에서는, 상기 기간 선택부가 상기 분할 기간중 하나를 선택함으로써 회로 구성을 간단하게 할 수 있다.
상기 제1및 제2전압 출력 회로에서는, 상기 기간 선택부가 상기 분할 기간중 최초의 분할 기간으로부터 원하는 디지탈 신호가 입력되는 분할 기간까지의 연속하는 복수의 분할 기간을 선택함으로써, 출력선의 용량에 대해 기입 부족이 염려되는 레벨의 전압의 페치 시간을 길게 확보할 수 있기 때문에, 정밀하게 전압을 출력할 수 있다. 따라서, 기간 선택부가 상기와 같이 구성되는 제1및 제2전압 출력 회로를 화상표시 장치의 데이터 신호선 구동 회로에 적용한 경우, 영상 신호의 데이터 신호선으로의 기입을 양호하게 행할 수 있다.
본 발명의 제1화상 표시 장치는, 상기의 목적을 달성하기 위하여, 매트릭스상으로 배치된 표시를 행하는 복수의 화소와, 상기 화소에 접속된 데이터 신호선과,
(a) 수평 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선과,
(b) 복수 비트의 디지털 신호로 이루어진 영상 신호에 기초하여 상기 전원선의 어느 하나를 상기 분할 기간 중 적어도 어느 하나의 분할 기간에 선택함으로써, 그 분할 기간에 선택된 전원선에 인가된 전압을 상기 데이터 신호선에 출력하는 데이터 신호선과 동수의 선택 출력부를 포함하는 전압 출력 회로를 갖는 데이터 신호선 구동 회로를 포함하고 있다.
이 제1화상 표시 장치에서는, 상기 제1전압 출력 회로와 마찬가지의 구성의 전압 출력 회로를 구비함으로써, 표시하는 화상의 계조에 비해 전원선의 수가 적게 되기 때문에, 전원(계조 전원)의 구성의 간소화 및 전원선용의 외부 단자가 삭감된다. 또한, 영상 신호의 데이터 신호선으로의 기입에 필요한 시간이 충분히 확보되기 때문에, 정밀한 전압이 얻어진다. 따라서, 제1화상 표시 장치의 단가를 저감하고, 표시 품위를 향상시킬 수 있다.
본 발명의 제2화상 표시 장치는 상기의 목적을 달성하기 위하여, 매트릭스상으로 배치된 표시를 행하는 복수의 화소와, 상기 화소에 접속된 데이터 신호선과,
(a) 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선과,
(b) 복수 비트의 디지털 신호로 이루어지는 영상 신호에 기초하여 상기 전원선의 어느 2개를 상기 분할 기간 중 적어도 어느 하나의 분할 기간에 선택함으로써 그 분할 기간에 선택된 전원선에 인가된 전압을 상기 데이터 신호선에 출력하는 데이터 신호선과 동수의 선택 출력부와,
(c) 상기 선택 출력부에 의해 선택된 2개의 전압의 사이의 전압을 발생하는 데이터 신호선과 동수의 중간치 발생부를 포함하는 전압 출력 회로를 갖는 데이터 신호선 구동 회로를 포함하고 있다.
이 제2화상 표시 장치에서는, 상기 제2전압 출력 회로와 마찬가지의 구성의 전압 출력 회로를 구비함으로써, 표시하는 화상의 계조에 비해 전원선의 수가 적게 되기 때문에, 전원의 구성의 간소화 및 전원선용의 외부 단자가 삭감된다. 또한, 영상 신호의 데이터 신호선으로의 기입에 필요한 시간이 충분히 확보되기 때문에, 정밀한 전압이 얻어진다. 게다가, 중간치 발생부로부터 보다 많은 다른 레벨의 전압이 얻어진다. 따라서, 전원의 단가나 전압 출력 회로의 실장 단가를 저감하는 것과 함께 계조수의 대폭적인 증가를 도모할 수 있다.
상기 제1및 제2화상표시 장치에서는, 상기 전원선에 인가되는 전압의 극성이 수평 주사 기간마다 교호로 변화함으로써 플리커가 눈에 띄지 않는 양호한 화상을 표시하는 것이 가능하다.
상기 제1및 제2화상 표시 장치에서는, 상기 전원선에 인가되는 전압 레벨의 극성이 수직 주사 기간마다 교호로 변화함으로써, 전원의 출력 극성의 절환 횟수가 감소한다. 그러므로, 제1및 제2화상 표시 장치의 소비 전력을 저감할 수 있다.
상기 제1및 제2화상표시 장치에서는, 사람의 눈의 특성을 이용한 의사 계조 표시법을 이용하여 생성되는 디지털 신호가 입력됨으로써 전압 출력 회로에 의한 계조 표시에 부가하여 더욱 다계조의 표시가 가능하게 된다. 따라서, 제1및 제2화상 표시 장치의 표시 품위를 대폭 향상시킬 수 있다.
상기 제1및 제2화상표시 장치에서는, 상기 화소를 구성하는 스위칭 소자가 다결정 실리콘 박막 트랜지스터이기 때문에, 영상 신호를 화소에 기입하기 위해 필요한 시간이 짧게 되고, 1 수평 주사 기간의 1/2k의 기간에서도 양호하게 기입을 행할 수 있다.
상기 제1및 제2화상 표시 장치에서는, 상기 데이터 신호선 구동 회로가 다결정 실리콘 박막 트랜지스터에 의해 구성되어 있기 때문에, 데이터 신호성 구동 회로를 화소와 동일 기판상에 동일 프로세스로 형성하는 것이 가능하게 되고, 화상 표시 장치의 제조 공정이 산소화된다. 따라서, 제품으로서의 제1및 제2화상 표시 장치의 단가를 저감할 수 있다.
본 발명의 제3전압 출력 회로는 상기의 목적을 달성하기 위하여, 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이고, 각각에 다른 소정의 전압 범위내에서 변화하는 전압이 인가되는 복수의 전원선과, 상기 분할 기간을 결정하기 위해, 복수 비트로 표시되는 기준 신호와 복수 비트의 디지털 신호를 비교하여, 양자가 일치할 때에 상기 전원선의 어느 하나를 일치한 기준 신호에 의해 결정되는 분할 기간에 선택함으로써, 이 분할 기간 사이에 선택된 전원선에 인가된 전압을 출력하는 선택 출력부를 포함하고 있다.
상기의 수성에서는, 복수의 비트의 디자탈 신호가 입력되면, 선택 출력부에 의해 그 디지탈 신호와 기준 신호가 비교된다. 그 비교의 결과, 양자가 일치할 때에 전원선 중 어느 하나가 선택된다. 일치한 기준 신호에 의해 결정되는 분할 기간에 전원선이 선택되기 때문에, 전원선에 인가된 전압의 특정 레벨이 그 분할 기간에 출력된다.
각각의 전원선에는 다른 소정의 전압 범위에서 변화하는 전압이 인가되기 때문에, 종래 하나의 전압 범위를 복수의 전압 범위로 분할함으로써 완만하게 전압을 변화시킬 수 있다. 예를 들어, 전압 범위가 2분할되는 경우는, 분할 기간마다 전압 유지 시간을 배로 확장할 수 있다.
각 출력선에 전압선으로 부터의 전압이 출력되는 시간은 화상 표시 장치의 계조수에 의해 결정되지만, 상기와 같이 전압 범위를 분할하여 각각을 다른 전원선에 제공함으로써 전압을 출력하는 시간을 보다 길게 확보할 수 있다. 이에 의해, 제2전압 출력 회로를 화상 표시 장치의 데이터 신호선 구동 회로에 적용한 경우, 데이터 신호선 구동 회로의 출력선에 접속되는 홀드 콘덴서 등의 부하로 충분한 전력을 공급할 수 있다. 따라서, 화상 표시장치에 요구되는 해상도에 따른 출력선 수의 증가를 용이하게 실현할 수 있다.
본 발명의 제3화상 표시 장치는 상기의 목적을 달성하기 위하여, 표시 매체를 가지고, 매트릭스 상으로 배치된 표시를 행하는 복수의 화소와, 상기 화소에 접속된 데이타 신호선과,
(a) 수평 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이고, 상기 표시 매체의 오프 레벨로부터 온 레벨까지에 대응하며, 각각에 다른 전압 범위내에서 변화하는 전압이 인가되는 복수의 전원선과,
(b) 상기 분할 기간을 결정하기 위해 복수 비트로 표시된 기준 신호와 복수 비트의 디지탈 신호를 이루어진 영상 신호를 비교하고, 양자가 일치한 때에 일치한 기준 신호에 의해 결정되는 분할 기간에 상기 전원선의 어느 하나를 선택하는 데이터 신호선과 동수의 선책 출력부를 포함하는 전압 출력 회로를 갖는 데이터 신호선 구동 회로를 포함하고 있다.
이 제3화상 표시 장치에서는, TFT 액티브매트릭스형의 액정 표시장치와 같은 화상 표시 장치에서, 상기의 제3전압출력 회로와 마찬가지로 데이터 신호선으로 전압을 출력하는 시간을 길게 확보할 수 있다. 이와 같이, 전원선을 복수 가짐으로써 전압을 출력하는 시간에 반비례한 계조수의 감소를 보상할 수 있다. 이와 같이, 전압의 데이터 신호선으로의 기입 능력을 저하시키지 않고 다계조화를 도모할 수있고, 그 결과, 용이하게 고해상도의 화상을 표시 장치를 제공할 수 있다.
상기 데이터 신호선 구동 회로에서의 상기 선택 출력부는 구체적으로는 예를 들어, 상기 기준 신호와 상기 디지털 신호가 일치할 때의 기준 신호에 의해 결정되는 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어부와, 상기 출력 제어부로부터의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력부를 포함하고 있고, 상기 출력부는 상기 전원선으로 부터의 상기 전압을 공통의 상기 데이터 신호선에 출력하는 트랜지스터를 상기 전원선과 동수개 가지고 있다.
상기의 구성에 있어서, 양호하게는 상기 선택 출력부가, 상기 제어 신호가 입력되는 상기 트랜지스터의 제어 단자에 직렬로 접속되는 콘덴서와, 상기 전원선이 접속되는 상기 트랜지스터의 입력 단자와 상기 제어 단자와의 사이에 접속되는 저항을 더 포함하고 있다. 이에 의해, 트랜지스터에 있어서, 제어 단자와 입력 단자와의 전위가 저항을 거쳐 같게 되기 때문에, 콘덴서가 그의 전위로 충전된다. 따라서, 제어 단자에 제어 신호가 입력되면, 입력 단자의 전압에 이 제어 신호의 전압이 가산되는 결과, 제어 신호의 발생원이 출력하는 전압이 낮게 억압된다. 그러므로, 데이터 신호선 구동회로의 소비 전력을 저감시켜 데이터 신호선 구동 회로의 규모를 축소할 수 있다.
상기 제3화상 표시 장치에서의 상기 데이터 신호선 구동회로는 양호하게는 상기 전원선을 각각 하나씩 갖는 제1구동부 및 제2구동부로 이루어지고, 이들 제1및 제2구동부가 상기 화소를 포함하는 표시부에서의 상기 데이타 신호선이 인출되는 양측에 배치되고, 상기 제1구동부에 제1전원 전압 및 이 제1전원전압보다 높은 제2전원이 인가되는 한편, 상기 제2구동부에 상기 제1전원 전압 및 상기 제1전원 전압보다 낮은 제3전원 전압이 인가된다.
상기의 구성에서는, 데이터 신호선 구동 회로가 2개의 전원선을 가지고 있기 때문에, 각각의 전원선에 인가되는 전압의 범위는 표시 매체의 오프 레벨로부터 온 레벨까지에 대응하는 전압 범위가 2분할된 범위에 있다. 따라서, 데이터 신호선 구동 회로에서는 전압이 출력하는 시간을 종래의 2배로 확보할 수 있다.
또한, 데이터 신호선 구동 회로를 구성하는 제1구동부와 제2구동부에 각각 상기의 제1및 제2전원 전압과 제1및 제3 전원 전압이 인가됨으로써,표시의 신뢰성을 확보하기 위해 교류로 구동할 필요가 있는 액정과 같은 표시 매체를 용이하게 이용할 수 있다.
예를 들어, 제1전원 전압을 접지 레벨로 하면, 제1구동부에는 정극성의 전원 전압이 인가되고, 제2구동부에는 부극성의 전원 전압이 인가되기 때문에, 데이터 신호선 구동 회로에서 제1구동부와 제2구동부와의 사이에 표시 매체의 교류 구동을 실현할 수 있다. 또한, 전원 전압이 종래의 거의 1/2로 되기 때문에, 전력 소비를 저감할 수 있는 것과 함께, 데이터 신호선 구동 회로의 면적을 축소하도록 데이터 신호선 구동 회로의 내압을 낮출 있다.
상기 제3화상 표시 장치에서의 상기 데이터 신호선 구동 회로는 양호하게는 상기 화소가 형성되는 기판상의 소정의 실장 영역에 실장되도록 집적 회로 칩에 형성되는 것과 함께, 상기 데이터 신호선에 상기 전압을 출력하기 위한 제1및 제2출력 단자에 있어서 상기 화소에 가까운 측단부에 소정의 피치로 배열되는 제1출력 단자에 및 상기 화소로부터 먼 측단부에 상기 피치로 상기 제1출력 단자와 1/2 피치 어긋나게 배치되는 제2출력 단자를 가지고 있고, 상기 제1출력 단자는 상기 화소측에 배치되는 상기 데이터 신호선의 단부에 접속된는 한편, 상기 제2출력 단자는 상기 기판에서 상기 데이터 신호선이 형성되는 도통층과는 다른 도통층에 형성된 바니패스용 배선을 통해 상기 데이터 신호선의 단부에 접속되어 있다.
상기의 구성에서는, 데이터 신호선 구동 회로의 양측에 제1및 제2출력 단자가 설치되어 있는 것과 함께, 제2출력 단자와 데이터 신호선의 접속을 위한 바이 패스용 배선이 기판에 형성되어 있다. 이에 의해, 제1및 제2출력 단자의 각각의 피치를 종래의 피치에 비해 좁게 할 수 있다.
제1및 제2출력 단자를 접촉 패드를 통해 접속하는 경우, 접촉 패드와 제1및 제2출력 단자와의 사이에 충분할 납땜의 강도를 얻기 위해, 또는 집적 회로 칩의 기판상으로의 실장할 때의 위치 어긋남에 대한 여유를 확보하기 위해 접촉 패드의 폭을 크게 할 필요가 있다. 이와 같은 요구에 대해 상기와 같이 제1및 제2출력 단자가 데이터 신호선 구동 회로의 양측에 설치됨으로써, 접촉 패드의 배열 피치당 2개의 에이타 신호선을 형성할 수 있다. 따라서, 접촉 패드를 사용하는 경우에 있어서도 해상도를 용이하게 향상시킬 수 있다.
또한, 상기의 구성에 있어서, 양호하게는 데이터 신호선 구동 회로의 하나의 출력 단자와 하나의 데이터 신호선의 사이에 직렬로 접속되는 제1스위칭 소자와, 동일 출력 단자와 상기 데이터 신호선과 인접하고, 쌍을 이루는 데이타 신호선과의 사이에 직렬로 접속되는 제2스위칭 소자를 더 포함하고, 상기 제1및 제2스위칭 소자는 수평 주사 기간에서의 1/2의 기간씩 상보적으로 도통한다.
이와 같이, 제1및 제2스위징 소자를 설치함으로써, 해상도 즉 데이터 신호선의 수를 감소시키지 않고 집적 회로 칩의 출력 단자의 수를 거의 1/2로 할 수 있다.
그러므로, 집적 회로 칩의 출력 단자의 피치에 여우를 갖게 할 수 있다.
또한, 상기의 제1및 제2스위칭 소자가 공통의 제어 신호에 의해 도통이 제어되는 상보형 금속 산화막 반도체로 이루어짐으로써, 제어 신호를 공급하기 위한 신호선의 수를 삭감할 수 있다. 구체적으로는, 제1스위칭 소자가 n 채널형의 소자이고, 제2스위칭 소자가 p채널형의 소자인 구성을 들 수 있다.
본 발명의 제4화상 표시 장치는 상기의 목적을 달성하기 위하여, 매트릭스상으로 배치된 복수의 화소 전극과, 표시 매체를 통해 상기 화소 전극의 모두에 대향하도록 배치된 공통 전극과, 상기 화소 전극에 접속쇤 데이터 신호선과,
(a) 상기표시 매체의 구동에 필요한 최대 전압의 1/N으로 되는 전압 범위내에서 수평 주사기간에 N회 변화하는 전압이 인가되는 전원선과,
(b) 상기 분할 기간을 결정하기 위해, 복수 비트로 표시된 기준 신호와 복수 비트의 디지털 신호로 되는 영상 신호를 비교하고, 양자가 일치한 때에 일치한 기준 신호에 의해 결정되는 분할 기간에 상기 전원선에 인가된 전압을 출력하는 데이타 신호선과 동수의 선택 출력부를 갖는 데이터 신호선 구동 회로와,
상기 전압 범위와 동등한 레벨씩 다른 N개의 공통 전위를 수평 주사 기간에서의 다른 기간마다 하나씩 상기 전압의 변화에 동기하여 상기 공통 전극에 제공하는 공통 전위 발생부를 포함하고 있다.
이 제4화상 표시 장치에서는, 예를 들어, 전압이 접지 전위로부터 +VG까지 변화하고, N=2인 경우, 수평 주사 기간의 전반 또는 후반의 어느 한쪽의 기간에서는 공통 전극의 전위가 예를 들어 접지 전위로 된다. 이에 대해, 다른쪽의 기간에서는 공통 전극의 전위가 -VG로 된다. 이에 대해, 0에서 2VG의 범위의 전압이 표시 매체에 인가되기 때문에, 이 2VG가 표시 매체의 오프 레벨로부터 온 레벨에 대응한 표시 매체의 구동에 필요한 최대 전압으로 된다.
그러므로, 상기의 구성에서는, 표시 매체를 구동하기 위해 전압이 최대 전압의 1/N이기 때문에, 전압의 발생 능력이 종래의 화상 표시장치에 비해 대폭 저하한다. 따라서, 데이터 신호선 구동 회로의 소비 전력을 저감할 수 있다.
상기 제4화상표시 장치는 구체적으로는 예를 들어, 상기 전원선에 인가하는 전압을 발생하는 전원으로서, 상기 전압의 극성을 수평 주사 기간마다 반전시키는 전원을 더 포함하며, 상기 데이터 신호선 구동 회로에서의 상기 선택 출력부는, 구체적으로는 예를 들어, 상기 기준 신호와 상기 디지털 신호가 일치한 때의 기준 신호에 의해 결정되는 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력하는 출력 제어부와, 상기 출력 제어부로부터의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력부를 포함하고, 상기 출력부는, 상기 전원선으로부터의 상기 전압을 공통의 상기 테이타 신호선에 출력하고, 서로 병렬 접속되는 p 채널형 트랜스터 및 n채널형 트랜지스터와, 상기제어 신호에 응답하여 p 채널형 트랜지스터 및 n채널형 트랜지스터가 함께 도통하도록 상기 p 채널형 트랜지스터 또는 상기 n 채널형 트랜지스터의 어느 한쪽에 제공되는 상기 제어 신호를 반전시키는 인버터를 포함하고 있다.
상기의 구성에서는, 출력부가 p 채널형 트랜지스터, n 채널형 트랜지스터 및 인버터를 포함하고 있기 때문에, 출력부가 정극성 또는 부극성의 어느 전압도 출력한다. 또한, 전원에 의해 전압의 극성이 수평 주사 기간마다 반전된다. 이에 의해, 표시 매체에 인가되는 구동 전압이 수평 주사 기간마다 반전하는 전압으로 되고, 표시 매체가 교류 구동된다.
따라서, 액정과 같은 교류 구둥해야할 표시 매체의 경시 변화에 대한 신뢰성을 향상시키는 것과 함께, 플리커 등의 표시 불량을 억제할 수 있다.
상기 제4화상 표시 장치에서의 공통 전위 발생부는, 양호하게는 상기 공통 전위의 극성을 상기 전압의 극성과 역으로 한다. 이 구성에 의하면, 전압의 변화 범위를 작게 할 수 있는 것과 함께, 표시 매체에 인가되는 구동 전압의 변화량을 크게 할 수 있다.
상기 제4화상 표시 장치는 양호하게는, 상기 전원선에 인가하는 전압을 발생하는 전압에 있어서, 수평 주사 기간에서의 상기 전압의 변화율을 다르게 하는 전원을 더 포함하고, 공통 전위 발생부는, 클럭에 기초하여 복수 비트의 코드 신호를 출력하는 카운터와, 상기 코드 신호를 복호함으로써 각각이 다른 기간에 유효하게 되는 선택 신호를 출력하는 디코더와, 상기 공통 전위의 기준이 되고, 절대값이 동일하고 극성이 다른 1쌍의 기준 전위의 복수쌍으로 이루어지는 기준 전압으로부터 하나를 상기 선택 신호에 기초하여 선택하는 아날로그 스위치와, 선택된 상기 기준 전압을 완충 증폭함으로써 상기 공통 전위를 발생하는 버퍼를 포함하고 있다.
상기의 구성에서는, 전원에 의해 전압의 변화율이 수평 주사 기간에서 변화한다. 그러므로, 예를 들어 그 변화율을 수평 주사 기간의 시작 및 종료에 크게 설정하고, 수평 주사 기간의 중앙 부근에서 작게 설정함으로써 액정과 같은 표시 매체의 인가 전압에 대한 계조의 비직선성을 보정할 수 있다. 이 결과, 1계조의 변화량이 균등하게 되고, 표시 매체의 감마 특성을 보정할 수 있다.
본 발명의 또다른 목적, 특징 및 우수한 점은 이하에 나타나는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 잇점은 첨부 도면을 참조한 이하의 설명에서 명백하게 될 것이다.
[발명의 구성 및 작용]
[제1 실시예]
본 발명의 제1 실시예에 대해서 제1도 내지 제43도에 기초하여 설명하면, 이하와 같다.
[액정 표시 장치의 구성]
본 실시예에 따른 화상 표시 장치는 액티브 매트릭스 구동 방식의 액정 표시 장치이고, 제2도에 도시한 바와 같이, 화소 어레이(1)과, 소오스 구동기(2)와, 게이트 구동기(3)과, 제어 회로(4)와, 전원 회로(5)와, 계조 전원(6)을 구비하고 있다.
화소 어레이(1), 소오스 구동기(2) 및 게이트 구동기(3)는 기판(7)상에 형성되어 있다. 기판(7)은 글라스와 같은 절연성과 투광성을 갖는 재료에 의해 형성되어 있다. 또한, 기판(7)과 마찬가지의 재료로 이루어진 기판(8)과 기판(7)이 대향하여 마주 붙여져 이들의 사이에 액정이 봉인됨으로써 액정 패널(9)이 구성된다.
화소 어레이(1)에는 다수의 소오스 라인 SL…과, 다수의 게이트 라인 GL…이 직교하도록 배치되어 있다. 또한, 인접하는 게이트 라인 GL·GL과 인접하는 소오스 라인 SL·SL로 둘러싸인 영역에는, 화소(10)가 하나씩 설치되어 있고, 전체로서 화소(10…)는 매트릭스상으로 배열되어 있다.
화소(10)는 제3도에 도시한 바와 같이 전계 효과 트랜지스터로 이루어진 스위칭 소자 SW와, 화소 용량 CP에 의해 구성된다. 화소 용량 CP는 액정 용량 CL을 가지고 있고 필요에 따라서 보조 용량 CS가 부가된다.
스위칭 소자 SW의 소오스 및 드레인을 거쳐 소오스 라인 SL과 화고 용량 CP의 한쪽의 극성이 접속되어 있다. 트랜지스터 SW의 게이트는 게이트 라인 GL에 접속되고, 화소 용량 CP의 다른 쪽의 전극은 전화소에 공통인 공통 전극 COM에 접속되어 있다. 그리고, 각 액정 용량 CL에 인가되는 전압에 의해, 액정의 투과율 또는 반사율이 변조되어 표시가 행해진다.
소오스 구동기(2)는 입력된 디지털 영상 신호에 기초하여 졔조 전원(6)으로부터의 복수의 계조 전압 중 하나를 특정의 기간만큼 선택하여 하나의 소오스 라인 SL로 출력하도록 되어 있다. 이 소오스 라인(2)에 대해서는 후에 예시하는 제1내지 제3 소오스 구동기에 의해 상세히 설명한다.
게이트 구동기(3)는 제어 회로(4)로 부터의 제어 신호 CKG·SPG·CPS에 기초하여 게이트 라인 GL…을 순차 선택하고, 화소(10…)내의 스위칭 소자 SW의 온·오프를 제어하도록 되어 있다.
이에 의해, 각 소오스 라인 SL…에 제공되는 데이터(계조 신호)가 각 화소(10…)에 기입된다. 기입된 데이터는 화소(10…)에 보유된다.
제어 회로(4)는 디지털의 영상 신호 DAT와 제어 신호 CKS·SPC를 소오스 구동기(2)에 공급하기 위해 출력하는 것과 함께, 제어 신호 CKG·SPG·GPS를 게이트 구동기(3)에 공급하기 위해 출력하도록 되어 있다. 또한, 제어 회로(4)는 계조 전압 선택을 위해 필요한 각종의 제어 신호를 출력하도록 되어 있다.
전원 회로(5)는 전원 전압 VSH·VSL·VGH·VGL,공통 전위 CV 및 기준 전압 VREF를 발생하는 회로이다. 전원 전압 VGH·VSL은 각각 레벨이 다른 전압이고, 소오스 구동기(2)에 제공된다. 전원 전압 VGH·VGL은 각각 레벨이 다른전압이고, 게이트 구동기(3)에 제공된다. 공통 전위 CV는 기판(8)에 설치되는 공통 전극 COM에 제공된다. 기준 전압 VREF는 계조 전원(6)에 제공된다.
전원 수단으로서의 계조 전원(6)은 도시하지 않은 복수의 전압 발생 회로를 구비하고 있고, 이들의 전압 발생 회로에 의해 기준 전압 VREF에 기초하여 각각 복수의 다른 범위의 레벨의 계조 전압 V를 발생하며, 계조 전원선 PL을 통해 소오스 구동기(2)에 인가하도록 되어 있다. 계조 전원(6)은 상기의 기준 전압 VREF외에 제어 회로(4)로부터 클럭 CK 및 1H 마다의 리세트를 행하기 위한 리세트 신호 RES가 제공되고, 이 클럭 SK 및 리세트 신호 RES에 기초하여 후술하는 계단사의 계조 전압 V를 발생하도록 되어 있다.
[제1소오스 구동기]
제1소오스 구동기는 제1도에서 도시하는 바와 같이, 주사 회로(11)과, 샘플링 회로(12)와, 래치(13·13)과, 디코더(14·14)와, 선택 출력 회로(15)를 구비하고 있다.
주사 회로(11)는 제4도에 도시하는 바와 같이, 클럭드 인버터(11a·11b)와 인버터(11c)로 이루어지는 래치를 포함하고 있고, 시작 펄스 SPS에 기초하여 1개의 디지탈 신호를 샘플링하기 위한 샘플링 신호 smpi·/smpi를 발생하도록 되어 있다. 이 주사 회로(11)이 다단으로 접속되어 형성되는 시프트 레지스터는 시작 펄스 SPS를 클럭 CKS(CLK ·/CLK)에 동기하여 순차 시프트시킨다.
또한, 샘플링 신호/smpi는 샘플링 신호 smpi의 반전 신호이다. 또한, 클럭/CLK는 클럭 CLK의 반전 신호이다.
샘플링 회로(12)는 제5에 도시하는 바와 같이 클럭드 인버터(12a·12b)와 인버터(12c)로 이루어지는 회로를 디지털 신호의 비트수와 동수개 구비하고 있다. 제5도에 도시하는 샘플링 회로(12)는 디지털 신호 DAT가 4 비트인 경우의 구성이다.샘플링 회로(12)는 주사 회로(11)을 구성하는 래치와의 거의 마찬가지의 회로이지만, 클럭드 인버터(12a·12b)에는 상기의 샘플링 신호 smpi·/smpi가 제공된다.
래치(13·13)는 각각 샘플링 회로(12)로부터 풀력되는 n 비트의 디지탈 신호 DAT의 상위 k 비트와 하위 m 비트를 보유하도록 되어 있다. 또한, 래치(13·13)에 보유되는 비트는 반드시 상위와 하위로 나눌 필요는 없다. 래치(13)는 제6도에 도시하는바와 같이, 클럭드 인버터(13a·13a)와 인버터(13c)로 이루어진 회로를 보유하는 데이터의 비트 수만큼 구비한 회로이다. 이 회로는 보유한 비트 신호 Dj를 전송 신호 TF(반전된 전송 신호 /TF를 포함)에 동기하여 디코더(14·14)에 전송하도록 되어 있다.
디코더(14·14)는 래치(13·13)으로부터 전송된 비트 신호 Dj에 기초하여 각각 2k개 및 2m개의 디코드 신호 A를 출력하도록 되어 있다. 디코더(14)는 예를 들면, 제7도에 도시하는 바와 같이 j개의 비트 신호 D1 Dj을 반전하는 인버터 ID1 IDj와, AND 회로 AD1 ADf(f=2j)를 가지고 있다.
j=4인 경우, AND회로 AD1 AD16는 비트 신호 D1 D4및 인버터 ID1 ID4에 의해 반전된 비트 신호 D1 D4중에서 각각 다른 조합에서 4개의 신호의 논리곱을 취하도록 되어 있다.
선택 출력 회로(15)는 디코더(14·14)로부터의 디코드 신호에 기초하여 복수의 계조 전압 중 계조 전압에서의 한 특정의 기간의 레벨을 선택하도록 되어 있다.
계조 전압은 제8도에 도시하는 바와 같이 2m개의 계조 전원선 PL사이에서 레벨이 중복하지 않도록 전술한 계조 전원(6)에서 발생하는 전압이다. 또한, 계조 전압은 수평 주사 기간(1H)의 선두로부터 2k로 분할된 기간 T1 T2 k(각각 수평 주사 기간의 약1/2k의 길이)에서 순차 레벨이 단계상으로 상승하는 램프 파형을 이루는 전압이다. 각 계조 전원선 PL에는 V1 V2 k, V2 k +1 V2*2 k,…, V(2 m -1)2 k +1 V2 m 2 k의 계조 전압이 인가된다.
계조 전압으로서는 상기와 같은 전압 이외에 예를 들면 제9도 내지 제11도에 도시한 바와 같은 전압이어도 좋다.
제9도에 도시하는 계조 전압은 계단상이 아니고 직선상으로 상승하는 램프형의 전압이다.
제10도에 도시하는 전압은 2m개의 계조 전원선 PL에 동일 기간에 동시에 발생하고, 각각이 레벨 간격을 균등히 보유한 상태에서 기간 T1 T2 k에서 순차 레벨이 계단상으로 상승하는 파형을 이루는 전압이다. 이 경우,2m개의 각 계조 전원선 PL에는, 각각 제1계조 전원선 PL에 V1, V2 m +1, V2*2 m +1,…, V(2 k -1)2 m +1, 제2계조 전원선 PL에 V2, V2*2 m +2,…, V(2 k -1)2 m +2, 제m의 계조 전원선 PL에 V2 m, V2*2 m, V3*2 m,…,V2 k 2 m와 같이 계조 전압이 인가된다.
제11도에 도시한는 전압은 제10도에 도시하는 전압과 마찬가지로 2m개의 계조 전원선 PL에서 동일 기간에 동시에 발생하지만, 계단상이 아니고 직선상으로 상승하는 파형을 이루는 전압이다.
게다가, 계조 전압은 상기의 각 계조 전압과 같이 상승하는 램프 파형뿐만 아니라 하강하는 파형이어도 좋다. 그 이외에도 기간 T1·T2·T3·T2 k중 어느 기간 중에도 상기 각 레벨의 계조 전압이 계조 전원선 PL에 제공되면 좋고, 전압 레벨이 불규칙하게 변화하여도 좋다. 또한, 상기의 예에서는 각 기간의 길이가 수평 주사 기간의 1/2k로 되어 있지만, 이에 한하지 않고 다른 길이이어도 좋다. 게다가, 기입을 행하고 있는 화소 이외의 화소에의 기입 신호의 혼입을 피하기 위해 수평 주사 기간 중 어느 일정 기간은 리세트 기간으로서 사용하지 않도록 하여도 좋다.
제1도에 도시하는 바와 같이, 상기의 선택 출력 회로(15)는 선택 회로(16), 논리 회로(17) 및 출력 스위치(18)에 의해 구성되어 있다.
기간 선택 수단으로서의 선택 회로(16)는 제12도에 도시한 타이밍 신호 TIM1 TIMk에 기초하여 상기의 계조 전압의 2k개의 기간 중 하나를 선택하는 회로이다. 이 선택 회로(16)는 예를 들어 제13도에 도시하는 바와 같이 k개의 타이밍 신호 TIM1 TIMk을 반전하는 인버터 IS1 ISk와, AND회로 AS1 ASg(g=2k)와, 트랜지스터 TS1 TSg를 갖고 있다.
k=3인 경우, AND 회로 AS1∼AS8는 타이밍 신호 TIM1∼TIM3및 인버터 IS1∼IS3에 의해 반전된 타이밍 신호 TIM1∼TIM3중에서 각각 다른 조합으로 3개의 신호의 논리곱을 취하도록 되어 있다. 트랜지스터 TS1∼TS8는 한쪽의 디코더(제2디코더,14)로부터의 8개의 디코드 신호 AT1∼AT8에 의해 온하여 기간 T1∼T8에 대응하는 기간 선택 신호 PRD1∼PRD8중 하나를 출력하도록 되어 있다.
선택 회로(16)는 상기의 구성 이외에 제14도에 도시하는 바와 같이 선택 회로(16)의 전단에 카운터(19)를 구비하는 구성이어도 좋다. 이 구성에서는, 카운터(19)가 상기의 계조 전원(6)에 제공되는 클럭 CK와 리세트 신호 RES에 기초하여 타이밍 신호 TIM1∼TIMK을 발생하고, 선택 회로(16)에 공급하도록 되어 있다. 따라서, 본 소오스 구동기에 배선되는 타이밍 신호 TIM1∼TIMK용의 신호선이 불필요하게 된다.
출력 제어 수단으로서의 논리 회로(17)는 상기의 기간 선택 신호 PRD에 기초하여 2m개의 계조 전원선 PL로부터 하나를 선택하는 회로이다. 이 논리 회로(17)는 예를 들어 제15도에 도시하는 바와 같이 기간 선택 신호 PRD와 다른쪽의 디코더(제1디코더,14)로부터의 2m(m=3)개의 디코드 신호 AV1∼AV8와의 논리곱을 각각 취하는 AND 회로 AL1∼AL8로 이루어지는 회로이다.
출력 수단으로서의 출력 스위치(18)는 복수의 아날로그 스위치에 의해 구성되어 있다. 제16도에 도시되어 있는 바와 같이 출력 스위치(18)는 논리 회로(17), AND 회로 AL∼AL으로부터의 기입 펄스 S1∼S8(m=3)에 의해 온하는 트랜지스터 TO1∼TO8가 하나만 온 함으로써 하나가 선택되어 소오스 라인 SL로 출력된다.
출력 스위치(18)는 상기의 구성 이외에 트랜지스터 TO1∼TO8의 개개를 제17도에 도시하는 전송 게이트(21)로 치환하는 구성이어도 좋다.
이 전송 게이트(21)는 n채널형의 트랜지스터(21a)와 p채널형의 트랜지스터(21b)가 병렬로 접속된 CMOS 구성으로 되어 있다. 트랜지스터(21b)를 트랜지스터(21a)와 동시에 동작시키기 위해서는, 상기의 기입 펄스 S를 반전시키기 위한 인버터(22)가 필요하게 된다. 이와 같은 아날로그 스위치에서는, 전송 게이트(21)를 사용함으로써 n채널형 또는 p채널형의 트랜지스터를 단독으로 사용하는 경우에 비해서 도통 저항을 낮게 할 수 있다.
계속하여, 상기와 같이 구성되는 소오스 구동기의 동작에 대해서 설명한다. 우선, n 비트의 디지털 신호 DAT가 주사 회로(11)에서 생성된 샘플링 신호에 동기하여 샘플링 회로(12)에 의해 샘플링되어 보유된다. 보유된 n비트의 디지털 신호 DAT는 m비트와 k비트로 나뉘어 래치(13·13)에 보유된다.
m 비트의 데이터와 k 비트의 데이터는 샘플링 회로(12)에서 샘플링된 수평 주사 기간의 다음의 수평 주사 기간에 전송 신호 TF에 동기하여 디코더(14·14)에 전송되고, 디코더(14·14)에서 각각 디코드된다. 디코더(14·14)로부터는 2K개의 디코드 신호와 2m개의 디코드 신호가 각각 출력되고, 선택 출력 회로(15)에 제공된다.
선택 회로(16)에서는 k개의 타이밍 신호 TIM으로부터 2K개의 기간 선택 신호 PRD가 생성된다. 또한 한쪽의 래치(13)으로부터의 2K개의 디코드 신호에 의해 2K개의 기간 선택 신호 PRD 중 하나가 선택된다.
한편, 논리 회로(17)에서는 그 기간 선택 신호 PRD와 다른쪽의 래치(13)로부터 출력된 2m개의 디코드 신호와의 논리곱이 취해짐으로서 기입 펄스 S가 생성된다.
이 2m개의 기입 펄스 S를 이용하여 기간 선택 신호 PRD의 온 기간만큼 출력 스위치(18) 중 1개의 아날로그 스위치가 도통함으로써 2m개의 계조 전원선 PL로부터 1개가 선택된다. 이에 의해, 계조 전압 V가 2k개의 기간 중 한 기간에 소오스 라인 SL에 출력된다.
이 때, 2m개의 계조 전원선이 PL의 각각에는 제8도에 도시하는 바와 같이, 1수평주사 기간이 2의 기간 T1∼T2 k로 분할되고, 각 기간 T1∼T2 k에 게단상으로 변화하는 계조 전압이 제공되고 있다. 그러므로, n 비트의 디지털 신호를 제공함으로써 2m+k(=2n)의 레벨의 어느 하나의 계조 전압이 출력된다.
이상과 같이, 본 소오스 구동기에 의하면, 2n계조의 전압을 출력하기 위해, 2m개의 계조 전원선 PL과 k개의 타이밍 신호선을 필요로 할 뿐이기 때문에, 외부단자의 수가 대폭 저감된다. 또한, 계조 전압을 기입하는 기간이 수평 주사 기간의 약 1/2k의 길이이기 때문에, 영상 데이터의 충분한 기입이 가능하게 되고, 정밀도가 높은 계조 표시를 얻을 수 있다.
예를 들어, 6비트의 디지털 신호를 m=3 비트와 k=3 비트로 나누는 경우, 8(=23)개의 계조 전원선 PL로 64(=26) 계조의 표시를 행할 수 있다. 게다가, 계조 전압의 기입 기간도 수평 주사 기간의 약 1/8(=23)을 확보할 수 있다.
또한, 출력 스위치(18)에 전송 게이트(21)를 사용함으로써, 계조 전원선 PL로부터의 계조 전압은 1개의 전송 게이트(아날로그 스위치,21)를 통해 페치된다. 이에 의해 계조 전원선 PL로부터 출력까지의 사이의 도통 저항이 저저항으로 되고, 충분한 기입 특성이 얻어진다. 이 결과, 기입 부족이 해소되는 것과 함께, 아날로그 스위치의 크기(채널 길이)를 작게 할 수 있다. 특히, 아날로그 스위치의 크기가 작게 되는 데는, 회로의 크기가 작게 될 뿐만 아니라 아날로그 스위치의 차단시에 생기는 잡음(채널 용량에 의존)이 저감하기 때문에, 기입 정밀도가 향상된다는 잇점이 있다.
그런데, 상기의 소오스 구동기에서는 제8도에 도시하는 바와 같이 각 계조 전원선 PL에는 각각 서로 중복하지 않는 범위의 계조 전압이 인가된다. 이와 같은 파형의 전압을 인가함으로써 근접한 값의 전압에 대해서는 동일한 전압 발생 회로를 사용하게 된다.
따라서, 게조 전원(6)에 설치된는 전압 발생 회로의 불균일(오프셋 전압 등)의 영향에 의해 전압 발생 회로 사이에서 계조가 근접하는 전압의 역전이 생기는 것을 막을 수 있다. 또한, 수평 주사 기간 내에서 각 계조 전원선 PL에 인가되는 전압이 근접하고, 또한 연속되어 있기 때문에, 계조 전원선 PL로의 충방전 전류를 억제할 수 있고, 소비 전력의 삭감이 가능하게 된다.
또한 본 소오스 구동기에서는 제12도에 도시하는 바와 같이 계조 전압을 기입하는 기간을 제어하는 기간 선택 신호 PRD는 1주기분의 길이의 펄스이다. 이에 한하지 않고, 예를 들어 제18도에 도시하는 바와 같이 수평 주사 기간의 최초로부터 원하는 영상 데이터에 대응하는 게조 전압이 인가되는 기간 까지의 길이의 제어 신호 PRD를 사용하여도 좋다. 이 때, 출력 스위치(18)에서의 기입에 시간이 걸리는 레벨이 큰 계조 전압을 시간적으로 후에 인가함으로써 실질적으로 기입 시간을 길게 할 수 있다. 그러므로, 영상 데이터의 기입 부족이 발생할 우려가 없게 되고, 신호 출력의 정밀한 제어가 가능하게 된다.
상기한 바와 같은 기간 선택 신호 PRD를 생성하는 데는, 에를 들어 제19도 또는 제20도에 도시한 바와 같은 선택 회로(16)이 채용된다. 또한, 이하의 선택 회로(16)는 k=3인 경우의 구성이다.
제19도에 도시하는 선택 회로(16)에서는 인버터 IS1∼IS3와, AND 회로 AS1∼AS8와, 트랜지스터 TS1∼TS8가 설치되어 있는 것은 제13도의 선택 회로(16)와 마찬가지이지만, 또한 AND 회로 AS1∼AS8와, 트랜지스터 TS1∼TS8와의 사이에 OR 회로 OS1∼OS7가 설치되어 있다. OR 회로 OS1∼OS7는 대응하는 AND 회로로부터의 출력 신호와 그 이웃의 AND 회로로부터의 출력 신호와의 논리합을 취하도록 되어 있다.
이와 같은 구성에서는 제20도에 도시하는 바와 같이 AND 회로 AS1∼AS8로부터 신호 P1∼P8가 출력된다. OR 회로 OS1∼OS7에 의해 신호 P1∼P7와 신호 P1∼P8와의 논리합이 각각 취해진 결과, 기간이 순차적으로 길게 되는 기간 선택 신호 PRD가 얻어진다.
제21도에 도시한 선택 회로(16)에서는, 제19도에 도시한 선택 회로에서의 OR 회로 OS1∼OS7를 대신해 AND 회로 AS1∼AS8의 각각에 접속되는 플립플롭 FS1∼FS8를 구비하고 있다. 플립플롭 FS는 제22도에 도시하는 바와 같이, SR형의 플립플롭이고, NOR회로(23·24)가 교차 접속되는 구성이다. 또한, 플립플롭 FS1∼FS8는 세트 입력 S에 공통의 리세트 RES가 계조 전원(6)으로부터 제공되고 있다.
이와 같은 구성에서는, 제23도에 도시하는 바와 같이, 제20도에 도시하는 타이밍 신호 TIM1∼TIM3과 다른 타이밍 신호 TIM1∼TIM3을 사용하여 AND 회로 AS1∼AS8로부터 신호 P1∼P8가 출력된다. 플립플롭 FS1∼FS8는 이들 신호 P1∼P8가 리세트 입력 R에 제공됨으로써 기간이 순차 길게 되는 기간 선택 신호 PRD를 출력한다.
그런데, 제1도에 도시한 구성에서는 k개의 타이밍 신호 TIM으로부터 논리 연산에 의해 2k개의 기간 선택 신호 PRD를 생성하였지만, 이에 한하지 않고 외부로부터 직접 2k개의 기간 선택 신호 PRD를 입력하도록 하여도 좋다. 이 구성은 외부 입력 신호선의 수는 증가하지만, 소오스 구동기내의 회로 구성이 간단하게 되는 잇점이 있다.
또한 역으로 소오스 구동기가 제14도에 도시한 바와 같이 카운터(19)를 내장함으로써, 계조 전원(6)에 입력되는 클릭 CK에 기초하여 k개의 타이밍 신호 TIM을 생성하는 것도 가능하다. 이 경우에는, 외부 입력 신호선의 수는 보다 적게 된다.
게다가, 본 소오스 구동기에서는, 영상 신호인 디지털 신호는 n개의 영상 신호선으로부터 1개의 주사 회로(11)로부터 출력되는 샘플링 신호에 동기하여 페치하였지만, 디지털 신호 그 자체를 수사시켜 1수평 주사 기간분씩 페치하여도 좋다.
이를 실현하는 데는 제24도에 도시하는 구성이 채용된다. 이 구성에서는, n비트의 디지털 신호에 대해 n개의 주사 회로 (11…)가 영상 신호의 각 비트 신호 D1∼Dn를 직접 샘플링하도록 되어 있다. 따라서, 이 소오스 구동기에서는 제1도에 도시한 소오스 구동기에서의 샘플링 회로(12)가 불필요하다.
또한 상기의 소오스 구동기에서는 계조 전원선이나 기간 선택 신호 PRD의 수가 2의 누승인 경우에 대해서 기술하였다. 이것은 디지털 신호가 2진수 표현이기 때문에, 그 족이 효율적이기 때문이다. 그러나, 영상 신호의 분할이나 신장을 행하는 외부의 제어 회로(4)의 성능이나 개수와의 관계로부터, 예를 들어 계조 전원선의 수가 3 또는 5 등인 경우 쪽이 형편이 좋은 경우도 있다. 따라서, 반드시 계조 전원수나 기간 선택 신호 PRD의 수를 2의 누승으로 할 필요는 없고, 어떠한 수이어도 관계없다.
예를 들어 제25도에 도시한 소오스 구동기에서는, n비트의 디지털 신호에 대해서 m개의 계조 전원선 PL과 k개의 타이밍 신호 TIM(=기간 선택 신호 PRD)가 제공되는 구성을 취하고 있고, k, m, 및 n은 2n≤m*k의 관계를 만족하고 있다. 또한, 각 계조 전원선 PL에는 제26도에 도시하는 파형의 계조 전압이 입력되고 있다. 이 계조 전압은 수평 주사 기간이 균등이 분할된 k개의 기간 T1∼Tk에서 V1에서 Vk까지(제1계조 전원선 PL)과 같이 순차 레벨이 계단상으로 상승하는 파형을 이루고 있다.
이 소오스 구동기에서 샘플링 회로(12)에 의해 샘플링된 n비트의 디지털 데이터가 그대로 래치(13)에 보유되고, 또한 디코더(14)에서 디코드된다. 그리고, 선택 출력 회로(15)에서는 디코더(14)로부터의 2n개의 디코드 신호와 상기의 타이밍 신호 TIM에 기초하여 1개의 계조 전원선 PL과 1개의 기간이 선택된다. 이 결과, 선택된 전압이 소오스 라인에 출력된다.
예를 들어 n=5, m=5, k=7인 경우, 선택 출력 회로(15)에서는 선택 회로(16)에서 32(=25)개의 디코드 신호 중 7개를 이용하여 기간 T1∼T7에 대응하는 기간 선택 신호 PRD1∼PRD7로부터 1개가 선택된다. 그러면, 7개의 디코드 신호에 기초하여 논리 회로(17)로부터 출력된 32개의 기입 펄스 S를 이용하여 출력 스위치(18)에 의해 5개의 계조 전원선 PL 중 하나로부터 1개의 기간만큼 전압이 출력된다. 이 결과, 35레벨의 전압을 얻을수 있다. 단, 32 계조의 표시를 행하는 경우, 3계조분의 전압은 사용되지 않는다.
이상에 서술한 본 소오스 구동기에서의 각종의 변형은 본 소오스 구동기에 한하지 않고 이하의 각 소오스 구동기에 대해서도 적합한 것이다.
[제2소오스 구동기]
제2소오스 구동기는 제27도에 도시하는 바와 같이 주사 회로(11)과, 샘플링 회로(12)와 래치(13·13·13)과, 디코더(14·14·14)와, 선택 출력 회로(31)과, 중간치 발생기(32)를 구비하고 있다.
또한, 상기의 제1소오스 구동기에서의 구성 요소와 동등한 기능을 갖는 본 소오스 구동기에 대해서는 마찬가지의 부호를 부가하여 그 설명을 생략한다.
본 소오스 구동기에서는, 샘플링 회로(12)에서 샘플링된 n비트의 디지털 신호 DAT를 k비트, m비트 및 h비트로 나누어 처리하도록 되어 있다. 이 때문에, 3개의 래치(13·13·13)과, 3개의 디코더(14·14·14)가 설치되어 있다.
선택 출력 회로(31)는 제1 및 제2디코더(14·14)로부터의 디코드 신호에 기초하여 복수의 계조 전압 중 2개의 계조 전압에서 1개의 특정 기간의 레벨을 선택하도록 되어 있다.
계조 전압은 제28도에 도시하는 바와 같이, 제10도에 도시하는 계조 전압과 유사한 파형을 이루고 있지만, 2m+1개의 게조 전원선 PL에 대해 제공되고 있다. 또한, 각 기간의 최고 전압과 그 다음의 기간의 최저 전압이 동일 레벨로 설정되어 있는 점이 제10도에 도시한 계조 전압과 다르다.
상기의 선택 출력 회로(31)는 선택 회로(16), 논리 회로(17) 및 출력 스위치(33)에 의해 구성되어 있다.
출력 스위치(18)는 제29도에 도시하는 바와 같이, 트랜지스터 TOA1 TOA8및 트랜지스터 TOB1 TOB8를 구비하고 있고, 논리 회로(17)로부터의 2m개의 기입 펄스 S에 기초하여 2개의 전압 VA·VB를 출력하도록 되어 있다. 또한, 출력 스위치(33)는 제29도에서의 트랜지스터 TOA1 TOA8및 트랜지스터 TOA1 TOA8가 각각 제17도에 도시하는 전송 게이트(21)로 치환된 구성이어도 좋다.
트랜지스터 TOA1 TOA8는 공통하는 출력선 OL1에 접속되고, 트랜지스터 TOB1 TOB8는 OL1과는 다른 공통하는 출력선 OL2에 접속되어 있다. 또한, 트랜지스터 TOA1·TOB8내지 트랜지스터 TOA1·TOB8는 각각 쌍을 이루고 있고, 게이트에 동일 기입 펄스 S(S1 S8)가 입력된다. 게다가, 트랜지스터 TOA1·TOB8는 내지 트랜지스터 TOA1·TOB8에는 각각 순차 인접하는 계조 전원선 PL이 접속되어 있다.
중간치 발생기(32)는 상기의 전압 VA·VB로부터 제3디코더(14)로부터의 2h개의 디코드 신호를 이용하여 전압 VA·VB의 사이의 복수의 중간치를 출력하는 회로이다. 제30도에 도시하는 중간치 발생기(32)는 h=3인 경우의 구성이고, 직렬로 접속된 저항 R1 R8과, 전송 게이트 G1 G8로 이루어져 있다.
전송 게이트 G1 G8에서는 n채널형의 트랜지스터에 논리 회로(17)로부터의 기입 펄스 S1 S8가 제공되고, p채널형의 트랜지스터에 기입 펄스 S1 S8의 반전 펄스가 제공된다. 또한, 전송 게이트 G1는 저항 R1의 일단에 접속되어 있고, 전송 게이트 G1 G8는 각각 저항 R1 R8의 각 접속점에 접속되어 있다.
또한, 중간치 발생기(32)는 전압 VA·VB로부터 복수의 중간치의 전압을 출력할 수 있으면, 다른 회로로 구성되어 있어도 좋다.
계속하여, 상기와 같이 구성되는 소오스 구동기의 동작에 대해서 설명한다.
우선, 주사 회로(11)에 의해 생성된 샘플링 신호에 동기하여 샘플링 회로(12)에서 영상 정보인 n 비트의 디지탈 신호 DAT가 샘플링되어 보유된다. 보유된 n 비트의 디지탈 데이타 DATA는 m 비트와 k 비트와 h 비트로 나뉘어져 3개의 래치(13·13·13)에 보유된다.
m 비트의 데이타와 k 비트의 데이타는 샘플링 회로(12)에서 샘플링된 수평 주사 기간의 다음의 수평 주사 기간에 전송 신호 TF에 동기하여 2개의 디코더(14·14)에 전송되고, 디코더(14·14)에서 각각 디코드된다. 제1및 제2디코더(14·14)로 부터는 2m개의 디코드 신호와 2k개의 디코드 신호가 각각 출력되고, 선택 출력 회로(31)에 제공된다.
선택 출력 회로(31)에서의 선택 회로(16) 및 논리 회로(17)의 동작은 상기의 제1소오스 구동기와 마찬가지이다. 결국, 선택 회로(16)에 의해 2k개의 기간 선택 신호 PRD 중 하나가 선택되는 한편, 논리 회로(17)에서는 그 기간 선택 신호 PRD와 2m개의 디코드 신호로부터 기입 펄스 S가 생성된다.
이 2m개의 기입 펄스 S를 이용하여 기간 선택 신호 PRD의 온 기간만큼 출력 스위치(23) 중 2개의 트랜지스터가 도통함으로써 2m+1개의 계조 전원선 PL 중 2개가 선택된다.
이 때, 2m+1개의 계조 전원선 PL의 각각에는 제28도에 도시하는 바와 같이 1 수평 주사 기간이 2k의 기간 T1 T2 k로 분할되고, 동일 기간에 동시에 발생하여 각 기간 T1 T2 k에 계단상으로 변화하는 계조 전압이 제공되고 있다. 그러므로, n 비트의 디지탈 신호를 제공함으로써 2m+k의 레벨이 어느 것이든 인접하는 2개의 레벨을 갖는 전압 VA·VB가 출력된다.
또한, h 비트의 디지탈 신호로부터 또한 제3이 디코더(14)에서 디코드된 2h개의 디코드 신호는 중간치 발생기(32)에 제공된다. 중간치 발생기(32)에서는 디코드신호에 의해 전송 게이트 G1∼G8중 어느 하나가 온 함으로써 그 전송 게이트 G를 통해 상기의 2개의 전압 VA·VB의 임의의 중간치가 선택되어 원하는 계조 신호로서 소오스 라인 SL에 출력된다.
이상과 같이, 본 소오스 구동기에 의하면, 2n계조의 전압을 출력하기 위하여 2m+1개의 계조 전원선 PL과 k개의 타이밍 신호선을 필요로 할 뿐이기 때문에, 외부 단자의 수가 대폭 저감된다. 또한, 계조 전압을 기입하는 기간 수평 주사 기간의 약 1/2k의 길이 이기 때문에, 영상 데이타의 충분한 기입이 가능하게 되고, 정밀도가 높은 계조 표시가 얻어진다.
게다가, 계조 전압의 각 기간에서의 최고 전압과 그 다음의 기간의 최저 전압이 동일 레벨로 설정되어 있기 때문에, 전압 VA·VB 간의 전위차를 등간격으로 분할된 중간치를 얻을 수 있다. 그러므로, 상기의 제1소오스 구동기에 비해 거의 동수의 외부 입력 신호에 의해서도 또한 다계조(2h배)의 신호 전압을 출력할 수 있다. 예를 들면, 디지탈 신호가 6 비트이고, m=k=h=2로 할 경우, 5개의 계조 전원선 PL에 의해 64(=26)계조의 표시가 가능하게 된다. 또한, m=3, k=3, h=2로 하면, 9개의 계조 전원선 PL로 256 계조의 표시가 가능하게 된다.
그런데, 본 소오스 구동기에서, 중간치 발생기(32)는 소오스 라인 SL의 각 단에 1개씩 설치되어 있지만, 이와는 다른 구성이어도 좋다. 예를 들어, 제31도에 도시한 구성에서는, 계조 전원선 PL에서 전단 공통의 중간치 발생기(34)가 설치되어 있다. 이 중간치 발생기(34)는 제32도에 도시한 바와 같이 직렬도 접속된 2h개의 저항 R로 이루어지는 저항 분할 회로를 통해 이웃하는 2개의 계조 전원선 PL이 접속되어 있는 회로이다.
따라서, 계조 전원선 PL뿐만 아니라 이웃하는 2개의 저항 R·R의 접속점으로부터도 전압이 출력되기 때문에, 중간치 발생기(34) 이하는 계조 전원선 PL이 2m+h로 증가한다. 이 때문에, 선택 출력 회로(31)에서는, 1개씩의 래치(13) 및 디코더(14)에 의해 얻어진 2m+h개의 디코드 신호에 기초하여 논리 회로(17)로부터 1개의 전압이 출력된다.
상기의 중간치 발생기(34)에 의하면, 제27도에 도시한 소오스 구동기와 마찬가지로 2n계조의 표시를 행할 수 있다. 또한, 중간치 발생기(34)가 소오스 라인 SL의 각 단에서 공통이기 때문에, 중간치 발생기(32)와 같이 각 단에 1개씩 필요하지 않아, 소오스 구동기의 구성을 간소화할 수 있다.
또한, 본 소오스 구동기에서는 2m+1개의 계조 전원선 PL과 k개의 타이밍 신호선에 의해 계조수를 확보할 수 있기 때문에, 중간치 발생기(32·34)의 저항수를 적게 하여 저항치의 불균일의 영향을 억제할 수 있다. 그러므로, 계조수를 증가시키는 것과 함께, 양호한 계조 표시를 유지할 수 있다. 예를 들어, 실용적인 저항 분할 수의 상한을 4(h=2)로 하면, 본 소오스 구동기에서는 상기와 같이 64 계조나 256계조라는 다계조를 얻을 수 있고, 분할 저항을 이용한 종래의 구동기에 비해 대폭 계조수를 향상시킬 수 있다.
[액정 표시 장치에서의 소오스 구동기의 역할]
상기의 제1 및 제2소오스 구동기를 액정 표시 장치에 설치함으로써, 액정패널(9)에 공급되는 신호수가 적게 되어도 다계조의 화상 신호를 출력할 수 있다. 그러므로, 액정 패널(9)에 설치되는 외부 단자가 적은 액정 표시 장치에서도 다계조 표시가 가능해진다.
특히, 화소(10)를 구성하는 스위칭 소자 SW가 구동력이 작은 다결정 실리콘 박막 트랜지스터인 경우에는, 화소 용량 Cp로의 화상 데이타의 기입이 고속화된다. 따라서, 대형의 액정 표시 장치의 경우 즉 소오스 구동기의 부하가 큰 경우에도, 화소 데이타의 기입을 소정 시간(1 수평 주사기간의 1/2k)내에 충분히 행할 수 있고, 고품위의 주사기간이 짧은 경우)에도 마찬가지이다. 또한, 동일의 부하에 대해서는 기입 기간의 분할수를 보다 많게 할 수 있기 때문에, 보다 다계조의 화상을 표시할 수 있다.
또한, 소오스 구동기를 구성하는 능동 소자가 다결정 실리콘 박막 트랜지스터인 경우에는, 그 능동 소자를 스위칭 소자 SW와 동일 공정에서 제조할 수 있다. 그러므로, 액정 표시 장치의 제품 단가를 저감할 수 있다.
또한, 계조 전원선 PL에 인가되는 전압의 극성을 수평 주사 기간마다 또는 수직 주사 기간마다 절환함으로써 표시 화상의 플리커를 억제할 수 있기 때문에, 액정 표시 장치의 표시 품질이 향상한다. 전자의 경우에는 게이트 라인 반전 구동 방식이 된다. 후자의 경우에는 프레임 반전 구동 방식이 되지만, 소오스 구동기의 전원계를 2계통으로 함으로서 보다 표시 품위에 우수한 소오스 라인 반전 구동 방식으로 할 수 있다(SID '93 DIGEST p.1518 참조). 이 때에는, 계조 전원(6)의 출력 극성의 절환 횟수가 감소하기 때문에, 저소비 전력화도 도모할 수 있다.
게다가, 액정 표시 장치에 입력되는 화상 신호가 의사 계조 표시법을 사용하여 생성되고 있는 경우에는, 실효적으로 보다 다계조의 화상을 표시할 수 있다. 특히, 본 발명은 디지탈 신호를 입력 신호로 하는 구성이기 때문에, 의사 계조 표시를 위한 연산 처리의 결과를 그대로 이용할 수 있다. 따라서, 이에 수반하는 회로 규격의 증대가 적다.
여기에서의 의사 계조 표시법이라는 것은 사람의 눈의 특성을 이용한 계조 표시법이고, 디자법, 오차 확산법 등이 있지만, 그 외의 어떠한 방법을 이용하여도 관계 없다. 또한, 면적 계조법도 넓은 의미에서 의사 계조법의 범주에 포함된다.
[제3소오스 구동기]
제3소오스 구동기는 제33도에 도시한 바와 같이, 주사 회로(11…)과, 래치(41…)과, 래치(42…)와, 출력 선택 회로(43)를 각각 데이타 신호선 SL…과 동수개 구비하고, 또한 카운터(44)를 구비하고 있다.
또한, 상기의 제1소오스 구동기에서의 구성 요소와 동등한 기능을 갖는 본소오스 구동기의 구성 요소에 대해서는 같은 부호를 부기하여 그 설명을 생략한다.
래치(41…)는 주사 회로(11…)로부터의 샘플링 신호에 동기하여 입력되는 n비트의 디지탈 데이타 DAT를 보유하도록 되어 있다. 래치(42…)는 래치(41…)에 보유된 데이타를 전송 신호 TF에 동기하여 보유하도록 되어 있다.
카운터(44)는 시작 펄스 SPS에 의해 리세트되는 것과 함께 클럭 CKS를 카운트함으로써 계조 기준 신호 GR을 출력하도록 되어 있다. 계조 기준 신호 GR은 표시 매체인 액정의 오프 레벨로부터 온 레벨까지에 대응하도록 제34도에 도시하는 주기적으로 변화하는 신호 GR1 GRn-1에 의해 구성되는 n-1 비트의 디지탈 신호로서 표시된다.
출력 선택 회로(43)는 비교 회로(45), 출력 스위치(46)과 홀드 콘덴서 C에 의해 구성되어 있다.
비교 회로(45…)는 각각 래치(42…)로부터의 래치 데이타와 계조 기준 신호 GR을 비교하여 양자가 일치할 때에 계조 전압 GV1·GV2의 어느 한쪽을 선택하기 위한 선택 신호를 출력하도록 되어 있다.
계조 전압 GV1·GV2는 제35도에서 실선으로 도시된 바와 같이 각각의 진폭레벨이 서로 중복하지 않는 2개의 전압 범위 V1·V2내에서 계단상으로 변화하는 전압이다. 전압 범위 V1·V2는 데이타 신호선 SL로 출력되는 신호가 변화하는 전압범위 Vmax가 2개의 구분됨으로써 정해지고 있다. 계조 전압 GV1·GV2는 각각 계조 전원선 PL1·PL2을 통해 제공되고, 예를 들어 전술한 계조 전원(6)에서 생성된다.
계조 전압 GV1·GV2를 나타내는 전압은 각각 소정 주기인 1 수평 주사 기간(1H)이고, 소정의 최소값으로부터 최대값까지 변화하는 256 계조를 나타내는 전압이다. 따라서, 계조 전압 GV1·GV2는 n=9인 경우에 512(=29) 계조를 표시할 수 있다.
계조 전압 GV1에서 최소값은 디지탈 데이타 DAT의 레벨 "256"(100000000)에 대응하고 있고, 최대값은 디지탈 데이타 DAT의 레벨 "511"(111111111)에 대응하고 있다. 또한, 계조 전압 계조 전압 GV2에서 최소값은 디지탈 신호 DAT의 레벨 "0"(000000000)에 대응하고 있고, 최대값은 레벨 "255"(011111111)에 대응하고 있다.
또한, 제35도에 파선으로 도시한 전압은 전술한 제58도에 도시한 종래 기술의 데이타 신호선 구동 회로(소오스 구동기)에서 동일하게 512 계조의 표시를 행하는 경우에 생성되는 계조 전압을 표시하고 있다.
출력 수단으로서의 출력 스위치(46)는 2개의 아날로그 스위치인 트랜지스터(46a·46b)로 되어 있다. 트랜지스터(46a)의 소오스에는 계조 전압 GV1이 입력되고, 트랜지스터(46b)의 소오스에는 계조 전압 GV2이 입력된다. 또한, 트랜지스터(46a·46b)의 게이트에는 비교 회로(45)로부터의 2개의 선택 신호가 각각 입력되고 있다. 게다가, 트랜지스터(46a·46b)의 각각의 드레인 서로 접속되는 것과 함께 데이타 신호선 SL에도 접속되어 있다.
홀드 콘덴서 C…는 출력 스위치(46…)와 개별로 쌍을 이루고 있고, 일단이 출력 스위치(46…)의 출력단에 접속되어 있다. 또한, 홀드 콘덴서 C…의 각각의 다른 단자는 함께 접지되어 있다.
비교 회로(45)는 제36도에 도시한 바와 같이 일치 검출 비교기(45a), AND 회로(45b·45c) 및 인버터(45d)에 의해 구성되어 있다.
일치 검출 비교기(45a)는, 입력되는 2개의 데이타, 즉 래치(42)에 보유되어 있는 디지탈 데이타 DAT의 비트 신호 D1 Dn-1와 계조 기준 신호 GR의 신호 GR1 GRn-1과를 비교하고, 양자가 일치할 때에 하이 레벨의 일치 검출 신호를 출력하는 비교기이다.
AND 회로(45d)는 일치 검출 비교기(45a)로부터의 출력 신호와 디지탈 데이타 DAT의 비트 신호 Dn와의 논리곱을 취하는 회로이다. AND 회로(45c)는 일치 검출 비교기(45a)로부터의 출력 신호와 인버터(45d)에 의해 반전된 비트 신호 Dn(최상위 비트를 표시함)과의 논리곱을 취하는 회로이다.
상기와 같이 구성되는 소오스 구동기에서, 입력된 디지탈 신호 DAT는 수평 주사되도록 래치(41…)에 순차 샘플링되는 것과 함께 보유된다. 래치(41…)에 보유된 디지탈 신호 DAT의 비트 신호는 또한 전송 신호 TF에 동기하여 래치(42…)에 일제히 래치되고, 다음 전송 신호 TF의 입력까지 보유된다.
비교 회로(45…)는 래치(42…)에 보유된 비트 신호 및 계조 기준 신호 GR에 기초하여 선택 신호가 생성된다. 구체적으로는, 일치 검출 비교기(54a)에 입력되는 2개의 데이타가 비교되고, 양자가 일치할 때에 하이 레벨의 일치 검출 신호가 출력된다. 따라서, 비트 신호 Dn가 "1" 즉 하이 레벨인 기간에는 AND 회로(45b)로부터 하이 레벨의 선택 신호가 출력되고, 비트 신호 Dn가 "0" 즉 로우 레벨인 기간에는 AND 회로(45)로부터 로우 레벨의 선택 신호가 출력된다.
출력 스위치(46)에서는 트랜지스터(46a·46b)의 어느 한쪽이 하이 레벨의 선택 신호에 기초하여 도통한다. 이에 의해, 계조 전압 GV1·GV2의 어느 한쪽이 선택된다. 따라서, 출력 스위치(46…)으로부터 출력된 계조 전압은 홀드 콘덴서 C…를 통해 데이타 신호선 SL…로 출력된다.
이상과 같이, 본 소오스 구동기에 의하면, 다른 전압 범위 V1·V2에서 변화하는 2개의 계조 전압 GV1·GV2를 이용함으로써, 제35도에 도시한 바와 같이 트랜지스터(46a 또는 46b)가 도통하는 시간 TON가 종래의 데이타 신호선 구동 회로에서 트랜지스터가 도통하는 시간 Ton의 2배로 할 수 있다. 따라서,홀드 콘덴서 C…를 출력해야 할 계조 전압의 레벨에 까지 충분히 충전하는 시간을 확보할 수 있고, 512계조와 같이 다계조로 표시를 행하는 경우, 계조 전압을 화소 용량을 Cp에 정확히 기입할 수 있다.
그러므로, 계조 전압의 인가용의 계조 전원선을 제58도의 소오스 구동기에 1개 추가함으로써 다수의 데이타 신호선 SL…에 계조 전압을 출력할 수 있고, 해상도를 대폭 향상시킬 수 있다.
또한, 일반적으로 절연 기판상에 다결정 실리콘을 사용하여 구동 회를 형성하는 경우, 단결정 실리콘 기판상에 구동 회로를 형성하는 경우보다도 동작 속도나 구동 능력이 낮게 된다. 이 때문에, 구동 회로를 화소와 함께 절연 기판상에 모놀리식으로 형성하는 것이 곤란하다. 그렇지만, 제3소오스 구동기를 사용하면, 동작 속도나 구동 능력이 낮아도 계조 전압을 기입하는 시간을 충분히 확보할 수 있다. 그러므로 제3소오스 구동기와 화소 어레이를 모놀리식으로 기판상에 형성하는 것이 가능하게 된다.
또한, 상기의 제3소오스 구동기에서는 2개의 계조 전원선 PL1·PL2이 설치되어 있었지만, 이에 한정되는 것은 아니다. 예를 들어, 출력 스위치(46)의 도통 시간으로서 원하는 시간이 얻어지는 수의 계조 전원선을 설치해도 좋다. 이와 같이하면, 계조 전원선 m이면, 도통 시간 TON은 m배로 된다.
또한, 계조수도 n=9인 경우의 512 계조에 한정하지 않고 설정하여도 좋다. 그 경우, 계조 전원수가 m이면, 1개의 데이타 신호선 SL당 m개의 아날로그 스위치가 설치되고, 디지탈 신호 DAT의 최상위 비트측으로부터의 복수의 비트 신호에 기초하여 비교 회로(45)에 의해 1개의 아날로그 스위치가 선택된다. 예를 들어, m=4인 경우, 최상위측의 2개의 비트 신호에 기초하여 4개의 아날로그 스위치의 어느 것인가가 선택된다.
여기에서, 제3소오스 구동기를 이용한 액정 표시 장치의 변형례에 대해서 설명한다.
본 액정 표시 장치는 제37도에 도시한 바와 같이, 제3소오스 구동기로서 소오스 구동기(51·52)를 구비하고 있다. 소오스 구동기(51·52)는 화소 어레이(1)를 사이에 두고 대향하도록 배치되어 있다. 소오스 구동기(51·52)가 갖는 복수의 출력 라인은 대응하는 것끼리가 공통의 데이타 신호선 SL(SL1, SL2…)에 접속되어 있다.
제37도에는 도시하지 않았지만, 소오스 구동기(51·52)는 각각 전술한 트랜지스터(46a·46b)를 1개씩 구비하고 있다. 트랜지스터(46a·46b)에는 각각 계조 전압 GV1·GV2가 제공되어 있다. 또한, 소오스 구동기(51·52)에는 주사 회로(11…), 래치(41…), 래치(42…) 등이 공통으로 설치되어 있다. 단, 소오스 구동기(51)에서의 비교 회로(45)는 트랜지스터(46b)를 선택하는 기능을 구비하고 있으면 족하다. 또한, 소오스 구동기(52)에서의 비교 회로(45)는 트랜지스터(46b)를 선택하는 기능을 구비하고 있으면 족하다.
또한, 소오스 구동기(51)에는 하이 레벨측이 전원 전압 Vss·Vcc가 전원 회로(53)에 의해 인가되고 있다. 소오스 구동기(52)에는 로우 레벨측의 전원 전압 VEE·Vss가 전원 회로(53)에 의해 인가되고 있다. 전원 회로(53)는 전압 Vcc에 기초하여 전원 전압 Vss·Vcc·VEE를 발생하는 회로이고, 전원 전압 VSH·VSL를 발생하는 기능을 제외하고 전술의 전원 회로(5, 제2도 참조)와 동등한 기능을 가지고 있다. 또한, 상기의 계조 전압 GV1는 Vss로부터 Vcc의 범위에서 변화하는 전압이고, 계조 전압 GV2는 VEE에서 Vss의 범위에서 변화하는 전압이다.
일반적으로 액정 표시 장치에서는 액정의 신뢰성을 보유하기 위해, 액정 용량을 정극성과 부극성과의 사이에서 변화하는 전압을 사용하여 교류 구동할 필요가 있다. 따라서, 본 액정 표시 장치에서, 전원 전압 Vss를 0V, 즉 접지 레벨로 하고, 전원 전압 Vcc를 정극성의 전압으로 하며, 전원 전압 VEE를 부극성의 전압으로 함으로써 이와 같은 교류 구동이 가능하게 된다.
또한, 전원 전압을 종래의 거의 1/2로 할 수 있고, 전력 소비의 저감을 도모할 수 있다. 게다가, 전원 전압의 저하에 수반하여 소오스 구동기(51·52)를 구성하는 회로의 내압이 낮게 되기 때문에, 그 회로의 면적을 축소할 수 있다.
여기에서, 제3소오스 구동기에서의 출력부의 양호한 상세에 대해서 제38도에 기초하여 설명한다. 또한, 제38도에 있어서는 상기의 출력 스위치(46)에서의 트랜지스터(46b)를 도시하고 있지 않지만, 트랜지스터(46b)에 대해서도 트랜지스터(46a)와 마찬가지로 구성된다.
상기의 출력부에서, 트랜지스터(46a)의 게이트에는, 직렬 콘덴서 CD를 통해 상기의 AND 회로(45b)로부터의 선택 신호 SEL이 입력되고, 또한 트랜지스터(46a)의 소오스 전극과 게이트 전극과의 사이에 저항 RO이 접속되어 있다. 선택 신호 SEL은 트랜지스터(46b)를 온시킬 때에는 하이 레벨이 되고, 오프시킬 때에는 로우 레벨이 된다.
트랜지스터(46a)의 게이트 전극의 전위 Vg는 저항 RO에 의해 소오스 전극의 전위 VS와 거의 동등하게 보유된다. 이 때문에, 선택 신호 SEL이 로우 레벨인 기간에 직렬 콘덴서 CD가 그의 전위 Vg즉 계조 전압 GV1로 충전된다.
여기에서, 선택 신호 SEL의 하이 레벨에서의 전위를 트랜지스터(46a)를 도통시키기 위한 값인 Vth+로 하고(제63도 참조), 제39도에 도시된 바와 같이 계조 전압 GV1의 진폭의 값을 Vamp로 한다. 이에 의해, 선택 신호 SEL이 하이 레벨로 될 때, 트랜지스터(46a)는 게이트 전극에 Vth++Vamp가 인가되는 것에 의해 도통한다.
이에 의해, 게이트-소오스간의 전압 Vgs가 계조 전압 GV1의 진폭 Vamp의 값에 구애되지 않고 Vth+로 유지되기 때문에, 선택 신호 SEL의 진폭이 진폭 Vamp의 최대값보다 크게 되어도 트랜지스터(46a)가 도통한다. 따라서 비교 회로(45)를 포함하는 선택 신호 SEL를 발생하기 위한 회로의 구동 전압이 저하하고, 그 결과 소오스 구동기의 소비 전력을 저감시킬 수 있다.
[소오스 구동기의 실장]
상기의 제1 내지 제3소오스 구동기는 IC 칩으로서 형성되는 경우 다음과 같이 실장된다.
제40도에 도시한 바와 같이, 제3소오스 구동기가 IC 칩으로서 집적화된 구동기 IC(61)는 기판(7)상에 실장되어 있다.
구동기 IC(61)는 양측에 출력 단자(61a…)와, 출력 단자(61b…)를 가지고 있다. 출력 단자(61a…)는 도시하지 않은 화소 어레이 측에 배치되어 있고, 데이터 신호선 SL1, SL2, …에 접속되어 있다. 출력 단자(61a…) 및 출력 단자(61b…)는 함께 배열 피치 PT1로 배열되어 있다. 또한, 출력 단자(61a…) 및 출력 단자(61b…)는 상호 PT2/2씩 어긋나 배열되어 있다.
한편, 기판(7)상에는, 접속 패드(7a…)가 출력 단자(61a…)의 배치 위치와 일치하도록 형성되어 있는 것과 함께, 접촉 패드(7b…)가 출력 단자(61b…)의 배치 위치와 일치하도록 형성되어 있다.
제41도에 도시한 바와 같이, 접촉 패드(7a…)는 각각 기수 순위의 데이터 신호선 SL1, SL3, …에 직접 접속되어 있다. 한편, 접촉 패드(7b…)는 각각 바이패스용 배선(62…)를 통해 우수 순위의 데이터 신호선 SL2, SL4, …에 접속되어 있다. 바이패스용 배선(62…)은 접촉 패드(7a…), 접촉 패드(7b…) 및 데이터 신호선 SL…이 형성되는 기판(7)의 표면과는 다른 도전층에 형성되어 있다.
바이패스용 배선(62…)는 기판(7)이 단층 기판이면, 기판(7)의 이면에 형성되고, 기판(7)이 다층 기판으로 구성되어 있으면, 접촉 패드(7a…) 등이 형성되는 층의 표면과 다른 층의 표면에 형성된다. 이 바이패스용 배선(62…)과 접촉 패드(7b…)는 접속 홀(63…)을 통해 전기적으로 접속되어 있다. 또한, 바이패스용 배선(62…)과 데이터 신호선 SL2, SL4, …은 접속 홀(64)에 전기적으로 접속되어 있다.
이에 의해, 데이터 신호선 SL이 배열 피치 PT2에 대해, PT2=PT1/2이라는 관계가 성립하도록 접촉 패드(7a… 및 7b…)를 배열할 수 있다. 그러므로, 출력 단자(61a…)와 접촉 패드(7a…)와의 사이 및 출력 단자(61b…)와 접촉 패드(7b…)와의 사이에 납땜에 충분한 강도를 확보할 수 있다. 또한, 구동기 IC(61)의 기판(7)으로의 실장 시의 위치 어긋남에 대한 여유를 확보할 수 있다.
상기의 구성에서는 배열 피치 PT2를 좁게 함으로써 데이터 신호선 SL…의 고밀도 배선이 가능하게 된다. 그 결과, 제1 내지 제3소오스 구동기를 사용하여 다계조의 표시에 대응하는 배선 구조를 제공할 수 있고, 고해성도화를 용이하게 실현할 수 있다.
[분할 구동]
계속하여, 상기의 실장 구조에 적합한 구동에 관한 구성에 대해서 제42도 및 제43도에 기초하여 설명한다.
제42도에 도시한 바와 같이, 기판(7)상에는 전술의 구동기 IC(61)가 실장되는 실장 영역(7c)와 화소 어레이(1)와의 사이에 아날로그 스위치 Q1, Q2, …가 설치되어 있다. 아날로그 스위치 Q1, Q2, …의 각각의 출력단에는, 데이터 신호선 SL1, SL2, …이 개별적으로 대응하도록 접속되어 있다.
또한, 기수 순위의 아날로그 스위치 Q1, Q3, …와, 우수 순위의 아날로그 스위치 Q2, Q4, …는 1개씩 조합되어 쌍을 이루고 있다. 각 쌍의 아날로그 스위치 Q는 입력측에서 공통으로 구동기 IC(61)의 출력선으로서의 출력 라인 H1-2, H3-4, …에 접속되어 있다.
출력 라인 H1-2, H3-4, …에는 실장 영역(7c)에 실장되는 구동기 IC(61)의 출력 단자(도시안됨)가 개별적으로 접속된다. 또한, 기수 순위의 아날로그 스위치 Q1, Q3, …의 제어 단자에는 제어 신호 CTL1이 공통으로 제공되고, 우수 순위의 아날로그 스위치 Q2, Q4, …의 제어 단자에는 제어 신호 CTL2가 공통으로 제공되고 있다.
상기의 구성을 갖는 액정 표시 장치에서는, 1 수평 주사 기간(1H)의 전반 및 후반으로 나누어 구동이 행해지도록 구동기 IC(61)(소오스 구동기)로부터 출력 라인 H1-2, H3-4, …에는 1H/2 마다 계조 전압이 갱신하여 출력된다. 예를 들어, 1 수평 주사 기간의 전반에 제어 신호 CTL1이 하이 레벨로 됨으로써 기수 순위의 아날로그 스위치 Q1, Q3, …가 도통한다. 한편, 1 수평 주사 기간의 후반에, 제어 신호 CTL2이 하이 레벨로 됨으로써, 우수 순위의 아날로그 스위치 Q2, Q4, …가 도통한다.
이에 의해, 해상도를 결정하는 데이터 신호선 SL…의 수를 감소시키지 않고 구동기 IC(61)의 출력 단자 수를 거의 1/2로 삭감할 수 있다.
또한, 상기의 구성에서는, 2개의 데이터 신호선 SL이 공통으로 구동기 IC(61)의 공통의 출력 단자에 접속되도록 되어 있지만, 제어 신호의 수를 증가시킴으로써 3개 이상의 데이터 신호선 SL이 공통의 출력 단자에 접속되도록 하여도 좋다.
제43도에 도시한 구성에서는, 실장 영역(7c)과 화소 어레이(1)의 사이에 상기의 아날로그 스위치 Q1, Q2, …에 대신에, 아날로그 스위치 AQ1, AQ2, …가 설치되어 있다. 기수 순위의 아날로그 스위치 AQ1, AQ3, …와, 우수 순위의 아날로그 스위치 AQ2, AQ4, …는 상호 다른 도전 형식으로 형성되어 있다. 예를 들어, 아날로그 스위치 AQ1, AQ3, …가 n 채널형의 MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)에 의해 형성되고, 아날로그 스위치 AQ2, AQ4, …가 p 채널형의 MOS FET에 의해 형성된다.
이와 같이 구성에서는, 아날로그 스위치 AQ1, AQ3, …와, 아날로그 스위치 AQ2, AQ4, …는 공통의 제어 신호 CTL에 대해서 상보적으로 동작하기 때문에, 제어 신호선을 1개로 삭감할 수 있다.
또한, 이들의 아날로그 스위치 AQ1, AQ2, …는 전술한 아날로그 스위치 Q1, Q2, …와 같고, 1H/2의 기간마다 온·오프 동작하도록 되어 있기 때문에, 비교적 저속으로도 동작이 가능하다. 그러므로, 아날로그 스위치 AQ1, AQ2, …를 화소 어레이(1)내에 스위칭 소자 SW…등과 함께 기판(7)상에 모놀리식으로 형성할 수 있다.
게다가, 본 실시예에서는 본 발명을 액정 표시 장치에 적용한 예에 대해서 설명하였지만, 본 발명은 다른 화상 표시 장치에도 적용된다. 또한, 이에 한정하지 않고 같은 목적에 대해서는 화상 표시 장치 이외의 장치에서도 본 발명을 적용할 수 있다.
[제2 실시예]
본 발명의 제2 실시예에 대해서, 제44도 내지 제51도에 기초하여 설명하면 이하와 같다. 또한, 본 실시예에서, 제1 실시예의 구성 요소에 대응하는 구성 요소에 대해서는 동등한 부호를 부가한다.
[제1 액정 표시 장치]
제1 액정 표시 장치는 제44도에 도시하는 바와 같이, 표시 패널(9), 소오스 구동기(2)와, 게이트 구동기(3)과, 전원 회로(5)를 구비하고 있다.
소오스 구동기(2)는 주사 회로(11…), 래치(42…), 래치(42…), 비교 회로(45'…), 트랜지스터(47…) 및 홀드 콘덴서 C에 의해 구성되어 있다. 비교 회로(45')는 도시하지 않았지만 전술의 제3소오스 구동기(제36도 참조)에서의 일치 검출 비교기(45a)로 이루어지는 회로이고, 계조 기준 신호 GR(n 비트)와 래치(42…)로부터의 디지탈 신호 DAT(n 비트)와의 일치를 검출하면 하이 레벨의 게이트 신호를 출력하도록 되어 있다.
아날로그 스위치인 트랜지스터(47)는 상기의 하이 레벨의 게이트 신호에 의해 도통하여 계조 전압 GV를 출력하도록 되어 있다. 계조 전압 GV는 예를 들어 전술의 계조 전원(제6도, 제2도 참조)로부터 제공되고, 제45도에 도시한 바와 같이 그 진폭 레벨이 0에서 Vg의 범위에서 변화하도록 계조 기준 신호 GR에 동기하여 주기적으로 변화하고 있다. VG는 표시 매체인 액정의 오프 레벨에서 온 레벨 까지에 대응하는 다이나믹 레인지 Vdyn의 1/3으로 설정되어 있다.
상기의 비교 회로(45'), 트랜지스터(47) 및 홀드 콘덴서 C에 의해 선택 출력회로(선택 출력 수단)가 구성되어 있다.
이와 같이, 소오스 구동기(2)에서는, 비교 회로(45'…)로부터 츨력된 게이트 신호에 의해 트랜지스터(47…)이 도통함으로써 트랜지스터(47…)로부터 홀드 콘덴서 C…를 통해 각 데이타 신호선 SL로 계조 전압 GV로부터 1 레벨의 전압이 선택된다. 그 전압은 영상 신호(디지탈 신호 DAT)의 휘도 레벨에 대응하는 값의 전압이다.
또한, 트랜지스터(47)이 오프 시에 하이 임피던스로 되어 있기 때문에, 홀드 콘덴서 C의 전하는 트랜지스터(47)를 통해 방출되지 않는다.
한편, 전원 회로(5)는 공통 전극 COM에 인가하는 공통 전위 CV를 발생하기 위한 공통 전위 발생 회로(54)를 가지고 있다. 공통 전위 발생 회로(54)는 카운터(55)와, 디코더(56)과, 버퍼(57)과, 아날로그 스위치 BQ1 BQ3를 가지고 있다. 제44도에 있어서, 공통 전극 COM은 선상으로 그려져 있지만, 실제는 스위칭 소자 SW…에 접속된 도시하지 않은 화소 전극에 대향하는 면상의 전극이다.
카운터(55)는 제45도에 도시한 바와 같이, 시각 t0에 시작 펄스 SPS가 입력되면, 카운터값 CNT를 리세트하는것과 함께 클럭 CLK에 동기하여 카운트 동작을 개시한다.
디코더(56)는 시각 t0 t1사이, 시각 t1 t2사이, 시각 t2 t3사이가 함께 1 수평 주사 기간(1H)의 1/3인 시각 t1 t3마다 카운터(55)가 카운특밧 CNT1 CNT3를 출력하도록 아날로그 스위치 BQ1 BQ3의 도통을 선택적으로 절환하도록 되어 있다. 예를 들어, 시각 t0 t1사이에서는 아날로그 스위치 BQ1가 도통하고, 시각 t1 t2사이에서는 아날로그 스위치 BQ2가 도통하고, 시각 t2 t3사이에서는 아날로그 스위치 BQ3가 도통한다.
아날로그 스위치 BQ1 BQ3의 입력측의 접점에는, 기준 전압 RV1 RV3가 각각 제공되고 있다. 버퍼(57)는 아날로그 스위치 BQ1 BQ3의 출력측의 접점이 어느 것인가로부터 입력되는 기준 전압 RV1, RV2또는 RV3를 완충 증폭하여 공통전위 CV1, CV2또는 CV3를 공통 전위 CV로서 공통 전극 COM에 출력하도록 되어 있다. 이에 의해, 1 수평 주사 기간에서 공통 전위 CV는 제45도에 도시한 바와 같아 변화한다.
그런데, 액정에는 제46도에 도시한 바와 같이 인가 전압이 상승함에 따라서 계조가 저하하는 특성이 있다. 이 때문에, 액정으로의 인가 전압은 그것에 대응하는 온 레벨(암)에서 오프 레벨(명)까지의 계조를 얻을 수 있다는 다이나믹 레인지 Vdyn와, 액정을 동작시키기 위한 임계치 전압 VTH에 의해 결정된다.
공통 전위 CV는 이와 같은 액정의 특성에 기초하여 설정된다. 즉, 공통 전위 CV1는 계조 전압 GV가 0V이어도 액정을 확실히 오프할 수 있도록 전위 -VTH로 설정되어 있다. 또한, 공통 전위 CV2는 전위 -VTH에서 전압 VG만큼 낮은 전위로 설정되고, 공통 전위 CV3는 전위 -VTH에서 전압 2VG만큼 낮은 전위로 설정되어 있다.
따라서, 화소 용량 CP에 인가되는 전압 PV는 외관상 표 1과 같이 변화한다. 이에, 의해 소정의 오프 레벨로부터 온 레벨까지의 다이나믹 레인지 Vdyn의 전압이 액정에 인가된다.
[표 1]
여기에서, 상기와 같이 구성되는 소오스 구동기(2)의 소비 전력에 대해서 생각해본다.
n 채널형의 전계 효과 트랜지스터(47)에서는 게이트-소오스사이의 전압 Vgs와 드레인 전류 Id와의 사이에는 특정의 관계가 있다(제63도 참조). 이 관계에 근거하면, 게이트 전극의 전위 Vg는 드레인 전류Id(계조 신호)를 충분히 공급하기 위하여 소오스 전극의 전위 Vs에 트랜지스터(47)의 도통에 필요한 임계치 전압 Vth및 여유를 부가한 값이어야 한다.
따라서, 게이트 신호 GT의 진폭 VGT는 다음 식과 같이 계조 전압 GV의 최대 진폭값인 VG에 Vth+를 부가한 값이 필요하다. 또한, 상기의 전압 PV에 대한 게이트 신호 GT의 진폭 VGT'은 다음 식과 같이 다이나믹 레인지 Vdyn에 Vth+를 부가한 값이 필요하다.
VGT= VG+ Vth+
VGT' = Vdyn+ Vth+
이와 같이, 본 액정 표시 장치에서의 소오스 구동기(2)에서는, 공통 전압 CV를 3단계로 설정함으로써, 계조 전압 GV의 최대 진폭값이 VG로 억제된다. 이 결과, 소오스 구동기(2)에서 비교 회로(45')를 포함하는 게이트 신호 GT를 출력하기 위한 회로의 구동 전압이 낮게 된다. 그러므로, 소오스 구동기(2)의 전력 소비를 저감시킬 수 있는 것과 함께, 상기의 회로의 내성이 낮게 됨으로써 소오스 구동기(92)의 저단가화를 도모할 수 있다.
[제2 액정 표시 장치]
제2 액정 표시 장치 소오스 구동기(2)에서의 출력단에는 데이터 신호선 SL…마다 출력 스위치(48…)가 설치되어 있다. 비교 회로(45'), 출력 스위치(48) 및 홀드 콘덴서 C에 의해 선택 출력 회로(선택 출력 수단)이 구성되어 있다.
출력 스위치(48)는 n 채널형의 트랜지스터(48a)와 p 채널형의 트랜지스터(48b)가 병렬로 접속된 CMOS 구성으로 되어 있다. 트랜지스터(48b)를 트랜지스터(48a)와 동시에 동작시키기 위해서는, 비교 회로(45')로부터의 게이트 신호를 반전시키기 위한 인버터(48c)가 필요하게 된다. 이와 같은 출력 스위치(48)에서는 극성이 다른 트랜지스터(48a·48b)를 구비함으로써 정극성과 부극성과의 사이에서 변화하는 계조 전압 GV를 이용할 수 있다.
계조 전압 GV는 예를 들어 전술한 계조 전원(6)(제2도 참조)로부터 제공되고, 제48도에 도시한 바와 같이 1 수평 주사 기간(1H)에서 0으로부터 VG1의 범위에서 계조 기준 신호 GR에 동기하여 2 회 변화하고 있고, 1H 마다 그의 극성이 반전하고 있다. VG1은 표시 매체인 액정의 오프 레벨에서 온 레벨까지에 대응하는 다이나믹 레인지 Vdy n의 1/2로 설정되어 있다.
공통 전위 발생 회로(54)는 계조 전압 GV에 대응하여 공통 전극 COM에 제48도에 도시한 바와 같이 4개의 공통 전위 CV11∼CV14를 공통 전위 CV로 하여 선택적으로 출력하도록 되어 있다. 구체적으로는, 공통 전위 CV11는 -Vth로 설정되고, 공통 전위 CV12-Vth-VG1로 설정되어 있다. 이에 대해 공통 전위 CV13는 +Vth로 설정되고, 공통 전위 CV14는 +Vth_VG1로 설정되어 있다. 또한, 공통 전위 CV11∼CV14는 각각 대응하는 계조 전압 GV와 극성이 역으로 되어 있다.
또한 디코더(58)는 카운터(55)의 카운트값에 대응하여 아날로그 스위치 BQ11∼BQ14를 선택적으로 도통시킨다. 버퍼(59)는 아날로그 스위치 BQ11∼BQ14의 출력측의 접점의 어느 것인가로부터 입력되는 기준 전압 RV11, RV12, RV13또는 RV14를 완충 증폭하여 공통 전위 CV11, CV12, CV13또는 CV14를 공통 전위 CV로 하여 공통 전극 COM에 출력하도록 되어 있다. 이에 의해, 공통 전위 CV는 제48도에 도시한 바와 같이, 1H 전반과 후반으로 상호 VG1만큼 다른 전위로 된다.
따라서, 화소 용량 CP에 인가되는 전압 PV는 외견상 1H에서 0에서 Vdyn까지 변하하고, 1H마다 극성이 반전하는 교류 전압으로 된다. 이 결과, 구동 전압의 인가에 의해 발생하는 액정의 화학 변화가 직류 구동에 비해 억제된다. 그러므로, 경시 변화에 대한 액정의 신뢰성을 향상시키는 것과 함께 플리커 등의 표시 불량을 억제할 수 있다.
또한, +Vth에서 +Vth+VG1까지의 범위 =Vth에서 -Vth-VG1까지의 범위에서 공통 전위 CV를 변화시키도록 구성됨으로써, 공통 전위 CV11·CV13가 함께 0V이면, 아날로그 스위치 BQ11·BQ13를 공용할 수 있다.
또한, 계조 전압 GV의 파형은 0V에서 그위 절대값이 크게 되고, 절대값이 VG1로 되면 다시 0V로부터 그위 절대값이 증가해 가는, 톱니파가 된다. 계조 전압 GV의 파형은 이에 한하지 않고 절대값이 VG1에 도달하면 감소해 가는, 소위 삼각파 등이어도 좋다.
또한, 인접하는 2개의 라인(데이타 신소선 SL)사이에서 계조 전압 GV가 상호 역극성으로 되도록 하여도 좋다. 즉, 어떤 프레임에서 기수 순위의 라인으로의 계조 전압 GV가 정극성이고, 우수 순위의 라인으로의 계조 전압 GV가 부극성이면, 다음 프레임에서는 기수 순위의 라인으로서 계조 전압 GV가 부극성이고, 우수 순위의 라인으로의 계조 전압 GV가 정극성이다. 이와 같이, 계조 전압 GV의 극성을 라인 사이에서 반전시킴으로써 더욱 플리커가 적은 표시 화상을 얻을 수 있다.
게다가, 제1 액정 표시 장치에서는 1H당 계조 전압 GV를 3회 변화시키고 있고, 제2 액정 표시 장치에서는 1H당 계조 전압 GV를 3회 변화시키고 있다. 제1 및 제2 액정 표시 장치에서는, 계조 전압 GV의 변화 회수는 4회 이상으로 하여도 좋다.
[계조 전원]
제1 및 제2 액정 표시 장치에 적합한 계조 전원(6)에 대해서 설명한다.
제49도에 도시한 바와 같이, 본 계조 전원(6)은 클럭 발생 회로(71), 카운터(72), 및 디지털/아날로그 컨버터(D/A 컨버터, 73)에 의해 구성되어 있다.
클럭 발생 회로(71)는 시작 펄스 SPS에 동기하여 1H에서 발질 주파수가 변화하는 클럭 CKVr를 발생하도록 되어 있다. 클럭 CKVr은 제50도에 도시하는 바와 같이 1H의 시작 및 종료에 가까울수록 주기 TCK가 작게 되고, 중앙 부근에서 크게 되어 있다.
카운터(72)는 클럭 CKVr를 분주하고, 제50도에 도시한 멀티비트의 분주 신호 DT1∼DTL를 출력하도록 되어 있다. 따라서, D/A 컨버터(73)으로부터 출력되는 계조 전압 GV의 레벨의 변화율은 제50도에 도시하는 바와 같이 1H의 시작 및 종료에서는 크게 되고, 중앙부 부근에서는 작게 된다.
그런데, 액정은 제46도에 도시한 바와 같이, 인가 전압의 최대값 부근, 최소값 부근, 중앙값 부근에서의 단위 전압 ΔV당의 계조 변화율 Z1·Z2·Z3가 다른, 소위 감마 특성을 가지고 있다. 이 때문에, 제51도에서 실선으로 도시한 바왁 같이, 계조 전압의 변화량을 1H의 시작 및 종료 부근에서 크게 하고, 중앙부 부근에서 작게 함으로써, 제5도에서 파선으로 도시한 바와 같이 계조의 변화가 선형으로 된다. 그러므로, 액정의 감마 특성을 보정할 수 있다.
또한, 상기 클럭 CKVr의 최단 추기 Tmin는 계조 신호를 액정 용량 CL에 기입하기 위해 필요한 전술의 기간 Ts1·Ts2이상으로 설정하는 것은 말할 것까지도 없다.
이상과 같이, 발명의 상세한 설명의 항에서 이루어진 구체적인 실시 태양 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확하게 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 범위내에서 여러 가지 변경하여 실시할 수 있는 것이다.

Claims (78)

  1. 주사 기간이 복수의 기간으로 분할된 분할 기간 마다 다른 전압이 인가되는 복수의 전원선; 복수 비트의 디지탈 신호에 기초하여 상기 전원선들 중 어느 하나를 상기 분할 기간 중 적어도 어느 하나의 분할 기간에서 선택함으로써 그 분할 기간에서 선택된 전원선에 인가된 전압을 출력하는 선택 출력 수단을 포함하고, n 비트의 상기 디지탈 신호로부터의 m 비트(1mn)에 기초하여 2m개의 디코드 신호를 출력하는 제1디코드 수단; 및 상기 디지탈 신호의 k 비트(k=n-m)에 기초하여 2k개의 디코드 신호를 출력하는 제2디코드 수단을 더 포함하고, 상기 전원선은 상기 디지탈 신호에 대해 2m개 설치되고, 상기 선택 출력 수단은, 2k로 분할된 상기 분할 기간의 적어도 하나의 분할 기간을 상기 제2디코드 수단으로부터의 디코드 신호에 기초하여 선택하는 기간 선택 수단; 상기 기간 선택 수단으로부터의 출력 신호와 상기 제1디코드 수단으로부터의 디코드 신호에 기초하여 상기 전원선 중의 하나에서 상기 기간 선택 수단에 의해 선택된 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력 수단을 포함하는 것을 특징으로 하는 전압 출력 회로.
  2. 제1항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 2m개의 트랜지스터를 구비하는 것을 특징으로 하는 전압 출력 회로.
  3. 제1항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 2m개의 전송 게이트를 구비하는 것을 특징으로 하는 전압 출력 회로.
  4. 제1항에 있어서, 주사 기간내에 상기 전원선의 각각에 인가되는 전압의 범위가 상기 전원선 사이에서 서로 간격을 두고 설정되어 있는 것을 특징으로 하는 전압 출력 회로.
  5. 제4항에 있어서, 상기 전압은 각각 상기 분할 기간마다 계단상으로 변화하는 램프 파형을 이루고 있는 것을 특징으로 하는 전압 출력 회로.
  6. 제4항에 있어서, 상기 전압은 각각 직선상으로 변화하는 램프 파형을 이루고 있는 것을 특징으로 하는 전압 출력 회로.
  7. 제4항에 있어서, 상기 전압은 각각이 레벨 간격을 균등하게 유지한 상태로 상기 분할 기간마다 계단상으로 상승하는 램프 파형을 이루고, 2m개의 상기 전원선에 대해 동일한 분할 기간에서 동시에 인가되는 전압인 것을 특징으로 하는 전압 출력 회로.
  8. 제1항에 있어서, 상기 기간 선택 수단은 상기 분할 기간 중의 하나를 선택하는 것을 특징으로 하는 전압 출력 회로.
  9. 제8항에 있어서, 상기 기간 선택 수단은, 각각 주기가 다른 펄스 신호를 개별적으로 반전시키는 인버터; 상기 분할 기간의 각각에 대응하는 기간 선택 신호를 출력하도록, 상기 펄스 신호 및 상기 인버터에 의해 반전된 펄스 신호 중에서 각각 다른 조합의 소정 수의 신호의 논리곱을 취하는 AND 회로; 및 상기 제2디코드 수단으로부터의 디코드 신호에 의해 도통되어 상기 AND회로로부터의 기간 선택 신호 중 하나를 출력하는 트랜지스터를 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  10. 제1항에 있어서, 상기 기간 선택 수단은 상기 분할 기간 중 최초의 분할 기간으로부터 원하는 디지탈 신호가 입력되는 분할 기간까지의 연속하는 복수의 분할 기간을 선택하는 것을 특징으로 하는 전압 출력 회로.
  11. 제10항에 있어서, 상기 기간 선택 수단은, 각각 주기가 다른 펄스 신호를 개별적으로 반전시키는 인버터; 상기 펄스 신호 및 상기 인버터에 의해 반전된 펄스 신호 중에서 각각 다른 조합의 소정수의 신호의 논리곱을 취하는 AND 회로; 상기 분할 기간의 각각에 대응하는 기간 선택 신호를 출력하도록, 대응하는 AND 회로로부터의 출력 신호와 그 이웃의 AND 회로로부터의 출력 신호의 논리합을 취하는 OR 회로; 및 상기 제2디코드 수단으로부터의 디코드 신호에 의해 도통하여 상기 OR 회로로부터의 기간 선택 신호 중 하나를 출력하는 트랜지스터를 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  12. 제10항에 있어서, 상기 기간 선택 수단은, 각각 주기가 다른 펄스 신호를 개별적으로 반전시키는 인버터; 상기 펄스 신호 및 상기 인버터에 의해 반전된 펄스 신호 중에서 각각 다른 조합의 소정수의 신호의 논리곱을 취하는 AND 회로; 상기 분할 기간의 각각에 대응하는 기간 선택 신호를 출력하도록, 대응하는 AND 회로로부터의 출력 신호에 의해 리세트됨과 동시에 외부로부터의 신호에 의해 공통으로 세트되는 RS형의 플립플롭; 및 상기 제2디코드 수단으로부터의 디코드 신호에 의해 도통되어 상기 플립플롭으로부터의 기간 선택 신호 중 하나를 출력하는 트랜지스터를 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  13. 제1항에 있어서, 주기가 다른 k개의 펄스 신호를 발생하는 카운터를 더 포함하고, 상기 기간 선택 수단은 상기 카운터로부터의 펄스 신호에 기초하여 상기 각분할 기간에 유효하게 되는 2k개의 기간 선택 신호를 출력하는 것을 특징으로 하는 전압 출력 회로.
  14. 제1항에 있어서, 상기 디지탈 신호를 구성하는 각 비트를 공급하는 신호선과 독립하여 설치되고, 상기 각 비트를 공통의 샘플링 신호에 기초하여 샘플링하는 샘플링 수단을 더 포함하는 것을 특징으로 하는 전압 출력 회로.
  15. 제1항에 있어서, 상기 디지탈 신호를 구성하는 각 비트를 공급하는 신호선상에 설치되고, 상기 각 비트를 공통의 클럭에 기초하여 샘플링하는 샘플링 수단을 더 포함하는 것을 특징으로 하는 전압 출력 회로.
  16. 제1항에 있어서, n 비트의 상기 디지탈 신호로부터의 전비트에 기초하여 2n개의 디코드 신호를 출력하는 디코드 수단을 더 포함하고, 상기 전원선은 상기 디지탈 신호에 대해 m개 설치되고, 상기 선택 수단 출력 수단은, k로 분할된 상기 분할 기간 중 적어도 하나의 분할 기간을 상기 디코드 수단으로부터의 디코드 신호에 기초하여 선택하는 기간 선택 수단; 상기 기간 선택 수단으로부터의 출력 신호와 상기 디코드 수단으로부터의 디코드 신호에 기초하여 상기 전원선 중 하나에서 상기 기간 선택 수단에 의해 선택된 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터의 제어 신호에 의해 도통되어, 선택된 전원선에 인가하는 전압을 출력하는 출력 수단을 포함하고, 2n≤m*k를 만족하도록, 상기 전원선의 수 m과 상기 분할 기간의 수 k가 설정되어 있는 것을 특징으로 하는 전압 출력 회로.
  17. 제16항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 2m개의 트랜지스터를 구비하는 것을 특징으로 하는 전압 출력 회로.
  18. 제16항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 2m개의 전송 게이트를 구비하는 것을 특징으로 하는 전압 출력 회로.
  19. 제16항에 있어서, 상기 기간 선택 수단은 상기 분할 기간 중 하나를 선택하는 것을 특징으로 하는 전압 출력 회로.
  20. 제16항에 있어서, 상기 기간 선택 수단은 상기 분할 기간 중 최초의 분할 기간으로부터 원하는 디지탈 신호가 입력되는 분할 기간 까지의 연속하는 복수의 분할 기간의 선택하는 것을 특징으로 하는 전압 출력 회로.
  21. 제16항에 있어서, 주기가 다른 k개의 펄스 신호를 발생하는 카운터를 더 포함하고, 상기 기간 선택 수단은 상기 카운터로부터의 펄스 신호에 기초하여 상기 각 분할 기간에 유효하게 되는 k개의 기간 선택 신호를 출력하는 것을 특징으로 하는 전압 출력 회로.
  22. 제16항에 있어서, 상기 디지탈 신호를 구성하는 각 비트를 공급하는 신호선과 독립하여 설치되고, 상기 각 비트를 공통의 샘플링 신호에 기초하여 샘플링하는 샘플링 수단을 더 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  23. 제16항에 있어서, 상기 디지탈 신호를 구성하는 각 비트를 공급하는 신호선상에 설치되고, 상기 각 비트를 공통의 클럭에 기초하여 샘플링하는 샘플링 수단을 더 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  24. 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선; 복수 비트의 디지탈 신호에 기초하여 상기 전원선중 어느 2개를 상기 분할기간 중 적어도 하나의 분할 기간에서 선택함으로써, 그 분할 기간에서 선택된 전원선에 인가된 전압을 출력하는 선택 출력 수단; 및 상기 선택 출력 수단에 의해 선택된 2개의 전압의 중간치를 발생하는 중간치 발생 수단을 포함하고, n 비트의 상기 디지탈 신호로부터의 m 비트(1mn)에 기초하여 2m개의 디코드 신호를 출력하는 제1디코드 수단; 상기 디지탈 신호의 k 비트(1kn-m)에 기초하여 2k개의 디코드 신호를 출력하는 제2디코드 수단; 및 상기 디지탈 신호의 h 비트(h=n-m-k)에 기초하여 2h개의 디코드 신호를 출력하는 제3디코드 수단을 더 포함하고, 상기 전원선은 n 비트의 상기 디지탈 신호에 대해 2m+1개 설치되고, 상기 선택 출력 수단은, 2k로 분할된 상기 분할 기간 중 적어도 하나의 분할 기간을 상기 제2디코드 수단으로부터의 디코드 신호에 기초하여 선택하는 기간 선택 수단; 상기 기간 선택 수단으로부터의 출력 신호와 상기 제1디코드 수단으로부터의 디코드 신호에 기초하여 상기 전원선 중 2개에서 상기 기간 선택 수단에 의해 선택된 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력 수단을 포함하고, 상기 중간치 발생 수단은 상기 제3디코드 수단으로부터의 디코드 신호에 기초하여 2개의 전압 사이에서 복수로 분할된 전압 중 하나를 선택하는 것을 특징으로 하는 전압 회로.
  25. 제25항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 2m+1개의 트랜지스터를 구비하고 있는 것을 특징으로 하는 전압 출력 회로.
  26. 제24항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 2m+1개의 전송 게이트를 구비하고 있는 것을 특징으로 하는 전압 출력 회로.
  27. 제24항에 있어서, 주사 기간내에 상기 전원선에 각각에 인가되는 전압의 범위가 상기 전원선 사이에서 서로 연속하고 있는 것을 특징으로 하는 전압 출력 회로.
  28. 제27항에 있어서, 상기 전압은 각각이 레벨 간격을 균등하게 유지한 상태에서 상기 분할 기간마다 계단상으로 상승하는 램프 파형을 이루고, 2m+1개의 상기 전원선에 대해 동일한 상기 분할 기간에서 동시에 인가되는 전압이고, 각 분할 기간의 최고 전압과 그 다음 분할 기간의 최저 전압이 동일 레벨로 설정되어 있는 전압인 것을 특징으로 하는 전압 출력 회로.
  29. 제24항에 있어서, 상기 기간 선택 수단은 상기 분할 기간 중 하나를 선택하는 것을 특징으로 하는 전압 출력 회로.
  30. 제29항에 있어서, 상기 기간 선택 수단은, 각각 주기가 다른 펄스 신호를 개별로 반전시키는 인버터; 상기 분할 기간 각각에 대응하는 기간 선택 신호를 출력하도록, 상기 펄스신호 및 상기 인버터에 의해 반전된 펄스 신호 중에서 각각 다른 조합의 소정수의 신호의 논리곱을 취하는 AND 회로; 및 상기 제2디코드 수단으로부터의 디코드 신호에 의해 도통하여 상기 AND 회로로부터의 기간 선택 신호 중 하나를 출력하는 트랜지스터를 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  31. 제24항에 있어서, 상기 기간 선택 수단은 상기 분할 기간 중 최초의 분할 기간으로부터 원하는 디지탈 신호가 입력되는 분할 기간까지의 연속하는 복수의 분할 기간을 선택하는 것을 특징으로 하는 전압 출력 회로.
  32. 제31항에 있어서, 상기 기간 선택 수단은, 각각 주기가 다른 펄스 신호를 개별로 반전시키는 인버터; 상기 펄스 신호 및 상기 인버터에 의해 반전된 펄스 신호 중에서 각각 다른 조합의 소정수의 신호의 논리곱을 취하는 AND 회로; 상기 분할 기간의 각각에 대응하는 기간 선택 신호를 출력하도록, 대응하는 AND 회로로부터의 출력 신호와 그 이웃의 AND 회로로부터의 출력 신호의 논리합을 취하는 OR 회로; 및 상기 제2디코드 수단으로부터의 디코드 신호에 의해 도통되어 상기 OR 회로로부터의 기간 선택 신호 중 하나를 출력하는 트랜지스터를 포함하는 것을 특징으로 하는 전압 출력 회로.
  33. 제31항에 있어서, 상기 기간 선택 수단은, 각각 각각 주기가 다른 펄스 신호를 개별로 반전시키는 인버터; 상기 펄스 신호 및 상기 인버터에 의해 반전된 펄스 신호 중에서 각각 다른 조합의 소정수의 신호의 논리곱을 취하는 AND 회로; 상기 분할 기간의 각각에 대응하는 기간 선택 신호를 출력하도록, 대응하는 AND 회로로부터의 출력 신호에 의해 리세트됨과 동시에 외부로부터의 신호에 의해 공통으로 세트되는 RS형 플립플롭; 및 상기 제2디코드 수단으로부터의 디코드 신호에 의해 도통되어 상기 플립플롭으로부터의 기간 선택 신호 중 하나를 출력하는 트랜지스터를 포함하는 것을 특징으로 하는 전압 출력 회로.
  34. 제24항에 있어서, 주기가 다른 k개의 펄스 신호를 발생하는 카운터를 더 포함하고, 상기 기간 선택 수단은 상기 카운터로부터의 펄스 신호에 기초하여 상기 각 분할 기간에 유효하게 되는 2k개의 기간 선택 신호를 출력하는 것을 특징으로 하는 전압 출력 회로.
  35. 제24항에 있어서, 상기 디지탈 신호를 구성하는 각 비트를 공급하는 신호선과 독립하여 설치되고, 상기 각 비트를 공통의 샘플링 신호에 기초하여 샘플링하는 샘플링 수단을 더 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  36. 제24항에 있어서, 상기 디지탈 신호를 구성하는 각 비트를 공급하는 신호선상에 설치되고, 상기 각 비트를 공통의 클럭에 기초하여 샘플링하는 샘플링 수단을 더 포함하는 것을 특징으로 하는 전압 출력 회로.
  37. 제24항에 있어서, 상기 중간치 발생 수단은, 직렬로 접속된 2k개의 저항; 및 상기 저항과 동수개 설치되고, 상기 제3디코드 수단으로부터의 디코드 신호에 의해 도통하여 상기 저항의 일단측에 나타나는 전압을 출력하는 전송 게이트를 구비하는 것을 특징으로 하는 전압 출력 회로.
  38. 제24항에 있어서, 상기 중간치 발생 수단은, 이웃하는 2개의 전원선을 접속하고, 직렬로 접속된 2k개의 저항으로 이루어진 저항 분할 회로인 것을 특징으로 하는 전압 출력 회로.
  39. 매트릭스상으로 배치된 표시를 행하는 복수의 화소; 상기 화소에 접속된 데이타 신호선; 및 (a) 수평 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선과, (b) 복수 비트의 디지탈 신호로 이루어진 영상 신호에 기초하여 상기 전원선 중 어느 하나를 상기 분할 기간 중 적어도 하나의 분할 기간에서 선택함으로써, 그 분할 기간에서 선택된 전원선에 인가된 전압을 상기 데이타 신호선에 출력하는, 데이타 신호선과 동수의 선택 출력 수단을 포함하는 전압 출력 회로를 갖는 데이타 신호선 구동 회로를 포함하고, 상기 전압 출력 회로는, n 비트의 상기 디지탈 신호로부터의 m 비트(1mn)에 기초하여 2m개의 디코드 신호를 출력하는 제1디코드 수단; 및 상기 디지탈 신호의 k 비트(k=n-m)에 기초하여 2k개의 디코드 신호를 출력하는 제2디코드 수단을 더 포함하고, 상기 전원선은 상기 디지탈 신호에 대해 2m개 설치되고, 상기 선택 출력 수단은, 2k로 분할된 상기 분할 기간의 적어도 하나의 분할 기간을 상기 제2디코드 수단으로부터의 디코드 신호에 기초하여 선택하는 기간 선택 수단; 상기 기간 선택 수단으로부터의 출력 신호와 상기 제1디코드 수단으로부터의 디코드 신호에 기초하여 상기 전원선 중의 하나에서 상기 기간 선택 수단에 의해 선택된 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터 제어 신호에 의해 도통되어, 선택된 전원선에 인가되는 전압을 출력하는 출력 수단을 포함하는 것을 특징으로 하는 화상 표시 장치.
  40. 제39항에 있어서, 상기 전원선에 인가하는 전압을 발생하는 전원 수단을 더 구비하는 것을 특징으로 하는 화상 표시 장치.
  41. 제40항에 있어서, 전원 수단은 상기 전원선에 인가되는 전압의 극성을 수평 주사 기간마다 교대로 변화시키는 것을 특징으로하는 화상 표시 장치.
  42. 제40항에 있어서, 전원 수단은 상기 전원선에 인가되는 전압의 극성을 수직 주사 기간마다 교대로 변화시키는 것을 특징으로하는 화상 표시 장치.
  43. 제39항에 있어서, 상기 디지탈 신호는 사람의 눈의 특성을 이용한 의사 계조 표시법을 이용하여 생성되는 것을 특징으로하는 화상 표시 장치.
  44. 제39항에 있어서, 상기 화소를 구성하는 스위칭 소자는 다결정 실리콘 박막 트랜지스터인 것을 특징으로하는 화상 표시 장치.
  45. 제39항에 있어서, 상기 데이타 신호선 구동 회로는 다결정 실리콘 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 화상 표시 장치.
  46. 매트릭스상으로 배치된 표시를 행하는 복수의 화소; 상기 화소에 접속된 데이타 신호선; 및 (a) 수평 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이 인가되는 복수의 전원선과, (b) 복수 비트의 디지탈 신호로 이루어지는 영상 신호에 기초하여 상기 전원선 중 어느 2개를 상기 분할 기간 중 적어도 하나의 분할 기간에서 선택함으로써, 그 분할 기간에서 선택된 전원선에 인가된 전압을 상기 데이타 신호선에 출력하는 데이타 신호선과 동수의 선택 출력 수단과, (c) 상기 선택 출력 수단에 의해 선택된 2개의 전압의 사이의 전압을 발생하는 데이타 신호선과 동시에 중간치 발생 수단을 포함하는 전압 출력 회로를 갖는 데이타 신호선 구동 회로를 포함하고, 상기 전압 출력 회로는, n 비트의 상기 디지탈 신호로부터의 m 비트(1mn)에 기초하여 2m개의 디코드 신호를 출력하는 제1디코드 수단; 상기 디지탈 신호의 k 비트(1kn-m)에 기초하여 2k개의 디코드 신호를 출력하는 제2디코드 수단, 및 상기 디지탈 신호의 h 비트(h=n-m-k)에 기초하여 2h개의 디코드 신호를 출력하는 제3디코드 수단을 더 포함하고, 상기 전원선은 n 비트의 상기 디지탈 신호에 대해 상기 디지탈 신호에 대해 2m+1개 설치되고, 상기 선택 출력 수단은, 2k로 분할된 상기 분할 기간의 적어도 하나의 분할 기간을 상기 제2디코드 수단으로부터의 디코드 신호에 기초하여 선택하는 기간 선택 수단; 상기 기간 선택 수단으로부터의 출력 신호와 상기 제1디코드 수단으로부터의 디코드 신호에 기초하여 상기 전원선 중의 2개의 상기 기간 선택 수단에 의해 선택된 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터 제어 신호에 의해 도통되어, 선택된 전원선에 인가되는 전압을 출력하는 출력 수단을 포함하고, 상기 중간치 발생 수단은 상기 제3디코드 수단으로부터의 디코드 신호에 기초하여 2개의 전압 사이에서 복수로 분할된 전압 중 하나를 선택하는 것을 특징으로 하는 화상 표시 장치.
  47. 제46항에 있어서, 상기 전원선에 인가하는 전압을 발생하는 전원 수단을 더 포함하는 것을 특징으로 하는 화상 표시 장치.
  48. 제47항에 있어서, 상기 전원 수단은 상기 전원선에 인가되는 전압의 극성을 수평 주사 기간마다 교대로 변화시키는 것을 특징으로하는 화상 표시 장치.
  49. 제47항에 있어서, 상기 전원 수단은 상기 전원선에 인가되는 전압의 극성을 수직 주사 기간마다 교대로 변화시키는 것을 특징으로하는 화상 표시 장치.
  50. 제46항에 있어서, 상기 디지탈 신호는 사람의 눈의 특성을 이용한 의사 계조 표시법을 이용하여 생성되는 것을 특징으로 하는 화상 표시 장치.
  51. 제46항에 있어서, 상기 화소를 구성하는 스위칭 소자는 다결정 실리콘 박막 트랜지스터인 것을 특징으로 하는 화상 표시 장치.
  52. 제46항에 있어서, 상기 데이타 신호선 구동 회로는 다결정 실리콘 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 화상 표시 장치.
  53. 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이고, 각각에 다른 소정의 전압 범위내에서 변화하는 전압이 인가되는 복수의 전원선; 상기 분할 기간을 결정하기 위해 복수 비트로 표시되는 기준 신호와 복수 비트의 디지탈 신호를 비교하고, 양자가 일치했을 때에 상기 전원선의 어느 하나를 일치한 기준 신호에 의해 결정되는 분할 기간에서 선택함으로써, 그 분할 기간에서 선택된 전원선에 인가된 전압을 출력하는 선택 출력 수단을 포함하는 전압 출력 회로.
  54. 제53항에 있어서, 상기 선택 출력 수단은, 상기 기준 신호와 상기 디지탈 신호가 일치했을 때의 기준 신호에 의개 결정되는 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터의 제어 신호에 의해 도통되어, 선택된 전원선에 인각되는 전압을 출력하는 출력 수단을 포함하는 것을 특징으로 하는 전압 출력 회로.
  55. 제54항에 있어서, 상기 출력 제어 수단은, 상기 기준 신호와 적어도 최상위 비트를 제외한 상기 디지탈 신호를 비트마다 비교하는 일치 검출 비교기; 및 상기 기준 신호와 상기 디지탈 신호가 일치했을 때에 상기 일치 검출 비교기로부터 출력되는 일치 검출 신호와 상기 최상위 비트 또는 상기 최상위 비트측으로 부터의 복수 비트와의 논리곱을 취함으로써 상기 제어 신호를 출력하는 복수의 AND 회로를 포함하는 것을 특징으로 하는 전압 출력 회로.
  56. 제54항에 있어서, 상기 출력 수단은 상기 전원선에 각각 접속되는 트랜지스터를 상기 전원선과 동수개 가지고 있는 것을 특징으로 하는 전압 출력 회로.
  57. 제53항에 있어서, 상기 전압 범위가 상기 전원선 사이에서 서로 연속하고 있는 것을 특징으로 하는 전압 출력 회로.
  58. 제57항에 있어서, 상기 전압 범위가 전원선마다 균등하게 분할되어 있는 것을 특징으로 하는 전압 출력 회로.
  59. 제54항에 있어서, 상기 기준 신호를 발생하는 카운터를 더 포함하고 있는 것을 특징으로 하는 전압 출력 회로.
  60. 표시 매체를 가지고, 매트릭스상으로 배치된 표시를 행하는 복수의 화소; 상기 화소의 접속된 데이타 신호선; 및 (a) 수평 주사 기간이 복수의 기간으로 분할된 분할 기간마다 다른 전압이고, 상기 표시 매체의 오프 레벨로부터 온 레벨까지에 대응하고, 각각에 다른 전압 범위내에서 변화하는 전압이 인가되는 복수의 전원선과, (b) 상기 분할된 기간을 결정하기 위하여 복수 비트로 표시된 기준 신호와 복수 비트의 디지탈 신호로 이루어진 영상 신호를 비교하고, 양자가 일치했을 때에 일치한 기준 신호에 의해 결정되는 분할 기간에 상기 전원선의 어느 하나를 선택함으로써, 그 분할 기간에 선택된 전원선에 인가된 전압을 출력하는 데이타 신호선과 동수의 선택 출력 수단을 포함하는 전압 출력 회로를 갖는 데이타 신호선 구동 회로를 포함하는 화상 표시 장치.
  61. 제60항에 있어서, 상기 선택 출력 수단은, 상기 기준 신호와 상기 디지탈 신호가 일치했을 때의 기준 신호에 의해 결정되는 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터의 제어 신호에 의해 도통되며, 선택된 전원선에 인가되는 전압을 출력하는 출력 수단을 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  62. 제61항에 있어서, 상기 출력 수단은 상기 전원선으로부터의 상기 전압을 공통의 상기 데이타 신호선으로 출력하는 트랜지스터를 상기 전원선과 동수개 가지고 있는 것을 특징으로 하는 화상 표시 장치.
  63. 제62항에 있어서, 상기 선택 출력 수단은, 상기 트랜지스터의 상기 제어 신호가 입력되는 제어 단자에 직렬로 접속되는 콘덴서; 및 상기 전원선이 접속되는 상기 트랜지스터의 입력 단자와 상기 제어 단자와의 사이에 접속되는 저항을 더 포함하는 것을 특징으로 하는 화상 표시 장치.
  64. 제60항에 있어서, 상기 데이타 신호선 구동 회로는 상기 전원선을 각각 하나씩 갖는 제1구동부 및 제2구동부로 이루어지고, 이들 제1 및 제2구동부가 상기 화소를 포함하는 표시부에서의 상기 데이타 신호선이 인출되는 양측에 배치되고, 상기 제1구동부에 제1전원 전압 및 상기 제1전원 전압보다 높은 제2전원 전압이 인가되는 한편, 상기 제2구동부에 상기 제1전원 전압 및 상기 제1전원 전압보다 낮은 제3전원 전압이 인가되는 것을 특징으로 하는 화상 표시 장치.
  65. 제60항에 있어서, 상기 데이타 신호선 구동 회로는 상기 화소가 형성되는 기판상의 소정의 실장 영역에 실장되도록 집적 회로 칩에 형성됨과 동시에, 상기 데이타 신호선에 상기 전압을 출력하기 위한 제1 및 제2출력 단자이며, 상기 화소에 가까운 측단부에 소정의 피치로 배열되는 제1출력 단자 및 상기 화소로부터 먼 측단부에 상기 피치로 상기 제1출력 단자와 1/2 피치 어긋나게 배열되는 제2출력 단자를 가지고 있고, 상기 제1출력 단자는 상기 화소측에 배치되는 상기 데이타 신호선의 단부에 접속되는 한편, 상기 제2출력 단자는 상기 기판에서 상기 데이타 신호선이 형성되는 도전층과는 다른 도전층에 형성된 바이패스용 배선을 통해 상기 데이타 신호선의 단부에 접속되어 있는 것을 특징으로 하는 화상 표시 장치.
  66. 제65항에 있어서, 상기 데이타 신호선 구동 회로는 하나의 출력 단자와 하나의 데이타 신호선과의 사이에 직렬로 접속되는 제1스위칭 소자; 및 동일 출력 단자와 상기 데이타 신호선과 인접하고, 또한 쌍을 이루는 데이타 신호선과 사이에 직렬로 접속되는 제2스위칭 소자를 더 포함하고, 상기 제1 및 제2스위칭 소자는 수평 주사 기간에서의 1/2의 기간씩 상보적으로 도통하는 것을 특징으로 하는 화상 표시 장치.
  67. 제66항에 있어서, 상기 제1 및 제2스위칭 소자는 공통의 제어 신호에 의해 도통이 제어되는 상보형 금속 산화막 반도체로 이루어지는 것을 특징으로 하는 화상 표시 장치.
  68. 제60항에 있어서, 상기 표시 매체는 액정인 것을 특징으로 하는 화상 표시 장치.
  69. 매트릭스상으로 배치된 복수의 화소 전극; 표시 매체를 통해 상기 화소 전극의 모두에 대향하도록 배치된 공통 전극; 상기 화소 전극에 접속된 데이타 신호선; (a) 상기 표시 매체의 구동에 필요한 최대 전압의 1/N이 되는 전압 범위내에서 수평 주사 기간에 N회 변화하는 전압이 인가되는 전원선과, (b) 상기 분할 기간을 결정하기 위하여 복수 비트로 표시된 기준 신호와 복수 비트의 디지탈 신호로 이루어지는 영상 신호를 비교하고, 양자가 일치했을 때에 일치한 기준 신호에 의해 결정되는 분할 기간에 상기 전원선에 인가된 전압을 출력하는 데이타 신호선과 동수의 선택 출력 수단을 구비한 전압 출력 회로를 갖는 데이타 신호선 구동 회로; 및 상기 전압 범위와 동등한 레벨씩 다른 N개의 공통 전위를 수평 주사 기간에서의 다른 기간마다 하나씩 상기 전압의 변화에 동기하여 상기 공통 전극에 공급하는 공통 전위 발생 수단을 포함하는 화상표시 장치.
  70. 제69항에 있어서, 상기 선택 출력 수단은, 상기 기준 신호와 상기 디지탈 신호가 일치했을 때의 기준 신호에 의해 결정되는 분할 기간만큼 유효하게 되는 제어 신호를 출력하는 출력 제어 수단; 및 상기 출력 제어 수단으로부터의 제어 신호에 의해 도통하고, 선택된 전원선에 인가되는 전압을 출력하는 출력 수단을 포함하는 것을 특징으로 하는 화상 표시 장치.
  71. 제70항에 있어서, 상기 출력 수단은 상기 전원선으로부터의 상기 전압을 상기 데이타 신호선에 출력하는 트랜지스터를 구비하는 것을 특징으로 하는 화상 표시 장치.
  72. 제71항에 있어서, 상기 공통 전위 발생 수단은, 클럭에 기초하여 복수 비트의 코드 신호를 출력하는 카운터; 상기 코드 신호를 복호함으로써 각각이 다른 기간에 유효하게 되는 선택 신호를 출력하는 디코더; 상기 공통 전위의 기준이 되는 복수의 기준 전압으로부터 하나를 상기 선택 신호에 기초하여 선택하는 아날로그 스위치; 및 선택된 상기 기준 전압을 완충 증폭함으로써 상기 공통 전위를 발생하는 버퍼를 포함하는 것을 특징으로 하는 화상 표시 장치.
  73. 제70항에 있어서, 상기 전원선에 인가하는 전압을 발생하는 전원 수단으로서 상기 전압의 극성을 수평 주사 기간마다 반전시키는 전원 수단을 더 포함하고, 상기 출력 수단은, 상기 전원선으로부터의 상기 전압을 공통의 상기 데이타 신호선에 출력하고, 서로 병렬 접속되는 p 채널형 트랜지스터와 n 채널형 트랜지스터; 및 상기 제어 신호에 응답하여 p 채널형 트랜지스터 및 n 채널형 트랜지스터가 함께 도통하도록 상기 p 채널형 트랜지스터 또는 상기 n 채널형 트랜지스터의 어느 한쪽에 공급되는 상기 제어 신호를 반전시키는 인버터를 포함하는 것을 특징으로 하는 화상 표시 장치.
  74. 제69항에 있어서, 상기 공통전위 발생 수단은 상기 공통 전위의 극성을 상기 전압의 극성과 역으로 하는 것을 특징으로 하는 화상 표시 장치.
  75. 제74항에 있어서, 상기 공통 전위 발생 수단은, 클럭에 기초하여 복수 비트의 코드 신호를 출력하는 카운터; 상기 코드 신호를 복호함으로써 각각이 다른 기간에서 유효하게 되는 선택신호를 출력하는 디코더; 상기 공통 전위의 기준이 되고, 절대값이 동일하고 극성이 다른 1쌍의 기준 전위의 복수 쌍으로 이루어지는 기준 전위로부터 하나를 상기 선택 신호에 기초하여 선택하는 아날로그 스위치; 및 선택된 상기 기준 전압을 완충 증폭함으로써 상기 공통 전위를 발생하는 버퍼를 포함하는 것을 특징으로 하는 화상 표시 장치.
  76. 제69항에 있어서, 상기 전원선에 인가하는 전압을 발생하는 전원 수단으로서, 수평 주사 기간에서의 상기 전압의 변화율을 다르게 하는 전원 수단을 더 포함하는 것을 특징으로 하는 화상 표시 장치.
  77. 제76항에 있어서, 상기 전원 수단은, 수평 주사 기간에서 주기가 변화하는 클럭을 발생하는 클럭 발생 회로; 상기 클럭에 기초하여 복수 비트의 분주 신호를 출력하는 카운터; 및 상기 분주 신호를 아날로그 신호로 변환하는 디지탈/아날로그 컨버터를 포함하는 것을 특징으로 하는 화상 표시 장치.
  78. 제69항에 있어서, 상기 표시 매체는 액정인 것을 특징으로 하는 화상 표시 장치.
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