JPH06175610A - Ｘ駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、２レベル以上の電圧を分圧す
る分圧回路を内部に持つＸ駆動回路において、出力段に
バッファ回路を用いないことで、回路規模の増加を最小
に抑え、出力電圧幅を電源電圧幅に等しくすることにあ
る。 【構成】Ｘ駆動回路は、外部から供給されるＮ個の電圧
からＭ個の電圧（Ｎ＜Ｍ）を生成する分圧手段を内部に
持ち、前記分圧手段として抵抗素子とスイッチング素子
とスイッチ制御手段で構成する、または前記分圧手段と
してスイッチング素子とスイッチ制御手段で構成する。 【効果】本発明によれば、分圧手段として分圧負荷素子
を並列に接続する構成とすることで出力インピーダンス
を小さくすることが可能となり、液晶パネルを高速に駆
動することが出来る。また、出力電圧幅を電源電圧幅に
等しくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多階調／多色表示が可
能な液晶表示装置に関わり、その液晶表示装置のＸ駆動
回路に関わる。

【０００２】

【従来の技術】多階調を行う液晶表示装置のＸ駆動回路
としては、特開平２−１３０５８６「液晶デイスプレイ
駆動装置」に示される方式がある。この方式の説明を図
１６，図１７を用いて説明する。図１６は、従来方式の
Ｘ駆動回路のブロック図、図１７は従来方式の分圧回路
のブロック図である。

【０００３】図１６において、１６０１はシフトレジス
タ、１６０２はクロック、１６０３はシフトレジスタの
出力バス、１６０４は２５６階調の表示データに対応す
る８ビットの表示データバス、１６０５はＸ＋１個のラ
ッチで構成されるラッチ回路、１６０６はラッチ回路１
６０５の出力バスである。シフトレジスタ１６０１は、
クロック１６０２に同期して出力Ｓ０からＳＸまでを１
出力づつ順次クロック１６０２の１周期分の期間有効に
し、出力バス１６０３に出力する。表示データバス１６
０４には、クロック１６０２に同期して表示データが伝
播している。ラッチ回路１６０５において、出力バス１
６０３が有効になると、有効になった出力Ｓ０に対応し
たラッチ回路１６０５内のラッチが表示データバス１６
０４から表示データをラッチする。ラッチした表示デー
タはラッチデータとして出力バス１６０６に出力する。

【０００４】１６０７は水平同期信号に同期したクロッ
ク、１６０８はラッチ回路、１６０９はラッチデータの
上位４ビットの出力バス、１６１０はラッチデータの下
位４ビットの表示データの出力バスである。ラッチ回路
１６０８は、クロック１６０７が有効になると出力バス
１６０６で転送されるラッチデータをラッチし、そのラ
ッチデータのうち、上位４ビットを出力バス１６０９か
ら出力し、下位４ビットを出力バス１６１０から出力す
る。

【０００５】１６１１は１７レベルの電圧を供給する電
圧バス、１６１２は電圧バス１６１１の１７レベルの電
圧のうち２レベルを選択する電圧セレクタ、１６１３は
電圧セレクタ１６１２の出力バス、１６１４は分圧回
路、１６１５は分圧回路１６１４の出力バス、１６１６
はバッファ回路、１６１７はバッファ回路１６１６の出
力線である。

【０００６】電圧セレクタ１６１２は、出力バス１６０
９のラッチデータに対応した電圧のうち２レベル電圧を
選択し、出力バス１６１３に出力する。分圧回路１６１
４は、出力バス１６１３から供給される２レベルの電圧
を１６レベルの電圧に分圧し、出力バス１６１０のラッ
チデータに対応した電圧を分圧した１６レベルの電圧か
ら選択し、出力バス１６１５に出力する。分圧回路１６
１４の出力バス１６１５は、出力インピーダンスが大き
いため、そのままでは液晶を高速に駆動することが出来
ない。このためバッファ回路１６１６を設け、出力バス
１６１５の電圧を増幅し、出力線１６１７に出力する。
この出力線１６１７は液晶素子に接続されている。この
ようにすることで、表示データに対応した電圧を液晶素
子に印加することができる。

【０００７】図１７において、１７０１，１７０２は電
圧セレクタ１６１２で選択された高電位選択電圧，低電
位選択電圧、１７０４は選択素子群、１７０５は重みず
けされた分圧抵抗群である。

【０００８】図１６，図１７を用いて動作の説明をす
る。

【０００９】ラッチ回路１６０５は、シフトレジスタ１
６０１出力が有効になると表示データバス１６０４の８
ビットの表示データをラッチし、そのラッチした表示デ
ータをラッチデータとして出力バス１６０６に出力す
る。クロック１６０７が有効になると、ラッチ回路１６
０８は出力バス１６０６のラッチデータをラッチする。
ラッチ回路１６０８は、ラッチしたラッチデータのう
ち、上位４ビットを出力バス１６０９、下位４ビットを
出力バス１６１０に出力する。出力バス１６０９は、電
圧セレクタ１６１２に入力し、そのラッチデータに対応
した電圧を電圧バス１６１１から２レベル選択し、出力
バス１６１３に出力する。

【００１０】次に図１７を用いて分圧回路の動作を説明
する。出力バス１６１３は高電位側選択電圧１７０１と
低電位側選択電圧１７０２で構成され、直列に接続した
分圧抵抗群１０７５の両端に接続される。下位４ビット
の表示データ１７０３の値により選択素子群１７０４が
選択され高電位側選択電圧１７０１と低電位側選択電圧
１７０２の電位差を１６分圧し、出力バス１６１５に出
力する。例えば、下位４ビット表示データ１６１０が”
００１１”の場合、出力バス１６１５には、ＶＬ＋（Ｖ
Ｕ−ＶＬ）×３／１６の電圧が出力される。

【００１１】そして、出力バス１６１５に出力した電圧
は、バッファ回路１６１６で液晶素子が駆動できるよう
に増幅され、出力線１６１７に出力し、液晶素子に表示
データに対応した電圧を印加する。

【００１２】以上述べた、従来方式の分圧回路では、ス
イッチング素子と分圧抵抗素子が並列に接続する構成と
なっているためスイッチング素子のオン抵抗の影響を小
さくするためには分圧抵抗素子の値を大きくしなければ
ならず出力インピーダンスが大きくなってしまう。ま
た、分圧抵抗素子を直列に接続しているため分圧数を増
やすと出力インピーダンスが大きくなってしまう。この
ため、出力段にバッファ回路を設ける場合もある。

【００１３】

【発明が解決しようとする課題】上記従来回路では、ス
イッチング素子と分圧抵抗素子が並列に接続する構成と
なっているためスイッチング素子のオン抵抗の影響を小
さくするためには分圧抵抗素子の値を大きくしなければ
ならず出力インピーダンスが大きくなってしまう点が考
慮されていない。また、分圧抵抗素子を直列に接続して
いるため分圧数を増やすと出力インピーダンスが大きく
なってしまう点も考慮されていない。

【００１４】

【課題を解決するための手段】上記課題を解決するた
め、Ｘ駆動回路として、外部から供給されるＮ個の電圧
からＭ個の電圧（Ｎ＜Ｍ）を生成する分圧手段を内部に
持ち、分圧負荷素子を並列に接続することで分圧手段の
出力インピーダンスを小さくする構成とした。

【００１５】本発明では、分圧手段として、外部から供
給されるＮ個の電圧それぞれに、重みづけされた抵抗素
子とスイッチング素子を直列に接続した回路を複数個並
列に共通分圧出力電圧端子に接続する回路構成とし、こ
のスイッチング素子を制御する制御手段を設け、この制
御手段で分圧電圧を選択出力する構成とした。

【００１６】また別の分圧手段として、外部から供給さ
れるＮ個の電圧それぞれに、スイッチング素子を複数個
並列に接続し、これらのスイッチング素子の制御信号は
共通に接続されている回路を複数個並列に、共通分圧出
力電圧端子に接続する回路構成とし、このスイッチング
素子を制御する制御手段を設け、この制御手段で分圧電
圧を選択出力する構成とした。

【００１７】

【作用】上記の分圧手段として、外部から供給されるＮ
個の電圧からＭ個の電圧（Ｎ＜Ｍ）を生成する分圧手段
をスイッチング素子と抵抗素子で構成することで、この
分圧手段の出力インピーダンスを小さくすることが可能
となる。このため液晶パネルを高速に駆動することが出
来る。またスイッチング素子は電源電圧幅に等しい動作
電圧幅を持つため出力電圧幅は電源電圧幅に等しくでき
る。

【００１８】

【実施例】６４階調の出力電圧を生成する本発明の第１
の実施例を図１，図２，図３，図４を用いて説明する。
図１はＸ駆動回路のブロック図、図２は液晶パネルを駆
動する６４階調電圧を生成する分圧回路、図３，図４は
分圧回路の分圧スイッチの制御信号生成の真理値表であ
る。

【００１９】図１は、１９２個の出力を持ち１出力あた
り６４階調分の電圧を出力できるＸ駆動回路のブロック
図である。図１において、１００は１９２出力のＸ駆動
回路、１０１はシフトレジスタ、１０２はクロック、１
０３は前段のＸ駆動回路からの制御信号、１０４は後段
のＸ駆動回路への制御信号、１０５はシフトレジスタ１
０１の出力バス、１０６はラッチクロックである。

【００２０】シフトレジスタ１０１は、前段のＸ駆動回
路からの制御信号１０３が有効（ローレベル）になる
と、クロック１０２の立上りに同期して出力バス１０５
の出力をＳ０からＳ１９１までを順次１出力ずつ、クロ
ック１０２の１周期の期間有効（ローレベル）にする。
シフトレジスタ１０１は、出力Ｓ１９１を有効にする
と、後段のＸ駆動回路への制御信号１０４を有効（ロー
レベル）にする。その後、シフトレジスタ１０１は、ク
ロック１０２の１周期後に出力Ｓ１９１を無効（ハイレ
ベル）にし、次にラッチクロック１０６が有効（ハイレ
ベル）になった後、前段のＸ駆動回路からの制御信号１
０３が有効になるまで動作しない。

【００２１】１０７は１ビット当り”ハイ”，”ロー”
の２値のデジタルデータを持つ６ビットの表示データの
データバス、１０８−０から１０８−１９１は各々６ビ
ットのラッチ回路、１０９−０から１０９−１９１は各
々ラッチ回路１０８−０から１０８−１９１の６ビット
のラッチデータバスである。

【００２２】データバス１０７には、クロック１０２に
同期して表示データが出力されている。ラッチ回路１０
８−０から１０８−１９１には、各々シフトレジスタ１
０１の出力バス１０５のＳ０からＳ１９１が接続されて
おり、それらの信号が有効になったときに、データバス
１０７の表示データをラッチし、その表示データをラッ
チデータバス１０９−０から１０９−１９１に出力す
る。このようにしてラッチ回路１０８−０から１０８−
１９１は、シフトレジスタ１０１の出力に同期して、順
次１９２個の表示データをラッチし、それぞれラッチデ
ータバス１０９−０から１０９−１９１に出力する。

【００２３】１１０−０から１１０−１９１は各々６ビ
ットの水平ラッチ回路、１１１−０から１１１−１９１
はラッチ回路１１０−０から１１０−１９１のラッチデ
ータの上位２ビットバス、１１２−０から１１２−１９
１はラッチ回路１１０−０から１１０−１９１のラッチ
データの下位４ビットバスである。

【００２４】水平ラッチ回路１１０−０から１１０−１
９１は、ラッチクロック１０６の立上りエッジにより、
ラッチデータバス１０９−０から１０９−１９１のラッ
チデータを同時にラッチし、上位２ビットは上位２ビッ
トバス１１１−０から１１１−１９１に、下位４ビット
は下位４ビットバス１１２−０から１１２−１９１に出
力する。

【００２５】１１３−０から１１３−１９１は上位２ビ
ットバス１１１−０から１１１−１９１のデータをデコ
ードする上位デコーダ、１１４−０から１１４−１９１
は下位４ビットバス１１２−０から１１２−１９１のデ
ータをデコードする下位デコーダ、１１５−０から１１
５−１９１は上位デコーダ１１３−０から１１３−１９
１のデコード結果の上位制御信号バスであり、各々ＳＵ
０からＳＵ３の４本の信号線を有する。１１６−０から
１１６−１９１は下位デコーダ１１４−０から１１４−
１９１のデコード結果の下位制御信号バスであり、各々
ＳＬ０からＳＬ１５の１６本の信号線を有する。

【００２６】上位デコーダ１１３−０から１１３−１９
１は、上位２ビットバス１１１−０から１１１−１９１
に出力される上位２ビットのデータをデコードして、上
位制御信号バス１１５−０から１１５−１９１に出力す
る。下位デコーダ１１４−０から１１４−１９１は、下
位４ビットバス１１２−０から１１２−１９１に出力さ
れる下位４ビットのデータをデコードして、下位制御信
号バス１１６−０から１１６−１９１に出力する。

【００２７】１２０−０から１２０−１９１は表示デー
タに対応した電圧を生成する分圧回路、１２１は外部よ
り供給される５レベルの電圧が伝播される入力電圧バ
ス、１２２−０から１２２−１９１は分圧回路１２０−
０から１２０−１９１の出力の液晶表示電圧バスであ
る。

【００２８】分圧回路１２０−０から１２０−１９１
は、上位制御信号バス１１５−０から１１５−１９１と
下位制御信号バス１１６−０から１１６−１９１のデー
タに対応した電圧を入力電圧バス１２１の電圧をもとに
生成し、液晶表示電圧バス１２２−０から１２２−１９
１に出力する。この液晶表示電圧バス１２２−０から１
２２−１９１の各出力は液晶パネルに接続されており、
液晶素子に電圧を印加することが出来る。

【００２９】図２は、図１に示した分圧回路１２０の詳
細なブロック図を示したものである。図２において、１
２１は入力電圧バスで、２０１は高電位側の電圧選択ス
イッチ素子群、２０２は低電位側の電圧選択スイッチ素
子群、２０３は分圧抵抗群、２０４は分圧電圧を選択，
出力する出力選択スイッチ素子群である。１１５は上位
デコーダ１１３で生成する、高電位側，低電位側電圧選
択スイッチ素子群２０１，２０２を制御する上位制御信
号バスで、１１６は下位デコーダ１１４で生成する出力
選択スイッチ素子群２０４を制御する下位制御信号バス
であり、１２２は液晶表示電圧バスである。また、２０
５は高電位側電圧選択スイッチ素子群２０１で選択され
た電圧出力Ａ、２０６は低電位側電圧選択スイッチ素子
群２０２で選択された電圧出力Ｂ、２０７は電圧出力
Ａ、Ｂ２０５、２０６で供給される電圧を出力２０６を
含めた１６レベルの電圧に分圧する分圧回路である。

【００３０】図３，図４は、図１に示す上位，下位デコ
ーダ１１３，１１４のデコード動作を示す真理値図であ
る。図３は上位２ビットバス１１１をデコードする真理
値図で、デコードした上位制御信号１１５バスは高電位
側，低電位側電圧選択スイッチ２０１，２０２を制御す
る。また、図４は下位４ビットバス１１２をデコードす
る真理値図で、デコードした下位制御信号バス１１６は
出力選択スイッチ素子群２０４を制御する。

【００３１】ここでは、図１の分圧回路１２０−０につ
いて説明する。図２において、入力電圧バス１２１の電
圧関係はＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０として説明す
る。

【００３２】上位制御信号バス１１５に対応して、高電
位側の電圧選択スイッチ素子群２０１と低電位側の電圧
選択スイッチ素子群２０２のうち、それぞれ一つが導通
状態となり、高電位側の選択電圧を電圧出力Ａ２０５に
出力し、低電位側の選択電圧を電圧出力Ｂ２０６に出力
する。図３に示すように、上位制御信号バス１１５のう
ち、ＳＵ０は表示データの上位２ビットラッチデータ
が”００”の時有効（ハイレベル）になる制御信号、Ｓ
Ｕ１は表示データの上位２ビットが”０１”の時有効
（ハイレベル）になる制御信号、ＳＵ２は表示データの
上位２ビットが”１０”の時有効（ハイレベル）になる
制御信号、ＳＵ３は表示データの上位２ビットが”１
１”の時有効（ハイレベル）になる制御信号である。つ
まり、ＳＵ０が有効の時は、Ｖ１が電圧出力Ａとして、
Ｖ０が電圧出力Ｂとして選択され、ＳＵ１が有効のとき
は、Ｖ２が電圧出力Ａとして、Ｖ１が電圧出力Ｂとして
選択される。このようにデコード値に対応した電圧とそ
の１レベル上の電圧を選択する。

【００３３】そして、電圧出力Ａ２０５と電圧出力Ｂ２
０６は、分圧回路２０７に電圧を出力する。分圧回路２
０７は、下位制御信号バス１１６に応じて、分圧抵抗群
２０３によって電圧出力Ｂ２０６の電位を含む１６レベ
ルに分圧した電圧のうち、出力選択スイッチ素子群２０
４によって１レベルを選択して液晶表示電圧バス１２２
に出力する。図４に示すように、出力選択スイッチ素子
群２０４は表示データの下位４ビットラッチデータをデ
コードした結果の下位制御信号バス１１６のうちＳＬ０
が有効の場合は電圧出力Ｂ２０６の電位を選択する。下
位制御信号バス１１６のうちＳＬ１が有効の場合は電圧
出力Ａ２０５と電圧出力Ｂ２０６の電位差を１５分割し
た電圧のうち、低電位側から１番目の電位を選択する。
このように表示データの下位４ビットのデコード値に対
応して、電圧出力２０５と電圧出力２０６の電位を１５
分割した電圧と電圧出力２０６の電位の１６レベルの中
から１つの電位を選択する。

【００３４】このような回路構成にすることで分圧回路
１２０−０は、電圧４組×１６分圧＝６４階調分の電圧
を生成し、６ビットの表示データに対応した電圧を出力
できる。

【００３５】更に、図１，図２，図３，図４を用いて、
本実施例の動作の詳細な説明をする。ラッチ回路１０８
−０から１０８−１９１は、シフトレジスタ１０１の出
力バス１０５に従って、データバス１０７の表示データ
を順次ラッチし、ラッチ出力をラッチデータバス１０９
−０から１０９−１９１に出力する。この時のラッチ回
路１０８−０にラッチする表示データを上位ビットか
ら”１１０１００”とすると、ラッチデータバス１０９
−０のデータは、”１１０１００”となる。その後、ラ
ッチデータバス１０９−０のデータは、水平ラッチ回路
１１０−０がラッチクロック１０６の立下がりに同期し
てラッチし、上位２ビットは上位２ビットバス１１１−
０に、下位４ビットは下位４ビットバス１１２−０に出
力する。この上位２ビットバス１１１−０のデータ”１
１”は上位デコーダ１１３−０に入力し、図３に示す真
理値図に従ってデコードされる。下位４ビットバス１１
２−０のデータ”０１００”は、下位デコーダ１１４−
０のデコーダ回路に入力し、図４に示す真理値図に従っ
てデコードされる。この結果、上位制御信号バス１１５
−０の制御線ＳＵ３と、下位制御信号バス１１６−０の
制御線ＳＬ４が有効となる。

【００３６】以下、図２を用いて分圧回路１２０−０の
詳細な動作を説明する。上位制御信号１１５は高電位
側，低電位側電圧選択スイッチ素子群２０１，２０２に
入力する。上位制御信号１１５はＳＵ３が有効であるた
め、高電位側電圧選択スイッチ素子群２０１は電圧出力
Ａ２０５に電圧Ｖ４を、低電位側電圧選択スイッチ素子
群２０２は電圧出力Ｂ２０６に電圧Ｖ３を出力し、分圧
回路２０７に入力する。一方、出力電圧選択スイッチ素
子群２０４には、下位制御信号１１６−０を介してＳＬ
４が有効となっているので、出力電圧選択スイッチング
素子群２０４のうちＳＬ４が接続されているスイッチン
グ素子が導通状態になり、分圧回路２０７が各レベルを
等分割している場合、液晶表示電圧バス１２２は

【００３７】

【数１】Ｖｏｕｔ＝Ｖ３＋（Ｖ４−Ｖ３）×４／１６ となる。

【００３８】尚、図１記載の他の分圧回路１２０−１か
ら１２０−１９１も同様な動作をする。

【００３９】このように表示データの上位２ビットによ
り電圧出力Ａ２０５、電圧出力Ｂ２０６の組合せを４通
りとすることができ（図３参照）、さらに表示データの
下位４ビットで電圧出力Ａ２０５、電圧出力Ｂ２０６の
１６分圧のうち１つを選択することができるため、４組
×１６＝６４階調の電圧を生成することができる。

【００４０】次に、６４階調の出力電圧を生成する本発
明の第２の実施例を図５，図６，図７を用いて説明す
る。図５はＸ駆動回路のブロック図、図６は液晶パネル
を駆動する６４階調電圧を生成する分圧回路、図７は分
圧回路の分圧スイッチの制御信号生成の真理値図であ
る。

【００４１】図５は、１９２個の出力を持ち１出力あた
り６４階調分の電圧を出力できるＸ駆動回路のブロック
図である。図５において、５００は１９２出力のＸ駆動
回路であり、シフトレジスタ１０１、ラッチ回路１０
８、水平ラッチ回路１１０の動作は第１の実施例と同様
である。図５において、５１３−０から５１３−１９１
は上位２ビットバス１１１、下位４ビットバス１１２の
データをデコードするデコーダ、５１５−０から５１５
−１９１はデコーダ５１３−０から５１３−１９１のデ
ーコード信号を転送する制御信号バスであり、各々Ｓ０
０〜Ｓ０３、Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０
〜Ｓ３３、Ｓ４０〜Ｓ４３の２０本の信号線を有する。
５２０−０から５２０−１９１は表示データに対応した
６４階調の電圧を生成する分圧回路である。本実施例で
は、第１の実施例と異なり表示データ６ビットをデコー
ドし、デコード結果より得られた制御信号バス５１５を
用いて６４階調の電圧を分圧回路５２０で生成し、出力
する。

【００４２】図６は、図５に示した分圧回路５２０の詳
細なブロック図を示したものである。図６において、１
２１は入力電圧バスで、６０１−０〜４は分圧抵抗群
で、６０２−０〜４は分圧出力選択スイッチ素子群で、
５１５は分圧出力選択スイッチ素子群６０２−０〜４を
制御する制御信号バスで、１２２は液晶表示電圧バスで
ある。

【００４３】図７は、図５に示すデコーダ５１３のデコ
ード動作を示す真理値図である。図７に示すように表示
データ上位２ビットのラッチデータ１１１をデコードし
た値Ｎ対して、表示データ下位４ビットのラッチデータ
１１２をデコードし、それに対応した制御信号ＳＮ０か
らＳＮ３、Ｓ（Ｎ＋１）０からＳ（Ｎ＋１）３が有効に
なる。例えば、ラッチデータ１１１の値が”００”の場
合、デコード値Ｎは０となりＳ００からＳ０３、Ｓ１０
からＳ１３がラッチデータ１１２の値に対応して有効と
なる。つまり、ラッチデータ１１２の値が”１１００”
の場合、制御信号Ｓ０１，Ｓ１１，Ｓ１０が有効とな
る。

【００４４】ここでは、図５の分圧回路５２０−０につ
いて説明する。図６において、入力電圧バス１２１の電
圧関係はＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０として説明す
る。

【００４５】分圧抵抗群６０１−０から６０１−４は、
それぞれ４つの抵抗素子で構成し、この４つの抵抗素子
の抵抗値の比はＲ：２Ｒ：４Ｒ：８Ｒとする。そして、
分圧出力選択スイッチ素子群６０２−０〜４の内１つあ
るいは複数を導通状態にすることで４つの抵抗の合成抵
抗で様々な抵抗値を実現できる。

【００４６】図７に示すように、上位２ビットデータバ
ス１１１が”１１”の時デコード値Ｎは３となり、入力
電圧Ｖ４，Ｖ３が選択され、制御信号Ｓ００からＳ０
３、Ｓ１０からＳ１３、Ｓ２０からＳ２３は全て無効と
し、制御信号バス５１５のＳ４０からＳ４３、Ｓ３０か
らＳ３３は、下位４ビットバス１１２の値は、図７のよ
うにデコードして決定する。

【００４７】つまり、上位２ビットデータバス１１１
が”１１”、下位４ビットデータバス１１２が”０００
０”の時、入力電圧Ｖ４，Ｖ３が選択され制御信号バス
５１５の内、Ｓ４０からＳ４３、Ｓ３０からＳ３３はラ
ッチデータ１１２に対して制御信号Ｓ４０からＳ４３は
全て無効となり、制御信号Ｓ３０からＳ３３は全て有効
となるように、図７に示すようにデコードする。これに
より抵抗群６０１−３の分圧出力選択スイッチ素子群６
０２−３が全て導通状態となり、抵抗群６０１−４の分
圧出力選択スイッチ素子群６０２−４は全て不通状態に
なるため、液晶表示電圧バス１２２にＶ３の電圧が出力
される。また、例えば、下位４ビットデータ１１２が”
００１０”の場合、制御信号Ｓ４０，Ｓ４１，Ｓ４３，
Ｓ３３は無効となり、制御信号バス５１５のうちＳ４
２，Ｓ３０，Ｓ３１，Ｓ３２は有効となる。これにより
抵抗群６０１−３に対応する分圧出力選択スイッチ素子
群６０２−３が導通状態となり合成抵抗は４／７Ｒとな
る。また、抵抗群６０１−４に対応する分圧出力選択ス
イッチ素子群６０２−４が導通状態となり合成抵抗は４
Ｒとなる。つまり、分圧比は４／７Ｒ：（４／７Ｒ＋４
Ｒ）＝２：１６となり、液晶表示電圧バス１２２に

【００４８】

【数２】Ｖｏｕｔ＝Ｖ３＋（Ｖ４−Ｖ３）×２／１６ の電圧が出力される。

【００４９】同様に、表示データ上位２ビットが”０
０”，”０１”，”１０”の時、それぞれ入力電圧Ｖ
１，Ｖ０とＶ２，Ｖ１とＶ３，Ｖ２とが選択され、選択
されてない入力電圧の制御信号は全て無効となり、選択
された入力電圧の制御信号は表示データ下位４ビットの
値に対して図７のようにデコードする。

【００５０】このような回路構成にすることで分圧回路
５２０−０は、電圧４組×１６分圧＝６４階調分の電圧
を生成し、６ビットの表示データに対応した電圧を出力
できる。

【００５１】更に、図５，図６，図７を用いて、本実施
例の動作の詳細な説明をする。ラッチ回路１０８−０か
ら１０８−１９１は、シフトレジスタ１０１の出力バス
１０５に従って、データバス１０７の表示データを順次
ラッチし、ラッチ出力をラッチデータバス１０９−０か
ら１０９−１９１に出力する。この時のラッチ回路１０
８−０にラッチする表示データを上位ビットから”１１
０１００”とすると、ラッチデータバス１０９−０のデ
ータは、”１１０１００”となる。その後、ラッチデー
タバス１０９−０のデータは、水平ラッチ回路１１０−
０がラッチクロック１０６の立下がりに同期してラッチ
し、上位２ビットは上位２ビットバス１１１−０に、下
位４ビットは下位４ビットバス１１２−０に出力する。
この上位２ビットバス１１１−０のデータ”１１”、下
位４ビットバス１１２−０のデータ”０１００”はデコ
ーダ５１３−０に入力し、図７に示す真理値図に従って
デコードされる。この結果、制御信号バス５１５−０の
制御線Ｓ３０，Ｓ３１，Ｓ４１が有効となり、制御信号
バス５１５−０は分圧回路５２０−０に入力する。

【００５２】以下、図６を用いて分圧回路５２０−０の
詳細な動作を説明する。表示データ上位２ビットが”１
１”なので入力電圧Ｖ４，Ｖ３が選択されデコード制御
信号Ｓ３０，Ｓ３１，Ｓ４１が制御信号バス５１５−０
を通して分圧出力選択スイッチ素子群６０２−４，６０
２−３に入力する。これにより抵抗群６０１−３に対応
する分圧出力選択スイッチ素子群６０２−３が導通状態
となり合成抵抗は２／３Ｒとなる。また、抵抗群６０１
−４に対応する分圧出力選択スイッチ素子群６０２−４
が導通状態となり合成抵抗は２Ｒとなる。つまり、分圧
比は２／３Ｒ：（２／３Ｒ＋２Ｒ）＝４：１６となり、
液晶表示電圧バス１２２に

【００５３】

【数３】Ｖｏｕｔ＝Ｖ３＋（Ｖ４−Ｖ３）×４／１６ の電圧が出力される。

【００５４】尚、図５記載の他の分圧回路５２０−１か
ら５２０−１９１も同様な動作をする。

【００５５】次に、６４階調の出力電圧を生成する本発
明の第３の実施例を図７，図８，図９を用いて説明す
る。図８はＸ駆動回路のブロック図、図９は液晶パネル
を駆動する６４階調電圧を生成する分圧回路である。

【００５６】図８は、１９２個の出力を持ち１出力あた
り６４階調分の電圧を出力できるＸ駆動回路のブロック
図である。図８において、８００は１９２出力のＸ駆動
回路であり、シフトレジスタ１０１、ラッチ回路１０
８、水平ラッチ回路１１０、デコーダ５１３の動作は第
２の実施例と同様である。図１０において、１０２０−
０から１０２０−１９１は表示データに対応した６４階
調の電圧を生成する分圧回路である。本実施例では、第
２の実施例と分圧回路１０２０が異なる。

【００５７】図９は、図８に示した分圧回路８２０の詳
細なブロック図を示したものである。図９において、１
２１は入力電圧バスで、９０２−０〜４は分圧出力選択
スイッチ素子群で、５１５は分圧出力選択スイッチ素子
群９０２−０〜４を制御する制御信号バスで、１２２は
液晶表示電圧バスである。さらに、分圧出力選択スイッ
チ素子群９０２−４の構成について詳しく説明する。分
圧出力選択スイッチ素子群９０２−４は１５個のスイッ
チ素子で構成されており、制御線Ｓ４０が共通接続され
ている８個のスイッチ素子が並列に接続されているスイ
ッチ素子群９０３−０、制御線Ｓ４１が共通接続されて
いる４個のスイッチ素子が並列に接続されているスイッ
チ素子群９０３−１、制御線Ｓ４２が共通接続されてい
る２個のスイッチ素子が並列に接続されているスイッチ
素子群９０３−２、制御線Ｓ４３が接続されている１個
のスイッチ素子９０３−３で構成されている。これら共
通の制御信号が接続されたスイッチ素子群はスイッチ素
子のオン抵抗Ｒonで、抵抗値の比が１／８Ｒon：１／４
Ｒon：１／２Ｒon：Ｒon＝Ｒ：２Ｒ：４Ｒ：８Ｒとなっ
ている。そして、分圧出力選択スイッチ素子群９０３−
０〜３の内１つあるいは複数を導通状態にすることで４
つの抵抗の合成抵抗で様々な抵抗値を実現できる。

【００５８】以下、本実施例は、第２の実施例と同様の
動作を行ない、分圧負荷が第２の実施例では抵抗素子を
用いたのに対し、本実施例でスイッチ素子のオン抵抗を
用いている。

【００５９】ここでは、図８の分圧回路８２０−０につ
いて説明する。図９において、入力電圧バス１２１の電
圧関係はＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０として説明す
る。

【００６０】図７に示すように、上位２ビットバス１１
１が”１１”の時デコード値Ｎは３となり、入力電圧Ｖ
４，Ｖ３が選択され、制御信号Ｓ００からＳ０３、Ｓ１
０からＳ１３、Ｓ２０からＳ２３は全て無効とし、制御
信号バス５１５のＳ４０からＳ４３、Ｓ３０からＳ３３
は、下位４ビットバス１１２の値は図７のようにデコー
ドして決定する。

【００６１】上位２ビットバス１１１が”１１”の時、
入力電圧Ｖ４，Ｖ３が選択され、下位４ビットバス１１
２に対して図７のようにデコードする。

【００６２】つまり、上位２ビットバス１１１が”１
１”、下位４ビットバス１１２が”００００”の時、入
力電圧Ｖ４，Ｖ３が選択され制御信号バス５１５の内、
Ｓ４０からＳ４３、Ｓ３０からＳ３３は下位４ビットバ
ス１１２に対して制御信号Ｓ４０からＳ４３は全て無効
となり、制御信号Ｓ３０からＳ３３は全て有効となるよ
うに、図７に示すようにデコードする。これにより分圧
出力選択スイッチ素子群９０２−３が全て導通状態とな
り、分圧出力選択スイッチ素子群９０２−４は全て不通
状態になる。そして、液晶表示電圧バス１２２にＶ３の
電圧が出力される。また、例えば、下位４ビットバス１
１２が”００１０”の場合、制御信号Ｓ４０，Ｓ４１，
Ｓ４３，Ｓ３３は無効となり、制御信号バス５１５の内
Ｓ４２，Ｓ３０，Ｓ３１，Ｓ３２は有効となる。これに
より対応する分圧出力選択スイッチ素子群９０２−３が
導通状態となり合成抵抗は４／７Ｒとなる。また、対応
する分圧出力選択スイッチ素子群９０２−４が導通状態
となり合成抵抗は４Ｒとなる。つまり、分圧比は４／７
Ｒ：（４／７Ｒ＋４Ｒ）＝２：１６となり、液晶表示電
圧バス１２２に

【００６３】

【数４】Ｖｏｕｔ＝Ｖ３＋（Ｖ４−Ｖ３）×２／１６ の電圧が出力される。

【００６４】同様に、表示データ上位２ビットが”０
０”，”０１”，”１０”の時、それぞれ入力電圧Ｖ
１，Ｖ０とＶ２，Ｖ１とＶ３，Ｖ２とが選択され、選択
されてない入力電圧の制御信号は全て無効となり、選択
された入力電圧の制御信号は表示データ下位４ビットの
値に対して図７のようにデコードする。

【００６５】このような回路構成にすることで分圧回路
８２０−０は、電圧４組×１６分圧＝６４階調分の電圧
を生成し、６ビットの表示データに対応した電圧を出力
できる。

【００６６】更に、図７，図８，図９を用いて、本実施
例の動作の詳細な説明をする。水平ラッチ回路１１０−
０がラッチクロック１０６の立下がりに同期して表示デ
ータ”１１０１００”をラッチし、上位２ビットは上位
２ビットバス１１１−０に、下位４ビットは下位４ビッ
トバス１１２−０に出力する。この上位２ビットバス１
１１−０のデータ”１１”、下位４ビットバス１１２−
０のデータ”０１００”はデコーダ５１３−０に入力
し、図７に示す真理値図に従ってデコードされる。この
結果、制御信号バス５１５−０の制御線Ｓ３０，Ｓ３
１，Ｓ４１が有効となり、制御信号バス５１５−０は分
圧回路８２０−０に入力する。

【００６７】以下、図９を用いて分圧回路８２０−０の
詳細な動作を説明する。表示データ上位２ビットが”１
１”なので入力電圧Ｖ４，Ｖ３が選択されデコード制御
信号Ｓ３０，Ｓ３１，Ｓ４１が制御信号バス８１５−０
を通して分圧出力選択スイッチ素子群９０２−４，９０
２−３に入力する。これにより対応する分圧出力選択ス
イッチ素子群９０２−３が導通状態となり合成抵抗は２
／３Ｒとなる。また、対応する分圧出力選択スイッチ素
子群９０２−４が導通状態となり合成抵抗は２Ｒとな
る。つまり、分圧比は２／３Ｒ：（２／３Ｒ＋２Ｒ）＝
４：１６となり、液晶表示電圧バス１２２に

【００６８】

【数５】Ｖｏｕｔ＝Ｖ３＋（Ｖ４−Ｖ３）×４／１６ の電圧が出力される。

【００６９】尚、図８記載の他の分圧回路８２０−１か
ら８２０−１９１も同様な動作をする。

【００７０】次に、本発明の第４の実施例を図１０，図
１１，図１２を用いて説明する。本実施例では１６階調
の出力電圧を生成する場合について説明する。図１０は
Ｘ駆動回路のブロック図、図１１は液晶パネルを駆動す
る１６階調電圧を生成する分圧回路、図１２は分圧回路
の分圧スイッチの制御信号生成の真理値図である。

【００７１】図１０は、１９２個の出力を持ち１出力あ
たり１６階調分の電圧を出力できるＸ駆動回路のブロッ
ク図である。図１０において、１０００は１９２出力の
Ｘ駆動回路、１００１はシフトレジスタ、１００５はシ
フトレジスタ１００１の出力バスである。

【００７２】シフトレジスタ１１０１は、前段のＸ駆動
回路からの制御信号１０３が有効(ローレベル）になる
と、クロック１０２の立上りに同期して出力バス１００
５の出力をＳ０からＳ１９１までを順次１出力ずつ、ク
ロック１０２の１周期の期間有効（ローレベル）にす
る。シフトレジスタ１００１は、出力Ｓ１９１を有効に
すると、後段のＸ駆動回路への制御信号１０４を有効
（ローレベル）にする。その後、シフトレジスタ１００
１は、クロック１０２の１周期後に出力Ｓ１９１を無効
（ハイレベル）にし、次にラッチクロック１０６が有効
（ハイレベル）になった後、前段のＸ駆動回路からの制
御信号１０３が有効になるまで動作しない。

【００７３】１００７は１ビット当り”ハイ”，”ロ
ー”の２値のデジタルデータを持つ４ビットの表示デー
タのデータバス、１００８−０から１００８−１９１は
各々４ビットのラッチ回路、１００９−０から１００９
−１９１は各々ラッチ回路１００８−０から１００８−
１９１の４ビットのラッチデータバスである。

【００７４】データバス１００７には、クロック１０２
に同期して表示データが出力されている。ラッチ回路１
００８−０から１００８−１９１には、各々シフトレジ
スタ１００１の出力バス１００５のＳ０からＳ１９１１
が接続されており、それらの信号が有効になったとき
に、データバス１００７の表示データをラッチし、その
表示データをラッチデータバス１００９−０から１００
９−１９１に出力する。このようにしてラッチ回路１０
０８−０から１００８−１９１は、シフトレジスタ１０
０１の出力に同期して、順次１９２個の表示データをラ
ッチし、それぞれラッチデータバス１００９−０から１
００９−１９１に出力する。

【００７５】１０１０−０から１０１０−１９１は各々
４ビットの水平ラッチ回路、１０１１−０から１０１１
−１９１はラッチ回路１０１０−０から１０１０−１９
１のラッチデータの４ビットの出力バスである。水平ラ
ッチ回路１０１０−０から１０１０−１９１は、ラッチ
クロック１００６の立ち下がりエッジにより、ラッチデ
ータバス１００９−０から１００９−１９１のラッチデ
ータを同時にラッチし、出力バス１０１１−０から１０
１１−１９１に出力する。

【００７６】１０１３−０から１０１３−１９１は出力
バス１０１１−０から１０１１−１９１のデータをデコ
ードするデコーダ、１０１５−０から１０１５−１９１
はデコーダ１０１３−０から１０１３−１９１のデコー
ド結果の制御信号バスであり、各々Ｓ０からＳ４、ＳＵ
０からＳＵ４、ＳＬ０からＳＬ４、ＳＵＬの１６本の信
号線を有する。デコーダ１０１３−０から１０１３−１
９１は、出力バス１０１１−０から１０１１−１９１に
出力される４ビットのデータをデコードして、制御信号
バス１０１５−０から１０１５−１９１に出力する。

【００７７】１０２０−０から１０２０−１９１は表示
データに対応した電圧を生成する分圧回路、１０２１は
外部より供給される５レベルの電圧が伝播される入力電
圧バス、１０２２−０から１０２２−１９１は分圧回路
１０２０−０から１０２０−１９１の液晶表示電圧バス
である。分圧回路１０２０−０から１０２０−１９１
は、制御信号バス１０１５−０から１０１５−１９１の
データに対応した電圧を入力電圧バス１０２１の電圧を
もとに生成し、液晶表示電圧バス１０２２−０から１０
２２−１９１に出力する。この液晶表示電圧バス１０２
２−０から１０２２−１９１の各出力は液晶パネルに接
続されており、液晶素子に電圧を印加することが出来
る。

【００７８】図１１は、図１０に示した分圧回路１０２
０の詳細なブロック図を示したものである。図１１にお
いて、１０２１は入力電圧バスで、１１０１−０から１
１０１−２は分圧出力選択スイッチ群である。また、１
１０２から１１２０は分圧出力選択スイッチ群１１０１
−０から１１０１−２のスイッチ素子である。これら分
圧出力選択スイッチ群１１０１−０から１１０１−２の
スイッチ素子１１０２から１１２０を制御することで、
Ｖ４とＶ３，Ｖ３とＶ２，Ｖ２とＶ１，Ｖ１とＶ０の電
位差をそれぞれ４分割し、合計１６階調の電圧を生成す
る。

【００７９】図１２は、デコーダ１０１３で表示データ
４ビットを制御信号ＳＵ０からＳＵ４、ＳＬ０からＳＬ
４、Ｓ０からＳ４、ＳＵＬにデコードする真理値図であ
る。

【００８０】次に、図１０の分圧回路１０２０−０につ
いて図１１を用いて説明する。図１１において、入力電
圧バス１０２１の電圧関係はＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞
Ｖ０として説明する。

【００８１】表示データ４ビットに対応して、制御信号
ＳＵ０からＳＵ４、ＳＬ０からＳＬ４、Ｓ０からＳ４、
ＳＵＬが生成され、分圧出力選択スイッチ群１１０１−
０から１１０１−２の１つあるいは複数が有効となり分
圧動作を行なう。

【００８２】例えば、表示データが”０００１”の場
合、図１２に示すように制御信号バス１０１５の内ＳＵ
３，ＳＵ４，Ｓ０が有効となりそれぞれ対応するスイッ
チ素子１１０５，１１０７，１１０８，１１２０が導通
状態となる。この状態では、入力電圧Ｖ１とＶ０が４つ
のスイッチ素子１１０５，１１０７，１１０８，１１２
０を直列接続することで接続される。そして、液晶表示
電圧バス１０２２はＶ０側から１番目のスイッチ素子１
１２０と２番目のスイッチ素子１１０８の接続点の電位
を示すことになる。つまり、スイッチ素子は導通状態で
オン抵抗Ｒｏｎが存在するため液晶表示電圧バス１０２
２は

【００８３】

【数６】Ｖｏｕｔ＝Ｖ０＋（Ｖ１−Ｖ０）×１／４ となる。

【００８４】また、表示データが”１１００”の場合、
図１２に示すように制御信号はＳ３が有効となり、対応
するスイッチ素子１１１７が導通状態となる。この状態
では、入力電圧Ｖ３が１つのスイッチ素子１１１７を通
って液晶表示電圧バス１０２２に出力される。そして、
液晶表示電圧バス１０２２は、電流の流れない定常状態
ではＶｏｕｔ＝Ｖ３となる。

【００８５】同様にして、このような回路構成にするこ
とで分圧回路１０２０−０は、電圧４組×４分圧＝１６
階調分の電圧を生成し、４ビットの表示データに対応し
た電圧を出力できる。

【００８６】更に、図１０，図１１，図１２用いて、本
実施例の動作の詳細な説明をする。ラッチ回路１００８
−０から１００８−１９１は、シフトレジスタ１００１
の出力バス１００５に従って、データバス１００７の表
示データを順次ラッチし、ラッチ出力をラッチデータバ
ス１００９−０から１００９−１９１に出力する。この
時のラッチ回路１００８−０にラッチする表示データ
を”１０１１”とすると、ラッチデータバス１００９−
０のデータは、”１０１１”となる。その後、ラッチデ
ータバス１００９−０のデータは、水平ラッチ回路１０
１０−０がラッチクロック１０６の立ち下がりに同期し
てラッチし、出力バス１０１１−０に出力する。この出
力バス１０１１−０のデータ”１０１１”はデコーダ１
０１３−０に入力し、図１２に示す真理値図に従ってデ
コードされる。この結果、制御信号バス１０１５−０の
内制御線Ｓ３，ＳＬ４，ＳＬ１が有効となり、制御信号
バス１０１５−０を介して分圧回路１０２０−０に入力
する。

【００８７】以下、図１１を用いて分圧回路１０２０−
０の詳細な動作を説明する。制御信号バス１０１５−０
を通して、図１２に示すように制御信号はＳＬ１，ＳＬ
４，Ｓ３が有効となりそれぞれ対応するスイッチ素子１
１１０，１１１４，１１１５，１１１７が導通状態とな
る。この状態では、入力電圧Ｖ２とＶ１が４つのスイッ
チ素子１１１０，１１１４，１１１５，１１１７を直列
接続することで接続される。そして、分圧出力電圧１０
２２はＶ１側から３番目のスイッチ素子１１１４と４番
目のスイッチ素子１１１０の接続点の電位を示し、分圧
出力電圧１０２２は

【００８８】

【数７】Ｖｏｕｔ＝Ｖ２＋（Ｖ２−Ｖ１）×３／４ となる。

【００８９】尚、図１０記載の他の分圧回路１０２０−
１から１０２０−１９１も同様な動作をする。

【００９０】また、前記第１，第２，第３，第４の実施
例においては階調数が６４階調と１６階調の場合につい
て説明したが、階調数が変化した場合でも容易に対応す
ることができる。例えば２５６階調の場合、外部入力電
圧数を１７レベルとすると、表示データが８ビットとな
るためそれに対応してラッチやデータバスを８ビットに
し、デコーダを電圧１６組×１６分圧＝２５６階調電圧
に対応する構成にすることで対応できる。

【００９１】本発明の実施例を用いた液晶表示装置の構
成を図１３，図１４を用いて説明する。図１３は前記Ｘ
駆動回路を用いた液晶表示装置の簡単な構成図、図１４
は上部Ｘ駆動回路群の構成図を示す。

【００９２】１３０１はＲ，Ｇ，Ｂ用の各色６ビット表
示データのデータバス、１３０２はドットクロック、１
３０３は水平同期信号、１３０４は垂直同期信号、１３
０５は液晶表示コントローラである。データバス１３０
１の表示データは、ドットクロック１３０２に同期して
液晶表示コントローラ１３０５に入力する。更に液晶表
示コントローラ１３０５には、水平同期信号１３０３と
垂直同期信号１３０４が入力する。液晶表示コントロー
ラ１３０５は、ドットクロック１３０２からクロック１
０２を生成し、水平同期信号１３０３からクロック１０
６を生成し、液晶表示装置が駆動できるように表示デー
タの並び換えやクロックの制御を行う。

【００９３】１３０７は前記１９２出力のＸ駆動回路５
個で構成する上部Ｘ駆動回路群、１３０８は前記１９２
出力のＸ駆動回路５個で構成する下部Ｘ駆動回路群、１
３０９は上部Ｘ駆動回路用の表示データのデータバス、
１３１０は上部Ｘ駆動回路用の表示データのデータバ
ス、１３１１は上部Ｘ駆動回路群の液晶表示電圧バス、
１３１２は下部Ｘ駆動回路群の液晶表示電圧バス、１３
１３は１９２０画素×４８０ラインで構成されるアクテ
ィブマトリクス型の液晶パネル、１３１４は交流化信
号、１３１５は液晶表示用電源回路、１３１６は対向電
極用電圧を伝播する出力、１３１７は上部用電圧バス、
１３１８は下部用電圧バスである。上部Ｘ駆動回路群１
３０７には液晶表示コントローラ１３０５から表示デー
タバス１３０９により表示データが伝送され、その表示
データに対応した電圧を電圧バス１３１７から選択し液
晶表示電圧バス１３１１に出力し、液晶パネル１３１３
に出力する。下部Ｘ駆動回路群１３０８には液晶表示コ
ントローラ１３０５から表示データバス１３１０により
表示データが伝送され、その表示データに対応した電圧
を電圧バス１３１８から選択し液晶表示電圧バス１３１
２に出力し、液晶パネル１３１３に出力する。液晶表示
電圧バス１３１１と液晶表示電圧バス１３１２の各出力
線は、液晶パネル１３１３の縦ラインに接続してあり、
且つお互いに同一縦ラインに接続しないように一つ置き
に接続してある。液晶表示用電源回路１３１５は、アク
ティブマトリクス型液晶パネルの対向電極に供給する電
圧を生成し、出力１３１６に伝播する。また、液晶表示
用電源回路１３１５は、交流化信号１３１４に同期し
て、電圧バス１３１７に出力する電圧を出力１３１６の
電位に対して、交流化信号１３１４が有効時は正極性の
電圧を出力し、無効時は負極性の電圧を出力する。ま
た、電圧バス１３１８に出力する電圧は、出力１３１６
の電位に対して交流化信号１３１４が有効時は負極性の
電圧を出力し、無効時は正極性の電圧を出力する。

【００９４】１３１９−０から１３１９−２は１６０出
力のＹ駆動回路、１３２０はクロック、１３２１はＹ駆
動回路のオン電圧の出力、１３２２はＹ駆動回路のオフ
電圧の出力、１３２３−０，１３２３−１は次段のＹ駆
動回路への制御信号、１３２４はＹ駆動回路１３１９−
０から１３１９−３の出力バス、１３２５は液晶表示装
置である。クロック１３２０は、垂直同期信号１３０４
を用いて液晶表示コントローラ１３０５で生成される。
Ｙ駆動回路１３２３−０は、液晶用表示コントローラ１
３０５の出力するクロック１０６に同期して、出力バス
１３２４の出力線をＳ０からＳ１５９まで順次クロック
１０６の１周期の期間だけ出力１３２１のオン電圧を出
力する。選択されていない出力線は出力１３２１のオフ
電圧を出力する。Ｙ駆動回路１３１９−０は、Ｓ１５９
にオン電圧を出力すると後段への制御信号１３２３−０
を有効にし、クロック１０６の１周期の期間後出力Ｓ１
５９にオフ電圧を出力する。Ｙ駆動回路１３１９−１，
１３１９−２も前段からの制御信号１３２３−０，１３
２３−１が有効になると同様の動作をする。また、クロ
ック１３２０が有効になると、再びＹ駆動回路１３１９
−０のＳ０にオン電圧が出力され、その後クロック１０
６に同期して動作する。

【００９５】図１４は、上部Ｘ駆動回路群の構成図であ
る。

【００９６】上部Ｘ駆動回路群１３０７は、前記の第１
の実施例に用いたＸ駆動回路を５個直列に接続した回路
構成になっている。各々１９２個の表示データを順次記
憶する動作をし、１水平ライン文のデータに対応した電
圧を出力する。また、データバス１３０９と入力電圧バ
ス１３１７は、前記の第１，第２，第３，第４の実施例
でのデータバス１０７と入力電圧バス１２１と同じであ
る。また、下部Ｘ駆動回路群１３０８も上部Ｘ駆動回路
群１３０７と同様な構成となっている。

【００９７】次に、図１３，図１４を用いて本実施例の
アクティブマトリックス型液晶パネル１３１３の１ライ
ン目に電圧を印加する場合の動作について説明をする。

【００９８】ドットクロック１３０２に同期してデータ
バス１３０１で伝送されてきた表示データは、液晶表示
コントローラ１３０５で上部Ｘ駆動回路群１３０７と下
部Ｘ駆動回路群１３０８のデータに分けられ、それぞれ
データバス１３０９とデータバス１３１０にクロック１
０２に同期して出力される。液晶コントローラ１３０５
は、１ライン分の表示データを出力すると、クロック１
０６を有効にする。以下、図１４を用いて説明する。デ
ータバス１３０９の表示データは、クロック１０２に同
期してＸ駆動回路１００−０にラッチされる。Ｘ駆動回
路１００−０は、１９２個目の表示データのラッチ中に
次段への制御信号１０４−０を有効にする。有効になっ
た制御信号１０４−０が入力したＸ駆動回路１００−１
は、クロック１０２に同期してデータバス１３０９のデ
ータをラッチする。このようにして１ライン分の表示デ
ータをラッチする。その後、図１３に示すクロック１３
２０が有効になり、Ｙ駆動回路１３１９−０のＳ０にオ
ン電圧が出力され、アクティブマトリックス型液晶パネ
ル１３１３の１ライン目が有効になる。またクロック１
３２０に同期してクロック１０６が有効になると、それ
に同期してＸ駆動回路１００−０から１００−５はラッ
チしたデータを２段目のラッチ回路に同時にラッチす
る。そして、クロック１０６に同期して、６ビットのラ
ッチデータに対応した分圧電圧を液晶表示電圧バス１３
１１に出力する。また、下部Ｘ駆動回路群１３０８も上
部Ｘ駆動回路群１３０７と同様な動作をする。このよう
にして、１ラインの分の表示データに対応した電圧をア
クティブマトリックス型液晶パネル１３１３の１ライン
目の各画素に印加できる。１ライン目の出力中にＸ駆動
回路１００−０から１００−４は、２ライン目の表示デ
ータをラッチする。

【００９９】この動作を繰り返すことにより、アクティ
ブマトリックス型液晶パネルの表示が行える。

【０１００】表示データのビット数の増加については、
データバスのバス幅とＸ駆動回路のビット数と出力電圧
数を増加させることで対応できる。Ｘ駆動回路の構成に
よっては、電圧バスの電圧数を増加させてもよい。

【０１０１】本発明の実施例を用いた情報処理装置の構
成を図１５を用いて説明する。図１５は前記液晶表示装
置を用いた情報処理装置のブロック図を示す。

【０１０２】１５０１は情報処理装置であり、１５０２
は中央演算回路、１５０３はアドレスバス、１５０４は
データバス、１５０５はメモリ、１５０６は表示コント
ローラ、１５０７は表示コントローラの出力バス、１５
０８は表示メモリである。

【０１０３】中央演算回路１５０２は、データバス１５
０４からのデータにより、データバス１５０４にデータ
の出力やデータの読み込みを行ったり、アドレスバス１
５０３にアドレスを出力する。メモリ１５０５はアドレ
スバス１５０３のアドレス値がメモリの番地を指示して
いた場合、その番地のメモリとデータバス１５０４を導
通状態にする。表示コントローラ１５０６は、アドレス
バス１５０３のアドレス値が表示コントローラ１５０６
を指示していた場合、データバス１５０３と表示コント
ローラ１５０６内のメモリを導通状態にする。表示コン
トローラ１５０６は、内部メモリデータに応じて表示メ
モリを出力バス１５０７で制御し、更にドットクロック
１３０２、水平同期信号１３０３、垂直同期信号１３０
４を生成し、出力する。表示メモリ１５０８は、アドレ
スバス１５０３のアドレス値が表示メモリ１５０８を指
示している場合、表示メモリ１５０８は、そのアドレス
値の示すメモリとデータバス１５０４を導通状態にす
る。また、表示コントローラ１５０６の出力バス１５０
７の出力するデータに応じて、表示メモリ１５０８の内
容を出力バス１３０１に出力する。

【０１０４】情報処理装置１５０１において、表示コン
トローラ１５０６及び表示メモリ１５０８に中央演算回
路１５０２からアクセスがない場合、表示コントローラ
１５０６は、ドットクロック１３０２に同期して表示デ
ータを出力するように、出力バス１５０７に読み込みを
指示する信号とそのドットクロック１３０２に対応した
アドレスデータを出力する。この時表示メモリは、読み
込みを指示され、且つアドレスデータが出力バス１５０
７から入力されたので、出力バス１５０７の指示するア
ドレスのデータをデータバス１３０１に出力する。デー
タバス１３０１は液晶表示装置１３２５にドットクロッ
ク１３０２に同期して入力する。更に、表示コントロー
ラ１５０６で生成した水平同期信号１３０３と垂直同期
信号１３０４が入力する。

【０１０５】このような構成で本発明のＸ駆動回路を用
いた液晶表示装置をパソコン、ワークステーションに接
続して動作することができる。

【０１０６】

【発明の効果】本発明によれば、分圧手段として分圧負
荷素子を並列に接続する構成とすることで出力インピー
ダンスを小さくすることが可能となり、液晶パネルを高
速に駆動することが出来る。また、出力電圧幅を電源電
圧幅に等しくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の１９２出力のＸ駆動回路の
簡単なブロック図である。

【図２】本発明の一実施例の分圧回路の簡単なブロック
図である。

【図３】本発明の一実施例の分圧回路制御信号生成の真
理値図である。

【図４】本発明の一実施例の分圧回路制御信号生成の真
理値図である。

【図５】本発明の一実施例の１９２出力のＸ駆動回路の
簡単なブロック図である。

【図６】本発明の一実施例の分圧回路の簡単なブロック
図である。

【図７】本発明の一実施例の分圧回路制御信号生成の真
理値図である。

【図８】本発明の一実施例の１９２出力のＸ駆動回路の
簡単なブロック図である。

【図９】本発明の一実施例の分圧回路の簡単なブロック
図である。

【図１０】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図１１】本発明の一実施例の分圧回路の簡単なブロッ
ク図である。

【図１２】本発明の一実施例の分圧回路制御信号生成の
真理値図である。

【図１３】本発明の一実施例の液晶表示装置の構成図で
ある。

【図１４】本発明の一実施例の上部Ｘ駆動回路群の構成
図である。

【図１５】本発明の一実施例の情報処理装置のブロック
図である。

【図１６】従来例のＸ駆動回路の簡単なブロック図であ
る。

【図１７】従来例の分圧回路の簡単なブロック図であ
る。

【符号の説明】

１００…Ｘ駆動回路、１０１…シフトレジスタ、１０２
…クロック、１０３…制御信号、１０４…制御信号、１
０５…出力バス、１０６…クロック、１０７…データバ
ス、１０８−０から１０８−１９１…ラッチ回路、１０
９−０から１０９−１９１…出力バス、１１０−０から
１１０−１９１…ラッチ回路、１１１−０から１１１−
１９１…出力バス、１１２−０から１１２−１９１…出
力バス、１１３−０から１１３−１９１…デコーダ、１
１４−０から１１４−１９１…デコーダ、１１５−０か
ら１１５−１９１…出力バス、１１６−０から１１６−
１９１…出力バス、１２０−０から１２０−１９１…分
圧回路、１２１…電圧バス、１２２−０から１２２−１
９１…出力バス、２０１，２０２…選択スイッチ素子
群、２０３…抵抗素子群、２０４…選択スイッチ素子
群、２０５，２０６…選択電圧出力、２０７…分圧回
路、５００…Ｘ駆動回路、５１３−０から５１３−１９
１…デコーダ、５１５−０から５１５−１９１…出力バ
ス、５２０−０から５２０−１９１…分圧回路、６０１
−０から６０１−４…抵抗素子群、６０２−０から６０
２−４…選択スイッチ素子群、８００…Ｘ駆動回路、８
２０−０から８２０−１９１…分圧回路、９０２−０か
ら９０２−４…選択スイッチ素子群、９０３−０から９
０３−３…選択スイッチ素子群、１０００…Ｘ駆動回
路、１００１…シフトレジスタ、１００５…出力バス、
１００７…データバス、１００８−０から１００８−１
９１…ラッチ回路、１００９−０から１００９−１９１
…出力バス、１０１０−０から１０１０−１９１…ラッ
チ回路、１０１１−０から１０１１−１９１…出力バ
ス、１０１３−０から１０１３−１９１…デコーダ、１
０１５−０から１０１５−１９１…出力バス、１０２０
−０から１０２０−１９１…分圧回路、１０２１…電圧
バス、１０２２−０から１０２２−１９１…出力バス、
１１０１−０から１１０１−２…選択スイッチ素子群、
１１０２から１１２０…選択スイッチ制御信号、１３０
１…データバス、１３０２…ドットクロック、１３０３
…水平同期信号、１３０４…垂直同期信号、１３０５…
液晶表示コントローラ、１３０７…上部Ｘ駆動回路群、
１３０８…下部Ｘ駆動回路群、１３０９，１３１０…デ
ータバス、１３１１，１３１２…出力バス、１３１３…
アクティブマトリックス型液晶パネル、１３１４…交流
化信号、１３１５…液晶表示用電源、１３１６…出力、
１３１７…上部用電圧バス、１３１８…下部用電圧バ
ス、１３１９−０から１３１９−２…Ｙ駆動回路、１３
２０…クロック、１３２１…オン電圧の出力、１３２２
…オフ電圧の出力、１３２３−０から１３２３−１…制
御信号、１３２４…出力バス、１３２５…液晶表示装
置、１５０１…情報処理装置、１５０２…中央演算装
置、１５０３…アドレスバス、１５０４…データバス、
１５０５…メモリ、１５０６…表示コントローラ、１５
０７…出力バス、１５０８…表示メモリ、１６０１…シ
フトレジスタ、１６０２…クロック、１６０３…出力バ
ス、１６０４…データバス、１６０５…ラッチ回路、１
６０６…出力バス、１６０７…クロック、１６０８…ラ
ッチ回路、１６０９，１３１０…出力バス、１６１１…
電圧バス、１６１２…電圧セレクタ、１６１３…出力バ
ス、１６１４…分圧回路、１６１５…出力バス、１６１
６…バッファ回路、１６１７…出力線、１７０１…電圧
出力、１７０２…電圧出力、１７０４…選択素子群、１
７０５…分圧抵抗群。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝田 功 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】液晶表示データを順次入力し、液晶駆動用
   電圧に変換して出力するＸ駆動回路において、液晶表示
   データを入力し保持する保持手段と、外部から供給され
   るＮ個の電圧から液晶に印加するＭ個（Ｎ＜Ｍ）の電圧
   を生成する分圧手段を有し、その分圧手段は、重み付け
   した抵抗とスイッチング素子を直列接続した回路を２個
   以上並列に接続したＮ個の抵抗手段を有し、その抵抗手
   段の一方には外部から供給されるＮ個の各電圧を接続
   し、他方には共通出力端子に接続する構成とし、液晶表
   示データに対応してスイッチング素子を導通状態にし
   て、その導通状態になったスイッチング素子に接続して
   ある抵抗の合成抵抗の比に二つの電圧を分圧して液晶表
   示データに対応した電圧を共通出力端子に出力するよう
   に制御する制御手段を有することを特徴とするＸ駆動回
   路。
2. 【請求項２】請求項１において、抵抗手段としてスイッ
   チング素子を２個以上並列に接続し、合成抵抗値で重み
   付けした抵抗手段を用いることを特徴とするＸ駆動回
   路。
3. 【請求項３】液晶表示データを順次入力し、液晶駆動用
   電圧に変換して出力するＸ駆動回路において、液晶表示
   データを入力し保持する保持手段と、外部から供給され
   るＮ個の電圧から液晶に印加するＭ個（Ｎ＜Ｍ）の電圧
   を生成する分圧手段を有し、前記分圧手段として液晶表
   示データの上位ビットにより外部から供給されるＮ個の
   電圧のうち２つを選択する選択手段と、２つの選択電圧
   はそれぞれ、他端は共通出力電圧端子に接続した複数個
   のスイッチング素子を直列接続した回路を並列に接続し
   た回路の一端に接続し、液晶表示データの下位ビットに
   応じてスイッチング素子を導通制御し、スイッチング素
   子のオン抵抗の直列合成抵抗の比で分圧する手段を持つ
   ことを特徴とするＸ駆動回路。
4. 【請求項４】請求項１において、抵抗手段を２のべきじ
   ょうの比で重み付けしたことを特徴とするＸ駆動回路。
5. 【請求項５】請求項２において、抵抗手段を２のべきじ
   ょうの比で重み付けしたことを特徴とするＸ駆動回路。