KR100248133B1 - 다계조 액정 디스플레이에 화상을 표시하기 위한 화상신호를 제어하는 화상신호 제어회로 및 그 제어방법 - Google Patents

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Abstract

소정의 전압치가 부여되는 제 1 기준전압단자, 계조전압치가 부여되는 제 2 및 제 3 기준전압단자 및 그 계조전압을 분할하여 얻어지는 계조화된 아날로그 계조 데이터의 하나의 값을 출력하는 전환 부를 구비하는 디지털/아날로그 변환수단과, 디지털 화상데이터, 샘플홀드 입력클럭 및 프레임 입력클럭에 근거하여 디지털/아날로그 변환회로의 전환 부를 선택적으로 동작시킴으로써, 디지털/아날로그 변환회로의 출력신호의 극성을 프레임 기간마다 전환하는 제어 회로를 구비하는 화상신호 제어회로.

Description

다계조 액정 디스플레이에 화상을 표시하기 위한 화상신호를 제어하는 화상신호 제어회로 및 그 제어방법 {IMAGE SIGNAL CONTROL CIRCUIT WHICH CONTROLS IMAGE SIGNAL FOR DISPLAYING IMAGE ON MULTI-GRADATION LIQUID CRYSTAL DISPLAY AND CONTROL METHOD THEREFOR}
본 발명은, 다계조 액정 디스플레이에 화상을 표시하기 위한 화상신호를 제어하는 제어회로 및 그 제어방법에 관한 것으로, 특히 수평 동기기간마다 액정에 인가하는 화상신호의 극성을 반전시키는 화상신호 제어회로 및 그 제어방법에 관한 것이다.
다계조 액정 디스플레이에는, 디스플레이상에 2 차원 매트릭스로 배치된 소오스선 (열선) 과 게이트선 (행선) 을 구동하기 위한 구동회로가 설치되어 있다. 소오스선을 구동하는 소오스 구동회로는, 계조 화상데이터에 대응한 전기신호를 소오스선에 공급한다. 그 후, 게이트 구동회로에 의하여 게이트선을 순차 선택 구동하면서, 디스플레이의 각 화소에 계조 데이터를 송출한다. 이 동작은 각 게이트선의 선택마다 반복된다. 이와 같은 1 라인 1 스캔 구동방식의 경우, 1 행을 선택하고 나서 다음 행을 선택하기까지의 기간을 수평 동기기간이라고 한다. 또, 디스플레이 패널의 2 차원 매트릭스의 최상행에서 최하행까지의 게이트선을 순차 선택하여 재차 최상행의 게이트선을 선택하기까지의 기간을 수직 동기기간 또는 1 프레임 기간이라고 한다.
일반적으로, 퍼스널컴퓨터 그 외의 정보처리장치로부터 공급되는 디지털 화상데이터는, 각종의 화상처리를 실시한 후, D/A 컨버젼 회로 (디지털/아날로그 컨버젼 회로) 에 의해 아날로그 계조화된 아날로그 화상데이터로서 소오스 구동회로에 보내진다. 소오스 구동회로에 보내진 아날로그 화상데이터는, 수평 동기 기간 사이에, 소오스 구동회로로부터 소오스선을 통과하여, 아날로그의 화소 데이터로서 각 화소에 보내진다. 이 디스플레이 패널내의 임의의 화소에 소오스 구동회로에 의해 기입되는 화소 데이터를 디지털 데이터에서 아날로그로 데이터로 컨버젼하는 것을 실현하는 회로로서, 도 10 에 나타낸 바와 같은, D/A 컨버젼 회로가 제안되고 있다.
도 10 에 설명한 바와 같이, D/A 컨버젼 회로는, 차동입력형 연산증폭기 OP 와, 차동입력형 연산증폭기 OP 의 출력단자와 마이너스 입력단자의 사이에 병렬로 접속된 제 1 의 스위치 SWα 및 용량치 (2aεC) 로 나타내는 커패시터와, 차동입력형 연산증폭기 OP 의 마이너스 입력단자에 병렬로 접속된 C, 20C, 21C, ∼, 2a-2C, 및 2a-1C (C 는 단위 용량치) 의 a＋1 개의 커패시터를 구비한다. 차동 입력형 연산증폭기의 플러스 입력단자는, 제 1 의 기준전압단자 Vref 에 접속된다. 커패시터 중, 20C, 21C, ∼, 2a-2C, 및 2a-1C 의 a 개의 커패시터의 다른 단은, 스위치 SW1∼SWa 와 스위치 SW1n∼SWan 가 각각 하나씩 쌍을 이루는 a 조의 스위치 그룹의 각각의 한 단에 접속된다. 스위치 SW1∼SWa 의 다른 각각의 단은, 제 2 의 기준전압단자 V(m＋1) 에 접속된다. 스위치 SW1n∼SWan 의 다른 각각의 단은, 스위치 SWβ 를 통해 제 3 의 기준전압단자 Vm 에 접속되는 동시에, 스위치 SWβn 을 통해 제 1 의 기준전압단자 Vref 에 접속된다. 또, 용량치 C 의 커패시터도, 스위치 SWβ 를 통해 제 3 의 기준전압단자 Vm 에 접속되는 동시에, 스위치 SWβn 을 통해 제 1 의 기준전압단자 Vref 에 접속된다.
이상과 같이 구성된 종래의 D/A 컨버젼 회로는, 액정의 광학특성에 따른 구동회로 외부에서 이미 γ 보정된 8∼10 계조분의 아날로그 계조전압중에서 두 개의 값을 선택하고, 선택한 두 개의 값의 아날로그 계조전압을 기준단자 Vm 및 V(m＋1) 에 입력한다. 이에 따라, 도시하지 않은 D/A 컨버젼 제어 회로에 있어서, 제 1 내지 제 3 의 스위치 및 a 개의 스위치 그룹을 선택적으로 동작시키는 것으로, 아날로그 계조전압을 다분할하여 계조 데이터를 다계조화한다. 이로써, 다계조화된 계조데이터중의 하나의 값을 아날로그 화상데이터로서 출력하고, 당해 화상데이터를 소오스선을 통하여 화소에 공급한다.
그런데, 통상의 액정 디스플레이는, 화질을 향상시키기 위해 하나의 수평 동기 기간마다 액정에 인가하는 극성을 반전시키는 동안 표시를 행한다. 이에 대응하여, 도 10 에 나타낸 D/A 컨버젼 회로를 이용한 종래의 구동기술에서는, 하나의 수평 동기 기간마다 γ 보정된 8∼10 계조분의 아날로그 전압치의 극성을 반전시킬 필요가 있다. 그러므로, 기준전압단자 Vm 및 V(m＋1) 에 공급하는 전압치의 극성을 반전시킬 필요가 있으나, 구동회로 외부로부터 공급하고 있는 전압치의 극성을 반전시키는 것은, 액정 구동 시스템에 있어서 큰 부담이 되고, 소비전력도 커지는 문제가 있다.
본 발명의 목적은, γ 보정된 아날로그 계조전압치의 극성을 반전하기 위한 구성을 설치하지 않고, 기준 전압에 대해 역극성의 출력을 가능하게 함으로써, 액정 구동 시스템에서의 회로 규모를 축소하고, 소비 전력의 저감을 실현할 수 있는 화상신호 제어회로를 제공하는 것에 있다.
도 1 은 본 발명의 제 1 실시예에 따른 화상 신호 제어 회로의 구성을 도시한 회로도.
도 2 는 제 1 실시예에 따른 D/A 컨버터 제어 회로의 구성을 도시한 회로도.
도 3 은 제 1 실시예의 동작을 설명에 사용하기 위한 타이밍도.
도 4 는 본 발명의 제 2 실시예에 따른 화상 제어회로의 구성을 도시한 회로도.
도 5 는 제 3 실시예에 따른 화상 신호 제어 회로의 구성을 도시한 회로도.
도 6 은 제 2 실시예의 D/A 컨버터 제어회로의 구성을 도시한 회로도.
도 7 은 본 발명의 제 4 실시예에 따른 화상 신호 제어 회로의 구성을 도시한 회로도.
도 8 은 본 발명의 복수개의 화상신호 제어 회로를 포함하는 다출력 LSI 로서 액정 화상 구동 회로의 구성을 도시한 블록도.
도 9 는 본 발명의 화상신호 제어회로의 구성을 도시한 블록도.
도 10 은 종래의 D/A 컨버젼 회로의 구성을 도시한 회로도.
*도면의 주요 부분에 대한 부호의 설명*
10a : 화상신호 제어 회로
11a : D/A 컨버젼 회로
12a : D/A 컨버젼 제어 회로
101 : 차동입력형 연산 증폭기
111, 112, 114 : 커패시터
113 : 데이터 출력 스위칭 수단
120 : EX-OR 게이트
121 : NAND 게이트
122 : 인버터
본 발명의 제 1 실시예에 따라, 디지털 화상데이터를 아날로그 화상 데이터로 컨버젼 하고, 다계조 액정 디스플레이의 소오스선을 구동하는 소오스 구동수단에 데이터를 보내는 화상신호 제어회로는, 다음 요건을 구비한다.
소정의 전압치를 부여하는 제 1 의 기준전압단자와, 이 제 1 의 기준 전압단자에 인가된 전압치에 대한 계조전압치가 부여되는 제 2 및 제 3 의 기준전압단자를 구비하고, 이 계조 전압을 분할하여 얻어지는 계조화된 아날로그 계조데이터중 하나의 값을 아날로그 화상데이터로서 출력하는 디지털/아날로그 컨버젼 수단, 및
디지털 화상데이터, 샘플 홀드 입력클럭 및 프레임 입력클럭을 입력을 하여, 프레임 기간마다 디지털/아날로그 컨버젼 수단으로부터 아날로그 화상데이터의 출력의 극성을 스위치하기 위한 양클럭 및 인가된 데이터에 근거한 디지털/아날로그 컨버젼 수단을 제어하기 위한 제어수단, 입력된 데이터와 양 클럭에 따라서 디지털/아날로그 컨버젼 수단을 제어함으로써, 디지털/아날로그 컨버젼 수단으로부터 출력되는 아날로그 화상데이터의 극성을 프레임 기간 마다 스위칭하는 제어수단을 포함하고,
상기 디지털/아날로그 컨버젼 수단은 소정의 용량을 갖는 콘덴서들을 포함하며, 상기 콘덴서들에 의한 분압으로 분할되는 것을 특징으로 한다.
다른 바람직한 양태에서는, 디지털/아날로그 컨버젼 수단은, 플러스 입력단자를 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기와, 소정의 용량을 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 1 의 커패시터와, 제 1 의 커패시터에 제 3 의 기준전압단자에 인가된 계조 전압치 또는 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭하여 공급하는 제 1 및 제 2 의 스위치와, 차동입력형 연산증폭기의 마이너스 입력단자에 제 2 및 제 3 의 기준전압단자에 인가된 계조 전압치를 선택적으로 스위칭하여 차동 입력형 연산증폭기의 마이너스 입력 단자에 공급하고, 아날로그 화상데이터를 선택적으로 출력하는 데이터 출력 스위치 수단과, 차동입력형 연산증폭기의 출력단자와 마이너스 입력 단자 사이에 병렬로 접속된 제 3 의 스위치 및 소정의 용량치를 갖는 제 2 의 커패시터를 구비하고,
데이터 출력 스위칭 수단은, 소정의 용량치를 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터와, 제 2 의 기준전압단자의 계조전압치를 입력하고 이 제 3 의 커패시터에 공급하는 제 4 의 스위치와, 제 2 의 스위치를 통해 제 3 의 기준전압단자의 계조전압치의 입력을 하여 제 3 의 커패시터에 공급하는 제 5 의 스위치로 이루어지는 그룹을, 디지털 화상데이터의 비트수에 따른 수만큼 구비하고,
제어수단은, 샘플 홀드 입력클럭과 프레임 입력클럭을 입력하여 논리 연산을 하는 EX-OR 게이트와, EX-OR 게이트의 출력단에 병렬로 접속되어 있으며, 스위칭 부의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치로 이루어진 그룹의 수와 동일 수의 NAND 게이트를 구비하고,
EX-OR 게이트는, 출력을 각 NAND 게이트에 공급하는 동시에, 또한 출력을 2 개로 분기하여, 한 쪽의 출력만 극성을 반전한 후, 이 2 개의 출력을 제 1 및 제 2 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단에 공급하고,
NAND 게이트는, 대응된 디지털 화상데이터의 입력과 EX-OR 게이트의 출력을 수신하여, 출력을 2 개로 분기하여, 한 쪽의 출력만 극성을 반전한 후, 이 2 개의 출력을 스위칭 부의 대응하는 제 4 및 제 5 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단의 데이터 출력 스위칭 수단에 공급한다.
다른 바람직한 양태에는, 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이와, 샘플 홀드 입력클럭의 하나의 사이클의 길이가 각각 동일하고, 샘플 홀드 입력클럭이 제 3 의 스위치의 구동 신호로서 공급된다.
다른 바람직한 양태에는, 디지털/아날로그 컨버젼 수단은, 플러스 입력단자를 제 1 의 기준 전압 단자에 접속한 차동입력형 연산증폭기와, 소정의 용량을 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제1 및 제 2 의 커패시터와, 제 2 의 커패시터에 제 3 의 기준전압단자에 인가된 계조전압치 또는 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 하여 공급하는 제 1 및 제 2 의 스위치와, 차동입력형 연산증폭기의 마이너스 입력단자에 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하고, 아날로그 화상데이터를 선택적으로 출력하는 데이터 출력 스위칭 수단과, 차동입력형 연산증폭기의 출력단자와 마이너스 입력 단자의 사이에 병렬로 접속된 제 3 의 스위치 및 소정의 용량치를 갖는 제 2 의 커패시터와, 제 1 의 커패시터에 접속되고 차동입력형 연산 증폭기의 오프셋 전압을 회피하는 오프셋 전압 회피 수단을 구비하고,
데이터 출력 스위칭 수단은, 소정의 용량치를 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터와, 제 2 의 기준전압단자의 계조 전압치의 입력을 하여 제 3 의 커패시터에 공급하는 제 4 의 스위치와, 제 2 의 스위치를 통해 제 3 의 기준전압단자의 계조 전압치의 입력을 하여 제 3 의 커패시터에 전압치를 공급하는 제 5 의 스위치로 이루어지는 그룹을, 디지털 화상 데이터의 비트수에 따른 수만큼 구비하고,
제어수단은, 샘플 홀드 입력클럭과 프레임 입력클럭을 입력하여 논리 연산을 하는 EX-OR 게이트와, EX-OR 게이트의 출력단에 병렬로 접속되고, 스위칭 수단의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치들의 수와 동일한 수의 NAND 게이트를 구비하고,
EX-OR 게이트는, 출력을 각 NAND 게이트에 공급하는 동시에, 또한 출력을 2 개로 분기하여, 한 쪽의 출력만 극성을 반전한 후, 2 개의 출력을 제 1 및 제 2 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단에 공급하고,
NAND 게이트는, 대응된 디지털 화상데이터의 입력과 EX-OR 게이트의 출력을 수신하여, 출력을 2 개로 분기하여, 한 쪽의 출력만 극성을 반전한 후, 2 개의 출력을 스위칭 부의 대응하는 제 4 및 제 5 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단의 데이터 출력 스위칭 수단에 공급한다.
또 다른 양태에 있어서,
디지털/아날로그 컨버젼 수단은, 플러스 입력단자를 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기와, 소정의 용량을 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 1 의 커패시터와, 제 1 의 커패시터에 제 3 의 기준전압단자에 인가된 계조전압치 또는 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭하여 공급하는 제 1 및 제 2 스위치와, 차동입력형 연산증폭기의 마이너스 입력단자에 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하고, 아날로그 화상데이터를 선택적으로 출력하는 디지털 화상데이터를 소정의 비트로 배분하여 대응된 2 개의 데이터출력 스위칭 수단과, 차동입력형 연산증폭기의 출력단자와 마이너스 입력단자 사이에 병렬로 접속된 제 3 의 스위치 및 소정의 용량치를 갖는 제 2 의 커패시터를 구비하고,
제 2 의 데이터출력 스위칭 수단과, 각각 소정의 용량치를 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터와, 제 2 의 기준전압단자의 계조전압치를 입력하여 제 3 의 커패시터에 공급하는 제 4 의 스위치와, 제 2 의 스위치를 통하여 제 3 의 기준전압단자의 계조전압치를 입력하여 제 3 의 커패시터에 전압치를 공급하는 제 5 의 스위치로 이루어지는 그룹을, 대응된 디지털 화상데이터의 비트수에 대응하는 수만큼 구비하고,
제어 수단은, 샘플홀드 입력클럭과 프레임 입력클럭을 입력하여 논리연산을 실행하는 제 1 의 EX-OR 게이트와,
EX-OR 게이트의 출력단에 병렬로 접속된, 2 개의 스위칭 수단의 한쪽의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치로 구성된 그룹의 수와 동일한 수의 제 1 의 NAND 게이트와, 2 개의 스위칭 수단의 다른쪽의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치를 구성하는 그룹의 수와 동일한 수의 제 2 의 NAND 게이트와, NAND 게이트의 출력단에 각각 접속된, NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트를 구비하고,
제 1 의 EX-OR 게이트는, 출력을 각 NAND 게이트에 공급함과 동시에, 출력을 2 개로 분기하여, 한쪽의 출력에 관해서만 인버터로 극성을 반전한 후, 2 개의 출력을 제 2 및 제 3 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단에 공급하고,
제 1 의 NAND 게이트는, 대응된 디지털 화상데이터와 EX-OR 게이트의 출력을 입력하고, 출력을 2 개로 분기하여, 한쪽의 출력에 관해서만 인버터로 극성을 반전한 후, 2 개의 출력을 스위칭 수단의 대응하는 제 4 및 제 5 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단의 스위칭 수단에 공급하고,
제 2 의 NAND 게이트는, 대응된 디지털 화상데이터와 샘플홀드 입력클럭의 입력을 하여, 출력을 제 2 의 EX-OR 게이트에 공급하고,
제 2 의 EX-OR 게이트는, 제 2 의 NAND 게이트의 출력과 프레임 입력클럭의 입력을 하여, 출력을 2 개로 분기하여, 한쪽의 출력에 관해서만 인버터로 극성을 반전한 후, 2 개의 출력을 스위칭 부의 대응하는 제 4 및 제 5 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단의 데이터출력 스위칭 수단에 공급한다.
또한 다른 바람직한 양태로는, 디지털/아날로그 컨버젼 수단은, 플러스입력단자를 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기와, 소정의 용량을 갖는 차동입력형 연산증폭기의 마이너스입력수단에 접속된 제 1 및 제 2 의 커패시터와, 제 2 의 커패시터에 제 3 의 기준전압단자에 인가된 계조전압치 또는 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치와, 차동입력형 연산증폭기의 마이너스입력단자에 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하고 아날로그 화상데이터를 선택적으로 출력하는 데이터출력 스위칭 수단과, 제 1 의 커패시터에 접속되고, 차동입력형 연산증폭기의 오프세트 전압을 회피하는 오프세트 전압회피수단을 구비하고,
제어수단은, 샘플홀드 입력클럭과 프레임 입력클럭을 입력하여 논리연산을 실행하는 제 1 의 EX-OR 게이트와, EX-OR 게이트의 출력단에 병렬로 접속된, 2 개의 스위칭 수단의 한쪽의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치로 각각 구성된 그룹의 수와 동일한 수의 제 1 의 NAND 게이트와, 2 개의 스위칭 수단의 다른쪽의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치조의 수와 동일한 수의 제 2 의 NAND 게이트와, NAND 게이트의 출력단에 각각 접속된, NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트를 구비하고,
제 1 의 EX-OR 게이트는, 출력을 각 NAND 게이트에 공급함과 동시에, 다시 출력을 2 개로 분기하여, 한쪽의 출력만 극성을 반전한 후, 2 개의 출력을 제 2 및 제 3 의 스위치의 구동신호로서 디지털/아날로그 컨버젼 수단에 공급하고,
제 1 의 NAND 게이트는, 대응된 디지털 화상데이터와 EX-OR 게이트의 출력을 입력하고, 출력을 2 개로 분기하여, 한쪽의 출력만 극성을 반전한 후, 2 개의 출력을 데이터출력 스위칭 수단의 스위칭 신호로서 디지털/아날로그 컨버젼 수단의 데이터출력 스위칭 수단에 공급하고,
제 2 의 NAND 게이트는, 대응된 디지털 화상데이터와 샘플홀드 입력클럭을 입력하고, 출력을 제 2 의 EX-OR 게이트에 출력을 공급하고,
제 2 의 EX-OR 게이트는, 제 2 의 NAND 게이트의 출력과 프레임 입력클럭의 입력을 하여, 출력을 2 개로 분기하여, 한쪽의 출력에 관해서만 인버터로 극성을 반전한 후, 2 개의 출력을 데이터출력 스위칭 수단의 스위칭 신호로서 디지털/아날로그 컨버젼 수단의 데이터출력 스위칭 수단에 공급한다.
또한 다른 바람직한 양태로는, 디지털/아날로그 컨버젼 수단은,
플러스 입력단자를 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기와, 차동입력형 연산증폭기의 출력단자와 마이너스 입력단자의 사이에 병렬로 접속된 제 1 의 스위치와, 소정의 용량을 갖고 차동입력형 연산증폭기의 마이너스입력단자에 접속된 제 1 및 제 2 의 커패시터와, 제 2 의 커패시터에 제 3 의 기준전압단자에 인가된 계조전압치 또는 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭하여 공급하는 제 1 및 제 2 스위치와, 차동입력형 연산증폭기의 마이너스입력단자에 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하고, 아날로그 화상데이터를 선택적으로 출력하는, 디지털 화상데이터를 소정의 비트씩 배분하여 대응된 데이터출력 스위칭 수단과, 차동입력형 연산증폭기의 출력단자와 마이너스입력단자의 사이에 병렬로 접속된 제 3 의 스위치 및 소정의 용량치를 갖는 제 2 의 커패시터와, 제 1 의 커패시터에 접속되고, 차동입력형 연산증폭기의 오프세트 전압을 회피하는 오프세트 전압회피수단을 구비하고,
2 개의 데이터출력 스위칭 수단은, 각각 소정의 용량치를 갖고 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터와, 제 2 의 기준전압단자의 계조전압치의 입력을 하여 제 3 의 커패시터에 공급하는 제 4 의 스위치와, 제 2 의 스위치를 통하여 제 3 의 기준전압단자의 계조전압치의 입력을 받고, 제 3 의 커패시터에 공급하는 제 5 의 스위치를 한 조로 하여, 대응된 디지털 화상데이터의 비트수에 대응하는 수만큼의 그룹을 구비하고,
제어수단은, 샘플홀드 입력클럭과 프레임 입력클럭을 입력하여 논리연산을 실행하는 제 1 의 EX-OR 게이트와, EX-OR 게이트의 출력단에 병렬로 접속된, 2 개의 스위칭 수단의 한쪽의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치로 각각 구성된 그룹의 수와 동일한 수의 제 1 의 NAND 게이트와, 2 개의 스위칭 수단의 다른쪽의 제 3 의 커패시터, 제 4 의 스위치 및 제 5 의 스위치를 각각 구성하는 그룹의 수와 동일한 수의 제 2 의 NAND 게이트와, NAND 게이트의 출력단에 각각 접속된, NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트를 구비하고,
제 1 의 EX-OR 게이트는, 출력을 각 NAND 게이트에 공급함과 동시에, 다시 출력을 2 개로 분기하여, 한쪽의 출력만 극성을 반전한 후, 2 개의 출력을 제 2 및 제 3 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단에 공급하고,
제 1 의 NAND 게이트는, 대응된 디지털 화상데이터와 EX-OR 게이트의 출력의 입력을 받고, 출력을 2 개로 분기하여, 한쪽의 출력만 극성을 반전한 후, 2 개의 출력을 스위칭 수단의 대응하는 제 4 및 제 5 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단의 스위칭 수단에 공급하고,
제 2 의 NAND 게이트는, 대응된 디지털 화상데이터와 샘플홀드 입력클럭의 입력을 받고, 출력을 제 2 의 EX-OR 게이트에 공급하고,
제 2 의 EX-OR 게이트는, 제 2 의 NAND 게이트의 출력과 프레임 입력클럭을 입력하고, 출력을 2 개로 분기하여, 한쪽의 출력만 극성을 반전한 후, 2 개의 출력을 스위칭 부의 대응하는 제 4 및 제 5 의 스위치의 구동 신호로서 디지털/아날로그 컨버젼 수단의 데이터출력 스위칭 수단에 공급한다.
본 발명의 다른 목적, 특징 및 효과는 이하의 상세한 설명으로 명확해질 것이다.
본 발명의 적합한 실시예를 첨부 도면을 참조하면서 상세하게 설명한다.
도 1 은 본 발명의 제 1 의 실시예에 의한 화상신호 제어회로의 구성을 나타내는 회로도이다.
도 1 에 나타낸 바와 같이 본 실시예의 화상신호 제어회로 (10a) 는 D/A 컨버젼 회로 (11a) 와 D/A 컨버젼 회로 (11a) 에 설치된 각 스위치를 구동하기 위한 D/A 컨버젼 제어 회로 (12a) 를 구비한다. 또한, 도 1 에는 본 실시예의 특징적인 구성만을 기재하고, 다른 일반적인 구성에 대해서는 기재를 생략하고 있다.
D/A 컨버젼 회로 (11a) 는 차동입력형 연산증폭기 (110) 와 차동입력형 연산증폭기 (110) 의 출력 단자와 마이너스 입력 단자 사이에 병렬로 접속된 제 1 의 스위치 (SWα) 및 용량치 (2aεC) 로 표시되는 커패시터 (111) 와 차동입력형 연산증폭기 (110) 의 마이너스 입력 단자에 병렬로 접속된 용량치 (C) 의 커패시터 (112) 와 20C, 21C, ∼, 2a-2C, 및 2a-1C (C 는 단위 용량치) 의 a 개의 커패시터 (114) 와 각 커패시터에 소정의 기준 전압을 공급하기 위한 스위치그룹을 구비하고 있다. 여기에서 커패시터 (111) 의 용량치 (2aεC) 에 있어서의 ε 은 D/A 컨버젼 회로의 증폭도 (gain)를 지정하는 변수이고, 임의의 수치가 부여된다. 본 실시예에서는 ε 는 1 로 설정된다. 또한, "a" 의 값은 디지털 화상 데이터의 비트수에 따라 결정된다.
차동입력형 연산증폭기 (110) 의 플러스 입력 단자는 제 1 의 기준전압단자 (Vref) 에 접속된다. 20C, 21C, ∼, 2a-2C, 2a-1C 의 a 개의 커패시터 (114) 의 다른 단 (端) 은 스위치 (SW1 ∼ SWa) 와 스위치 (SW1n ∼ SWan) 가 각각 하나씩 쌍을 이루는 a 조의 스위치그룹의 각각의 일단 (一段) 에 접속된다. 즉, 스위치 (SW) 와 스위치 (SWn) 와 커패시터 (114)를 구성하는 a 개의 그룹을 갖는 데이터 출력 스위칭 수단 (113) 이 형성된다. 스위치 (SW1 ∼ SWa) 의 다른 단은 제 2 의 기준전압단자 (V(m+1)) 에 접속된다. 스위치 (SW1n ∼ SWan) 의 다른 단은 스위치 (SWβ) 를 통해서 제 3 의 기준전압단자 (Vm) 에 접속됨과 동시에, 스위치 (SWβn)를 통해서 제 1 의 기준전압단자 (Vref) 에 접속된다. 또, 용량치 (C) 의 커패시터 (112) 도 스위치 (SWβ) 를 통해서 제 3 의 기준전압단자 (Vm) 에 접속됨과 동시에, 스위치 (SWβn) 를 통해서 제 1 의 기준전압단자 (Vref) 에 접속된다.
도 2 에 D/A 컨버젼 제어 회로 (12a) 의 구성을 나타낸다. 도시 (圖示) 와 같이 D/A 컨버젼 제어 회로 (12a) 는 EX-OR 게이트 (120) 와 EX- OR 게이트 (120) 의 출력단에 병렬로 접속된 a 개의 NAND 게이트 (121) 와 NAND 게이트의 출력 극성을 반전하는 인버터 (122) 를 구비한다.
D/A 컨버젼 제어 회로 (12a) 에는 a 비트의 디지털 화상 데이터 (D1 ∼ Da) 와 샘플 홀드 입력 클럭 (Cs/h) 과 프레임 입력 클럭 (Cf) 이 입력된다. 샘플 홀드 입력 클럭 (Cs/h) 과 프레임 입력 클럭 (Cf) 은 EX-OR 게이트 (120) 의 각 입력단에 입력된다. 디지털 화상 데이터 (D1 ∼ Da) 는 당해 EX-OR 게이트 (120) 의 출력과 동시에 대응된 NAND 게이트 (121) 에 입력된다. NAND 게이트 (121) 의 출력은 두 개로 분기되어 한쪽은 스위치 (SW1 ∼ SWa) 중 하나에 대응하여 부여되고, 다른 출력은 스위치 (SW1n ∼ SWan) 에 공급되어 각 스위치를 구동한다. 또한, EX-OR 게이트 (120) 의 출력은 각 NAND 게이트 (121) 에 공급되는 것 이외에, 두 개로 분기되어 한쪽은 스위치 (SWβ) 에 공급되고, 다른쪽은 인버터 (122) 로 반전한 후에 스위치 (SWβn) 에 공급되어 각각 스위치를 구동한다.
또한, 샘플 홀드 입력 클럭 (Cs/h) 은 제 1 의 스위치 (SWα) 에 공급되고, 당해 제 1 의 스위치 (SWα) 를 구동한다.
도 3 은 상기와 같이 구성된 화상 신호 제어 장치 (10) 에 있어서의 하나의 수평 동기 기간의 클럭 (Cs/h) 과 클럭 (Cf) 을 나타내는 타이밍 챠트이다. 도 3 의 기간 (T1) 에 있어서, D/A 컨버젼 제어 회로 (12a) 에 클럭 (Cs/h) 과 클럭 (Cf) 을 입력하고, 또한 디지털 화상 데이터 (D1 ∼ Da)를 입력하면, 도 1 의 D/A 컨버젼 회로 (11a) 는 기간 (T1) 중의 기간 (t1)에서 기간 (t2) 으로 이동할 때에 연산을 개시한다. 이 때 연산 결과, 즉 D/A 컨버젼 회로 (11a) 의 출력 전압 (Vout) 은 다음 (1) 식에서 나타내는 값을 갖는다.
Vout = 2Vref-Vm-(x/2a){V(m+1)-Vm} … (1)
여기에서 x 값은 디지털 화상 데이터를 10 진법으로 환산한 경우의 값을 나타내고, 그 취할 수 있는 범위는 0 ≤x ≤ 2a이다.
다음에, 기간 (T2) 에 있어서의 D/A 컨버젼 회로 (11a) 의 출력 전압 (Vout) 은 다음 (2) 식에서 나타내는 값을 갖는다.
Vout = Vm+(x/2a){V(m+1)-Vm} … (2)
여기에서, (1) 식과 (2) 식을 비교하면, 출력 전압 (Vout) 의 값은 기준 전압 (Vref) 에 관해서 역극성이 되는 것을 알 수 있다. 따라서, 디지털 화상 데이터가 동일한 데이터의 경우, 프레임 입력 클럭 (Cf) 에 부여하는 신호를 "H" 또는 "L" 으로 스위칭 함으로써, 기준 전압 (Vref) 에 대하여 역극성의 출력을 얻을 수 있다. 이것에 따라 본 실시예에서는 기준전압단자 (Vm+1) 및 Vm 의 극성을 반전하는 일 없이 디지털 화상 데이터의 샘플링 타이밍을 바꿀 뿐이고, 역극성의 출력을 얻을 수 있다.
도 4 는 본 발명의 제 2 의 실시예에 의한 화상신호 제어회로의 구성을 나타내는 회로도이다.
도 4 에 나타낸 바와 같이 본 실시예의 화상 신호 제어 장치 (10b) 는 D/A 컨버젼 회로 (11b) 와 D/A 컨버젼 회로 (11b) 에 설치된 각 스위치를 구동하기 위한 D/A 컨버젼 제어 회로 (12a) 를 구비하고 있다. 또한, 도 4 에는 본 실시예의 특징적인 구성만을 기재하고, 다른 일반적인 구성에 대해서는 기재를 생략하고 있다.
D/A 컨버젼 회로 (11b) 는 차동입력형 연산증폭기 (110) 와 차동입력형 연산증폭기 (110) 의 출력 단자와 마이너스 입력 단자 사이에 접속된 제 1 의 스위치 (SWα) 및 용량치 (2aε) 의 커패시터 (111) 와 차동입력형 연산증폭기 (110) 의 마이너스 입력 단자에 병렬로 접속된 커패시터 (112) 및 a 개의 커패시터 (114) 와 각 커패시터에 소정의 기준 전압을 공급하기 위한 스위치그룹을 구비하고 있고, 도 1 에 나타낸 제 1 실시예의 D/A 컨버젼 회로 (11a) 와 거의 동일하게 구성된다.
단, 용량치 (2aε) 의 커패시터 (111) 의 일단은 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 직접 접속되고, 다른 단은 두 개로 분기해서 스위치 (SWδn) 와 스위치 (SWδn) 을 한 조로 한 쌍스위치에 접속된다. 그리고, 분기된 한쪽은 스위치 (SWδ) 를 통해서 기준전압단자 (Vref) 에 접속되고, 다른 쪽은 스위치 (SWδn) 을 통해서 차동입력형 연산증폭기 (110) 의 출력 단자에 접속된다.
D/A 컨버터 제어 회로 (12b) 는 도 1 에 나타낸 제 1 실시예의 D/A 컨버터 제어 회로 (12a) 와 거의 동일한 구성이다.
또한, 샘플링 홀드 입력 클럭 (Cs/h) 은 제 1 의 스위치 (SWα) 와 스위치 (SWδ) 와 인버터를 통하여 스위치 (SWδn) 에 공급되어 각 스위치를 구동한다.
이상과 같이 구성된 제 2 실시예는 기본적인 동작은 제 1 의 실시예와 동일하지만, 쌍스위치 (SWδ, SWδn)을 부가하는 것으로, 오프 세트 전압을 취소하고, D/A 컨버터 회로에 있어서의 출력 오차를 감소시킬 수 있다. 이것에 따라 고정밀한 출력을 얻을 수 있으며, 출력 전압의 편차가 작은 다출력의 액정 화상 구동 회로를 실현할 수 있다.
도 5 는 본 발명의 제 3 의 실시예에 의한 화상신호 제어회로의 구성을 나타내는 회로도이다.
도 5 에 나타낸 바와 같이 본 실시예의 화상 신호 제어 회로 (10c) 는 D/A 컨버젼 회로 (11c) 에 설치된 각 스위치를 구동하기 위한 D/A 컨버터 제어 회로 (12c) 를 구비한다. 또한, 도 5 에는 본 실시예의 특징적인 구성만을 기재하고, 다른 일반적인 구성에 대해서는 기재를 생략하고 있다.
D/A 컨버젼 회로 (11c) 는 차동입력형 연산증폭기 (110) 와 차동입력형 연산증폭기 (110) 의 출력 단자와 마이너스 입력 단자 사이에 병렬로 접속된 제 1 의 스위치 (SWα) 및 용량치 (2aεC) 로 표시되는 컨덴서 (111) 와 차동입력형 연산증폭기 (110) 의 마이너스 입력 단자에 병렬로 접속된 용량치 (C) 의 컨덴서 (112) 와 20C, 21C, ∼, 2e-2C, 및 2e-1C (C 는 단위 용량치) 의 e 개의 커패시터 (114) 와 용량치 C 를 갖는 커패시터 (118) 을 통해 차동입력형 연산증폭기 (110) 의 마이너스 입력 단자에 병렬로 배치된 용량치 (C) 20C, 21C, ∼, 2g-2C, 2g-1C (C 는 단위 용량치) 의 g 개의 커패시터 (117) 와 각 커패시터에 소정의 기준 전압을 각 커패시터에 공급하기 위한 스위치그룹을 구비한다. 본 실시예에서도 ε=1 로 한다. 또한, "e" 및 "g" 의 값은 디지털 화상 데이터의 비트 수에 따라서 정해진다.
차동입력형 연산증폭기 (110) 의 플러스 입력 단자는 제 1 의 기준전압단자 (Vref) 에 접속된다. 20C, 21C, ∼, 2e-2C, 및 2e-1C 의 e 개의 커패시터 (114) 의 다른 단 (端) 은 스위치 (SW1 ∼ SWe) 와 스위치 (SW1n ∼ SWen) 가 각각 하나씩 쌍을 이루는 e 조의 스위치그룹의 각각의 일단에 접속된다. 즉, 스위치 (SW) 와 스위치 (SWn) 와 커패시터 (114)를 한 조로 해서 e 개의 그룹을 갖는 데이터 출력 스위칭 수단 (113) 이 형성된다. 스위치 (SW1 ∼ SWe) 의 다른 단은 제 2 의 기준전압단자 (V(m+1)) 에 접속된다. 스위치 (SW1n ∼ SWen) 의 다른 단은 스위치 (SWβ) 를 통해서 제 3 의 기준전압단자 (Vm) 에 접속됨과 동시에, 스위치 (SWβn)를 통해서 제 1 의 기준전압단자 (Vref) 에 접속된다. 또, 용량치 (C) 의 커패시터 (112) 도 스위치 (SWβ) 를 통해서 제 3 의 기준전압단자 (Vm) 에 접속됨과 동시에, 스위치 (SWβn) 를 통해서 제 1 의 기준전압단자 (Vref) 에 접속된다.
또한, 용량치 (C) 의 커패시터 (118)을 통해서 차동입력형 연산증폭기 (110) 의 마이너스 입력 단자에 접속된 20C, 21C, ∼, 2g-2C, 2g-1C 의 g 개의 커패시터 (117) 의 다른 단은 스위치 (SWI1 ∼ SWIg) 와 스위치 (SWI1n ∼ SWIgn) 가 각각 하나씩 쌍을 이루는 g 조의 스위치그룹의 각각의 일단에 접속된다. 즉, 스위치 (SWI) 와 스위치 (SWIn) 와 커패시터 (114)를 한 조로 해서 g 개의 조를 갖는 데이터 출력 스위칭 수단 (116) 이 형성된다. 스위치 (SWI1 ∼ SWIg) 의 다른 단은 제 2 의 기준전압단자 (V(m+1)) 에 접속된다. 스위치 (SWI1n ∼ SWIen) 의 다른 단은 제 3 의 기준전압단자 (Vm) 에 접속된다. 또한, g 개의 커패시터에 있어서의 용량치 (C) 의 커패시터 (118) 와의 접속단은 스위치 (SWγ)를 통해서 제 1 의 기준전압단자 (Vref) 에 접속된다.
또한, 샘플 홀드 입력 클럭 (Cs/h) 은 제 1 의 스위치 (SWα) 에도 공급되어 당해 제 1 의 스위치 (SWα) 를 구동한다.
도 6 에 D/A 컨버터 제어 회로 (12c) 의 구성을 나타낸다. 도시한 바와 같이 D/A 컨버젼 제어 회로 (12c) 는 EX-OR 게이트 (120) 와 EX-OR 게이트 (120) 의 출력 단자에 병렬로 접속된 e 개의 NAND 게이트 (123) 와, 병렬로 설치된 g 개의 NAND 게이트 (124) 와, NAND (124) 의 출력단에 1개씩 접속되는 g 개의 EX-OR 게이트 (125) 와, NAND 게이트 (123) 의 출력의 극성을 반전하는 인버터 (126) 와, EX-OR 게이트 (125) 의 출력의 극성을 반전하는 인버터 (127) 를 갖춘다.
D/A 컨버터 제어 회로 (12c) 에는 (e+g) 비트의 디지털 화상 데이터 D1 ∼ De, D'1 ∼ D'g 와, 샘플 홀드 입력클럭 (Cs/h) 과, 프레임 입력클럭 (Cf) 이 입력된다. 샘플 홀드 입력클럭 (Cs/h) 은 분기되어 EX-OR 게이트 (120) 와 g 개의 NAND 게이트 (124) 에 입력된다. 프레임 입력클럭 (Cf) 은 분기되어 EX-OR 게이트 (120) 와 g 개의 EX-OR 게이트 (125) 에 입력된다.
디지털 화상데이터 D1 ∼ De 는 당해 EX-OR 게이트 (120) 의 출력과 함께 대응하는 NAND 게이트 (123) 에 입력된다. NAND 게이트 (123) 의 출력은 2 개로 분기되어 한쪽은 대응된 스위치 (SW1 ∼ SWe) 중 한 개에 공급되어 각 스위치를 구동한다. 다른 쪽은 인버터 (126) 로 반전한 후, 대응된 스위치 (SW1n ∼ SWen) 중 한 개에 공급되어 각 스위치를 구동한다. 또, EX-OR 게이트 (120) 의 출력은, 각 NAND 게이트 (123) 에 공급되는 것외에, 2 개로 분기되어 한쪽은 스위치 (SWβ) 에 공급되고, 다른 쪽은 인버터 (126) 로 반전한 후 스위치 (SWβn) 에 공급되어 스위치를 구동한다.
또, 디지털 화상 데이터 (D'1 ∼ D'g) 는 샘플 홀드 입력클럭 (Cs/h) 과 함께, g 개의 NAND 게이트 (124) 에 입력된다. NAND 게이트 (124) 의 출력은 프레임 입력클럭 (Cf) 과 함께, 대응하는 EX-OR 게이트 (125) 에 입력된다. EX-OR 게이트 (125) 의 출력은, 2 개로 분기되어 한쪽은 대응된 스위치 (SWI1 ∼ SWIg) 에 공급되어 각 스위치를 구동한다. 다른 쪽은 인버터 (127) 로 반전한 후 대응된 스위치 (SWI1 ∼ SWIgn) 에 공급되어 각 스위치를 구동한다.
본 실시예에 의한 동작은 제 1 실시예의 동작과 동일하고, 하나의 수평동기기간의 클럭 (Cs/h) 과 클럭 (Cf) 을 나타내는 타이밍챠트는 도 3 과 동일하다. 도 3 을 참조하면 기간 (T1) 에서 D/A 컨버터 제어 회로 (12c) 에 클럭 Cs/h) 과 클럭 (Cf) 를 입력하고, 다시 디지털 화상 데이터 (D1 ∼ De) 및 (D'1 ∼ D'g) 를 입력하면, D/A 컨버젼 회로 (11c) 는, 기간 (T1) 중의 기간 (t1) 에서 기간 (t2) 로 이동할 때에 연산을 개시한다. 이 때의 연산결과, 즉 D/A 컨버젼 회로 (11c) 의 출력전압 (Vout) 는 다음 (3) 식에서의 값을 나타낸다.
Vout = 2Vref-Vm-(x/2e)〔V(m+1)-Vm〕-(y/2(e+g))〔V(m+1)-Vm〕…(3)
여기에서, x, y 의 값은 디지털 화상 데이터를 10진법으로 환산한 경우의 값을 나타내고, 취할 수 있는 범위는 0 ≤ x ≤ 2e, 0 ≤ y ≤ 2g이다.
이어서 기간 (T2) 에서의 D/A 컨버젼 회로 (11c) 의 출력전압 (Vout) 은 다음 (4) 식에서의 값을 나타낸다.
Vout = Vm+(x/2e)〔V(m+1)-Vm〕+(y/2(e+g))〔V(m+1)-Vm〕…(4)
여기에서 (3) 식과 (4) 식을 비교하면, 출력전압 (Vout) 의 값은 기준전압 (Vref) 에 관하여 역극성으로 되어 있는 것을 알 수 있다. 따라서, 디지털 화상 데이터가 동일한 데이터인 경우, 프레임 입력클럭 (Cf) 에 부여되는 신호를 “H”또는 “L”로 스위칭함으로써, 기준전압 (Vref) 에 대하여 역극성의 출력을 얻을 수 있다. 이에 의해 본 실시예에서는 기준전압단자 (V(m+1)) 및 (Vm) 의 극성을 반전하는 일 없이 디지털 화상 데이터의 샘플링 타이밍을 스위칭하는 것만으로 역극성의 출력을 얻을 수 있다.
제 1, 제 2 실시예와 비교하면, 본 실시예는 디지털 화상 데이터를 상위비트와 하위비트로 나누어 D/A 컨버젼함으로써, 필요한 커패시터의 수를 대폭적으로 줄여 회로규격을 축소할 수 있다.
도 7 은 본 발명의 제 4 의 실시예에 따른 화상신호 제어회로의 구성을 나타내는 회로이다.
도 7 에 나타나는 바와 같이, 본 실시예의 화상신호 제어회로 (10d) 는, D/A 컨버젼 회로 (11d) 와 D/A 컨버젼 회로 (11d) 에 설치된 각 스위치를 구동하기위한 D/A 컨버터 제어 회로 (12d) 를 갖춘다. 또한, 도 7 에는 본 실시예의 특징적인 구성만을 기재하고, 다른 일반적인 구성에 대해서는 기재를 생략하고 있다.
D/A 컨버젼 회로 (11d) 는 차동입력형 연산증폭기 (110) 와, 차동입력형 연산증폭기 (110) 의 출력단자와 마이너스 입력단자의 사이에 접속된 제 1 의 스위치 (SWα) 및 용량치 (2aεC) 의 커패시터 (111) 와, 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 병렬로 접속된 커패시터 (112) 및 e 개의 커패시터 (114) 와, 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 용량치 (C) 의 커패시터 (118) 를 통하여 병렬로 접속된 용량치 20C, 21C, ∼, 2g-2C, 2g-1C 의 g 개의 커패시터 (117) 와, 각 커패시터에 소정의 기준전압을 각 커패시터에 공급하기 위한 스위치그룹을 구비하고, 도 5 에 나타난 제 3 실시예의 D/A 컨버젼 회로 (11c) 와 거의 동일하게 구성된다.
단, 용량치 (2aεC) 의 커패시터 (111) 의 일단은 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 직접 접속하고, 다른 쪽은 2 개로 분기하여 스위치 (SWδ) 와 스위치 (SWδn)를 한 조로 한 쌍스위치에 접속한다. 그리고, 분기의 한쪽은 스위치 (SWδ) 를 통하여 기준전압단자 (Vref) 에 접속하고, 다른 쪽은 스위치 (SWδn) 를 통하여 차동입력형 연산증폭기 (110) 의 출력단자에 접속한다.
D/A 컨버젼 제어 회로 (12d)는 도 5 에 나타난 제 3 실시예의 D/A 컨버터 제어 회로 (12c) 와 동일한 구성이다.
또, 샘플 홀드 입력클럭 (Cs/h)은 제 1 스위치 (SWα) 와 스위치 (SWδ) 와, 인버터를 통하여 스위치 (SWδn)에 공급되어 각 스위치를 구동한다.
이상와 같이 구성된 제 4 실시예는 기본적인 동작은 제 3 실시예와 동일하지만, 쌍스위치 (SWδ) 및 (SWδn) 를 부가하는 것으로, 오프세트 전압을 취소하여 D/A 컨버젼 회로에서의 출력오차를 감소시킬 수 있다. 이것으로 고 정밀도의 출력을 얻는 것이 가능해져 출력전압의 편차가 작은 다출력의 액정화상 구동회로를 실현할 수 있다.
도 8 은 이상의 각 실시예에 의해 설명한 본 발명의 화상 신호 제어회로 (10) 를 여러개 이용하여 다출력 (LSI) 으로 한 액정화상 구동회로의 구성을 나타내는 블록도이다.
도 9 는 본 발명의 화상신호 제어회로 (10) 의 구성을 모식적으로 나타낸 블록도이다.
이상 설명한 바와 같이 본 발명의 화상신호 제어회로에 의하면, 디지털 화상 데이터의 샘플링 방법을 바꿈으로써, 소정의 기준전압단자에 극성이 다른 전압을 발생시켜 당해 극성의 출력신호를 프레임 기간마다 스위칭하여 출력한다. 이로써 제 2 및 제 3 기준전압단자에서의 계조전압치의 극성을 반전하기 위한 구성을 설치하는 일 없이, 제 1 기준전압단자에 대하여 역극성의 출력을 행할 수 있다. 이 때문에 액정구동 시스템에서의 회로규모를 축소하고 소비전력을 저감하는 것이 가능해진다.

Claims (17)

  1. 디지털 화상 데이터를 아날로그 화상 데이터로 컨버젼하고 다계조 액정 디스플레이의 소오스선을 구동하기 위한 소오스 구동 수단으로 데이터를 보내는 화상신호 제어회로로서,
    소정의 전압치가 인가된 제 1 의 기준전압단자와, 상기 제 1 의 기준 전압단자에 인가된 전압치에 대한 계조전압치가 부여되는 제 2 및 제 3 의 기준전압단자를 구비하고, 상기 계조 전압을 분할하여 얻어지는 계조화된 아날로그 계조데이터의 하나의 값을 아날로그 화상데이터로서 출력하는 디지털/아날로그 컨버젼 수단 (11a); 및
    디지털 화상데이터, 샘플 홀드 입력클럭 및 프레임 입력클럭의 입력을 받고, 상기 입력된 데이터와 양 클럭에 기초하여 상기 디지털/아날로그 컨버젼 수단 (11a) 을 제어함으로써, 상기 디지털/아날로그 컨버젼 수단으로부터 출력되는 상기 아날로그 화상데이터의 극성을 매 프레임 기간마다 스위칭하는 제어수단 (12a)을 포함하고,
    상기 디지털/아날로그 컨버젼 수단은 소정의 용량을 갖는 콘덴서들을 포함하며, 상기 콘덴서들에 의한 분압으로 분할되는 것을 특징으로 하는 화상 신호 제어 회로.
  2. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11a) 은,
    플러스 입력단자를 상기 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 접속된 제 1 의 커패시터 (112);
    상기 제 1 의 커패시터에 상기 제 3 의 기준전압단자에 인가된 계조 전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 의 스위치 (SWβ, SWβn); 및
    상기 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조 전압치를 선택적으로 스위칭 및 공급하고, 상기 아날로그 화상데이터를 선택적으로 출력하는 데이터 출력 스위칭 수단을 포함하고,
    상기 제어수단 (12a) 은,
    논리 연산을 하기 위하여 샘플 홀드 입력클럭과 프레임 입력클럭에 응답하는 EX-OR 게이트 (120); 및
    상기 EX-OR 게이트의 출력단부에, 디지털 화상데이터의 비트수에 대응하는 수만큼 병렬로 접속된 NAND 게이트 (121) 를 포함하고,
    상기 EX-OR 게이트 (120)는, 출력을 상기 각 NAND 게이트 (121) 에 공급하고 또한, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 1 및 제 2 의 스위치 (SWβ, SWβn) 의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11a) 에 공급하고,
    상기 NAND 게이트 (121) 각각은, 대응하는 디지털 화상데이터의 입력 및 상기 EX-OR 게이트 (120) 의 출력을 수신하고, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 데이터 출력 스위칭 수단의 스위칭 신호로서 상기 디지털/아날로그 컨버젼 수단 (11a) 의 상기 데이터 출력 스위칭 수단 (113) 에 공급하는 것을 특징으로 하는 화상신호 제어회로.
  3. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11a) 은,
    플러스 입력단자를 상기 제 1 의 기준 전압 단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 1 커패시터 (112);
    상기 제 1 의 커패시터 (112) 에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 의 스위치 (SWβ, SWβn);
    상기 차동입력형 연산증폭기의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하고, 상기 아날로그 화상데이터를 선택적으로 출력하는 데이터 출력 스위칭 수단 (113); 및
    상기 차동입력형 연산증폭기 (110) 의 출력단자와 마이너스 입력 단자의 사이에 병렬로 접속된 제 3 의 스위치 (SWα) 및 소정의 용량치를 갖는 제 2 의 커패시터 (111) 를 포함하고,
    상기 데이터 출력 스위칭 수단 (113) 은, 디지털 화상 데이터의 비트수에 따른 수만큼의 그룹을 포함하고, 각 그룹은 소정의 용량치를 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터 (114) 와, 상기 제 2 의 기준전압단자의 계조 전압치의 입력을 수신하고, 상기 제 3 의 커패시터에 공급하는 제 4 의 스위치 (S - SWa) 와, 상기 제 2 의 스위치를 통해 상기 제 3 의 기준전압단자의 계조 전압치의 입력을 수신하고 상기 제 3 의 커패시터에 공급하는 제 5 의 스위치 (SW1n - SWan)를 포함하고,
    상기 제어수단 (12a) 은,
    논리 연산을 하기 위하여 샘플 홀드 입력클럭과 프레임 입력클럭에 응답하는 EX-OR 게이트 (120); 및
    상기 EX-OR 게이트의 출력단부에 병렬로 접속되고, 상기 스위칭 수단의 상기 제 3 의 커패시터, 상기 제 4 의 및 제 5 의 스위치의 그룹의 수와 동일 수의 NAND 게이트 (121) 를 포함하고,
    상기 EX-OR 게이트 (120) 는, 출력을 상기 NAND 게이트 (121) 에 공급하고 또한, 상기 출력을 2 개로 분기하고 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 1 및 제 2 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11a) 에 공급하고,
    상기 NAND 게이트 (121) 는, 각각 대응하는 디지털 화상데이터의 입력과 상기 EX-OR 게이트 (120) 의 출력을 수신하고, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 스위칭 수단의 대응하는 상기 제 4 및 제 5 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단의 상기 데이터 출력 스위칭 수단 (113) 에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  4. 제 2 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일한 것을 특징으로 하는 화상 신호 제어 회로.
  5. 제 3 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 동일하고,
    상기 샘플 홀드 입력클럭이 상기 제 3 의 스위치의 구동신호로서 공급되는 것을 특징으로 하는 화상 신호 제어 회로.
  6. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11b) 은,
    플러스 입력단자를 상기 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 접속된 제 1 의 커패시터 (112);
    상기 제 1 의 커패시터 (112) 에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치 (SWβ, SWβn);
    상기 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하여, 상기 아날로그 화상데이터를 선택적으로 출력하는 데이터 출력 스위칭 수단 (113); 및
    상기 차동입력형 연산 증폭기의 오프셋 전압을 회피하는 상기 제 1 커패시터에 접속된 오프셋 전압 회피 수단 (SWδ, SWδn) 을 포함하고,
    상기 제어 수단 (12b) 은,
    논리연산을 실행하기 위하여 샘플홀드 입력클럭과 프레임 입력클럭에 응답하는 EX-OR 게이트 (120); 및
    상기 EX-OR 게이트의 출력단부에, 디지털 화상데이터의 비트 수에 대응하는 수와 동일한 수의 NAND 게이트 (121)를 포함하고,
    상기 EX-OR 게이트 (120)는, 출력을 상기 각 NAND 게이트 (121) 에 공급하고 또한, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 1 및 제 2 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단(116)에 공급하고,
    상기 NAND 게이트 (121) 는, 대응된 디지털 화상데이터의 입력 및 상기 EX-OR 게이트 (120) 의 출력을 수신하고, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 데이터 출력 스위칭 수단 (113) 의 스위칭 신호로서 상기 디지털/아날로그 컨버젼 수단 (116) 의 상기 데이터 출력 스위칭 수단에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  7. 제 1 항에 있어서,
    상기 디지털 / 아날로그 컨버젼 수단 (116) 은,
    플러스 입력단자를 상기 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 접속된 제 1 커패시터 (112);
    상기 제 1 의 커패시터 (112) 에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치;
    상기 차동입력형 연산증폭기의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하여, 상기 아날로그 화상데이터를 선택적으로 출력하는 데이터 출력 스위칭 수단 (113);
    상기 차동입력형 연산 증폭기의 출력 단자 및 마이너스 입력 단자 사이에 병렬로 접속된 제 3 의 스위치 (SWα) 및 소정의 용량치를 갖는 제 2 커패시터 (115); 및
    상기 차동입력형 연산증폭기의 오프세트 전압을 회피하기 위하여 상기 제 1 커패시터에 연결된 오프세트 전압회피 수단 (SWδ, SWδn) 을 포함하고,
    상기 데이터 출력 스위칭 수단 (113)은, 소정의 용량치를 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터 (114)와, 상기 제 2 의 기준전압단자의 계조 전압치의 입력하여, 상기 제 3 의 커패시터에 공급하는 제 4 의 스위치 (SW1 - SWa)와, 상기 제 2 의 스위치를 통해 상기 제 3 의 기준전압단자의 계조 전압치를 입력하여 상기 제 3 의 커패시터에 공급하는 제 5 의 스위치 (SW1n - SWan)로 이루어지는 각 그룹을, 디지털 화상 데이터의 비트수에 따른 수만큼 구비하고,
    상기 제어수단 (12b) 은,
    샘플 홀드 입력클럭과 프레임 입력클럭을 입력하여 논리 연산을 하는 EX-OR 게이트 (120); 및
    상기 EX-OR 게이트의 출력단에 병렬로 접속된, 상기 스위칭 수단의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 제 5 의 스위치의 그룹의 수와 동일 수의 NAND 게이트 (121) 를 포함하고,
    상기 EX-OR 게이트 (120) 는, 출력을 상기 NAND 게이트 (121) 에 공급하는 동시에, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 1 및 제 2 의 스위치의 구동 신호로서 상기 디지털/아날로그 컨버젼 수단 (116) 에 공급하고,
    상기 NAND 게이트 (121) 는, 대응된 디지털 화상데이터와 상기 EX-OR 게이트 (120) 의 출력을 입력하고, 상기 출력을 2 개로 분기하여, 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 스위칭 수단의 대응하는 상기 제 4 및 제 5 의 스위치의 구동 신호로서 상기 디지털/아날로그 컨버젼 수단 (116) 의 상기 데이터 출력 스위칭 수단 (113) 에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  8. 제 6 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일한 것을 특징으로 하는 화상 신호 제어 회로.
  9. 제 7 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일하고,
    상기 샘플 홀드 입력클럭이 상기 제 3 의 스위치 및 상기 오프셋 전압 회피 수단의 구동신호로서 공급되는 것을 특징으로 하는 화상 신호 제어 회로.
  10. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11c)은,
    플러스 입력단자를 상기 제 1 의 기준 전압단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 1 의 커패시터 (112);
    상기 제 1 의 커패시터에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치 (SWβ, SWβn);
    선택적으로 상기 아날로그 화상 데이터를 출력하기 위하여 상기 차동입력형 연산증폭기(110)의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하기 위하여 배분된 소정의 비트 수의 디지털 화상 데이터와 각각 상호 연관된 2 개의 데이터 출력 스위칭 수단 (113, 116);
    상기 제어 수단 (12c)은,
    논리연산을 실행하기 위하여 샘플홀드 입력클럭과 프레임 입력클럭에 응답하는 제 1 의 EX-OR 게이트 (120);
    상기 EX-OR 게이트의 출력단부에 병렬로 접속된, 상기 제 3 의 커패시터 및 상기 데이터 출력 스위칭 수단 (113) 의 하나의 상기 제 4 및 제 5 의 스위치들을 포함하는 각각의 그룹의 수 만큼의 제 1 의 NAND 게이트 (123);
    상기 데이터 출력 스위칭 수단 (116) 의 다른 하나의 상기 제 3 의 커패시터, 상기 제 4 및 제 5 의 스위치를 포함하는 각각의 그룹의 수 만큼의 제 2 의 NAND 게이트 (124); 및
    상기 NAND 게이트 (124) 의 출력단에 각각 접속되고, 상기 NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트 (125) 를 포함하고,
    상기 제 1 의 EX-OR 게이트 (120) 는, 출력을 상기 NAND 게이트 (123, 124) 에 공급하고 또한, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 1 및 제 2 의 스위치 (SWβ, SWβn) 의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11c) 에 공급하고,
    상기 제 1 의 NAND 게이트 (123)는, 대응된 디지털 화상데이터의 입력 및 상기 EX-OR 게이트 (120) 의 출력을 수신하고, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 데이터 출력 스위칭 수단 (113) 의 스위칭 신호로서 상기 디지털/아날로그 컨버젼 수단 (11c) 의 상기 데이터 출력 스위칭 수단에 공급하고,
    상기 제 2 의 NAND 게이트 (124) 는, 각각 대응된 디지털 화상데이터와 샘플홀드 입력클럭의 입력을 수신하고, 출력을 상기 제 2 의 EX-OR 게이트 (125) 에 공급하고,
    상기 제 2 의 EX-OR 게이트 (125) 는, 각각 상기 제 2 의 NAND 게이트 (124) 의 출력과 프레임 입력클럭의 입력을 수신하고, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 데이터 출력 스위칭 수단 (116) 의 스위칭 신호로서 상기 디지털/아날로그 컨버젼 수단 (11c) 의 상기 데이터출력 스위칭 수단 (116) 에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  11. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11c) 은,
    플러스 입력단자를 상기 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 1 의 커패시터 (112);
    상기 제 1 의 커패시터에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치 (SWβ, SWβn);
    상기 아날로그 화상 데이터를 선택적으로 출력하기 위하여 상기 차동입력형 연산증폭기 (110) 의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하기 위하여 배분된 소정의 수의 디지털 화상 데이터와 각각 상호 관련된 2 개의 데이터 출력 스위칭 수단 (113, 116); 및
    상기 차동입력형 연산증폭기의 출력단자와 마이너스 입력단자의 사이에 병렬로 접속된 제 3 의 스위치 (SWα) 및 소정의 용량치를 갖는 제 2 의 커패시터 (111)를 포함하고,
    상기 두 개의 데이터 출력 스위칭 수단 (113, 116) 들은 각각 대응하는 디지털 화상 데이터의 비트수에 대응하는 수만큼의 그룹을 포함하고, 각각의 그룹은 소정의 용량치를 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터 (114, 117), 상기 제 2 의 기준전압단자의 계조 전압치의 입력을 수신하고 상기 제 3 의 커패시터에 상기 계조 전압치를 공급하기 위한 제 4 의 스위치 (SW1 - SWe, SWI1n - SWIg) 및 상기 제 2 의 스위치를 통하여 상기 제 3 의 기준전압단자의 계조전압치의 입력을 수신하고 상기 제 3 의 커패시터에 상기 전압치를 공급하는 제 5 의 스위치 (SW1n - SWen, SWI1n - SWIgn)를 포함하고,
    상기 제어 수단 (12c)은,
    논리 연산을 실행하기 위하여 샘플홀드 입력클력과 프레임 입력클럭에 응답하는 제 1 의 EX-OR 게이트 (120);
    상기 EX-OR 게이트의 출력단부에 병렬로 접속되고, 상기 2 개의 스위칭 수단 (113)의 한쪽의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 상기 제 5 의 스위치를 포함하는 각각의 그룹의 수와 동일한 수의 제 1 의 NAND 게이트 (123);
    상기 2 개의 스위칭 수단 (116)의 다른 쪽의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 상기 제 5 의 스위치를 포함하는 각각의 그룹의 수와 동일한 수의 제 2 의 NAND 게이트 (124); 및
    상기 NAND 게이트의 각각의 출력단부에 각각 접속되고, 상기 NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트 (125) 를 포함하고,
    상기 제 1 의 EX-OR 게이트 (120) 는, 출력을 상기 각 NAND 게이트에 공급하고 또한, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 상기 인버터로 반전한 후, 상기 2 개의 출력을 상기 제 2 및 제 3 의 스위치 (SWβ, SWβn) 의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11c) 에 공급하고,
    상기 제 1 의 NAND 게이트들 (123) 은, 각각 대응된 디지털 화상데이터의 입력 및 상기 EX-OR 게이트의 출력을 수신하고, 상기 출력을 2 개로 분기하여, 출력중 하나만의 극성을 상기 인버터로 반전한 후, 상기 2 개의 출력을 상기 스위칭 수단의 대응하는 상기 제 4 및 제 5 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단의 상기 스위칭 수단 (11c) 에 공급하고,
    상기 제 2 의 NAND 게이트 (124) 는, 대응된 디지털 화상데이터의 입력 및 샘플홀드 입력클럭을 수신하고, 출력을 상기 제 2 의 EX-OR 게이트 (125) 에 공급하고,
    상기 제 2 의 EX-OR 게이트 (125) 는, 각각 상기 제 2 의 NAND 게이트의 출력의 입력과 프레임 입력클럭을 수신하고, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 상기 인버터로 반전한 후, 상기 2 개의 출력을 상기 스위칭 수단의 대응하는 상기 제 4 및 제 5 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11c) 의 상기 데이터출력 스위칭 수단 (116) 에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  12. 제 10 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일한 것을 특징으로 하는 화상 신호 제어 회로.
  13. 제 11 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일하고,
    상기 샘플 홀드 입력클럭이 상기 제 3 의 스위치의 구동신호로서 공급되는 것을 특징으로 하는 화상 신호 제어 회로.
  14. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11d) 은,
    플러스 입력단자를 상기 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기 (110);
    소정의 용량을 갖고 상기 차동입력형 연산증폭기의 마이너스 입력수단에 접속된 제 1 의 커패시터 (112);
    상기 제 1 의 커패시터 (112)에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치 (SWβ, SWβn);
    상기 차동입력형 연산증폭기의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 상기 차동입력형 연산증폭기의 마이너스 입력단자에 스위칭 및 공급하여, 상기 아날로그 화상데이터를 선택적으로 출력하는 데이터출력 스위칭 수단 (113, 116); 및
    상기 차동입력형 연산증폭기의 오프세트 전압을 회피하기 위하여 상기 제 1 의 커패시터에 접속된 오프세트 전압회피수단 (SWδ, SWδn) 을 포함하고,
    상기 제어수단 (12d) 은,
    논리연산을 실행하기 위하여 샘플홀드 입력클럭과 프레임 입력클럭에 응답하는 제 1 의 EX-OR 게이트 (120);
    상기 EX-OR 게이트 (120) 의 출력단부에 병렬로 접속되고, 상기 2 개의 스위칭 수단(113)의 한쪽의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 상기 제 5 의 스위치를 포함하는 각각의 그룹의 수와 동일한 수의 제 1 의 NAND 게이트들 (123);
    상기 2 개의 스위칭 수단 (116)의 다른 쪽의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 상기 제 5 의 스위치를 포함하는 각각의 그룹의 수와 동일한 수의 제 2 의 NAND 게이트들 (124); 및
    상기 NAND 게이트의 출력단에 각각 접속되고, 상기 NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트 (125) 를 포함하고,
    상기 제 1 의 EX-OR 게이트 (120) 는, 출력을 상기 각 NAND 게이트에 공급하고 또한, 상기 출력을 2 개로 분기하여, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 2 및 제 3 의 스위치 (SWβ, SWβn) 의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11d) 에 공급하고,
    상기 제 1 의 NAND 게이트 (123)는, 각각 대응된 디지털 화상데이터의 입력 및 상기 EX-OR 게이트의 출력을 수신하고, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 데이터출력 스위칭 수단 (113) 의 스위칭 신호로서 상기 디지털/아날로그 컨버젼 수단 (11d) 의 상기 데이터출력 스위칭 수단 (113) 에 공급하고,
    상기 제 2 의 NAND 게이트 (124) 는, 대응된 디지털 화상데이터의 입력 및 샘플홀드 입력클럭을 수신하고, 출력을 상기 제 2 의 EX-OR 게이트 (125) 에 공급하고,
    상기 제 2 의 EX-OR 게이트 (125) 는, 각각 상기 제 2 의 NAND 게이트 (124) 의 출력의 입력과 프레임 입력클럭을 수신하고, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 상기 인버터로 반전한 후, 상기 2 개의 출력을 상기 데이터출력 스위칭 수단의 스위칭 신호로서 상기 디지털/아날로그 컨버젼 수단 (11d) 의 상기 데이터출력 스위칭 수단 (116) 에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  15. 제 1 항에 있어서,
    상기 디지털/아날로그 컨버젼 수단 (11d) 은,
    플러스 입력단자를 상기 제 1 의 기준전압단자에 접속한 차동입력형 연산증폭기 (110);
    상기 차동입력형 연산증폭기의 출력단자와 마이너스 입력단자의 사이에 병렬로 접속된 제 1 의 스위치;
    소정의 용량을 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 1 의 커패시터 (112);
    상기 제 1 의 커패시터 (112) 에 상기 제 3 의 기준전압단자에 인가된 계조전압치 또는 상기 제 1 의 기준전압단자에 인가된 전압치를 선택적으로 스위칭 및 공급하는 제 1 및 제 2 스위치 (SWβ, SWβn);
    상기 아날로그 화상데이터를 선택적으로 출력하기 위하여, 상기 차동입력형 연산증폭기의 마이너스 입력단자에 상기 제 2 및 제 3 의 기준전압단자에 인가된 계조전압치를 선택적으로 스위칭 및 공급하기 위하여 배분된 소정의 수의 비트의 디지털 화상데이터와 상호 연관된 데이터출력 스위칭 수단 (113, 116);
    상기 차동입력형 연산증폭기의 출력단자와 마이너스 입력단자의 사이에 병렬로 접속된 제 3 의 스위치 (SWα) 및 소정의 용량치를 갖는 제 2 의 커패시터 (115); 및
    상기 차동입력형 연산증폭기의 오프세트 전압을 회피하기 위하여 상기 제 1 의 커패시터 (112) 에 접속된 오프세트 전압 회피수단 (SWδ, SWδn) 을 포함하고,
    상기 2 개의 데이터출력 스위칭 수단 (113, 116) 은, 각각 대응된 디지털 화상 데이터의 비트수에 대응하는 수만큼의 그룹들을 포함하고, 각각의 그룹들은 소정의 용량치를 갖고 상기 차동입력형 연산증폭기의 마이너스 입력단자에 접속된 제 3 의 커패시터 (114, 117) 와, 상기 제 2 의 기준전압단자의 계조전압치의 입력을 수신하고 상기 제 3 의 커패시터에 공급하는 제 4 의 스위치 (SW1 - SWe, SWI1 - SWIg) 와, 상기 제 2 의 스위치를 통하여 상기 제 3 의 기준전압단자의 계조전압치의 입력을 수신하고 상기 전압치를 상기 제 3 의 커패시터에 공급하는 제 5 의 스위치 (SW1n - SWen, SWI1n - SWIgn) 를 포함하고,
    상기 제어수단 (12d) 은,
    논리연산을 실행하기 위하여 샘플홀드 입력클럭과 프레임 입력클럭을 입력하는 제 1 의 EX-OR 게이트 (120);
    상기 EX-OR 게이트의 출력단부에 병렬로 접속되고, 상기 2 개의 스위칭 수단 (113)중 하나의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 상기 제 5 의 스위치를 포함하는 그룹들의 수와 동일한 수의 제 1 의 NAND 게이트 (123);
    상기 2 개의 스위칭 수단 (116) 중 다른 하나의 상기 제 3 의 커패시터, 상기 제 4 의 스위치 및 상기 제 5 의 스위치를 포함하는 각각의 그룹의 수와 동일한 수의 제 2 의 NAND 게이트 (124); 및
    상기 NAND 게이트의 출력단부에 각각 접속되고, 상기 NAND 게이트의 수와 동일한 수의 제 2 의 EX-OR 게이트 (125) 를 포함하고,
    상기 제 1 의 EX-OR 게이트 (120) 는, 출력을 상기 NAND 게이트에 공급하고 또한, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 제 2 및 제 3 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11d) 에 공급하고,
    상기 제 1 의 NAND 게이트 (123) 는, 각각 대응된 디지털 화상데이터의 입력 및 상기 EX-OR 게이트의 출력을 수신하고, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 스위칭 수단의 대응하는 상기 제 4 및 제 5 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11d) 의 상기 스위칭 수단 (113)에 공급하고,
    상기 제 2 의 NAND 게이트 (124)는, 대응된 디지털 화상데이터의 입력 및 샘플홀드 입력클럭을 수신하고, 출력을 상기 제 2 의 EX-OR 게이트 (125) 에 공급하고,
    상기 제 2 의 EX-OR 게이트 (125) 는, 상기 제 2 의 NAND 게이트의 출력의 입력 및 프레임 입력클럭을 수신하고, 상기 출력을 2 개로 분기하고, 상기 출력중 하나만의 극성을 반전한 후, 상기 2 개의 출력을 상기 스위칭 수단의 대응하는 상기 제 4 및 제 5 의 스위치의 구동신호로서 상기 디지털/아날로그 컨버젼 수단 (11d) 의 상기 데이터 출력 스위칭 수단 (116) 에 공급하는 것을 특징으로 하는 화상 신호 제어 회로.
  16. 제 14 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일한 것을 특징으로 하는 화상 신호 제어 회로.
  17. 제 15 항에 있어서,
    상기 프레임 입력 클럭의 상승에서 하강까지의 기간 및 하강에서 상승까지의 기간의 길이가 상기 샘플 홀드 입력클럭의 하나의 사이클의 길이와 각각 동일하고,
    상기 샘플 홀드 입력클럭이 상기 제 3 의 스위치 및 상기 오프셋 전압 회피 수단의 구동신호로서 공급되는 것을 특징으로 하는 화상 신호 제어 회로.
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