CN112216247A - 显示驱动器和半导体装置 - Google Patents

Abstract

本发明涉及显示驱动器和半导体装置。目的在于提供能够在不会使产品寿命变短的情况下谋求电路规模的缩小化的显示驱动器和该显示驱动器被形成的半导体装置。本发明的显示驱动器包括耐压保护部，所述耐压保护部将使供给到显示设备的驱动信号的极性从正极性的电位（第一电位～第三电位）切换为负极性的电位（第三电位～第二电位）、或其相反地切换的极性切换开关电路的输出节点在其极性切换的稍前预充电到第三电位。

Description

显示驱动器和半导体装置

技术领域

本发明涉及根据影像信号来驱动显示设备的显示驱动器和该显示驱动器被形成的半导体装置。

背景技术

在作为显示设备的例如有源矩阵型的液晶显示面板中交叉地配置有在二维画面的水平方向上延伸的多个栅极线、以及在二维画面的垂直方向上延伸的多个数据线。在多个数据线每个与多个栅极线每个的交叉部中形成有包括液晶电极以及将数据线的电压施加到该液晶电极的晶体管的显示单元。

进而，在该液晶显示面板中，生成与由输入影像信号表示的每个像素的亮度水平对应的电压来向各数据线施加的液晶驱动电路作为显示驱动器被装载（例如，参照专利文献1的图1）。在该液晶驱动电路中，通过与各数据线对应地设置的解码器将与该数据线对应的图像数据变换为模拟的灰度电位。然后，将通过与各数据线对应地设置的运算放大器放大这样的灰度电位而得到的驱动信号输出到液晶显示面板的数据线。

然而，在这样的液晶驱动电路中，为了防止液晶显示面板中的液晶材料的特性劣化，使施加到液晶电极的驱动信号各自的极性（正极性、负极性）交替地反相。

为了实施这样的驱动，在该液晶驱动电路中，按与各数据线对应地设置的多个运算放大器中的彼此邻接的每一对运算放大器在其前级设置切换两者的极性的切换开关电路，进而采用以下的多个解码器。

也就是说，多个解码器之中的第奇数个解码器将用2＾n个阶段表示电位Vcom以下的电位的2＾n个电位接受为负灰度电位，从2＾n个负灰度电位之中选择并输出与第奇数个图像数据对应的负灰度电位。另一方面，第偶数个解码器将用2＾n个阶段表示电位Vcom以上的电位的2＾n个电位接受为正灰度电位，从该2＾n个正灰度电位之中选择并输出与第偶数个图像数据对应的正灰度电位。

切换开关电路根据极性反相信号，首先，将从第奇数个解码器输出的负灰度电位供给到第奇数个运算放大器并将从第偶数个解码器输出的正灰度电位供给到第偶数个运算放大器。接着，切换开关电路根据极性反相信号，切换为将从第奇数个解码器输出的负灰度电位供给到第偶数个运算放大器并将从第偶数个解码器输出的正灰度电位供给到第奇数个运算放大器的状态。

现有技术文献

专利文献

专利文献1：日本特开平10-143116号公报。

发明内容

发明要解决的课题

然而，上述的供给到解码器的2＾n个负灰度电位和2＾n个正灰度电位通过利用梯形电阻等对例如1个系统的电源电位VDD和接地电位VSS（0伏特）之间进行电阻分割来生成。也就是说，上述的电位Vcom是VDD/2，将VDD/2（=Vcom）～VDD的范围的电位划分为n个阶段的2＾n个电位作为正灰度电位供给到第偶数个解码器。进而，将VSS（0伏特）～VDD/2（=Vcom）的范围的电位划分为n个阶段的2＾n个电位作为负灰度电位供给到第奇数个解码器。

由此，施加到第奇数个和第偶数个解码器每个的电压最大为VDD/2。因此，从电路规模的小规模化的观点出发，优选的是，作为构成各解码器的晶体管，采用将其漏极・源极间的最大电压也就是耐压规定为VDD/2的晶体管。

然而，由于解码器输出的灰度电位，存在其极性的切换时超过上述的VDD/2的耐压的电压被施加到解码器的情况。

例如，首先，第偶数个解码器输出VDD作为灰度电位，第奇数个解码器输出VDD/2作为灰度电位。

在此，切换开关电路首先将从第偶数个解码器输出的VDD供给到第偶数个运算放大器的输入端子并将从第奇数个解码器输出的VDD/2供给到第奇数个运算放大器的输入端子。

由此，VDD的电荷被充电到第偶数个运算放大器的输入端子，VDD/2的电荷被充电到第奇数个运算放大器的输入端子。切换开关电路根据极性反相信号而从该状态切换为将从第偶数个解码器输出的VDD供给到第奇数个运算放大器的输入端子并将从第奇数个解码器输出的VDD/2供给到第偶数个运算放大器的输入端子的状态。

此时，虽然从第奇数个解码器输出的VDD/2被供给到第偶数个运算放大器的输入端子，但是，到其稍前为止，该第偶数个运算放大器的输入端子被维持为VDD，因此，第奇数个解码器的输出端子从VDD/2的状态被拉升至该VDD而增加。

因此，在第奇数个解码器中，施加到在分别接受VSS（0伏特）～VDD/2的范围的2＾n个灰度电位的2＾n个输入端子之中接受VSS（0伏特）的灰度电位的输入端子、与该第奇数个解码器的输出端子之间的电压超过作为晶体管的耐压的VDD/2。因此，存在解码器的寿命变短的可能性。

于是，本发明的目的在于，提供能够在不会使产品寿命变短的情况下谋求电路规模的缩小化的显示驱动器和该显示驱动器被形成的半导体装置。

用于解决课题的方案

本发明的显示驱动器是根据分别示出基于影像信号的各像素的亮度水平的多个像素数据片来驱动显示设备的显示驱动器，其包括多个驱动块，所述多个驱动块中的每一个接受所述多个像素数据片之中的一对像素数据片，生成具有与由所述一对像素数据片示出的亮度水平分别对应的电位的一对驱动信号并输出到所述显示设备，所述驱动块中的每一个包括：第一解码器，接受分别具有从彼此不同的第一电位和第二电位之间的第三电位至所述第一电位的范围内的电位的多个正灰度电压，从所述多个正灰度电压之中选择与所述一对像素数据片中的一方对应的正灰度电压并输出到第一输入节点；第二解码器，接受分别具有从所述第三电位至所述第二电位的范围内的电位的多个负灰度电压，从所述多个负灰度电压之中选择与所述一对像素数据片中的另一方对应的负灰度电压并输出到第二输入节点；极性切换开关电路，进行极性切换处理，所述极性切换处理切换将所述第一输入节点的电位供给到第一输出节点并将所述第二输入节点的电位供给到第二输出节点的状态、以及将所述第一输入节点的电位供给到所述第二输出节点并将所述第二输入节点的电位供给到所述第一输出节点的状态；预充电电路，按所述极性切换开关电路的每次所述极性切换处理，在该极性切换处理的稍前，以所述第三电位对所述第一输出节点和第二输出节点进行预充电；以及第一放大器和第二放大器，通过个别地放大所述第一输出节点和第二输出节点的各电位来生成所述一对驱动信号。

本发明的半导体装置是根据分别示出基于影像信号的各像素的亮度水平的多个像素数据片来驱动显示设备的显示驱动器被形成的半导体装置，所述显示驱动器包括多个驱动块，所述多个驱动块中的每一个接受所述多个像素数据片之中的一对像素数据片，生成具有与由所述一对像素数据片示出的亮度水平分别对应的电位的一对驱动信号并输出到所述显示设备，所述驱动块中的每一个包括：第一解码器，接受分别具有从彼此不同的第一电位和第二电位之间的第三电位至所述第一电位的范围内的电位的多个正灰度电压，从所述多个正灰度电压之中选择与所述一对像素数据片中的一方对应的正灰度电压并输出到第一输入节点；第二解码器，接受分别具有从所述第三电位至所述第二电位的范围内的电位的多个负灰度电压，从所述多个负灰度电压之中选择与所述一对像素数据片中的另一方对应的负灰度电压并输出到第二输入节点；极性切换开关电路，进行极性切换处理，所述极性切换处理切换将所述第一输入节点的电位供给到第一输出节点并将所述第二输入节点的电位供给到第二输出节点的状态、以及将所述第一输入节点的电位供给到所述第二输出节点并将所述第二输入节点的电位供给到所述第一输出节点的状态；预充电电路，按所述极性切换开关电路的每次所述极性切换处理，在该极性切换处理的稍前，以所述第三电位对所述第一输出节点和第二输出节点进行预充电；以及第一放大器和第二放大器，通过个别地放大所述第一输出节点和第二输出节点的各电位来生成所述一对驱动信号。

发明效果

在本发明的显示驱动器中，将使供给到显示设备的驱动信号的极性从正极性的电位（第一电位～第一和第二电位之间的第三电位）切换为负极性的电位（第三电位～第二电位）、或其相反地切换的极性切换开关电路的输出节点在其极性切换的稍前预充电到中间电位。由此，防止经由该输出节点和极性切换开关电路向连接到该极性切换开关电路的输入节点的解码器施加超过构成该解码器的晶体管的耐压（第三电位）那样的电压。

因此，即使为了使构成解码器的晶体管的尺寸小型化而将其耐压规定为上述的中间电位，也不会在极性切换时向该晶体管施加超过其耐压的电压。

因此，根据本发明，能够在不会招致起因于晶体管的耐压违反而造成的产品寿命的降低的情况下谋求电路规模的缩小化。

附图说明

图1是示出包括本发明的显示驱动器的显示装置的结构的框图。

图2是示出源极驱动器的内部结构的框图。

图3是表示灰度电压生成部中的最终级的电路的一例的电路图。

图4是示出控制部的内部结构的一例的框图。

图5是表示由控制部生成的各种信号、极性反相部的内部的电位波形和像素驱动信号的波形的一例的时间图。

图6是示出驱动块中的解码器部、极性反相部、耐压保护部和输出放大器部各自的内部电路的一例的电路图。

图7是示出第一解码器的内部结构的一例的电路图。

图8是示出第二解码器的内部结构的一例的电路图。

图9A是示出从驱动块中省去耐压保护部的结构中的、极性切换前的各节点的电位状态的一例的图。

图9B是示出从驱动块中省去耐压保护部的结构中的、极性切换稍后的各节点的电位状态的一例的图。

图10A是示出驱动块中的极性切换前的各节点的电位状态的一例的图。

图10B是示出驱动块中的预充电时的各节点的电位状态的一例的图。

图10C是示出驱动块中的极性切换稍后的各节点的电位状态的一例的图。

图11是示出包括本发明的显示驱动器的显示装置的另一结构的框图。

图12是表示将解码器部、极性反相部、耐压保护部和输出放大器部划分为80个的群组CG1～CG80的图。

图13是示出时钟生成部的内部结构的电路图。

图14是示出控制部的内部结构的框图。

图15是对比地表示分别对群组CG1和CG80供给的各种信号的定时和像素驱动信号的输出定时的时间图。

图16是表示群组CG1和CG80各自的极性反相部中的电位波形和像素驱动信号的波形的一例的时间图。

具体实施方式

以下，一边参照附图一边详细地说明本发明的实施例。

图1是示出包括本发明的显示驱动器的显示装置100的结构的框图。如图1所示，显示装置100具有驱动控制部11、栅极驱动器12、源极驱动器13和由例如液晶显示面板等构成的显示设备20。

在显示设备20中形成有分别在二维画面的水平方向上延伸的m个（m为2以上的整数）水平扫描线S1～Sm、以及分别在二维画面的垂直方向上延伸的n个（n为2以上的整数）源极线D1～Dn。进而，在水平扫描线S和源极线D的各交叉部的区域（由虚线包围的区域）中形成有担负像素的显示单元PC。

驱动控制部11接受输入影像信号VS，基于该输入影像信号VS来生成按每个像素用例如8位表示该像素的亮度水平的像素数据PD的序列和水平同步信号。驱动控制部11将该水平同步信号供给到栅极驱动器12，并且生成包括上述的像素数据PD的序列和水平同步信号所对应的时钟信息的影像数据信号VPD并将其供给到源极驱动器13。

栅极驱动器12与从驱动控制部11供给的水平同步信号同步地生成栅极脉冲，将其按顺序施加到显示设备20的水平扫描线S1～Sm中的每一个。

源极驱动器13基于影像数据信号VPD来生成与显示设备20的源极线D1～Dn分别对应的像素驱动信号G1～Gn，并将其个别地输出到对应的源极线D1～Dn。再有，源极驱动器13可以形成为单一半导体芯片或分割地形成为多个半导体芯片。

图2是示出源极驱动器13的内部结构的框图。

如图2所示，源极驱动器13包括灰度电压生成部130、时钟生成部131、控制部132、数据锁存器部141、解码器部142、耐压保护部143、极性反相部144和输出放大器部145。

灰度电压生成部130生成正灰度电压X1～X256作为用例如256个灰度表示显示设备20中显示的亮度水平的正极性的256个电压，并且生成负灰度电压Y1～Y256作为负极性的256个电压。

图3是表示该灰度电压生成部130中的最终级的电路的一例的电路图。

如图3所示，灰度电压生成部130包括梯形电阻LD。

梯形电阻LD接受作为在正灰度电压X1～X256之中与最大的亮度水平对应的X256的电位的电源电位VDD、以及作为在负灰度电压Y1～Y256之中与最低的亮度水平对应的Y256的电位的接地电位VSS（=0伏特）。

梯形电阻LD将电源电位VDD和接地电位VSS（=0伏特）之间电阻分压为多个。此时，在被分压的多个电位之中，将VDD/2以上的电位作为正极性的灰度电压，将VDD/2以下的电位作为负极性的灰度电压。即，在被梯形电阻LD分压的多个电位之中，VDD/2以上的256个电位成为正灰度电压X1～X256，VDD/2以下的256个电压成为负灰度电压Y1～Y256。此时，正灰度电压X1～X256之中的最低的正灰度电压X1和负灰度电压Y1～Y256之中的最大的负灰度电压Y1均具有VDD/2。

灰度电压生成部130将由梯形电阻LD生成的上述的正灰度电压X1～X256和负灰度电压Y1～Y256供给到解码器部142。

时钟生成部131基于影像数据信号VPD中包括的时钟信息来生成按每个规定周期表示1个脉冲的时钟信号CLK1，将其供给到数据锁存器部141和控制部132。

控制部132根据时钟信号CLK1来生成使像素驱动信号G1～Gn各自的极性反相的二值（逻辑电平1或0）的极性反相信号POL，并将其供给到极性反相部144。进而，控制部132根据时钟信号CLK1来生成二值的预充电信号PC和使该预充电信号PC的相位反相的反相预充电信号PCX，并将每一个供给到耐压保护部143。

图4是示出控制部132的内部结构的一例的框图，图5是表示由控制部132生成的以下的各种信号、极性反相部144的内部的电位波形、像素驱动信号G的波形的一例的时间图。

如图4所示，控制部132包括脉冲生成部PSG、反相器IV1、极性反相信号生成部PRG和锁存器LT。

脉冲生成部PSG根据时钟信号CLK1来生成表示如图5所示具有规定的脉冲宽度Tc的单一脉冲（例如逻辑电平1）的二值（逻辑电平1或0）的信号，以作为预充电信号PC。反相器IV1生成使该预充电信号PC的逻辑电平反相的信号，以作为反相预充电信号PCX。再有，由脉冲生成部PSG生成的预充电信号PC的振幅在增加时钟信号CLK1的振幅的方向上偏移（shift）。

极性反相信号生成部PRG生成如图5所示逻辑电平在时钟信号CLK1的例如上升沿的定时处反相的二值的信号以作为基本极性反相信号POLC，并将其供给到锁存器LT。锁存器LT如图5所示在反相预充电信号PCX的上升沿的定时处导入基本极性反相信号POLC，保持其并作为上述的极性反相信号POL进行输出。再有，由锁存器LT生成的极性反相信号POL的振幅在增加基本极性反相信号POLC的振幅的方向上偏移。

数据锁存器部141依次导入影像数据信号VPD中包括的像素数据PD的序列。此时，每当完成1水平扫描线量（n个）的像素数据PD的导入时，数据锁存器部141在与时钟信号CLK1同步的定时处将n个像素数据PD作为像素数据P1～Pn供给到解码器部142。

解码器部142针对例如像素数据P1～Pn之中的第奇数个像素数据P1、P3、P5、P7、…中的每一个从正灰度电压X1～X256之中选择与由像素数据P示出的亮度水平对应的至少1个灰度电压。此外，解码器部142针对第偶数个像素数据P2、P4、P6、P8、…中的每一个从负灰度电压Y1～Y256之中选择与由像素数据P示出的亮度水平对应的至少1个灰度电压。解码器部142如上述那样将按像素数据P1～Pn中的每一个选择的灰度电压分别作为灰度电压d1～dn供给到耐压保护部143。

耐压保护部143根据预充电信号PC和反相预充电信号PCX仅在图5所示的脉冲宽度Tc的期间以VDD/2对将灰度电压d1～dn传送到次级的极性反相部144的各线上的节点进行预充电。再有，针对耐压保护部143的耐压保护工作的细节进行后述。

极性反相部144得到按极性反相信号POL的例如上升沿的每个定时将灰度电压d1～dn中的第奇数个灰度电压和第偶数个灰度电压替换为邻接的灰度电压后的灰度电压作为灰度电压e1～en。例如由极性反相部144将第奇数个灰度电压d1、d3、d5、d7作为第偶数个灰度电压e2、e4、e6、e8进行输出，将第偶数个灰度电压d2、d4、d6、d8作为第奇数个灰度电压e1、e3、e5、e7进行输出。

即，极性反相部144按极性反相信号POL的例如上升沿的每个定时进行将灰度电压e1～en各自的极性从正极性（VDD～VDD/2）切换为负极性（VDD/2～VSS）、或从负极性切换为正极性的极性切换处理。

极性反相部144将由上述的极性切换处理得到的灰度电压e1～en供给到输出放大器部145。

输出放大器部145将分别个别地放大灰度电压e1～en而得到的信号作为像素驱动信号G1～Gn，并经由半导体芯片的各外部端子输出到显示设备20的源极线S1～Sn。

在此，上述的解码器部142、耐压保护部143、极性反相部144和输出放大器部145被划分为分别个别地接受像素数据P1～Pn并分别生成具有与由各像素数据P示出的亮度水平对应的电压的像素驱动信号G1～Gn的n个通道。再有，在解码器部142、耐压保护部143、极性反相部144和输出放大器部145中，如图2所示，按彼此邻接的每一对通道担负该一对通道的工作的驱动块CB（由虚线包围的区域）中的每一个由相同的电路结构构成。

在以下，摘出由接受像素数据P1的第一通道和接受像素数据P2的第二通道构成的一对通道所对应的驱动块CB，对其内部结构详细说明。

图6是示出这样的驱动块CB中的、解码器部142、耐压保护部143、极性反相部144和输出放大器部145各自的内部电路的一例的电路图。

如图6所示，在驱动块CB内，解码器部142包括第一解码器DE1和第二解码器DE2，耐压保护部143包括预充电电路PRO。进而，在该驱动块CB内，极性反相部144包括极性切换开关电路SW，输出放大器部145包括电压跟随器的运算放大器AM1和AM2。

解码器DE1接受正灰度电压X1～X256，从这些正灰度电压X1～X256之中选择与由像素数据P1示出的亮度水平对应的1个，并将其作为灰度电压d1经由输入节点DP供给到耐压保护部143。

解码器DE2接受负灰度电压Y1～Y256，从这些负灰度电压Y1～Y256之中选择与由像素数据P2示出的亮度水平对应的1个，并将其作为灰度电压d2经由输入节点DN供给到耐压保护部143。

图7是将像素数据P1作为8位数据［0：7］来示出解码器DE1的内部结构的一例的电路图。如图7所示，解码器DE1具有如下的结构，即：将包括分别个别地接受正灰度电压X1～X256的p沟道MOS晶体管的多个p沟道MOS晶体管以淘汰制方式级联连接像素数据P1的位数的级数的量。

图8是将像素数据P2作为8位数据［0：7］来示出解码器DE2的内部结构的一例的电路图。如图8所示，解码器DE2具有如下的结构，即：将包括分别个别地接受负灰度电压Y1～Y256的n沟道MOS晶体管的多个n沟道MOS晶体管以淘汰制方式级联连接像素数据P2的位数的级数的量。

再有，在解码器DE1接受的正灰度电压X1～X256之中最低的正灰度电压X1为VDD/2，最大的正灰度电压X256为电源电位VDD。因此，施加到该解码器DE1的最大的电压为（VDD-VDD/2），也就是VDD/2。另一方面，在解码器DE2接受的负灰度电压Y1～Y256之中最低的负灰度电压Y256为接地电位VSS（0伏特），最大的负灰度电压Y1为VDD/2。因此，施加到解码器DE2的最大的电压也为VDD/2。

于是，考虑电路规模的小型化，而将构成解码器DE1的各p沟道MOS晶体管和构成解码器DE2的各n沟道MOS晶体管的漏极・源极间的限度电压也就是耐压规定为VDD/2。

预充电电路PRO包括p沟道MOS型的晶体管Q1和Q2、以及n沟道MOS型的晶体管J1和J2。再有，晶体管Q1是对连接到极性切换开关电路SW的中继节点LP与输入节点DP之间进行连接或切断的开关元件。晶体管J1是对连接到极性切换开关电路SW的中继节点LN与输入节点DN之间进行连接或切断的开关元件。晶体管Q2和J2是通过将VDD/2分别施加到中继节点LP和LN来预充电的预充电用的晶体管。

晶体管Q1的源极连接到输入节点DP，其漏极连接到中继节点LP。晶体管Q1在自身的栅极接受预充电信号PC，在该预充电信号PC为逻辑电平0的情况下变为导通状态，在其为逻辑电平1的情况下变为关断状态。晶体管Q1仅在处于导通状态的情况下将输入节点DP和中继节点LP相连接，由此，将经由输入节点DP接受的灰度电压d1经由中继节点LP供给到极性切换开关电路SW。

向晶体管Q2的源极施加VDD/2，漏极连接到中继节点LP。晶体管Q2在自身的栅极接受反相预充电信号PCX，在该反相预充电信号PCX为逻辑电平0的情况下变为导通状态，在其为逻辑电平1的情况下变为关断状态。晶体管Q2仅在处于导通状态的情况下将VDD/2施加到中继节点LP，由此，以VDD/2对该中继节点LP预充电。

晶体管J1的漏极连接到输入节点DN，其源极连接到中继节点LN。晶体管J1在自身的栅极接受反相预充电信号PCX，在该反相预充电信号PCX为逻辑电平1的情况下变为导通状态，在其为逻辑电平0的情况下变为关断状态。晶体管J1仅在处于导通状态的情况下将输入节点DN和中继节点LN相连接，由此，将经由输入节点DN接受的灰度电压d2经由中继节点LN供给到极性切换开关电路SW。

向晶体管J2的源极施加VDD/2，漏极连接到中继节点LN。晶体管J2在自身的栅极接受预充电信号PC，在该预充电信号PC为逻辑电平1的情况下变为导通状态，在其为逻辑电平0的情况下变为关断状态。晶体管J2仅在处于导通状态的情况下将VDD/2施加到中继节点LN，由此，以VDD/2对该中继节点LN预充电。

上述的中继节点LP和LN作为输入侧的节点、并且输出节点IP和IN作为输出侧的节点而连接到图6所示的极性切换开关电路SW。

极性切换开关电路SW接受极性反相信号POL，在该极性反相信号POL为例如逻辑电平0的期间内，将中继节点LP和输出节点IP电气连接，并且将中继节点LN和输出节点IN电气连接。即，在此期间，极性切换开关电路SW将从解码器DE1输出的灰度电压d1作为灰度电压e1经由输出节点IP供给到运算放大器AM1的非反相输入端子。进而，在此期间，极性切换开关电路SW将从解码器DE2输出的灰度电压d2作为灰度电压e2经由输出节点IN供给到运算放大器AM2的非反相输入端子。

另一方面，在极性反相信号POL为例如逻辑电平1的期间内，极性切换开关电路SW将中继节点LP和输出节点IN电气连接，并且将中继节点LN和输出节点IP电气连接。即，在此期间，极性切换开关电路SW将从解码器DE1输出的灰度电压d1作为灰度电压e2经由输出节点IN供给到运算放大器AM2的非反相输入端子。进而，在此期间，极性切换开关电路SW将从解码器DE2输出的灰度电压d2作为灰度电压e1经由输出节点IP供给到运算放大器AM1的非反相输入端子。

运算放大器AM1是自身的输出端子与反相输入端子相连接的所谓的电压跟随器，将以增益1放大经由输出节点IP在自身的非反相输入端子接受的灰度电压e1而得到的信号作为像素驱动信号G1从外部端子TM输出。运算放大器AM2是自身的输出端子与反相输入端子相连接的所谓的电压跟随器，将以增益1放大经由输出节点IN在自身的非反相输入端子接受的灰度电压e2而得到的信号作为像素驱动信号G2从外部端子TM输出。

在以下，对包括上述的预充电电路PRO的耐压保护部143的耐压保护工作进行说明。

在进行这样的说明时，首先，论述在未设置耐压保护部143的情况下产生的问题点。再有，在未设置耐压保护部143的情况下，在图4所示的控制部132内，也未包括脉冲生成部PSG、反相器IV1和锁存器LT。因此，由极性反相信号生成部PRG生成的基本极性反相信号POLC直接作为极性反相信号POL供给到极性反相部144。

图9A和图9B是示出从图6所示的驱动块CB中省去耐压保护部143（预充电电路PRO）的结构中的、在极性切换前后的驱动块CB内的各节点的电位的状态的图。再有，图9A表示极性切换稍前的状态，图9B表示极性切换稍后的状态。

在图9A中，解码器DE1将在自身处理的最大的电位也就是正灰度电压X256的电位即VDD输出到输入节点DP，解码器DE2将在自身处理的最大的电位也就是负灰度电压Y1的电位即VDD/2输出到输入节点DN。此时，极性切换开关电路SW如图9A所示将输入节点DP与输出节点IP相连接并将输入节点DN与输出节点IN相连接。由此，如图9A所示，输出节点IP变为VDD的状态，输出节点IN变为VDD/2的状态。

之后，极性切换开关电路SW进行切换为如图9B所示将输入节点DP与输出节点IN相连接并将输入节点DN与输出节点IP相连接的状态的极性切换。再有，在该极性切换的稍后，通过运算放大器AM1的输入电容，输出节点IP的电位也被维持为VDD，同样，通过运算放大器AM2的输入电容，输出节点IN的电位也被维持为VDD/2。

因此，在上述的极性切换开关电路SW的极性切换稍后，如图9B所示，输入节点DP的电位即VDD被施加到处于VDD/2的状态的输出节点IN，输入节点DN的电位即VDD/2被施加到处于VDD的状态的输出节点IP。

此时，输入节点DP的电位不会超过解码器DE1处理的最大的电位即VDD，但是，输入节点DN的电位与输出节点IP相连接，由此，与解码器DE2处理的最大的电位即VDD/2相比，临时地增加。

因此，在极性切换开关电路SW的极性切换稍后，向解码器DE2施加超过构成该解码器DE2的n沟道MOS晶体管的耐压（VDD/2）的电压，从而招致产品寿命的降低。

此外，在从将解码器DE1在自身处理的最低的电位即正灰度电压X1所对应的电位即VDD/2输出到输入节点DP并将解码器DE2在自身处理的最低的电位即负灰度电压Y256的电位VSS（0伏特）输出到输入节点DN的状态进行极性切换的情况下，在解码器DE1侧也产生如上述那样的耐压违反。即，在极性切换开关电路SW的极性切换稍后，向解码器DE1施加超过构成该解码器DE1的p沟道MOS晶体管的耐压（VDD/2）的电压，而招致产品寿命的降低。

于是，在源极驱动器13中，通过图6所示的包括预充电电路PRO的耐压保护部143来解决如上述那样的问题点。

在以下，一边参照图5和图10A～图10C一边说明预充电电路PRO的耐压保护工作。

再有，图5表示与在极性切换前后的各种控制信号（POL，POLC，PC，PCX）对应的、图6所示的驱动块CB内的各节点（DP，DN，IP，IN）和输出（G1，G2）的电位波形。图10A～图10C是按极性切换前后的各阶段中的每个视觉地表示该驱动块CB内的各节点的电位的状态、以及极性切换开关电路SW和预充电电路PRO内的工作状态的图。

首先，在图5中的极性切换前的阶段（工序CY1）中，如图10A所示，解码器DE1将在自身处理的最大的电位即正灰度电压X256所对应的电位即VDD输出到输入节点DP。进而，解码器DE2将在自身处理的最大的电位也就是负灰度电压Y1的电位即VDD/2输出到输入节点DN。此外，在这样的工序CY1中，根据图5所示的逻辑电平0的极性反相信号POL，极性切换开关电路SW如图10A所示将中继节点LP连接到输出节点IP并将中继节点LN连接到输出节点IN。进而，在工序CY1中，根据逻辑电平0的预充电信号PC和逻辑电平1的反相预充电信号PCX，如图10A所示，晶体管Q1和J1变为导通状态，预充电用的晶体管Q2和J2变为关断状态。

由此，在工序CY1中，如图5所示，输入节点DP和输出节点IP变为VDD的状态，具有该VDD的像素驱动信号G1被输出。进而，在工序CY1中，如图5所示，输入节点DN和输出节点IN变为VDD/2的状态，具有该VDD/2的像素驱动信号G2被输出。

之后，如图5所示，根据时钟信号CLK1，在其上升沿的定时处，基本极性反相信号POLC从逻辑电平0转变为逻辑电平1。进而，根据该时钟信号CLK1，如图5所示，仅在脉冲宽度Tc的期间内，预充电信号PC变为逻辑电平1的状态，反相预充电信号PCX变为逻辑电平0的状态（工序CY2）。根据这些逻辑电平1的预充电信号PC和逻辑电平0的反相预充电信号PCX，如图10B所示，晶体管Q1和J1转变为关断状态，预充电用的晶体管Q2和J2变为导通状态。再有，在这样的工序CY2的期间内，极性反相信号POL如图5所示维持逻辑电平0的状态。

由此，在工序CY2中，如图10B所示，预充电用的晶体管Q2和J2将作为中间电位的VDD/2经由极性切换开关电路SW分别施加到输出节点IP和IN，由此，对这些输出节点IP和IN预充电。因此，在工序CY2中，在其稍前为止处于VDD的状态的输出节点IP的电位如图5所示渐渐降低，到达作为预充电的电位的VDD/2。再有，输出节点IN原本是VDD/2的状态，因此，如图5所示维持该状态。

之后，预充电信号PC从逻辑电平1转变为逻辑电平0的状态，反相预充电信号PCX从逻辑电平0转变为逻辑电平1的状态（工序CY3）。根据逻辑电平0的预充电信号PC和逻辑电平1的反相预充电信号PCX，如图10C所示，晶体管Q1和J1变为导通状态，预充电用的晶体管Q2和J2变为关断状态。

进而，在反相预充电信号PCX转变为逻辑电平1的、所谓的上升沿的定时处，如图5所示，极性反相信号POL从逻辑电平0转变为逻辑电平1。因此，根据逻辑电平1的极性反相信号POL，如图10C所示，极性切换开关电路SW进行将中继节点LP连接到输出节点IN并将中继节点LN连接到输出节点IP的这样的极性切换。

由此，在工序CY3中，如图10C所示，中继节点LP和LN的电位均变为上述的预充电后的输出节点IP和IN的电位即VDD/2。也就是说，每当进行极性切换时，在该极性切换的稍前，预充电电路PRO实施上述的预充电，由此，在极性切换开关电路SW的极性切换稍后，中继节点LP和LN、输出节点IP和IN的电位一定均变为VDD/2。

在此，施加到解码器DE1的输入端的最低电位为正灰度电压X1的电位即VDD/2，最大电位为正灰度电压X256的电位VDD。因此，即使在极性切换稍后向解码器DE1的输出端施加由于上述的预充电所造成的输出节点IP或IN的电位即VDD/2，解码器DE1的输入输出间的电位差最大也为VDD/2。因此，即使在极性切换稍后，也不会向解码器DE1施加超过构成解码器DE1的各晶体管的耐压（VDD/2）的电压。

同样，施加到解码器DE2的输入端的最低的电位为负灰度电压Y256的电位VSS（0伏特），最大的电位为负灰度电压Y1的VDD/2。因此，即使在极性切换稍后向解码器DE2的输出端施加由于上述的预充电所造成的输出节点IP或IN的电位即VDD/2，解码器DE2的输入输出间的电位差最大也为VDD/2。因此，即使在极性切换稍后，也不会向解码器DE2施加超过构成解码器DE2的各晶体管的耐压（VDD/2）的电压。

像这样，根据预充电电路PRO，能够在极性切换稍后，将分别构成接受0伏特～VDD的范围的电压的一对解码器（DE1，DE2）的晶体管的漏极・源极间电压抑制为规定的耐压（VDD/2）以下。

由此，即使为了使构成解码器的各晶体管的尺寸小型化而将耐压规定为VDD/2，也不会在极性切换时将超过该耐压的电压施加到该晶体管，因此，能够抑制起因于耐压违反的产品寿命的降低。也就是说，根据本发明，能够在不使产品寿命变短的情况下使源极驱动器13的电路规模缩小化。

再有，在上述实施例中，使解码器DE1接受的正灰度电压X1～X256之中的最大的正灰度电压X256的电位为电源电位VDD，使解码器DE2接受的负灰度电压Y1～Y256之中的最低的负灰度电压Y256的电位为接地电位VSS。进而，在上述实施例中，使上述的中间电位为VDD/2。

然而，关于中间电位，只要是电源电位VDD和接地电位VSS之间的电位，则未必需要是VDD/2，关于电源电位VDD和接地电位VSS，也可以分别为其他的电位。

总之，作为图2所示的源极驱动器13、也就是根据分别示出基于影像信号（VPD）的各像素的亮度水平的多个像素数据片（P1～Pn）来驱动显示设备（20）的显示驱动器，只要包括多个以下的驱动块即可。

即，驱动块（CB）中的每一个接受多个像素数据片（P1～Pn）之中的一对像素数据片（例如P1和P2），生成具有与由该一对像素数据片示出的亮度水平分别对应的电位的一对驱动信号（例如G1，G2）并输出到显示设备（20）。再有，驱动块（CB）中的每一个包括以下的第一和第二解码器、极性切换开关电路、预充电电路、第一和第二放大器。

第一解码器（DE1）接受多个正灰度电压（例如X1～X256），所述多个正灰度电压（例如X1～X256）分别具有彼此不同的第一和第二电位（例如VDD，VSS）之间的第三电位（例如VDD/2）～第一电位（例如VDD）的范围内的电位。然后，从这些多个正灰度电压之中选择与一对像素数据片（例如P1和P2）中的一方（例如P1）对应的正灰度电压并输出到第一输入节点（DP）。

第二解码器（DE2）接受多个负灰度电压（例如Y1～Y256），所述多个负灰度电压（例如Y1～Y256）分别具有上述第三电位（例如VDD/2）～第二电位（例如VSS）的范围内的电位。然后，从这些多个负灰度电压的之中选择与上述的一对像素数据片中的另一方（例如P2）对应的负灰度电压并输出到第二输入节点（DN）。

极性切换开关电路（SW）进行极性切换处理，所述极性切换处理切换将第一输入节点的电位（例如d1）供给到第一输出节点（IP）并将第二输入节点的电位（例如d2）供给到第二输出节点（IN）的状态、以及将第一输入节点的电位供给到第二输出节点并将第二输入节点的电位供给到第一输出节点的状态。

预充电电路（PRO）每当极性切换开关电路的极性切换处理时，在开始该极性切换处理的时间点的稍前，以第三电位（例如VDD/2）对第一和第二输出节点预充电。第一和第二放大器（例如，AM1，AM2）通过个别地放大第一和第二输出节点的各电位来生成一对驱动信号（例如G1，G2）。

此外，在上述实施例中，源极驱动器13按每1水平扫描期间将全部通道的输出也就是像素驱动信号G1～Gn同时施加到显示设备20。

然而，伴随着显示设备20的大型化，从自栅极驱动器12向显示设备20的水平扫描线S输出栅极脉冲起到该栅极脉冲到达全部的源极线D1～Dn的位置为止，产生延迟。此时，越是配置在远离栅极驱动器12的位置的源极线D，该延迟时间越大。

于是，与从自栅极驱动器12输出栅极脉冲起到到达各源极线D1～Dn的位置为止的各延迟时间对应地，源极驱动器13进行使像素驱动信号G1～Gn中的每一个的极性反相和输出的定时错开的驱动。

例如，在图1所示的结构中，在源极线D1～Dn之中，D1配置在最靠近栅极驱动器12的位置，Dn配置在最远离栅极驱动器12的位置。因此，例如，源极驱动器13在从输出与第一通道对应的像素驱动信号G1起规定时间延迟后，输出与第二通道对应的像素驱动信号G2，接着在规定时间延迟后，输出与第三通道对应的像素驱动信号G3。

然而，当一边实施这样的驱动一边根据图5所示的预充电信号PC以全部通道一齐的方式进行预充电时，在预充电的结束后，再次向极性反相和输出的定时较迟的通道的输出节点IP（IN）施加解码器DE1（DE2）的输出电位，其电位增加。

因此，此时，存在该通道的输入节点DP和DN、输出节点IP和IN变为与图9A和图9B同样的状态的可能性，产生施加超过构成解码器的晶体管的耐压（VDD/2）的电压这样的问题。

图11是示出被构成为消除这样的问题的源极驱动器13的另一内部结构的框图。

再有，在图11所示的结构中，代替时钟生成部131采用时钟生成部131A，代替控制部132采用控制部132A，除此之外的其他模块（130，141～145）的内部结构与图2所示的相同。此外，在图11所示的结构中，使源极驱动器13的通道数为960。也就是说，图11所示的结构由480个驱动块CB构成，所述480个驱动块CB担负向像素数据P1～P960中的每一个个别地施行前述的处理由此生成像素驱动信号G1～G960的960通道量的驱动。

进而，在图11所示的结构中，将960通道划分为每一个由K（K为2以上的偶数）个例如12通道量的6个驱动块CB构成的、图12所示那样的群组CG1～CG80。然后，按每个群组CG控制像素驱动信号G的输出延迟、预充电和极性反相的执行定时。

图13是示出时钟生成部130A的内部结构的一例的框图。如图13所示，时钟生成部130A包括振荡电路OSC、延迟电路DL1～DL79。

振荡电路OSC与时钟生成部130同样地基于影像数据信号VPD中包括的时钟信息来生成按每个规定周期表示1个脉冲的时钟信号CLK1。延迟电路DL1～DL79如图13所示级联连接。先头的延迟电路DL1将使该时钟信号CLK1延迟了规定期间的信号作为时钟信号CLK2，将其供给到次级的延迟电路DL2。延迟电路DL2将使该时钟信号CLK2延迟了规定期间的信号作为时钟信号CLK3，将其供给到次级的延迟电路DL3。同样，延迟电路DL3～DL78中的每一个将使从前级的延迟电路供给的时钟信号CLK延迟了规定期间的信号供给到次级的延迟电路DL。最终级的延迟电路DL79将使从前级的延迟电路DL78供给的时钟信号CLK79延迟了规定期间的信号作为时钟信号CLK80进行输出。

时钟生成部130A将如上述那样生成的时钟信号CLK1～CLK80供给到控制部132A和数据锁存器部141。

图14是示出控制部132A的内部结构的一例的框图。

如图14所示，控制部132A包括每一个与图4所示的控制部132同样地具有反相器IV1、极性反相信号生成部PRG和锁存器LT的控制块BK1～BK80。再有，在控制块BK1～BK80中的每一个中，代替图4所示的脉冲生成部PSG而包括缓冲器BF。控制块BK1～BK80接受时钟信号CLK1～CLK80。

此时，控制块BK1与图4所示的控制部132同样地将根据时钟信号CLK1生成的极性反相信号POL作为POL1输出。此外，在控制块BK1中，缓冲器BF接受时钟信号CLK1，将其作为预充电信号PC1输出，反相器IV1将使该时钟信号CLK1的逻辑电平反相的信号作为反相预充电信号PCX1输出。同样，控制块BKj（j为2～80的整数）将根据时钟信号CLKj生成的极性反相信号POL作为POLj、将时钟信号CLKj作为预充电信号PCj、将使时钟信号CLKj的逻辑电平反相的信号作为反相预充电信号PCXj进行输出。

即，控制部132A利用前述的处理生成与图12所示的群组CG1～CG80对应的极性反相信号POL1～POL80、预充电信号PC1～PC80和反相预充电信号PCX1～PCX80。

控制部132A将极性反相信号POL1～POL80供给到极性反相部144。也就是说，控制部132A如图12所示将极性反相信号POL1～POL80分别供给到对应的群组CG1～CG80。

进而，控制部132A将预充电信号PC1～PC80和反相预充电信号PCX1～PCX80供给到耐压保护部143。也就是说，控制部132A如图12所示将预充电信号PC1～PC80和反相预充电信号PCX1～PCX80分别供给到对应的群组CG1～CG80。

由此，在例如群组CG1中，在与图15所示的时钟信号CLK1同步的定时处，输出与像素数据P1～P12对应的像素驱动信号G1～G12。

进而，与属于该群组CG1的第一～第十二通道对应的各驱动块CB的预充电电路PRO根据图15所示的预充电信号PC1和反相预充电信号PCX1进行前述预充电。然后，在这样的预充电的结束稍后，连续地，与属于该群组CG1的第一～第十二通道对应的各驱动块的极性切换开关电路SW根据图15所示的极性反相信号POL1进行极性切换处理。

此外，在例如群组CG80中，如图15所示，在比时钟信号CLK1迟的时钟信号CLK80的定时处，与属于该CG80的第949～第960通道对应的驱动块输出与像素数据P949～P960对应的像素驱动信号G949～G960。

进而，与属于该群组CG80的第949～第960通道对应的各驱动块CB的预充电电路PRO根据图15所示的预充电信号PC80和反相预充电信号PCX80进行如前述那样的预充电。然后，在这样的预充电的结束稍后，与属于该群组CG80的第949～第960通道对应的各驱动块CB的极性切换开关电路SW根据图15所示的极性反相信号POL80进行极性切换处理。

因此，如图16所示，在与属于群组CG1的第一～第十二通道对应的驱动块中，首先，利用与预充电信号PC1和PCX1对应的预充电将输出节点IP和IN设定为VDD/2（CY2）。然后，在该群组CG1中，在该预充电工作结束的稍后，根据极性反相信号POL1进行极性切换（CY3）。由此，与图5所示的情况同样，防止在极性切换稍后向解码器施加超过构成解码器（DE1，DE2）的各晶体管的耐压（VDD/2）的电压。

此外，在如图15所示比群组CG1迟的定时处输出像素驱动信号G949～G960的群组CG80中，如图16所示，利用与预充电信号PC80和PCX80对应的预充电将输出节点IP和IN设定为VDD/2（CY2）。然后，在该群组CG1中，在该预充电工作结束的稍后，根据极性反相信号POL80进行极性切换（CY3）。

像这样，在图11所示的结构中，在按每一个包括12通道量的6个驱动块CB的每个群组CG以分别不同的延迟时间输出各像素驱动信号G时，配合各群组CG每个的像素驱动信号G的输出定时，连续地执行前述的预充电和极性切换。也就是说，每当进行极性切换时，在该极性切换的稍前进行前述的预充电。由此，即使像素驱动信号G的输出定时按每个群组CG不同，也能够将施加到解码器中包括的晶体管的电压抑制得比规定的耐压低。

再有，在图11所示的结构中，由12通道量的6个驱动块CB构成1个群组CG，但是，各群组CG中包括的驱动块CB的数量不限定于6个。

总之，在图11所示的结构中，只要将担负1水平扫描线量的驱动的n/2个驱动块CB划分为每一个由K个（K为2以上的整数）驱动块CB构成的多个群组CG即可。此时，多个驱动块在按每个群组CG不同的输出定时处将每一个的像素驱动信号G输出到显示设备20。进而，追踪于每个群组CG的输出定时，按每个群组CG，属于该群组的预充电电路PRO和极性切换开关电路SW连续地执行预充电和极性切换处理即可。

附图标记的说明

13源极驱动器

132控制部

143耐压保护部

144极性反相部

DE1，DE2解码器

PRO预充电电路

SW极性切换开关电路。

Claims (7)

1.一种显示驱动器，根据分别示出基于影像信号的各像素的亮度水平的多个像素数据片来驱动显示设备，其特征在于，包括多个驱动块，所述多个驱动块中的每一个接受所述多个像素数据片之中的一对像素数据片，生成具有与由所述一对像素数据片示出的亮度水平分别对应的电位的一对驱动信号并输出到所述显示设备，

所述驱动块中的每一个包括：

第一解码器，接受分别具有从彼此不同的第一电位和第二电位之间的第三电位至所述第一电位的范围内的电位的多个正灰度电压，从所述多个正灰度电压之中选择与所述一对像素数据片中的一方对应的正灰度电压并输出到第一输入节点；

第二解码器，接受分别具有从所述第三电位至所述第二电位的范围内的电位的多个负灰度电压，从所述多个负灰度电压之中选择与所述一对像素数据片中的另一方对应的负灰度电压并输出到第二输入节点；

极性切换开关电路，进行极性切换处理，所述极性切换处理切换将所述第一输入节点的电位供给到第一输出节点并将所述第二输入节点的电位供给到第二输出节点的状态、以及将所述第一输入节点的电位供给到所述第二输出节点并将所述第二输入节点的电位供给到所述第一输出节点的状态；

预充电电路，在由所述极性切换开关电路的所述极性切换处理之前以所述第三电位对所述第一输出节点和第二输出节点进行预充电；以及

第一放大器和第二放大器，通过个别地放大所述第一输出节点和第二输出节点的各电位来生成所述一对驱动信号。

2.根据权利要求1所述的显示驱动器，其中，

所述预充电电路连接在所述第一输入节点和所述第二输入节点、与所述极性切换开关电路之间，

所述极性切换开关电路连接在所述预充电电路、与所述第一输出节点和所述第二输出节点之间。

3.根据权利要求1或2所述的显示驱动器，其特征在于，

将所述多个驱动块划分为每一个由K个所述驱动块构成的多个群组，其中，K为2以上的整数，

所述多个驱动块在按每个所述群组不同的输出定时处将所述驱动信号输出到所述显示设备，

追踪于每个所述群组的输出定时，按每个所述群组连续地执行属于该群组的所述预充电电路的所述预充电和所述极性切换开关电路的所述极性切换处理。

4.根据权利要求1～3中任一项所述的显示驱动器，其中，所述第一解码器和第二解码器由每一个的漏极・源极间的耐压被规定为所述第三电位的多个MOS晶体管构成。

5.根据权利要求1～4中任一项所述的显示驱动器，其特征在于，所述预充电电路在所述极性切换处理的稍前在遍及规定期间的期间切断所述第一输入节点和第二输入节点、与所述极性切换开关电路之间的电气连接的状态下经由所述极性切换开关电路将所述第三电位施加到所述第一输出节点和第二输出节点，由此，对所述第一输出节点和第二输出节点进行预充电。

6.根据权利要求1～5中任一项所述的显示驱动器，其特征在于，

所述第一电位为比所述第二电位高的电位，

包括控制部，所述控制部生成具有促使所述预充电的执行的逻辑电平1或促使非执行的逻辑电平0的预充电信号、以及使所述预充电信号的逻辑电平反相的反相预充电信号，

所述预充电电路具有：

第一p沟道MOS晶体管，在栅极接受所述预充电信号，源极和漏极分别连接到所述第一输入节点和所述极性切换开关电路；

第二p沟道MOS晶体管，在栅极接受所述反相预充电信号，向源极施加所述第三电位，漏极连接到所述极性切换开关电路；

第一n沟道MOS晶体管，在栅极接受所述反相预充电信号，漏极和源极分别连接到所述第二输入节点和所述极性切换开关电路；以及

第二n沟道MOS晶体管，在栅极接受所述预充电信号，向源极施加所述第三电位，漏极连接到所述极性切换开关电路。

7.一种半导体装置，是根据分别示出基于影像信号的各像素的亮度水平的多个像素数据片来驱动显示设备的显示驱动器被形成的半导体装置，其特征在于，

所述显示驱动器包括多个驱动块，所述多个驱动块中的每一个接受所述多个像素数据片之中的一对像素数据片，生成具有与由所述一对像素数据片示出的亮度水平分别对应的电位的一对驱动信号并输出到所述显示设备，

所述驱动块中的每一个包括：

第一解码器，接受分别具有从彼此不同的第一电位和第二电位之间的第三电位至所述第一电位的范围内的电位的多个正灰度电压，从所述多个正灰度电压之中选择与所述一对像素数据片中的一方对应的正灰度电压并输出到第一输入节点；

第二解码器，接受分别具有从所述第三电位至所述第二电位的范围内的电位的多个负灰度电压，从所述多个负灰度电压之中选择与所述一对像素数据片中的另一方对应的负灰度电压并输出到第二输入节点；

极性切换开关电路，进行极性切换处理，所述极性切换处理切换将所述第一输入节点的电位供给到第一输出节点并将所述第二输入节点的电位供给到第二输出节点的状态、以及将所述第一输入节点的电位供给到所述第二输出节点并将所述第二输入节点的电位供给到所述第一输出节点的状态；

预充电电路，在由所述极性切换开关电路的所述极性切换处理之前以所述第三电位对所述第一输出节点和第二输出节点进行预充电；以及

第一放大器和第二放大器，通过个别地放大所述第一输出节点和第二输出节点的各电位来生成所述一对驱动信号。

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