KR20100011285A - 프리 디코더를 구비하는 디스플레이 구동회로 및 그구동방법 - Google Patents

프리 디코더를 구비하는 디스플레이 구동회로 및 그구동방법 Download PDF

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KR20100011285A
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최창휘
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Abstract

계조 데이터 출력의 슬루 레이트(slew rate)를 균일화한 디스플레이 구동회로 및 그 구동방법이 개시된다. 상기 디스플레이 구동회로의 일실시예에 따르면, 적어도 하나의 감마 기준전압를 입력받아 복수의 계조전압들을 발생하는 계조전압 발생부와, 상기 계조전압들 및 외부로부터의 데이터들을 수신하고, 상기 데이터들을 디코딩하여 이에 대응하는 계조전압을 선택하여 출력하는 메인 디코더부와, 상기 데이터들 중 일부의 데이터를 디코딩하여 프리차지 전압을 출력하는 프리 디코더부 및 상기 메인 디코더부 및 상기 프리 디코더부의 출력을 선택적으로 입력받아, 디스플레이 장치를 구동하기 위한 계조 데이터를 출력하는 출력 버퍼부를 구비하는 것을 특징으로 한다.

Description

프리 디코더를 구비하는 디스플레이 구동회로 및 그 구동방법{Display driver integrated circuit including a pre-decoder and operating method thereof}
본 발명은 디스플레이 구동회로 및 그 구동방법에 관한 것으로서, 자세하게는 프리 디코더를 구비하는 디스플레이 구동회로 및 그 구동방법에 관한 것이다.
일반적으로, 노트북 컴퓨터 및 모니터 등에 널리 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device)가 대표적이다. 상기 액정 표시 장치는 화상을 구현하는 패널을 구비하며, 상기 패널에는 복수 개의 픽셀을 구비한다. 디스플레이 구동 집적회로(Display Driver IC)에서 제공되는 계조 데이터에 픽셀을 구동함으로써 패널에 화상이 구현된다. 종래의 디스플레이 구동회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 디스플레이 구동회로를 나타내는 블록도이다. 도시된 바와 같이 종래의 디스플레이 구동회로(10)는, 래치부(11), 디코더부(12), 출력 버퍼부(13) 및 계조전압 발생부(14)를 구비한다. 래치부(11)는 외부로부터 데이터 신호(D1 내지 Dx)을 입력받아 소정의 클록신호(CLK)에 응답하여 데이터 신호(D1 내지 Dx)를 디코더부(12)로 출력한다. 디스플레이 구동회로(10)가 패널(미도시)로 계조 데이터를 제공하기 위한 x 개의 채널을 구비하는 경우, 래치부(11)는 x 개의 데이터 신호를 수신하며 각각의 데이터 신호는 소정 비트수를 갖는다.
디코더부(12)는 래치부(11)로부터 데이터 신호(D1 내지 Dx)를 수신하고 이를 디코딩한다. 또한 디코더부(12)는 계조전압 발생부(14)로부터 b 개의 계조전압들(VG1 내지 VGb)을 입력받는다. 디코더부(12)는 데이터 신호(D1 내지 Dx)의 디코딩 결과에 기반하여 각각의 채널에 대응하는 계조전압을 선택하여 출력한다.
출력 버퍼부(13)는 디코더부(12)로부터 제공된 계조전압들을 수신하고, 이를 버퍼링하여 계조 데이터(Y1 내지 Yx)로서 패널로 출력한다. 계조전압 발생부(14)는 외부로부터 복수의 감마 기준전압들(VGMA1 내지 VGMAa)을 입력받으며, 상기 감마 기준전압들(VGMA1 내지 VGMAa)을 분압하여 상기 b 개의 계조전압들(VG1 내지 VGb)을 발생한다. 이를 위하여 계조전압 발생부(14) 내에는 감마 기준전압들(VGMA1 내지 VGMAa) 사이에 연결되는 저항 스트링을 구비한다. 각각의 데이터 신호가 n 비트를 갖는 경우, 계조전압 발생부(14)는
Figure 112008053431435-PAT00001
개의 계조전압들(VG1 내지 VGb)을 발생한다.
도 2a,b는 도 1에 도시된 구성을 보다 자세히 나타내는 회로도이다. 도 2a에는, 계조전압 발생부(14)의 일부로서 제1 감마 기준전압(VGMA1) 및 제2 감마 기준전압(VGMA2) 사이에 연결되는 하나의 저항 스트링(R1 내지 R4)과, 상기 저항 스트링(R1 내지 R4)으로부터 제공되는 계조전압들(VG1 내지 VG3)을 수신하는 디코더부(12)가 도시된다. 한편, 제1 및 제2 감마 기준전압(VGMA1, VGMA2)에 연결되는 버 퍼는 디스플레이 구동회로(10)의 외부에 배치될 수 있다.
한편, 디코더부(12)는 각각의 채널에 대응하는 복수의 디코더를 구비하며, 도 2b에는 디코더 각각의 계조전압 출력 특성(특히, 출력의 슬루 레이트(slew rate))이 도시되어 있다. 일예로서, 도 2b의 (a)는, 디코더가 도 2a에서의 제1 계조전압(VG1)을 선택적으로 출력하는 경우를 나타내며, 또한 (b)는 디코더가 도 2a에서의 제2 계조전압(VG2)을 선택적으로 출력하는 경우를 나타내고, 또한 (c)는 디코더가 도 2a에서의 제3 계조전압(VG3)을 선택적으로 출력하는 경우를 나타낸다.
패널의 해상도가 증가함에 따라 계조전압의 거쳐야 하는 디코더부(12) 내의 스위치 개수가 증가한다. 일예로서, 10 비트의 해상도(resolution)를 구현하기 위해서는 10 개의 스위치 트랜지스터를 거쳐 계조 전압을 출력 버퍼부(13)로 제공해야 하며, 이와 같은 스위치 개수의 증가는 디코더부(12)의 RC 지연시간(RC Delay Time)을 증가시킨다.
도 2b에 도시된 바와 같이, 각각의 디코더는 디코딩 결과에 따라 다수의 계조전압들 중 어느 하나의 계조전압을 선택하여 출력하는데, 선택되는 계조전압에 따라 출력 버퍼로 전달되는 계조전압의 슬루 레이트에 차이가 발생하게 된다. 특히, 제1 감마 기준전압(VGMA1)과 제2 감마 기준전압(VGMA2)은 소정의 버퍼를 거쳐 디스플레이 구동회로(10)로 제공되는데, 저항 스트링(R1 내지 R4)에서 발생되는 계조전압들 중 상기 제1 감마 기준전압(VGMA1)과 제2 감마 기준전압(VGMA2)의 중간에 위치한 저항들에 의해 발생되는 계조전압(일예로서, 저항 R2와 저항 R3 사이에서 발생되는 제2 계조전압(VG2))의 슬루 레이트가 가장 느리다. 저항 R2와 저항 R3 사 이의 노드는, 제1 감마 기준전압(VGMA1) 및 제2 감마 기준전압(VGMA2)(즉, 전류 소스(current source))으로부터 저항 및 기생 커패시터스 성분이 가장 큰 부분에 위치하기 때문이다. 도 2b의 (b)는 디코더가 제2 계조전압(VG2)을 선택적으로 출력 버퍼부(13)로 출력하는 경우를 나타내며, (a) 및 (c)의 경우에 비하여 출력 버퍼부(13)로 입력되는 신호(in)의 슬루 레이트가 느려지게 되며, 또한 이에 따라 출력 버퍼부(13)에서 출력되는 신호(out)의 슬루 레이트 또한 느려지게 된다.
즉, 종래의 디스플레이 구동회로(10)는, 해상도 증가에 따라 디코더부(12)의 RC 지연시간이 증가하게 되고, 이로 인하여 디스플레이 구동회로(10)에서 출력되는 계조 데이터들 사이에 슬루 레이트가 균일하지 않은 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 출력되는 계조 데이터들의 슬루 레이트를 균일하게 할 수 있는 디스플레이 구동회로 및 그 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 디스플레이 구동회로는, 적어도 하나의 감마 기준전압를 입력받아 복수의 계조전압들을 발생하는 계조전압 발생부와, 상기 계조전압들 및 외부로부터의 데이터들을 수신하고, 상기 데이터들을 디코딩하여 이에 대응하는 계조전압을 선택하여 출력하는 메인 디코더부와, 상기 데이터들 중 일부의 데이터를 디코딩하여 프리차지 전압을 출력하는 프리 디코더부 및 상기 메인 디코더부 및 상기 프리 디코더부의 출력을 선택적으로 입력받아, 디스플레이 장치를 구동하기 위한 계조 데이터를 출력하는 출력 버퍼부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 프리 디코더부는, 상기 발생된 계조전압들 중 일부의 계조전압을 입력받아 버퍼링하며, 상기 버퍼링된 계조전압을 상기 프리차지 전압으로서 출력하기 위한 버퍼부를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 디스플레이 구동회로는, 상기 메인 디코더부와 상기 프리 디코더부의 출력을 상기 출력 버퍼부로 제공하기 위한 스위치부를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 스위치부는, 상기 메인 디코더부와 상기 출력 버퍼부 사이에 연결되며, 제1 제어신호에 응답하여 상기 선택된 계조전압을 상기 출력 버퍼부의 입력단으로 제공하는 제1 스위치부 및 상기 프리 디코더부와 상기 출력 버퍼부 사이에 연결되며, 제2 제어신호에 응답하여 상기 프리차지 전압을 상기 출력 버퍼부의 입력단으로 제공하는 제2 스위치부를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 제어신호는 상기 제1 제어신호를 반전한 신호인 것을 특징으로 한다.
한편, 상기 계조전압 발생부는, a 개의 감마 기준전압들을 수신하며, 상기 감마 기준전압들 사이에 각각 연결되는 a-1 개의 저항 스트링을 구비하고, 상기 감마 기준 전압들을 분압하여
Figure 112008053431435-PAT00002
개의 계조전압들을 발생하며(단, a 및 n은 정수), 상기 메인 디코더부는, 상기 디스플레이 구동회로의 데이터 채널에 대응하는 수의 제1 디코더들을 구비하고, 각각의 제1 디코더는 n 비트의 데이터를 디코딩하여 이에 대응하는 계조전압을 출력하는 것을 특징으로 한다.
바람직하게는, 상기 프리 디코더부는, 상기 디스플레이 구동회로의 데이터 채널에 대응하는 수의 제2 디코더들을 구비하고, 각각의 제2 디코더는 n 비트의 데이터 중 상위 m 비트의 데이터와 상기
Figure 112008053431435-PAT00003
개의 계조전압들 중
Figure 112008053431435-PAT00004
개의 계조전압들을 입력받으며, 상기 m 비트의 데이터를 디코딩하여 어느 하나의 계조전압을 상기 프리차지 전압으로서 출력하는 것을 특징으로 한다(단, m은 n보다 작은 정수).
또한 바람직하게는, 상기 a-1 개의 저항 스트링 각각에서 발생된 어느 하나 의 계조전압이 상기 제2 디코더로 제공되는 것을 특징으로 한다.
또한 바람직하게는, 상기 a-1 개의 저항 스트링 각각은, 그 양단에 연결된 두 개의 감마 기준전압의 대략 중간값에 해당하는 계조전압을 상기 제2 디코더로 제공하는 것을 특징으로 한다.
한편, 상기 각각의 제2 디코더는, 상기
Figure 112008053431435-PAT00005
개의 계조전압들 각각에 연결되며, 대응하는 계조전압을 버퍼링하여 출력하는
Figure 112008053431435-PAT00006
개의 버퍼를 구비할 수 있다.
한편, 상기 출력 버퍼부는 상기 디스플레이 구동회로의 데이터 채널에 대응하는 수의 출력 버퍼들을 구비하고, 제1 디코더의 출력과 상기 출력 버퍼의 입력 사이에 연결되며, 제1 제어신호에 응답하여 스위칭이 제어되는 제1 스위치 및 제2 디코더의 출력과 상기 출력 버퍼의 입력 사이에 연결되며, 제2 제어신호에 응답하여 스위칭이 제어되는 제2 스위치를 더 구비할 수 있다.
바람직하게는, 상기 제2 제어신호와 상기 제1 제어신호는 순차적으로 활성화되며, 상기 출력 버퍼의 입력단으로 상기 프리차지 전압이 제공된 이후 상기 제1 디코더의 출력이 상기 출력 버퍼의 입력단으로 제공되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 디스플레이 구동회로는, a 개의 감마 기준전압들을 입력받아 b 개의 계조전압들을 발생하는 계조전압 발생부(단, a 및 b 는 2 이상의 정수)와, 복수의 제1 디코더들을 구비하고, 각각의 제1 디코더는 n 비트의 데이터 신호(단, n은 정수)에 대응하는 계조전압을 선택하여 출력하는 메인 디코더부와, 복수의 제2 디코더들을 구비하고, 각각의 제2 디코더는 상기 b 개의 계조전압들 중 c 개의 계조전압들에 연결되며(단, c는 b 미만의 정수), 상기 n 비트의 데이터 신호 중 m 비트의 데이터 신호(단, m은 n 미만의 정수)를 입력받아 이에 대응하는 계조전압을 선택하여 출력하는 프리 디코더부 및 상기 계조전압 발생부와 상기 제2 디코더 사이에 배치되며, 상기 c 개의 계조전압들 각각에 연결되는 버퍼들을 구비하는 버퍼부;를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 디스플레이 구동회로의 구동방법에 있어서, 상기 디스플레이 구동회로는, n 비트의 데이터 신호를 이용하여 b 개의 계조를 구현하고, 상기 b 개의 계조에 대응하는 계조전압들을 발생하기 위하여 a 개의 감마 기준전압들 사이에 연결되는 (a-1) 개의 저항 스트링들을 구비하며(단, a, b, n은 각각 정수), 상기 n 비트의 데이터 신호 중 상위 m 비트의 데이터 신호를 디코딩하는 단계와, 상기 m 비트의 데이터 신호의 디코딩 결과에 기반하여, 상기 (a-1) 개의 저항 스트링들 중 어느 하나의 저항 스트링에서 발생한 계조전압을 프리차지 전압으로서 출력하는 단계와, 상기 n 비트의 데이터 신호를 디코딩하는 단계 및 상기 n 비트의 데이터 신호의 디코딩 결과에 기반하여, 상기 b 개의 계조전압들 중 어느 하나의 계조전압을 출력하는 단계를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 디스플레이 구동회로 및 그 구동방법에 따르면, 프리 디코딩 동작을 수행함으로써 출력되는 계조 데이터들의 슬루 레이트를 균일하게 할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 디스플레이 구동회로를 나타내는 블록도이다. 도시된 바와 같이 상기 디스플레이 구동회로(100)는, 래치부(110), 디코더부(120), 출력 버퍼부(130) 및 계조전압 발생부(140)를 구비한다. 디코더부(120)는 프리 디코더부(121)와 메인 디코더부(122) 및 스위치부(123)를 구비할 수 있다. 또한, 상기 스위치부(123)는 디코더부(120) 내에 구비되는 것으로 도시되었으나, 상기 스위치부(123)는 디코더부(120)와 출력 버퍼부(130) 사이에 구비되는 것으로 표현되어도 무방하다. 또한, 프리 디코더부(121)와 메인 디코더부(122)가 동일 회로블록으로서 디코더부(120) 내에 구비되는 것으로 도시되었으나, 프리 디코더부(121)와 메인 디코더부(122)는 서로 각각 독립한 회로 블록으로서 표현되어도 무방하다.
래치부(110)는 외부로부터 데이터 신호(D1 내지 Dx)을 입력받아 소정의 클록신호(CLK)에 응답하여 데이터 신호(D1 내지 Dx)를 디코더부(120)로 출력한다. 디스플레이 구동회로(100)가 패널(미도시)로 계조 데이터를 제공하기 위한 x 개의 데이터 채널을 구비하는 경우, 래치부(110)는 x 개의 데이터 신호(D1 내지 Dx)를 수신 하며 각각의 데이터 신호는 소정 비트수(일예로서, n 비트)를 갖는다.
계조전압 발생부(140)는 외부로부터 복수의 감마 기준전압들(VGMA1 내지 VGMAa)을 입력받으며, 상기 감마 기준전압들(VGMA1 내지 VGMAa)을 분압하여 b 개의 계조전압들(Vref1 내지 Vrefb)을 발생한다. 이를 위하여 계조전압 발생부(140) 내에는 감마 기준전압들(VGMA1 내지 VGMAa) 사이에 연결되는 저항 스트링을 구비한다. 데이터 신호(D1 내지 Dx) 각각이 n 비트를 갖는 경우, 계조전압 발생부(140)는 감마 기준전압들(VGMA1 내지 VGMAa)을 분압하여
Figure 112008053431435-PAT00007
개의 계조전압들(Vref1 내지 Vrefb)을 발생한다.
디코더부(120)는 데이터 신호(D1 내지 Dx)와 b 개의 계조전압들(Vref1 내지 Vrefb)을 입력받는다. 메인 디코더부(122)는 디스플레이 구동회로(100)의 데이터 채널 수에 해당하는 제1 디코더들(미도시)을 구비한다. 상기한 바와 같이 x 개의 데이터 채널이 존재하는 경우, 메인 디코더부(122)는 x 개의 제1 디코더들을 구비한다.
각각의 제1 디코더는, 대응하는 n 비트의 데이터 신호와 b 개(
Figure 112008053431435-PAT00008
개)의 계조전압들(Vref1 내지 Vrefb)을 입력받아, 데이터 신호의 디코딩 결과에 기반하여 어느 하나의 계조전압을 선택하여 출력한다. 선택된 계조전압은 스위치부(123)의 일 입력단으로 제공된다.
한편, 프리 디코더부(121)는 x 개의 데이터 채널에 대응하여 x 개의 제2 디코더들을 구비하며, 각각의 제2 디코더는 상기 n 비트의 데이터 신호 중 일부 비트 의 데이터 신호(일예로서, m 비트의 데이터 신호, m은 n 미만의 정수)를 입력받으며, 또한 상기 계조전압들(Vref1 내지 Vrefb) 중 일부의 계조전압들을 입력받는다. 바람직하게는, 상기 n 비트의 데이터 신호 중 상위 m 비트의 데이터 신호가 각각의 제2 디코더로 제공될 수 있다. 각각의 제2 디코더가 m 비트의 데이터 신호를 입력받는 경우, 상기 계조전압들(Vref1 내지 Vrefb) 중
Figure 112008053431435-PAT00009
개의 계조전압들이 각각의 제2 디코더로 제공될 수 있다.
각각의 제2 디코더는 m 비트의 데이터 신호를 디코딩하여 이에 대응하는 계조전압을 선택하여 출력한다. 선택된 계조전압은 스위치부(123)의 다른 입력단으로 제공된다. 상기 제2 디코더로부터 출력된 계조전압은, 출력 버퍼부(130)의 입력단을 프리차지 시키기 위한 프리차지 전압으로 이용된다.
한편, 프리 디코더부(121)는, 계조전압 발생부(140)에서 발생된 계조전압들(VG1 내지 VGb) 중 RC 지연시간에 취약한 계조전압들이 제공될 수 있다. 다시 말하면, 계조전압 발생부(140)는 복수의 저항 스트링(미도시)을 구비하고, 각각의 저항 스트링의 양단으로는 감마 기준전압이 제공되는데, 저항 스트링에 구비되는 직렬 연결된 복수의 저항들 중 대략 중간에 위치한 저항들에 의해 발생되는 계조전압(일예로서, 양단의 감마 기준전압의 대략 중간값을 갖는 계조전압)이 프리 디코더부(121)로 제공될 수 있다.
또한, 프리 디코더부(121)로 제공되는 계조전압들은 소정의 버퍼(미도시)를 거쳐 프리 디코더부(121)로 제공될 수 있다. 상기 버퍼는 프리 디코더부(121) 내에 구비될 수 있으며, 또는 계조전압들과 프리 디코더부(121) 사이에 연결되는 것으로 표현되어도 무방하다.
스위치부(123)는 각각의 데이터 채널에 대응하여 제1 스위치 및 제2 스위치가 구비된다. 제1 스위치는 제1 디코더의 출력을 입력받으며, 제1 제어신호에 응답하여 이를 출력 버퍼부(130)로 제공한다. 또한 제2 스위치는 제2 디코더의 출력을 입력받으며, 제2 제어신호에 응답하여 이를 출력 버퍼부(130)로 제공한다. 바람직하게는, 상기 제1 스위치와 제2 스위치는 교번하게 스위칭된다.
출력 버퍼부(130)는 프리 디코더부(121) 및 메인 디코더부(122)로부터 제공된 계조전압들을 선택적으로 입력받는다. 출력 버퍼부(130)는 입력된 계조전압(X1 내지 Xx)을 버퍼링하고, 디스플레이 장치를 구동하기 위한(패널을 구동하기 위한) 계조 데이터(Y1 내지 Yx)를 출력한다. 출력 버퍼부(130)의 입력단은 프리 디코더부(121)에서 출력된 계조전압에 의해 먼저 프리차지 되며, 이후 출력 버퍼부(130)는 메인 디코더부(122)에서 출력된 계조전압을 입력받아 이를 버퍼링하여 출력한다.
상기와 같이 구성될 수 있는 본 발명의 일실시예에 따른 디스플레이 구동회로의 동작을 도 4 및 도 5를 참조하여 자세하게 설명한다.
도 4는 도 3의 디스플레이 구동회로를 자세하게 나타내는 블록도이다. 계조전압 발생부(140)는 복수 개의 감마 기준전압들을 수신하며, 상기 수신된 감마 기준전압들을 분압하여 계조전압들을 발생하기 위하여 복수의 저항 스트링을 구비할 수 있다. 계조전압 발생부(140)가 a 개의 감마 기준전압들을 수신하는 경우, 계조전압 발생부(140)는 a-1 개의 저항 스트링을 구비할 수 있다. 일예로서, 계조전압 발생부(140)가 9 개의 감마 기준전압들(VGMA1 내지 VGMA9)을 수신하는 경우, 계조전압 발생부(140)는 8 개의 저항 스트링들(140_1 내지 140_8)을 구비할 수 있다. 감마 기준전압들(VGMA1 내지 VGMA9)과 계조전압 발생부(140) 사이에 도시된 버퍼들은 디스플레이 구동회로(100)의 외부에 배치될 수 있다.
저항 스트링들(140_1 내지 140_8) 각각은 직렬하게 연결되는 복수의 저항들을 구비한다. 일예로서, 각각의 채널에 대응하는 n 비트의 데이터 신호가 10 비트로 이루어지는 경우, 저항 스트링들(140_1 내지 140_8)의 분압에 의하여 1024 개의 계조전압들(VG1 내지 VG1024)이 발생된다.
도 4에 도시된 제1 디코더(122x)는, 도 3의 메인 디코더부(122)에 구비되는 복수의 제1 디코더들 중 x 번째의 제1 디코더를 나타내며, 상기 제1 디코더(122x)는 10 비트의 데이터 신호(D[1:10])와 상기 1024 개의 계조전압들(VG1 내지 VG1024)을 입력받는다. 제1 디코더(122x)는 10 비트의 데이터 신호(D[1:10])를 디코딩한 결과에 따라 상기 1024 개의 계조전압들(VG1 내지 VG1024) 중 어느 하나의 계조전압을 선택하여 출력한다. 선택된 계조전압은 제1 스위치(SW1)로 제공된다.
한편, 도 4에 도시된 제2 디코더(121x)는, 도 3의 프리 디코더부(121)에 구비되는 복수의 제2 디코더들 중 x 번째의 제2 디코더를 나타내며, 상기 제2 디코더(121x)는 10 비트의 데이터 신호(D[1:10]) 중 일부 비트의 데이터 신호(일예로서, 3 비트의 데이터 신호(D[8:10]))를 입력받는다. 또한 제2 디코더(121x)는 상기 1024 개의 계조전압들(VG1 내지 VG1024) 중 일부의 계조전압들(일예로서, 8 개의 계조전압들)을 입력받는다. 제2 디코더(121x)는 3 비트의 데이터 신호(D[8:10])를 디코딩한 결과에 따라 상기 8 개의 계조전압들 중 어느 하나의 계조전압을 선택하여 출력한다. 선택된 계조전압은 제2 스위치(SW2)로 제공된다. 제1 스위치(SW1) 및 제2 스위치(SW2)는 교번하게 스위칭되며, 스위칭 동작에 따라 제1 디코더(122x)의 출력 또는 제2 디코더(121x)의 출력을 출력 버퍼부(130)의 입력신호(Xx)로서 제공한다.
상술하였던 바와 같이, 바람직하게는, 제2 디코더(121x)로 제공되는 3 비트의 데이터 신호(D[8:10])는 10 비트의 데이터 신호(D[1:10]) 중 상위 3 개의 비트이다. 또한, 제2 디코더(121x)로 제공되는 8 개의 계조전압들은, 8 개의 저항 스트링들(140_1 내지 140_8) 각각에서 발생된 계조전압이다. 일예로서, 제1 저항 스트링(140_1)에서 발생되는 계조전압들 중 대략 제1 감마 기준전압(VGMA1)과 제2 감마 기준전압(VGMA2)의 중간값을 갖는 계조전압이 제2 디코더(121x)로 제공된다. 또한 제2 저항 스트링(140_2)에서 발생되는 계조전압들 중 대략 제2 감마 기준전압(VGMA2)과 제3 감마 기준전압(VGMA3)의 중간값을 갖는 계조전압이 제2 디코더(121x)로 제공된다. 상기와 같은 방식에 따라, 8 개의 저항 스트링들(140_1 내지 140_8) 각각에서 발생된 어느 하나의 계조전압이 제2 디코더(121x)로 제공된다.
제2 디코더(121x)로 제공되는 8 개의 계조전압들은 버퍼부(124x)를 거쳐 제2 디코더(121x)로 제공될 수 있다. 이를 위하여, 버퍼부(124x)는 8 개의 계조전압들 각각에 대응하는 8 개의 버퍼(미도시)를 구비할 수 있다.
저항 스트링들(140_1 내지 140_8) 각각에서 발생되는 계조전압들 사이에는 슬루 레이트가 비균일할 수 있으며, 특히 각각의 저항 스트링들(140_1 내지 140_8) 에서 중간 레벨의 계조전압의 슬루 레이트가 낮은 문제가 있다. 본 발명의 일실시예에서는, 제2 디코더(121x)로 제공되며 소정의 버퍼에 의해서 버퍼링된 계조전압들 중 어느 하나의 계조전압으로 출력 버퍼부(130)의 입력단을 프리차지시킨다. 이에 따라 상기 각각의 저항 스트링들(140_1 내지 140_8)에서 중간 레벨의 계조전압의 슬루 레이트를 증가시키고, 이에 따라 계조전압들 사이의 슬루 레이트를 균일하게 한다.
10 비트의 데이터 신호(D[1:10])에 대응하여 1024 개의 계조전압들(VG1 내지 VG1024) 중 어느 하나의 계조전압이 선택되는 경우, 상위 3 비트의 데이터 신호(D[8:10])에 의하여 상기 선택되는 계조전압이 발생되는 저항 스트링의 정보를 알 수 있다. 일예로서, 제1 디코더(122x)에 의해 제1 저항 스트링(140_1)에서 발생되는 계조전압이 선택되는 경우, 제2 디코더(121x)는 제1 저항 스트링(140_1)에서 제공되며 버퍼링 수행된 계조전압을 선택적으로 출력함으로써 출력 버퍼부(130)의 입력단을 프리차지 시킨다. 즉, 제2 디코더(121x)는 실제 패널에 화상을 구현하기 위한 계조전압과 인접한 레벨을 갖는 프리차지 전압(바람직하게는, 동일한 저항 스트링에서 발생되는 계조전압)을 출력하여 출력 버퍼부(130)의 입력단을 프리차지 시키고, 이후 제1 디코더(122x)에서 출력된 계조전압을 출력 버퍼부(130)의 입력단으로 제공함으로써 출력 버퍼부(130)의 입력단을 실제 패널을 구동하기 위한 세밀한 계조전압으로 조절한다.
상기한 내용과 유사한 방식으로, 소정의 채널에 대응하는 10 비트의 데이터 신호(D[1:10])에 응답하여 제2 저항 스트링(140_2)에서 발생된 계조전압이 선택되 는 경우를 설명하면 다음과 같다.
일예로서, 10 비트의 데이터 신호(D[1:10]) 중 상위 세 개의 비트(D[8:10])가 001 값을 갖는 경우, 제1 디코더(122x)는 하위 7 개의 비트(D[1:7])의 상태에 따라 제2 저항 스트링(140_2)에서 발생된 계조전압들(VG129, VG130, VG131...) 중 어느 하나의 계조 전압을 선택하여 출력한다. 또한, 제2 디코더(121x)는 상기 상위 세 개의 비트(D[8:10])를 디코딩하고, 그 결과에 따라 8 개의 저항 스트링(140_1 내지 140_8) 각각으로부터 제공된 8 개의 계조전압들(버퍼링 수행된 계조전압들) 중 어느 하나의 계조전압을 선택적으로 출력한다. 상술한 바와 같이, 상위 세 개의 비트(D[8:10])가 001 값을 갖는 경우, 제2 디코더(121x)는 제2 저항 스트링(140_2)에서 제공된 계조전압을 선택적으로 출력한다.
디스플레이 구동회로(100)가 계조 데이터(Y1 내지 Yx)의 출력을 시작하는 경우, 먼저 제1 스위치(SW1)는 턴 오프되고 제2 스위치(SW2)는 턴온된다. 제2 스위치(SW2)가 턴온됨에 따라, 제2 디코더(121x)의 출력이 제2 스위치(SW2)를 통하여 출력 버퍼부(130)의 입력단으로 프리차지 전압으로서 제공된다. 상기 제2 디코더(121x)의 출력은 버퍼링 수행된 계조전압이므로, 출력 버퍼부(130)의 입력단으로 제공되는 신호의 슬루 레이트를 증가시킨다. 또한, 상기 제2 디코더(121x)의 출력은 실제 계조 데이터로서 선택되는 계조전압과 동일한 저항 스트링에서 발생된 것이므로, 출력 버퍼부(130)의 입력단은 실제 계조 데이터에 대응하는 계조전압과 유사한 전압 레벨로 프리차지 된다.
이후, 제1 스위치(SW1)는 턴온되고 제2 스위치(SW2)는 턴 오프된다. 제1 스 위치(SW1)가 턴온됨에 따라, 제1 디코더(122x)의 출력이 제1 스위치(SW1)를 통하여 출력 버퍼부(130)의 입력단으로 제공된다. 제1 디코더(122x)에서 출력되는 계조전압에 의하여, 출력 버퍼부(130)의 입력단은 실제 계조 데이터에 대응하는 전압 레벨로 조절된다.
도 5는 도 3의 디스플레이 구동회로를 구현하는 일예를 나타내는 회로도이다. 제1 감마 기준전압(VGMA1) 및 제2 감마 기준전압(VGMA2) 사이에 연결되는 제1 저항 스트링(140_1)에는 다수 개의 계조전압들이 발생되는데, 도 5에는 설명의 편의를 위하여 제1 내지 제3 계조전압들(VG1, VG2, VG3)만을 도시하였다. 이와 마찬가지로, 제1 디코더(122x)는 계조전압 발생부(140)에서 발생되는 전체 계조전압들에 대응하여 스위치 트랜지스터들이 구비되나, 상기 제1 내지 제3 계조전압(VG1, VG2, VG3)에 대응하는 스위치 트랜지스터들을 도시하였다. 또한 제2 디코더(121x) 및 버퍼(BUF)는 계조전압 발생부(140)에 구비되는 저항 스트링들의 수만큼 배치될 수 있으나, 설명의 편의상 제1 저항 스트링(140_1)에 대응하는 버퍼(BUF) 및 스위치 트랜지스터들을 도시하였다.
소정의 데이터 채널에 대응하는 10 비트의 데이터 신호(D[1:10])에서 상위 세 개의 비트가 "000"에 해당하고, 제1 내지 제3 계조전압들(VG1, VG2, VG3) 중 제2 계조전압(VG2)이 제1 감마 기준전압(VGMA1) 및 제2 감마 기준전압(VGMA2)의 대략 중간값을 갖는 경우를 가정한다.
상기 제2 계조전압(VG2)은 소정의 버퍼(BUF)를 거쳐 제2 디코더(121x)로 제공된다. 제2 디코더(121x)는 상위 세 개의 비트의 데이터 신호(D[8:10])를 디코딩 하고, 버퍼링 수행된 제2 계조전압(VG2)을 제2 디코더(121x)의 출력단(N2)을 통하여 제2 스위치(SW2)로 출력한다. 제2 제어신호(/CSP)가 활성화됨에 따라, 버퍼링된 제2 계조전압(VG2)은 노드 N3을 거쳐 출력 버퍼부(130)의 입력신호(Xx)로 제공된다. 이에 따라 출력 버퍼부(130)의 입력단은 제2 계조전압(VG2)에 대응하는 전압 레벨로 프리차지 된다.
한편, 제1 디코더(122x)는 10 비트의 데이터 신호(D[1:10])를 디코딩한다. 일예로서, 10 비트의 데이터 신호(D[1:10])를 디코딩하여 제3 계조전압(VG3)을 선택적으로 출력하는 경우, 스위치 트랜지스터들의 스위칭 동작에 의하여 제3 계조전압(VG3)을 제1 디코더(122x)의 출력단(N1)을 통해 제1 스위치(SW1)로 출력한다. 소정의 프리차지 구간 이후 제2 제어신호(/CSP)가 비활성화됨에 따라 제2 스위치(SW2)는 턴오프되고, 제1 제어신호(CSP)가 활성화됨에 따라 제1 스위치(SW1)는 턴온된다. 이에 따라 제3 계조전압(VG3)은 노드 N3을 거쳐 출력 버퍼부(130)의 입력신호(Xx)로 제공된다. 출력 버퍼부(130)의 입력단은 실제 계조 데이터에 대응하는 제3 계조전압(VG3)의 레벨로 조절된다.
도 6은 본 발명의 일실시예에 따른 디스플레이 구동회로의 동작특성을 나타내는 파형도이다.
클록신호(CLK1)에 의하여 디스플레이 구동회로(100)의 출력 버퍼부(130)가 출력을 시작하는데, 별도의 제어신호(CSP)를 이용하여 소정의 구간 동안 프리 디코더부(121)의 출력을 출력 버퍼부(130)로 제공한다. 즉, 실제 계조 데이터에 대응하는 계조전압을 출력 버퍼부(130)로 제공하기에 앞서, 프리 디코더부(121)의 출력을 출력 버퍼부(130)로 제공하여 출력 버퍼부(130)의 입력단을 프리차지 시킨다. 일예로서, 메인 디코더부(122)의 출력에 연결되는 제1 스위치(SW1) 및 프리 디코더부(121)의 출력에 연결되는 제2 스위치(SW2)가 각각 NMOS 트랜지스터로 이루어지는 경우, 로우 레벨의 제1 제어신호(CSP)에 응답하여 제1 스위치(SW1)가 턴오프되고, 상기 제1 제어신호(CSP)를 반전한 제2 제어신호(/CSP)에 응답하여 제2 스위치(SW2)가 턴온된다. 이에 따라, 상기 제1 제어신호(CSP)의 로우 구간동안 프리 디코더부(121)의 출력이 출력 버퍼부(130)로 제공됨으로써 출력 버퍼부(130)의 입력단을 프리차지 시킨다.
상기 프리차지 구간 이후에는 제1 제어신호(CSP)가 하이 레벨로 변동하며, 하이 레벨의 제1 제어신호(CSP)에 응답하여 제1 스위치(SW1)가 턴온되고, 로우 레벨의 제2 제어신호(/CSP)에 응답하여 제2 스위치(SW2)가 턴 오프된다. 이에 따라, 상기 제1 제어신호(CSP)의 하이 구간동안 메인 디코더부(122)의 출력(실제 계조 데이터에 대응하는 계조전압)이 출력 버퍼부(130)로 제공된다.
한편, 도 6에 도시된 신호들 중 신호 POL은 극성 제어신호를 나타내며, Y2k-1은 출력 버퍼부(130)의 홀수 번째 채널에서 출력되는 계조 데이터를 나타내고, 또한 Y2k은 출력 버퍼부(130)의 짝수 번째 채널에서 출력되는 계조 데이터를 나타낸다. 슬루 레이트의 비균일 특성은, 특히 극성 제어신호(POL)의 레벨이 천이함에 따라 출력 버퍼부(130)의 각각의 채널에서 출력되는 계조 데이터의 레벨이 반전되는 경우에 더 문제가 될 수 있다. 그러나, 본 발명의 일실시예에서 설명된 프리 디코더에 의한 프리차지 동작에 의하여, 점선으로 도시된 파형과 같이 계조 데이 터(Y2k-1, Y2k)의 슬루 레이트가 증가하게 된다. 즉, 디코더의 RC 지연시간 특성에 가장 취약한 계조전압에 별도의 구동회로(일예로서, 버퍼)를 적용하고, 상기 계조전압에 대한 전류 구동능력을 상승시킨다. 이에 따라 상기 가장 취약한 계조전압 및 그 주변의 계조전압의 RC 지연시간을 감소시켜 계조전압 사이의 슬루 레이트를 균등하게 한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 종래의 디스플레이 구동회로를 나타내는 블록도이다.
도 2a,b는 도 1의 디스플레이 구동회로를 자세히 나타내는 회로도이다.
도 3은 본 발명의 일실시예에 따른 디스플레이 구동회로를 나타내는 블록도이다.
도 4는 도 3의 디스플레이 구동회로를 자세하게 나타내는 블록도이다.
도 5는 도 3의 디스플레이 구동회로를 구현하는 일예를 나타내는 회로도이다.
도 6은 본 발명의 일실시예에 따른 디스플레이 구동회로의 동작특성을 나타내는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 디스플레이 구동회로
110: 래치부
120: 디코더부
121: 프리 디코더부
122: 메인 디코더부
123: 스위치부
130: 출력 버퍼부
140: 계조전압 발생부

Claims (24)

  1. 적어도 하나의 감마 기준전압를 입력받아 복수의 계조전압들을 발생하는 계조전압 발생부;
    상기 계조전압들 및 외부로부터의 데이터들을 수신하고, 상기 데이터들을 디코딩하여 이에 대응하는 계조전압을 선택하여 출력하는 메인 디코더부;
    상기 데이터들 중 일부의 데이터를 디코딩하여 프리차지 전압을 출력하는 프리 디코더부; 및
    상기 메인 디코더부 및 상기 프리 디코더부의 출력을 선택적으로 입력받아, 디스플레이 장치를 구동하기 위한 계조 데이터를 출력하는 출력 버퍼부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  2. 제1항에 있어서, 상기 프리 디코더부는,
    상기 발생된 계조전압들 중 일부의 계조전압을 입력받아 버퍼링하며, 상기 버퍼링된 계조전압을 상기 프리차지 전압으로서 출력하기 위한 버퍼부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  3. 제2항에 있어서,
    상기 메인 디코더부와 상기 프리 디코더부의 출력을 상기 출력 버퍼부로 제공하기 위한 스위치부를 더 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  4. 제3항에 있어서, 상기 스위치부는,
    상기 메인 디코더부와 상기 출력 버퍼부 사이에 연결되며, 제1 제어신호에 응답하여 상기 선택된 계조전압을 상기 출력 버퍼부의 입력단으로 제공하는 제1 스위치부; 및
    상기 프리 디코더부와 상기 출력 버퍼부 사이에 연결되며, 제2 제어신호에 응답하여 상기 프리차지 전압을 상기 출력 버퍼부의 입력단으로 제공하는 제2 스위치부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  5. 제4항에 있어서,
    상기 제2 제어신호는 상기 제1 제어신호를 반전한 신호인 것을 특징으로 하는 디스플레이 구동회로.
  6. 제1항에 있어서,
    상기 계조전압 발생부는, a 개의 감마 기준전압들을 수신하며, 상기 감마 기준전압들 사이에 각각 연결되는 a-1 개의 저항 스트링을 구비하고, 상기 감마 기준 전압들을 분압하여
    Figure 112008053431435-PAT00010
    개의 계조전압들을 발생하며(단, a 및 n은 정수),
    상기 메인 디코더부는, 상기 디스플레이 구동회로의 데이터 채널에 대응하는 수의 제1 디코더들을 구비하고, 각각의 제1 디코더는 n 비트의 데이터를 디코딩하여 이에 대응하는 계조전압을 출력하는 것을 특징으로 하는 디스플레이 구동회로.
  7. 제6항에 있어서, 상기 프리 디코더부는,
    상기 디스플레이 구동회로의 데이터 채널에 대응하는 수의 제2 디코더들을 구비하고, 각각의 제2 디코더는 n 비트의 데이터 중 상위 m 비트의 데이터와 상기
    Figure 112008053431435-PAT00011
    개의 계조전압들 중
    Figure 112008053431435-PAT00012
    개의 계조전압들을 입력받으며, 상기 m 비트의 데이터를 디코딩하여 어느 하나의 계조전압을 상기 프리차지 전압으로서 출력하는 것을 특징으로 하는 디스플레이 구동회로(단, m은 n보다 작은 정수).
  8. 제7항에 있어서,
    상기 a-1 개의 저항 스트링 각각에서 발생된 어느 하나의 계조전압이 상기 제2 디코더로 제공되는 것을 특징으로 하는 디스플레이 구동회로.
  9. 제8항에 있어서,
    상기 a-1 개의 저항 스트링 각각은, 그 양단에 연결된 두 개의 감마 기준전압의 대략 중간값에 해당하는 계조전압을 상기 제2 디코더로 제공하는 것을 특징으로 하는 디스플레이 구동회로.
  10. 제7항에 있어서, 상기 각각의 제2 디코더는,
    상기
    Figure 112008053431435-PAT00013
    개의 계조전압들 각각에 연결되며, 대응하는 계조전압을 버퍼링하 여 출력하는
    Figure 112008053431435-PAT00014
    개의 버퍼를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  11. 제7항에 있어서,
    상기 출력 버퍼부는 상기 디스플레이 구동회로의 데이터 채널에 대응하는 수의 출력 버퍼들을 구비하고,
    제1 디코더의 출력과 상기 출력 버퍼의 입력 사이에 연결되며, 제1 제어신호에 응답하여 스위칭이 제어되는 제1 스위치; 및
    제2 디코더의 출력과 상기 출력 버퍼의 입력 사이에 연결되며, 제2 제어신호에 응답하여 스위칭이 제어되는 제2 스위치를 더 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  12. 제11항에 있어서,
    상기 제2 제어신호와 상기 제1 제어신호는 순차적으로 활성화되며, 상기 출력 버퍼의 입력단으로 상기 프리차지 전압이 제공된 이후 상기 제1 디코더의 출력이 상기 출력 버퍼의 입력단으로 제공되는 것을 특징으로 하는 디스플레이 구동회로.
  13. a 개의 감마 기준전압들을 입력받아 b 개의 계조전압들을 발생하는 계조전압 발생부(단, a 및 b 는 2 이상의 정수);
    복수의 제1 디코더들을 구비하고, 각각의 제1 디코더는 n 비트의 데이터 신 호(단, n은 정수)에 대응하는 계조전압을 선택하여 출력하는 메인 디코더부;
    복수의 제2 디코더들을 구비하고, 각각의 제2 디코더는 상기 b 개의 계조전압들 중 c 개의 계조전압들에 연결되며(단, c는 b 미만의 정수), 상기 n 비트의 데이터 신호 중 m 비트의 데이터 신호(단, m은 n 미만의 정수)를 입력받아 이에 대응하는 계조전압을 선택하여 출력하는 프리 디코더부; 및
    상기 계조전압 발생부와 상기 제2 디코더 사이에 배치되며, 상기 c 개의 계조전압들 각각에 연결되는 버퍼들을 구비하는 버퍼부;를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  14. 제13항에 있어서,
    상기 메인 디코더부 및 상기 프리 디코더부의 출력을 선택적으로 입력받아, 디스플레이 장치를 구동하기 위한 계조 데이터를 출력하는 출력 버퍼부를 더 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  15. 제14항에 있어서,
    상기 디스플레이 구동회로는 복수의 스위치부들을 더 구비하며,
    각각의 스위치부는, 상기 제1 디코더의 출력에 연결되고 제1 제어신호에 의해 제어되는 제1 스위치; 및 상기 제2 디코더의 출력에 연결되고 제2 제어신호에 의해 제어되는 제2 스위치를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  16. 제15항에 있어서,
    상기 제2 스위치가 턴온됨에 의하여, 상기 출력 버퍼부의 입력단을 상기 제2 디코더에서 출력되는 계조전압으로 프리차지하며,
    상기 프리차지 이후, 상기 제1 스위치가 턴온됨에 의하여, 상기 출력 버퍼부의 입력단으로 상기 제1 디코더에서 출력되는 계조전압을 제공하는 것을 특징으로 하는 디스플레이 구동회로.
  17. 제14항에 있어서,
    상기 계조전압 발생부는 상기 a 개의 감마 기준전압들 사이에 연결되는 (a-1) 개의 저항 스트링들을 구비하며, 각각의 a-1 개의 저항 스트링마다 어느 하나의 계조전압이 상기 버퍼부로 제공되는 것을 특징으로 하는 디스플레이 구동회로.
  18. 제17항에 있어서,
    a-1 개의 저항 스트링 각각에서 발생되는 계조전압들 중 중간 레벨을 갖는 계조전압이 상기 버퍼부로 제공되는 것을 특징으로 하는 디스플레이 구동회로.
  19. 제17항에 있어서,
    상기 m 비트의 데이터 신호는 상기 n 비트의 데이터 신호 중 상위 비트에 해당하는 신호이며,
    상기 제2 디코더는, 상기 m 비트의 데이터 신호를 디코딩한 결과에 따라 어 느 하나의 저항 스트링에서 제공된 계조전압을 선택적으로 출력하여 상기 출력 버퍼부의 입력단을 프리차지 시키며,
    상기 제1 디코더는, 상기 n 비트의 데이터 신호를 디코딩한 결과에 따라 이에 대응하는 계조전압을 상기 프리차지된 출력 버퍼부의 입력단으로 제공하는 것을 특징으로 하는 디스플레이 구동회로.
  20. 디스플레이 구동회로의 구동방법에 있어서,
    상기 디스플레이 구동회로는, n 비트의 데이터 신호를 이용하여 b 개의 계조를 구현하고, 상기 b 개의 계조에 대응하는 계조전압들을 발생하기 위하여 a 개의 감마 기준전압들 사이에 연결되는 (a-1) 개의 저항 스트링들을 구비하며(단, a, b, n은 각각 정수),
    상기 n 비트의 데이터 신호 중 상위 m 비트의 데이터 신호를 디코딩하는 단계;
    상기 m 비트의 데이터 신호의 디코딩 결과에 기반하여, 상기 (a-1) 개의 저항 스트링들 중 어느 하나의 저항 스트링에서 발생한 계조전압을 프리차지 전압으로서 출력하는 단계;
    상기 n 비트의 데이터 신호를 디코딩하는 단계; 및
    상기 n 비트의 데이터 신호의 디코딩 결과에 기반하여, 상기 b 개의 계조전압들 중 어느 하나의 계조전압을 출력하는 단계를 구비하는 것을 특징으로 하는 디스플레이 구동회로의 구동방법.
  21. 제20항에 있어서,
    상기 m 비트의 데이터 신호를 디코딩하는 단계는, 상기 m 비트의 데이터 신호 및 a-1 개의 저항 스트링 각각으로부터 어느 하나의 계조전압을 제공받는 프리 디코더부에서 수행되며,
    상기 n 비트의 데이터 신호를 디코딩하는 단계는, 상기 n 비트의 데이터 신호 및 상기 b 개의 계조전압들을 제공받는 메인 디코더부에서 수행되는 것을 특징으로 하는 디스플레이 구동회로의 구동방법.
  22. 제21항에 있어서,
    상기 m 비트의 데이터 신호의 디코딩 결과에 기반하여 출력되는 프리차지 전압과, 상기 n 비트의 데이터 신호의 디코딩 결과에 기반하여 출력되는 계조전압은 서로 동일한 저항 스트링에서 발생된 것을 특징으로 하는 디스플레이 구동회로의 구동방법.
  23. 제21항에 있어서,
    각각의 저항 스트링에서 발생되는 계조전압들 중 중간 레벨을 갖는 계조전압이 상기 프리 디코더부로 제공되는 것을 특징으로 하는 디스플레이 구동회로의 구동방법.
  24. 제21항에 있어서,
    상기 프리 디코더부로 제공되는 계조전압들을 버퍼링하는 단계를 더 구비하는 것을 특징으로 하는 디스플레이 구동회로의 구동방법.
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