KR20070048898A - 액정 표시 장치의 구동 장치에서의 디코더 및 상기디코더를 포함하는 액정 표시 장치의 구동 장치 - Google Patents

액정 표시 장치의 구동 장치에서의 디코더 및 상기디코더를 포함하는 액정 표시 장치의 구동 장치 Download PDF

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Abstract

액정 표시 장치의 구동 장치에서의 디코더 및 상기 디코더를 포함하는 액정 표시 장치의 구동 장치가 개시된다. 본 발명에 따른 액정 표시 장치의 구동 장치는 레지스터, 디코더 및 출력 버퍼를 구비한다. 레지스터는 영상 신호에 상응하는 디지털 신호를 수신하여 저장한다. 디코더는, 디지털 신호를 디코딩하여, 상기 디지털 신호에 상응하는 아날로그 계조전압을 출력하며, 넌-오버랩 블록 및 디코딩 블록을 구비한다. 넌-오버랩 블록은 디지털 신호의 레벨 천이 구간(level transition duration) 및 디지털 신호의 반전 신호의 레벨 천이 구간 중 적어도 하나를 조절하여, 디지털 신호의 레벨 천이 구간과 디지털 신호의 반전 신호의 레벨 천이 구간의 오버랩을 줄인다. 디코딩 블록은 넌-오버랩 블럭의 출력 신호를 디코딩하여 아날로그 계조전압을 출력한다. 출력 버퍼는 디코더로부터 출력되는 아날로그 계조전압을 버퍼링 하여 구동전압을 발생한다. 본 발명에 의하면, 액정표시 장치 드라이버에서 디코딩 블록으로 입력되는 디지털 신호들의 레벨 천이 구간에서의 오버랩을 줄임으로써, 디코더 출력 전압의 왜곡 현상이 방지된다.
디코더(DECODER), TFT-LCD

Description

액정 표시 장치의 구동 장치에서의 디코더 및 상기 디코더를 포함하는 액정 표시 장치의 구동 장치{Decoder in LCD driver and LCD driver having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 액정 표시 장치의 구동 장치의 개략적인 블럭도이다.
도 2는 본 발명의 일 실시 예에 따른 디코더의 구성을 나타내는 블록도이다.
도 3은 도 2에 도시된 디코딩 블럭의 상세한 구성을 나타낸 것이다.
도 4는 도 2에 도시된 넌-오버랩 블럭의 상세 구성을 나타낸다.
도 5는 도 4에 도시된 인버터들의 상세 구성을 나타낸 것이다.
도 6는 넌-오버랩 블럭의 출력 신호의 파형도이다.
도 7은 오버랩 신호의 파형도이다.
본 발명은 디스플레이 장치에 관한 것으로, 좀 더 상세하게는 TFT-LCD(Thin-Film Transistor-Lyquid Crystal Display, 박막 트랜지스터 액정 디스플레이) 장치 를 구동하기 위한 드라이버 집적회로(LCD driver IC) 내의 디코더 및 이를 포함하는 TFT-LCD 구동 장치에 관한 것이다.
TFT-LCD 장치는 CRT와는 달리 자기발광성이 없어 후광이 필요하지만 동작 전압이 낮아 소비 전력이 적고, 휴대용으로 쓰일 수 있어 손목시계, 컴퓨터 등에 널리 쓰이고 있는 평판 디스플레이의 일종이다.
TFT-LCD 장치는 통상적으로 TFT-LCD 패널, 게이트 드라이버 및 소스 드라이버로 구성된다. TFT-LCD 패널은 박막 트랜지스터와 화소 전극이 배열되어 있는 하판(TFT 어레이)과 색상을 나타내기 위한 컬러 필터 및 공통 전극으로 구성된 상판, 그리고 이 두 유리기판 사이에 채워져 있는 액정으로 구성되어 있으며, 두 유리 기판의 양쪽 면에 가시광선(자연광)을 선평광하여 주는 편광판이 각각 부착되어 있다.
TFT 어레이에는, 박막트랜지스터(TFT)와 커패시터로 구성되는 각 픽셀을 매트릭스 형태로 연결하기 위한 다수의 소스 라인들과 다수의 게이트 라인들이 배선된다.
게이트 드라이버는 TFT-LCD 패널의 게이트 라인들을 순차적으로 구동한다. 소스 드라이버는 영상 신호에 해당하는 디지털 데이터(소스 데이터)를 아날로그 전압으로 변환하여 TFT-LCD 패널의 소오스 라인들을 구동한다. 따라서 소스 드라이버는 디지털 데이터를 아날로그 전압으로 변환하는 디코더를 구비한다.
소스 드라이버의 디코더는 수많은 전압들을 수신하고, 이들 전압들 중에서 입력되는 디지털 데이터에 상응하는 전압을 선택하여 출력한다. 이와 같이, 수많은 전압들을 공유하는 경우, 라우팅에 의한 기생 캐패시턴스가 증가한다. 더구나, 서로 다른 레벨의 전압들간 쇼트 패스(short path)가 발생할 경우, 출력되는 전압 레벨의 왜곡(distortion) 현상이 생긴다. 다른 전압들 간의 쇼트 패스(short path)는 디지털 데이터 비트의 레벨 천이(level transition) 구간과 상기 디지털 데이터 비트의 반전 비트의 레벨 천이 구간의 오버랩으로 인하여 발생한다.
특히, 디지털 데이터 중 최상위 비트(MSB)와 이의 반전 비트의 레벨 천이 구간의 오버랩 구간이 증가할수록, 디코더의 출력 전압의 레벨 왜곡이 출력응답속도에 더 큰 영향을 미친다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 액정표시 장치의 드라이버(구동 장치)에서의 디코더 출력 전압의 왜곡을 감소시키는 디코더 및 이를 구비하는 액정표시 장치의 구동 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치의 구동 장치는 레지스터, 디코더 및 출력 버퍼를 구비한다. 레지스터는 영상 신호에 상응하는 디지털 신호를 수신하여 저장한다. 디코더는, 상기 디지털 신호를 디코딩하여, 상기 디지털 신호에 상응하는 아날로그 계조전압을 출력한다. 출력 버퍼는 상기 아날로그 계조전압을 버퍼링 하여 구동전압을 발생한다.
상기 디코더는 넌-오버랩 블록 및 디코딩 블록을 구비한다.
넌-오버랩 블록은 상기 디지털 신호의 레벨 천이 구간(level transition duration) 및 상기 디지털 신호의 반전 신호의 레벨 천이 구간 중 적어도 하나를 조절하여, 상기 디지털 신호의 레벨 천이 구간과 상기 디지털 신호의 반전 신호의 레벨 천이 구간의 오버랩을 줄인다. 디코딩 블록은 상기 넌-오버랩 블럭의 출력 신호를 디코딩하여 상기 아날로그 계조전압을 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 액정 표시 장치의 구동 장치(100)의 개략적인 블럭도이다.
도 1을 참조하면, 액정 표시 장치의 구동 장치(100)는, 디지털 신호 수신기(110), 레지스터(120), 계조전압 발생기(125), 디코더(130) 및 출력 버퍼(140)를 구비한다.
디지털 신호 수신기(110)는 복수의 디지털 신호(S1…Sn-1, Sn)를 수신한다. 이 디지털 신호(S1…Sn-1, Sn)는 컨트롤러로부터 전송되는 영상 신호로서, 소정의 신호 방식, 예컨대 RSDS(Reduced Swing Differential Signaling) 방식을 이용하여 전송된다. 디지털 신호 수신기(110)는 소정 신호 방식의 디지털 신호(S1…Sn-1, Sn)를 N 비트의 디지털 데이터로 변환하여 레지스터(120)에 입력한다.
레지스터(120)는 N 비트의 디지털 데이터를 소스 라인의 개수(여기서는, 384개)단위로 병렬로 출력한다. 본 실시예에서는 디지털 데이터의 처리 개수, 즉 소스 라인의 수가 384개인 것으로 가정한다. 하지만, 소스 라인의 수는 가변 될 수 있다. 따라서, 레지스터(120)는 384개의 N 비트 데이터(D1[0:N-1], D2[0:N-1],…,D384[0:N-1])를 병렬로 출력한다. 디코더(130)는 상기 레지스터(120)의 384개의 디지털 데이터(D1[0:N-1], D2[0:N-1],…,D384[0:N-1])를 동시에 수신하여, 각 디지털 데이터(D1[0:N-1], D2[0:N-1],…,D384[0:N-1])에 상응하는 아날로그 전압들(OUT1, OUT2,…,OUT384)로 변환하여 출력한다.
계조 전압 발생기(125)는 디지털 데이터(D1[0:N-1], D2[0:N-1],…,D384[0:N-1])의 디코딩에 필요한 복수의 계조 전압들(LEVEL1, LEVEL2,…,LEVELm)을 발생한다. 계조전압 발생기(125)는 전원 전압(VCC)를 수신하여 다수개의 저항들(미도시)을 통해 분배된 전압들(LEVEL1, LEVEL2,…,LEVELm)을 출력한다. 감마전압(VGMA)은 계조 전압 발생기(125)의 기준전압 역할을 한다. 즉, 감마전압(VGMA)은 저항들(미도시)의 사이의 소정 노드(들)에 기준 전압으로서 입력된다. 본 실시 예에서 18개의 소정 레벨의 전압들(VGMA1~VGMA18, 미도시)이 감마 전압(VGMA)으로서 사용되는 것으로 가정하나, 이는 가변 될 수 있다.
상기 디코더(130)는 계조 전압 발생기(125)의 출력인 계조전압들(LEVEL1, LEVEL2 ,…, LEVELm)을 수신한다. 디코더(130)는 각 디지털 데이터(D1[0:N-1], D2[0:N-1],…, D384[0:N-1])를 디코딩하여, 각 디지털 데이터(D1[0:N-1], D2[0:N-1],…, D384[0:N-1])에 상응하는 아날로그 계조전압들(OUT1, OUT2,…,OUT384)을 출력한다. 즉, 디코더(130)는 N비트로 이루어지는 제1 디지털 데이터(D1[0:N-1])에 상응하는 제1 아날로그 계조 전압(OUT1), N비트로 이루어지는 제2 디지털 데이터(D2[0:N-1])에 상응하는 제2 아날로그 계조 전압(OUT2)을 출력하며, 다른 디지털 데이터(D3[0:N-1],…,D384[0:N-1])에 대해서도 각각 상응하는 아날로그 계조 전압(OUT3,…,OUT384)을 출력한다.
출력 버퍼(140)는 디코더(130)에서 출력되는 아날로그 계조전압들(OUT1, OUT2,…,OUT384)을 버퍼링하여 다수의 소스 라인들(Y1,Y2,…,Y384)을 통해 패널(150)로 출력한다.
도 2는 본 발명의 일 실시 예에 따른 디코더(130)의 구성을 나타내는 블록도이다.
도 2를 참조하면, 디코더(130)는 디코딩 블럭(210) 및 넌-오버랩 블럭(220)을 구비한다. 본 실시 예에서는 디지털 데이터의 비트수 N은 2, 아날로그 계조 전압의 수 m은 4인 것으로 가정한다. 상기 m=2N 이고, N 및 m은 가변될 수 있다.
또한, 도 2에서는, 2비트로 이루어지는 하나의 디지털 데이터(제1 디지털 제이터, D1[0:1])를 디코딩하기 위한 넌-오버랩 블록(220)과 디코딩 블록(210)이 도시되지만, 디코더(130)에는 디지털 데이터의 수(384)만큼의 넌-오버랩 블록과 디코 딩 블록이 포함된다. 즉, 실제로는 디코더(130)에 각 디지털 데이터(D1[0:N-1], D2[0:N-1],…,D384[0:N-1])에 대응되는 넌-오버랩 블록과 디코딩 블록이 구비되지만, 각 블록은 동일하므로, 도 2에서는 제1 디지털 데이터에 대응되는 넌-오버랩 블록(220)과 디코딩 블록(210)만이 대표적으로 도시된다.
넌-오버랩 블럭(220)은 디지털 데이터(D1[0], D1[1])를 수신하고 이들의 레벨 천이(level transition) 구간을 조절하여, 넌-오버랩 신호(D0', D0B', D1'및 D1B')를 출력한다. 넌-오버랩 블럭(220)에 대하서는 도 4를 참조하여 후술된다. 디코딩 블럭(210)은 넌-오버랩 신호(D0', D0B', D1'및 D1B')에 따라 다수의 복수의 계조 전압들(LEVEL1 ~ LEVEL4)을 선택적으로 출력 단자로 출력함으로써, 넌-오버랩 신호(D0', D0B', D1'및 D1B')에 대응하는 아날로그 계조 전압(OUT1)을 출력한다.
도 3은 도 2에 도시된 디코딩 블럭(210)의 상세한 구성을 나타낸 것이다.
도 3을 참조하면, 디코딩 블럭(210)은 다수의 트랜지스터들(T1, T2, …T6)을 구비한다. 설명의 편의상, 다수의 트랜지스터들(T1, T2, …T6)을 제1 내지 제6 트랜지스터라 한다.
제 1 및 제 3트랜지스터(T1 및 T3)는 각각 게이트 단자로 제 1 넌-오버랩 신호(D0')를 수신하고, 일 단자로 복수의 계조전압들(LEVEL1 ~ LEVEL4) 중 대응되는 계조전압(LEVEL1 및 LEVEL3)을 수신하며, 다른 일 단자는 제1 노드(N1)에 접속된다. 따라서, 제 1 및 제 3트랜지스터(T1 및 T3)는 각각 제 1 넌-오버랩 신호(D0')에 응답하여 턴 온/오프됨으로써, 대응되는 계조전압(LEVEL1 및 LEVEL3)을 선택적으로 제1 노드(N1)로 출력한다.
제 2 및 제 4 트랜지스터(T2 및 T4)는 각각 게이트 단자로 제 1 넌-오버랩 신호의 반전 신호(D0B')를 수신하고, 일 단자로 복수의 계조전압들(LEVEL1 ~ LEVEL4) 중 대응되는 계조전압(LEVEL2 및 LEVEL4)을 수신하며, 다른 일 단자는 제2 노드(N2)에 접속된다. 따라서, 제 2 및 제 4 트랜지스터(T2 및 T4)는 각각 제 1 넌-오버랩 신호의 반전 신호(D0B')에 응답하여 턴 온/오프됨으로써, 대응되는 계조전압(LEVEL2 및 LEVEL4)을 선택적으로 제2 노드(N2)로 출력한다.
제5 및 제6 트랜지스터(T5 및 T6)는 각각 제2 넌-오버랩 신호 및 이의 반전 신호(D1', D1B')에 응답하여 턴 온/오프됨으로써, 제1 및 제2 노드(N1 및 N2)의 전압을 선택적으로 출력한다.
따라서, (D0', D1')가 각각 (1, 1), (0, 1), (1, 0), (0, 0) 일 때, 디코딩 블록의 출력 전압, 즉 아날로그 계조전압(OUT1)은 각각 LEVEL1, LEVEL2, LEVEL3, LEVEL4 가 된다.
도 3에 도시된 디코딩 블럭(210)은 2-bit의 디지털 신호를 입력으로 하는 디코딩 블록이다. 디지털 신호의 비트 수가 증가되면, 계조 전압들(LEVEL1~LEVEL4) 수 역시 증가되며, 이에 따라 대응되는 계조 전압을 선택적으로 출력하기 위한 트랜지스터도 더 구비될 것이다.
도 4는 도 2에 도시된 넌-오버랩 블럭(220)의 상세 구성을 나타낸다.
도 4를 참조하면, 넌-오버랩 블럭(220)은 레벨 쉬프터(225, 226) 및 인버터들(221, 222, 223 및 224)을 구비한다. 제1 레벨 쉬프터(225)는 제1 디지털 데이터(D1[0], D1[1]) 중 대응되는 비트(제1 디지털 비트, D1[0])를 수신하여 구동 전압에 적합한 전압 레벨로 승압시켜, 승압된 디지털 신호 및 반전 신호(DO, DOB)를 출력한다. 제2 레벨 쉬프터(226)도 제1 레벨 쉬프터(225)와 마찬가지로, 제1 디지털 데이터(D1[0], D1[1]) 중 대응되는 비트(제2 디지털 비트, D1[1])를 수신하여 구동 전압에 적합한 전압 레벨로 승압시켜, 승압된 디지털 신호 및 반전 신호(D1, D1B)를 출력한다.
인버터들(221, 222, 223 및 224)은 각각 레벨 쉬프터(225, 226)에서 출력되는 신호들 중 대응되는 신호(D0B, D0, D1B및 D1)를 수신하고, 수신된 신호를 반전하여 넌-오버랩 신호들(D0', D0B', D1'및 D1B')을 출력한다.
도 5는 도 4에 도시된 인버터들(221, 222,223및 224)의 상세 구성을 나타낸 것이다.
도 5를 참조하면, 인버터들(221, 222,223및 224)은 각각 P채널 트랜지스터(PMOS 트랜지스터, 511) 및 N 채널 트랜지스터(NMOS 트랜지스터, 512)를 구비한다.
상기 PMOS 트랜지스터(511)는 입력 신호(IN)가 로우레벨(논리값 0)일 때 턴 온되어, 출력 신호(OT)의 전압 레벨을 전원 전압(VCC) 레벨로 끌어올리는 풀-업 트랜지스터이다. 상기 NMOS 트랜지스터(512)는 입력 신호(IN)가 하이레벨(논리값 1)일 때 턴 온되어, 출력 신호(OT)의 전압 레벨을 접지 전압(VSS) 레벨로 끌어내리는 풀-다운 트랜지스터이다. 본 실시예에서, PMOS 트랜지스터(511)의 사이즈와 NMOS 트랜지스터(512)의 사이즈는 다르게 설정된다.
PMOS 트랜지스터(511)의 길이 대 폭의 비(이하, W/L라 함)가 크면, 풀-업(Pull-up) 동작이 빨리 이루어진다. 즉, 출력 신호(OT)의 라이징 에지 구간(로우레벨에서 하이레벨로의 천이 구간)이 짧아진다. 반면, W/L이 작으면, 풀-업(Pull-up) 동작이 느리게 이루어진다. 즉, 출력 신호(OT)의 라이징 에지 구간이 길어진다.
마찬가지로, NMOS 트랜지스터(512)도 W/L를 조절하여 풀-다운 속도를 제어할 수 있다. 즉, NMOS 트랜지스터(512)의 W/L이 크면 폴링 에지 구간(하이레벨에서 로우레벨로의 천이 구간)이 짧아지고, W/L가 작으면, 폴링 에지 구간이 길어진다.
본 실시예에서는, NMOS 트랜지스터(512)의 길이 대 폭 비(W/L)를 PMOS 트랜지스터(511)의 W/L에 비하여 상대적으로 크게 함으로써, 출력 신호(OT)의 라이징 구간을 폴링 구간보다 상대적으로 느리게 한다.
도 6는 넌-오버랩 블럭(220)의 출력 신호(D0', D0B')의 파형도이다.
도 6을 참조하면, 넌-오버랩신호(D0') 및 반전 신호(D0B')는 인버터(221,222)의 출력 신호들로서 실선으로 표시된다. 넌-오버랩 신호들(DO', DOB')과의 비교를 위하여 점선으로 표시된 신호들(DO, DOB)은 인버터(221,222)의 입력 신호들이다.
넌-오버랩 및 반전 오버랩 신호(D0' 및 D0B')의 라이징 에지 구간은 인버터(221,222)의 입력 신호들(D0 및 D0B)의 라이징 에지 구간 보다 완만하며, 넌-오버랩 및 반전 오버랩 신호(D0' 및 D0B')의 폴링 에지 구간은 인버터(221,222)의 입력 신호들(D0 및 D0B)의 폴링 에지 구간과 거의 동일하다.
제1 넌-오버랩 신호(D0') 및 반전 신호(DOB')의 라이징 구간은 폴링 구간에 비하여 상대적으로 느리다. 제1 넌-오버랩 신호(D0')가 비교적 빨리 하강할 때 반전 신호(DOB')는 느리게 상승한다. 이에 따라, 제1 넌-오버랩(D0')에 의해 턴 온/오프되는 트랜지스터(도 3의 T1)는 빨리 턴 오프되고, 반전 신호(D0B')에 의해 턴 온/오프되는 트랜지스터(도 3의 T2)는 늦게 턴 온된다. 따라서, 도 6에 도시된 바와 같이, 넌-오버랩 구간이 발생한다. 이 넌-오버랩 구간은 두 트랜지스터(T1, T2)가 공통으로 턴오프되는 구간이다. 상술한 바와 같이, 디코딩 블록으로 입력되는 신호들(D0', DOB')의 천이 구간에서의 오버랩을 방지함으로써, 이들 신호들(D0', DOB')의 천이 구간에서의 오버랩에 의해 두 트랜지스터(T1, T2)가 공통으로 턴 온됨으로써 제1 계조 전압(LEVEL1)과 제2 계조 전압(LEVEL2) 간의 쇼트 패스(short path)가 생기는 현상이 방지될 수 있다. 제1 계조 전압(LEVEL1)과 제2 계조 전압(LEVEL2) 간의 쇼트 패스(short path)가 생기면 계조 전압 레벨이 일시적으로 변하는 왜곡(distortion) 현상이 발생된다. 그런데, 본 발명에 의하면, 다른 계조 전압간의 쇼트 패스(short path)가 방지됨으로써, 도 6에 도시된 바와 같이, 계조 전압들(LEVEL1, LEVEL2)의 레벨은 왜곡없이 일정하게 유지된다. 도 6에 도시된 넌-오버랩 구간은 인버터의 PMOS 트랜지스터(411)와 NMOS 트랜지스터(512)의 폭 대 길이비를 얼마나 다르게 하느냐에 따라, 달라질 수 있다.
도 7은 오버랩 신호(D0 및 DOB)의 파형도이다.
도 7을 참조하면, 오버랩 신호(D0 및 D0B)는 레벨 쉬프터(225)에서 출력된 신호, 즉 인버터들(221, 222)의 입력 신호로서, 이 신호들(D0 및 D0B)이 직접 디코 딩 블록으로 입력되는 경우이다. 이 경우, 상기 신호들(D0, DOB)은 레벨 천이 구간에서 오버랩이 발생된다. 이로 인하여, 두 트랜지스터(T1, T2)가 공통으로 턴 온됨으로써 제1 계조 전압(LEVEL1)과 제2 계조전압(LEVEL2) 간의 쇼트 패스(short path)가 생기는 현상이 발생된다. 제1 계조 전압(LEVEL1)과 제2 계조 전압(LEVEL2) 간의 쇼트 패스(short path)가 생기면, 도 7에 도시된 바와 같이 계조 전압들(LEVEL1, LEVEL2)의 레벨이 일시적으로 변하는 왜곡(distortion) 현상이 발생한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, LCD 소스 드라이버에서 디코딩 블록으로 입력되는 디지털 신호들의 레벨 천이 구간에서의 오버랩을 줄임으로써, 이들 신호들의 레벨 천이 구간에서의 오버랩에 의해 서로 다른 레벨의 계조 전압들 간의 쇼트 패스(short path)가 생기는 현상이 방지된다. 따라서, 디코더 출력 전압의 레벨 왜곡 현상이 방지되는 효과가 있다.

Claims (8)

  1. 액정 표시 장치를 구동하는 장치에 있어서,
    영상 신호에 상응하는 디지털 신호를 수신하여 저장하는 레지스터;
    상기 디지털 신호를 디코딩하여, 상기 디지털 신호에 상응하는 아날로그 계조전압을 출력하는 디코더; 및
    상기 아날로그 계조전압을 버퍼링 하여 구동전압을 발생하는 출력버퍼를 구비하며,
    상기 디코더는,
    상기 디지털 신호의 레벨 천이 구간(level transition duration) 및 상기 디지털 신호의 반전 신호의 레벨 천이 구간 중 적어도 하나를 조절하여, 상기 디지털 신호의 레벨 천이 구간과 상기 디지털 신호의 반전 신호의 레벨 천이 구간의 오버랩을 줄이는 넌-오버랩 블럭; 및
    상기 넌-오버랩 블럭의 출력 신호를 디코딩하여 상기 아날로그 계조전압을 출력하는 디코딩 블럭을 구비하는 것을 특징으로 하는 액정표시 장치의 구동장치.
  2. 제 1항에 있어서, 상기 넌-오버랩 블럭은
    상기 디지털 신호의 전압 레벨을 승압하고, 승압된 디지털 신호 및 상기 승압된 디지털 신호의 반전 신호를 출력하는 레벨 쉬프터;
    상기 승압된 디지털 신호의 반전 신호를 반전하여 출력하는 제 1 인버터; 및
    상기 승압된 디지털 신호를 반전하여 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 액정 표시 장치의 구동 장치.
  3. 제 1항에 있어서, 상기 제1 및 제2 인버터는 각각
    P 채널 트랜지스터; 및
    N채널 트랜지스터를 포함하고,
    상기 P 채널 트랜지스터의 사이즈와 상기 N채널 트랜지스터의 사이즈는 다르게 설정되는 것을 특징으로 하는 액정 표시 장치의 구동 장치.
  4. 제 1항에 있어서, 상기 디코딩 블록은
    상기 제1 인버터의 출력 신호에 응답하여 턴 온/오프됨으로써, 복수개의 계조 전압들 중 대응되는 계조 전압을 선택적으로 출력하는 제1 트랜지스터; 및
    상기 제2 인버터의 출력 신호에 응답하여 턴 온/오프됨으로써, 상기 복수개의 계조전압들 대응되는 계조 전압을 선택적으로 출력하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치의 구동 장치.
  5. 제 4항에 있어서,
    상기 제1 인터버의 출력 신호 및 상기 제2 인터버의 출력 신호의 라이징 에지 구간은 상기 제1 인터버의 출력 신호 및 상기 제2 인터버의 출력 신호의 폴링 에지 구간보다 상대적으로 느린 것을 특징으로 하는 액정 표시 장치의 구동 장치.
  6. 액정 표시 장치의 구동 장치에서 영상 신호에 상응하는 디지털 신호를 아날로그 계조전압로 변환하여 출력하는 디코더에 있어서,
    상기 디지털 신호의 레벨 천이 구간(level transition duration) 및 상기 디지털 신호의 반전 신호의 레벨 천이 구간 중 적어도 하나를 조절하여, 상기 디지털 신호의 레벨 천이 구간과 상기 디지털 신호의 반전 신호의 레벨 천이 구간의 오버랩을 줄이는 넌-오버랩 블럭; 및
    상기 넌-오버랩 블럭의 출력 신호를 디코딩하여 상기 아날로그 계조전압을 출력하는 디코딩 블럭을 구비하는 것을 특징으로 하는 액정표시 장치의 구동장치에서의 디코더.
  7. 제 6 항에 있어서, 상기 넌-오버랩 블럭은
    상기 디지털 신호의 전압 레벨을 승압하고, 승압된 디지털 신호 및 상기 승압된 디지털 신호의 반전 신호를 출력하는 레벨 쉬프터;
    상기 승압된 디지털 신호의 반전 신호를 반전하여 출력하는 제 1 인버터; 및
    상기 승압된 디지털 신호를 반전하여 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 액정 표시 장치의 구동 장치에서의 디코더.
  8. 제 7 항에 있어서, 상기 제1 및 제2 인버터는 각각
    P 채널 트랜지스터; 및
    N채널 트랜지스터를 포함하고,
    상기 P 채널 트랜지스터의 사이즈와 상기 N채널 트랜지스터의 사이즈는 다르게 설정되는 것을 특징으로 하는 액정 표시 장치의 구동 장치에서의 디코더.
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