KR20060079043A - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 풀-업 트랜지스터를 제어하는 노드의 방전 특성 악화로 인한 출력신호 왜곡을 방지할 수 있는 쉬프트 레지스터를 제공하는 것이다.

본 발명의 쉬프트 레지스터는 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지 각각이 다음단 스테이지의 출력펄스에 응답하여 풀-업 박막 트랜지스터를 제어하는 제1 노드를 방전시키는 제1 노드 방전부를 포함하고; 상기 제1 스테이지에 포함된 제1 노드의 방전부는 다른 스테이지에 포함된 제1 노드 방전부 보다 박막 트랜지스터의 채널 폭이 크게 형성된 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

도 1은 종래의 쉬프트 레지스터를 도시한 블록도.

도 2은 도 1에 도시된 한 스테이지를 출력 버퍼 위주로 도시한 회로도.

도 3은 본 발명의 실시 예에 따른 쉬프트 레지스터를 도시한 블록도.

도 4는 도 3에 도시된 제1 스테이지의 상세 회로도.

도 5는 도 3에 도시된 제1 스테이지의 다른 상세 회로도.

도 6은 도 4 및 도 5에 도시된 제1 스테이지의 구동 파형도.

＜도면의 주요 부분에 대한 부호의 설명＞

10 : 제어부 30 : 출력 버퍼

본 발명은 액정 표시 장치의 구동 회로에 관한 것으로, 특히 아모퍼스 실리콘(a-Si) 박막 트랜지스터를 이용한 쉬프트 레지스터에 관한 것이다.

텔레비젼(Television) 및 컴퓨터(Computer)의 표시 장치로 사용되는 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.

액정 패널은 게이트 라인과 데이터 라인의 교차로 정의된 영역마다 형성된 액정셀과, 게이트 라인 및 데이터 라인과 액정셀에 포함된 화소 전극 사이에 접속된 박막 TFT(이하, TFT)를 구비한다. TFT는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터 데이터 신호를 화소 전극에 공급한다. 액정셀은 화소 전극과 공통 전극과의 전압차에 따라 유전 이방성을 갖는 액정 분자들이 회전하여 광 투과율을 조절함으로써 계조를 표시한다.

구동 회로는 게이트 라인을 구동하는 게이트 드라이버와, 데이터 라인을 구동하는 데이터 드라이버를 구비한다. 게이트 드라이버는 게이트 라인으로 스캔 신호를 순차적으로 공급한다. 데이터 드라이버는 디지털 데이터를 아날로그 데이터 신호로 변환하여 스캔 신호가 공급될 때마다 데이터 라인으로 공급한다.

게이트 드라이버는 순차적인 스캔 신호를 발생하기 위하여 쉬프트 레지스터 를 포함한다. 데이터 드라이버도 외부로부터 입력되는 데이터 신호를 순차적으로 샘플링할 수 있게 하는 순차적인 샘플링 신호를 발생하기 위하여 쉬프트 레지스터를 포함한다.

도 1을 참조하면, 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지를 구비하는 일반적인 쉬프트 레지스터가 도시되어 있다.

도 1에 도시된 쉬프트 레지스터의 제1 내지 제n 스테이지에는 고전위 및 저전위 구동 전압(VDD, VSS)과 함께 제1 및 제2 클럭 신호(C1, C2)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이 지는 스타트 펄스(Vst)와 제1 및 제2 클럭 신호(C1, C2)에 응답하여 제1 출력 신호(Out1)를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 제1 및 제2 클럭 신호(C1, C2)에 응답하여 제2 내지 제n 출력 신호(Out2 내지 Outn) 각각을 출력한다. 제1 내지 제n 스테이지는 동일한 회로 구성을 갖고, 제1 및 제2 클럭 신호(C1, C2)에 응답하여 스타트 펄스(Vst)를 순차적으로 쉬프트시켜 출력하게 된다. 이러한 제1 내지 제n 스테이지로부터의 제1 내지 제n 출력 신호(Out1 내지 Outn)는 액정 패널의 게이트 라인들을 순차적으로 구동하기 위한 스캔 신호로 공급되거나, 데이터 드라이버내에서 비디오 신호를 순차적으로 샘플링하기 위한 샘플링 신호로 공급된다.

도 2는 도 1에 도시된 한 스테이지의 구성을 출력 버퍼 위주로 도시한 것이다.

도 2에 도시된 스테이지는 Q노드의 제어에 의해 클럭 신호(C)를 출력 라인으로 출력하는 풀-업 TFT(Tpu)와, QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 풀-다운 TFT(Tpd)로 구성된 출력 버퍼부(30)와, Q노드와 QB노드를 제어하는 제어부(10)를 구비한다.

제어부(10)는 이전단 스테이지의 출력 신호, 즉 스타트 펄스(Vst)에 의해 Q노드를 충전하여 풀-업 TFT(Tpu)가 클럭 신호(C)의 하이 전압을 출력 신호(Out_i)로 출력하게 한다. 그리고, 제어부(10)는 클럭 신호(C)에 의해 Q노드를 방전하고, QB노드를 충전하여 풀-다운 TFT(Tpd)가 저전위 전압(VSS)을 출력 신호(Out_i)로 출력하게 한다. 여기서, 풀-다운 TFT(Tpd)는 풀-업 TFT(Tpu)가 턴-온되는 기간을 제 외한 대부분의 기간동안 턴-온되어 출력 신호(Out_i)로 저전위 전압(VSS)을 출력한다.

최근에는 쉬프트 레지스터를 포함하는 게이트 드라이버를 아모퍼스-실리콘 박막 트랜지스터를 이용하여 액정 패널에 내장하는 방안이 제안되고 있다. 그런데, 아모퍼스-실리폰 박막 트랜지스터의 문턱 전압 이동으로 인하여 쉬프트 레지스터를 구성하는 Q 및 QB 노드의 충방전 불량이 발생하여 출력 신호가 왜곡되는 문제점이 있다. 특히, 동작에 따라 Q 노드에 접속된 박막 트랜지스터에서 문턱전압 변동이 발생된 경우 제1 스테이지에서 출력 펄스를 출력한 후, Q 노드의 방전 특성 악화로 이웃하는 클럭 신호에 의해 원하지 출력이 발생된다. 그리고, 제1 스테이지의 원하지 않는 출력은 다음단 스테이지로 순차적으로 전달되면서 멀티피크(Multi Peaks)를 유발하여 화면 떨림 현상이 발생하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 풀-업 트랜지스터를 제어하는 노드의 방전 특성 악화로 인한 출력 신호 왜곡을 방지할 수 있는 쉬프트 레지스터를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은 다음단 스테이지의 출력 펄스에 응답하여 풀-업 박막 트랜지스터를 제어하는 제1 노드를 방전시키는 제1 노드 방전부를 포함하고; 상기 제1 스테이지에 포함된 제1 노드의 방전부는 다른 스테이지에 포함된 제1 노드 방전부 보다 박막 트랜지스터의 채널 폭이 크게 형성된 것을 특징으로 한다.

상기 제1 스테이지의 제1 노드 방전부는 다른 스테이지 보다 2~4배 정도 큰채널 폭을 갖도록 형성된다.

상기 스테이지는 아모퍼스-실리콘 박막 트랜지스터로 구성된다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 6을 참조하여 설명하기로 한다.

도 3은 본 발명의 실시 예에 따른 쉬프트 레지스터를 도시한 블록도이다.

도 3에 도시된 쉬프트 레지스터는 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(40_1 내지 40_n)를 구비한다.

제1 내지 제n 스테이지에(40_1 내지 40_n)는 고전위 및 저전위 구동 전압(VDD, VSS)과 함께 클럭 신호(C)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 이에 따라, 제1 내지 제n 스테이지(40_1 내지 40_n)는 스타트 펄스(Vst) 및 클럭 신호(C)에 응답하여 출력 펄스(Out1 내지 Outn) 각각을 출력한다. 다시 말하여, 제1 내지 제n 스테이지(40_1 내지 40_n)는 클럭 신호(C)에 응답하여 스타트 펄스(Vst)를 순차적으로 쉬프트시켜 출력 펄스(Out1 내지 Outn)를 순차적으로 공급한다. 또한, 제1 내지 제n 스테이지(40_1 내지 40_n)는 펄스 신호를 출력한 다음 다음단 스테이지의 출력 펄스를 이용하여 풀-업 TFT의 제어 노드인 Q 노들 방전시킴으로써 Q 노드의 방전 특성을 향상시키게 된다. 특히, 제2 스테이지(40_1)의 출력 펄스(Out2)를 이용하여 제1 스테이지(40_1)의 Q 노드를 방전시키는 TFT의 채널 폭을 상대적으로 크게 형성하게된다. 예를 들면, 제1 스테이지(40_1)에서 제2 스테이지(40_1)의 출력 펄스(Out2)에 의해 Q 노드를 방전시키는 TFT의 채널 폭을 다른 스테이지(40_1)와 대비하여 2~4배 정도 크게 형성하게 된다. 이에 따라, 제1 스테이지(40_1)의 Q노드가 확실하게 방전됨으로써 출력 신호(Out1)의 왜곡을 방지함으로써 그 출력 신호(Out1)가 순차적으로 전달되는 제2 내지 제n 스테이지(40_2 내지 40_n)의 출력 신호(Out2 내지 Outn)의 왜곡을 방지할 수 있게 된다.

구체적으로, 제1 내지 제n 스테이지(40_1 내지 40_n) 각각은 도 4 및 도 5에 도시된 바와 같은 풀-업 TFT(T6)의 Q노드를 충방전시키는 제1, 제4, 제5, 제8 TFT(T1, T4, T5, T8)와, 풀-다운 TFT(T7)의 QB 노드를 Q노드와 반대로 충방전시키는 제2 및 제3 TFT(T2, T3)로 구성되고, 도 6에 도시된 바와 같은 구동 파형에 의해 구동된다.

도 4 내지 도 6을 참조하면, A기간에서 하이 상태의 스타트 펄스(Vst)에 의해 제1 TFT(T1)가 턴-온되어 Q노드를 프리-차지하여 풀-업 TFT(T6)를 턴-온시키고, B기간에서 하이 상태의 제1 클럭 신호(C1)에 의해 풀-업 TFT(T6)가 하이 상태의 출력 펄스(Out_i)를 출력하게 된다. 이어서, C기간에서 다음단 스테이지의 출력 펄스(Out__i+1)에 의해 제8 TFT(T8)가 턴-온되어 Q노드를 방전시켜 제3 TFT(T3)를 턴-오프시키게 된다. 이에 따라, 도 4와 같이 고전위 전압(VDD) 공급 라인에 다이오드 타입으로 연결되어 항상 턴-온 상태를 유지하는 제2 TFT(T2)에 의해 QB노드가 하이상태가 되어 풀-다운 TFT(T7)이 턴-온됨으로써 출력 신호(Out_i)는 로우 상태가 된다. 그리고, D 및 E 기간에서도 제2 TFT(T2)에 의해 QB노드는 하이 상태를 유지하여 출력 신호(Out_i)가 로우 상태를 유지하게 된다. 여기서, QB노드를 충전하는 제2 TFT(T2)는 도 5와 같이 제2 클럭 신호(C2)에 의해 제어되어 C기간에서 QB노드를 하이 상태로 충전하기도 한다.

이와 같이, 도 3에 도시된 제1 내지 제n 스테이지(40_1 내지 40_n) 각각이 도 4 및 도 5에 도시된 바와 같이 제1 내지 제8 TFT(T8)로 구성되는 경우 제1 스테이지(40_1)에 포함된 제8 TFT(T8)의 채널 폭을 다른 스테이지(40_2 내지 40_n)에 포함된 제8 TFT(T8) 보다 크게 형성하게 된다. 이 결과, 제1 스테이지(40_1)의 Q노드가 확실하게 방전되어 출력 신호(Out1)의 왜곡을 방지함으로써 그 출력 신호(Out1)가 순차적으로 전달되는 제2 내지 제n 스테이지(40_2 내지 40_n)의 출력 신호(Out2 내지 Outn)의 왜곡을 방지할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 제1 스테이지에서 다음단 출력 펄스에 의해 Q노드를 방전시키는 TFT의 채널 폭을 다른 스테이지 보다 크게 형성하여 출력 신호가 왜곡되는 것을 방지함으로써, 그 출력 신호가 순차적으로 전달되는 다음단 스테이지의 출력 신호의 왜곡도 방지할 수 있게 된다. 이 결과, 쉬프트 레지스터의 수명을 연장시킬 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (5)

1. 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은

   다음단 스테이지의 출력 펄스에 응답하여 풀-업 박막 트랜지스터를 제어하는 제1 노드를 방전시키는 제1 노드 방전부를 포함하고;

   상기 제1 스테이지에 포함된 제1 노드의 방전부는 다른 스테이지에 포함된 제1 노드 방전부 보다 박막 트랜지스터의 채널 폭이 크게 형성된 것을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서

   상기 제1 스테이지의 제1 노드 방전부는 다른 스테이지 보다 2~4배 정도 큰 채널 폭을 갖도록 형성된 것을 특징으로 하는 쉬프트 레지스터.
3. 제 1 항에 있어서,

   상기 스테이지는 동일 채널 타입의 박막 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
4. 제 1 항에 있어서,

   상기 스테이지는 NMOS 박막 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
5. 제 1 항에 있어서,

   상기 스테이지는 아모퍼스-실리콘 박막 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.

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