KR20180057975A - 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 - Google Patents
쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 Download PDFInfo
- Publication number
- KR20180057975A KR20180057975A KR1020160156520A KR20160156520A KR20180057975A KR 20180057975 A KR20180057975 A KR 20180057975A KR 1020160156520 A KR1020160156520 A KR 1020160156520A KR 20160156520 A KR20160156520 A KR 20160156520A KR 20180057975 A KR20180057975 A KR 20180057975A
- Authority
- KR
- South Korea
- Prior art keywords
- node
- voltage
- output
- scan pulse
- low potential
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000006641 stabilisation Effects 0.000 claims description 8
- 238000011105 stabilization Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 7
- 230000001419 dependent effect Effects 0.000 claims description 4
- 238000010276 construction Methods 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 18
- 101150085931 DSTN gene Proteins 0.000 description 8
- 210000002858 crystal cell Anatomy 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2230/00—Details of flat display driving waveforms
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
- G09G2320/043—Preventing or counteracting the effects of ageing
Abstract
쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법에 대해 개시한다. 본 발명의 쉬프트 레지스터는 서로 종속적으로 연결된 복수의 스테이지로 구성되되, 각각의 스테이지는 하나씩의 세트 및 리세트 노드를 구비하여 세트 및 리세트 노드의 충방전 상태를 제어하는 노드 제어부, 세트 및 리세트 노드에 접속되어 제1 스캔펄스를 출력하는 제1 출력부, 및 제1 출력부와 병렬로 세트 및 리세트 노드에 접속되어 제1 스캔펄스와는 다른 위상차를 갖는 제2 스캔펄스를 출력하는 제2 출력부를 포함하는바, 2채널로 스캔펄스를 출력하는 각 스테이지의 리세트 노드와 풀-다운 스위칭 소자의 수를 최소화시켜, 그 구성 면적을 축소하면서도 열화를 방지하고, 회로를 안정시킬 수 있는 효과를 이룰 수 있다.
Description
본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 영상 표시패널에 내장되어 있는 쉬프트 레지스터 및 이를 포함한 영상 표시장치 및 그 구동방법에 관한 것이다.
휴대전화, 태블릿 PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(Flat Panel Display)가 이용되고 있다. 평판형 영상 표시장치 중 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직 교차하여 정의되는 영역에 화소 영역이 위치하게 된다. 그리고 화소 영역들 각각에 전계를 인가하기 위한 화소 전극들과 공통전극이 액정패널에 형성된다.
구동회로는 게이트 라인들을 구동하는 게이트 드라이버, 데이터 라인들을 구동하는 데이터 드라이버, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 컨트롤러, 및 액정 표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원 공급부를 구비한다.
게이트 드라이버의 경우는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널 상의 액정 셀들을 1라인분씩 순차적으로 구동한다. 이때, 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정 표시장치는 액정 셀 별로 화소 전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광 투과율을 조절함으로써 화상을 표시한다.
게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이 쉬프트 레지스터는 스캔펄스를 출력하는 다수의 스테이지들로 구성되어 있으며, 각 스테이지는 해당 게이트 라인에 일대 일로 스캔펄스를 공급한다.
각 스테이지는 게이트 라인의 수에 상응하는 많은 수로 구비되어야 하기 때문에 쉬프트 레지스터의 전체 사이즈가 커질 수밖에 없으며, 이와 같은 큰 사이즈로 인해 액정 표시패널 상에 집적화되기가 어려웠다.
근래에는 액정 표시패널의 크기를 줄이기 위해서, 유리기판상에 박막 트랜지스터 어레이와 동일 공정으로 쉬프트 레지스터를 구성하는 방식이 활용되고 있다. 하지만, 대형화에 이를수록 더욱더 많은 수의 스테이지가 필요해지고 있기 때문에, 유리기판의 한정된 좁은 공간에 쉬프트 레지스터를 집적화하는데 더욱더 많은 어려움이 있었다.
이와 더불어, 액정 표시패널에는 광 조사시 특성변화를 일으키지 않는 장점으로 인해 비정질 실리콘재질의 유리기판이 사용되는데, 이는 전류 이동도가 낮은 문제가 있다. 이렇게 낮은 전류 이동도를 극복하기 위해서는 스테이지에 구비되는 스위칭소자의 크기가 커질 수밖에 없으며, 이는 결국 쉬프트 레지스터의 사이즈를 증가시키는 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 2채널로 스캔펄스를 출력하는 각 스테이지의 리세트 노드와 풀-다운 스위칭 소자의 수를 최소화시켜, 그 구성 면적을 축소하면서도 열화를 방지하고, 회로를 안정시킬 수 있는 쉬프트 레지스터, 이를 포함한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 서로 종속적으로 연결된 복수의 스테이지로 구성되되, 각각의 스테이지는 하나씩의 세트 및 리세트 노드를 구비하여 세트 및 리세트 노드의 충방전 상태를 제어하는 노드 제어부, 세트 및 리세트 노드에 접속되어 제1 스캔펄스를 출력하는 제1 출력부, 및 제1 출력부와 병렬로 세트 및 리세트 노드에 접속되어 제1 스캔펄스와는 다른 위상차를 갖는 제2 스캔펄스를 출력하는 제2 출력부를 포함한다.
또한, 상술한 기술적 과제를 달성하기 위한 본 발명에 따른 영상 표시장치는 영상 표시영역이 구비되어 영상을 표시하는 영상 표시패널, 영상 표시영역에 나란하게 구성된 복수의 게이트 라인을 구동하는 게이트 드라이버, 복수의 데이터 라인을 구동하는 복수의 데이터 드라이버, 및 게이트 및 데이터 드라이버의 구동 타이밍을 제어하는 타이밍 컨트롤러를 구비하며, 여기서 게이트 드라이버는 복수의 게이트 라인에 복수의 스캔펄스를 순차적으로 공급하기 위해 상기의 쉬프트 레지스터를 포함한다.
아울러, 상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은 각 스테이지의 노드 제어부에 하나씩 구비된 세트 및 리세트 노드의 충방전 상태를 제어하는 단계, 세트 및 리세트 노드에 접속된 제1 출력부를 통해 제1 스캔펄스를 출력하는 단계, 및 제1 출력부와 병렬로 세트 및 리세트 노드에 접속된 제2 출력부를 통해 제1 스캔펄스와는 다른 위상차를 갖는 제2 스캔펄스를 출력하는 단계를 포함한다.
상술한 바와 같은 기술 특징들을 갖는 본 발명의 실시 예에 따른 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법은 다음과 같은 효과를 이룰 수 있다.
2채널로 스캔펄스를 출력하는 각 스테이지의 리세트 노드와 풀-다운 스위칭 소자의 수를 최소화시킴으로써, 쉬프트 레지스터의 구성 면적을 축소하고 영상 표시패널의 크기와 배젤의 크기까지 줄일 수 있는 효과가 있다.
또한, 리세트 노드의 방전시 제1 게이트 로우 전압 레벨이나 그보다 더 낮은 제2 게이트 로우 전압 레벨이 공급되도록 함으로써, 풀-업, 풀-다운 스위칭 소자의 열화를 방지하고, 회로를 안정시킬 수 있는 효과가 있다.
아울러, 게이트 라인으로 출력되는 게이트 로우 전압이나 게이트 로우 전압 레벨의 홀딩 특성을 개선하여, 쉬프트 레지스터 출력을 안정화하고 그 신뢰도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도이다.
도 2는 본 발명의 제1 및 제2 실시 예에 따른 어느 한 스테이지를 나타낸 구성도이다.
도 3은 도 1의 쉬프트 레지스터에 공급되는 신호 파형을 나타낸 타이밍도이다.
도 4는 도 1 및 도 2에 각각 도시된 제1 및 제3 스테이지의 세트 노드 전압 변화 파형을 나타낸 타이밍도이다.
도 5는 제1 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 6은 제2 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 7은 도 6에 도시된 제1 스테이지의 세트 노드 전압과 제1 및 제2 게이트 로우 전압 변화 파형을 나타낸 타이밍도이다.
도 8은 제2 실시 예에 따른 세트 노드 전압과 스캔펄스의 출력 파형을 시뮬레이션한 파형도이다.
도 9는 본 발명의 제3 실시 예에 따른 어느 한 스테이지를 나타낸 구성도이다.
도 10은 제3 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 11은 제3 실시 예에 따른 세트 노드 전압과 스캔펄스의 출력 파형을 시뮬레이션한 파형도이다.
도 12는 본 발명의 쉬프트 레지스터가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
도 2는 본 발명의 제1 및 제2 실시 예에 따른 어느 한 스테이지를 나타낸 구성도이다.
도 3은 도 1의 쉬프트 레지스터에 공급되는 신호 파형을 나타낸 타이밍도이다.
도 4는 도 1 및 도 2에 각각 도시된 제1 및 제3 스테이지의 세트 노드 전압 변화 파형을 나타낸 타이밍도이다.
도 5는 제1 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 6은 제2 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 7은 도 6에 도시된 제1 스테이지의 세트 노드 전압과 제1 및 제2 게이트 로우 전압 변화 파형을 나타낸 타이밍도이다.
도 8은 제2 실시 예에 따른 세트 노드 전압과 스캔펄스의 출력 파형을 시뮬레이션한 파형도이다.
도 9는 본 발명의 제3 실시 예에 따른 어느 한 스테이지를 나타낸 구성도이다.
도 10은 제3 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 11은 제3 실시 예에 따른 세트 노드 전압과 스캔펄스의 출력 파형을 시뮬레이션한 파형도이다.
도 12는 본 발명의 쉬프트 레지스터가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도이다.
도 1에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지들(ST1 내지 STn) 및 적어도 하나의 더미 스테이지(DSTn)로 구성된다. 여기서, 각 스테이지(ST1 내지 STn)는 2채널로 구성되어, 한 프레임 기간동안 순차적으로 각각 두개씩의 스캔펄스(Vout1 내지 Voutn)를 출력한다. 이에, 제1 스테이지(ST1)부터 더미 스테이지(DSTn)까지 순차적으로 스캔펄스(Vout1 내지 Voutn, Dout n)를 출력한다.
더미 스테이지(DSTn)를 제외한 상기의 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 영상을 표시하는 영상 표시패널(미도시)의 게이트 라인들에 순차적으로 공급되어, 영상 표시패널의 각 게이트 라인들을 순차적으로 스캐닝하게 된다.
각각의 스테이지(ST1 내지 STn)는 2채널 스테이지로 구성되는바, 제1 스테이지(ST1)가 제1 및 제2 스캔펄스(Vout1,Vout2)를 순차적으로 출력하면, 이어서 제2 스테이지(ST2)가 제3 및 제4 스캔펄스(Vout3,Vout4)를 순차 출력한다. 그리고 제3 스테이지(ST3)가 제5 및 제6 스캔펄스(Vout5,Vout6)를 출력하는 방식으로,... 마지막에는 제 n 스테이지(STn)가 제n 스캔펄스(Voutn)를 출력한다.
제n 스테이지(STn)가 제n 스캔펄스(Voutn)를 출력한 후에는 적어도 하나의 더미 스테이지(DSTn+1)가 각각 적어도 하나씩의 더미 스캔펄스(Doutn+1)를 출력한다. 이때 각각의 더미 스테이지(DSTn+1)로부터 출력된 각각의 더미 스캔펄스(Doutn)는 게이트 라인에는 공급되지 않고, 이전 단에 배치된 각각의 제n 스테이지(STn)나 다른 스테이지들로 공급될 수 있다.
전술한 바와 같이, 각 스테이지(ST1 내지 STn+1)는 2채널로 각각의 스캔펄스(Vout1 내지 Voutn+1)를 출력하여 자신에게 접속된 두 개씩의 게이트 라인을 구동시키고, 각 스캔펄스(Vout1 내지 Voutn+1)를 이용하여 자신으로부터 전단이나 후단에 위치한 스테이지의 추가 동작을 제어한다. 예를 들면, 제4 스테이지(ST4)로부터의 제4 스캔펄스(Vout4)는 제4 게이트 라인에 공급되며, 제4 스테이지(ST4)로부터의 제4 스캔펄스(Vout4)는 제1 스테이지(ST1)와 제7 스테이지(ST7)에 공급될 수 있다. 이에, 제7 스테이지(ST7)는 제4 스캔펄스(Vout4)에 의해 세트되며, 제1 스테이지(ST1)는 제4 스캔펄스(Vout4)에 의해 리세트된다.
도 2는 본 발명의 제1 및 제2 실시 예에 따른 어느 한 스테이지를 나타낸 구성도이다.
도 1에 도시되었던 각각의 스테이지(ST1 내지 STn) 구성은 동일하므로, 제1 스테이지(ST1)의 예를 대표로 설명하기로 한다.
제1 스테이지(ST1)는 도 2에 도시된 바와 같이, 하나의 노드 제어부(NC1), 노드 제어부(NC1)의 세트 및 리세트 노드(Q 및 QB)에 접속된 제1 및 제2 출력부(VC1 및 VC2)를 각각 포함한다. 여기서, 제1 및 제2 출력부(VC1 및 VC2)의 제1 및 제2 스캔펄스(Vout1,Vout2) 중 어느 하나가 바로 캐리 신호로 이용되기도 한다. 반면, 필요에 따라서는 캐리 출력부(CC1)가 더 구비되어 캐리 신호(CR)를 미리 설정된 어느 한 전단과 후단의 스테이지(예를 들어, n-3 및 n+3번째 스테이지)로 각각 공급하기도 한다. 캐리 출력부(CC1)의 구성은 제1 및 제2 출력부(VC1 및 VC2) 중 어느 하나와 동일하게 구성될 수 있다.
노드 제어부(NC1)는 세트 및 리세트 노드(Q 및 QB)의 논리상태를 제어한다.
제1 출력부(VC1)는 제1 풀업 스위칭소자(VT1) 및 제1 풀다운 스위칭소자(VT3)를 포함하며, 제2 출력부(VC2)는 제2 풀업 스위칭소자(TR1) 및 제2 풀다운 스위칭소자(TR3)를 포함한다.
제1 풀업 스위칭소자(VT1)는 세트 노드(Q)가 하이 논리값을 가질 때 턴-온되어 제1 클럭펄스(CLK1)를 제1 스캔펄스(Vout1)로써 출력하고, 제2 풀업 스위칭 소자(VT2)는 세트 노드(Q)가 하이 논리인 상태에서 턴-온되어 있다가 제2 클럭펄스(CLK2)를 제2 스캔펄스(Vout2)로 출력한다.
제1 및 제2 풀다운 스위칭 소자(TV3,TR2)는 리세트 노드(QB)가 하이 논리상태일 때 턴-온되어 제1 저전위 전압원(VSS1)을 출력한다.
노드 제어부(NC1)는 세트 및 리세트 노드(Q 및 QB)의 논리상태를 제어하는바, 스타트 펄스나 이전 어느 한 스테이지로부터의 스캔펄스(예를 들어, n-3번째 스테이지)에 응답하여 세트 노드(Q)를 하이 논리의 세트 상태로 만들면서, 리세트 노드(QB)를 로우 논리의 리세트 상태로 만든다.
이렇게 세트 노드(Q)가 하이 논리상태일 때, 제1 출력부(VC1)가 먼저 공급되는 제1 클럭펄스(CLK1)를 제1 스캔펄스(Vout1)로 출력하여 제1 게이트 라인에 공급한다. 이어, 제2 출력부(VC2)는 이후 공급되는 제2 클럭펄스(CLK2)를 제2 스캔펄스(Vout2)로 출력하여 제2 게이트 라인에 공급한다.
이후, 노드 제어부(NC1)는 다음 단 어느 한 스테이지(예를 들어, n+3 번째 스테이지)로부터의 스캔펄스(Vout4)에 응답하여 세트 노드(Q)를 로우 논리상태로 만듬과 아울러, 리세트 노드(QB)를 하이 논리상태로 만든다.
이렇게, 리세트 노드(QB)가 하이 논리상태일 때, 제1 및 제2 출력부(VC1 내지 VC2)는 저전위 전압원(VSS1)을 출력하여 제1 및 제2 게이트 라인에 동시에 공급한다.
도 3은 도 1의 쉬프트 레지스터에 공급되는 신호 파형을 나타낸 타이밍도이다.
도 3에 도시된 바와 같이, 쉬프트 레지스터에는 서로 다른 위상차를 갖는 다수의 클럭펄스 예를 들어, 제1 내지 제10 클럭펄스(CLK1 내지 CLK10)가 공급된다. 제1 내지 제10 클럭펄스(CLK1 내지 CLK10)는 서로 인접하게 발생되는 클럭펄스간에 소정 기간동안 동시에 액티브 상태(하이 기간)를 유지하도록 발생되어 서로 순환되도록 쉬프트 레지스터에 공급된다.
좀 더 구체적으로 설명하면, 각각의 제1 내지 제10 클럭펄스(CLK1 내지 CLK10)는 서로 동일한 펄스 폭 및 듀티율을 갖고, 5수평 기간(5H) 단위의 폭으로 액티브 상태(하이 기간)를 유지하도록 공급된다. 그리고 서로 인접한 이전 및 다음 단 클럭펄스와는 4수평 기간(4H) 단위의 폭만큼 중첩되도록 공급된다.
예를 들면, 제2 클럭펄스(CLK2)의 경우에는 제1 클럭펄스(CLK1)보다 4/5 펄스 폭만큼 위상 지연되어 발생되고, 제3 클럭펄스(CLK3)는 제2 클럭펄스(CLK2) 보다 4/5 펄스 폭만큼 위상 지연되어 발생되며, 제4 클럭펄스(CLK4)는 제3 클럭펄스(CLK3)보다 4/5 펄스 폭만큼 위상 지연되어 발생된다. 이에 따라, 인접한 기간에 출력되는 클럭펄스들은 일정 기간동안(예를 들어, 4H 기간동안) 서로 동시에 하이 상태를 유지한다. 인접한 클럭펄스들 간의 펄스 폭 중첩 구간은 약 4/5 펄스 폭 구간에 해당한다.
이와 아울러, 쉬프트 레지스터의 각 스테이지(ST1 내지 STn, DSTn)는 미리 설정된 적어도 어느 한 레벨의 고전위 전압원(VDD), 및 서로 동일하거나 다른 레벨로 공급되는 제1 및 제2 저전위 전압원(VSS1,VSS2)을 더 입력받아 동작한다. 제1 실시 예에서는 제1 및 제2 저전위 전압원(VSS1,VSS2)의 전압 레벨이 동일한 레벨로 공급된 예를 설명하기로 한다.
도 4는 도 1 및 도 2에 각각 도시된 제1 및 제3 스테이지의 세트 노드 전압 변화 파형을 나타낸 타이밍도이다.
도 2 및 도 3과 함께 도 4를 참조하여, 쉬프트 레지스터에 제1 내지 제10 클럭펄스(CLK1 내지 CLK10)가 공급되는 상태에서의 제1 스테이지(ST1)의 동작을 설명하면 다음과 같다.
먼저, 인에이블 기간에 출력된 제1 스타트 펄스(Vst1)에 의해 세트 노드(Q)가 하이 논리상태가 되고, 리세트 노드(QB)가 로우 논리상태가 된다. 그러면, 세트 노드(Q)에 게이트 단자가 접속된 제1 및 제2 풀업 스위칭소자(VT1,TR1)는 모두 턴-온된다. 이후, 제1 클럭펄스(CLK1)가 입력되면 턴-온된 제1 풀업 스위칭소자(VT1)를 통해 제1 스캔펄스(Vout1)로서 출력된다.
제1 클럭펄스(CLK1)가 제1 풀업 스위칭소자(VT1)의 소스 단자에 공급될 때, 제1 풀업 스위칭소자(VT1)의 소스 단자와 제1 풀업 스위칭 소자(VT1)의 게이트 단자 간의 커플링 현상에 의해 게이트 단자의 전압이 상승된다.(1차 부트스트랩핑). 즉, 제1 클럭펄스(CLK1)가 하이 논리값으로 상승하면서, 이에 동기되어 게이트 단자의 전압도 같이 상승한다. 여기서, 게이트 단자는 세트 노드(Q)와 접속되어 있으므로, 결국 세트 노드(Q)의 전압이 상승한다. 이에 따라, 제1 풀업 스위칭소자(VT1)가 거의 완전하게 턴-온 상태를 유지할 수 있으며, 이에 의해 제1 클럭펄스(CLK1)는 그의 크기가 왜곡되지 제1 게이트 라인에 공급된다.
이후, 제2 클럭펄스(CLK2)가 입력되면, 제1 및 제2 클럭펄스(CLK1,CLK2)가 동시에 하이 논리값을 갖는다. 이에 따라, 제1 및 제2 클럭펄스(CLK1,CLK2)의 하이논리값에 동기되어 세트 노드(Q)의 전압이 다시 상승한다.(2차 부트스트랩핑). 이때, 제2 풀업 스위칭 소자(TR1)는 완전히 턴-온 상태를 유지한다. 따라서, 제2 풀업 스위칭소자(TR1)로부터 출력된 제2 스캔펄스(Vout2) 또한 왜곡없이 출력된다.
3 수평 기간(3H) 이후에 제1 클럭펄스(CLK1)가 로우 논리값으로 가변하면, 세트 노드(Q)의 전압은 제1 클럭펄스(CLK1)의 로우 논리값에 동기되어 하강한다. 그러나 제2 클럭펄스(CLK2)가 여전히 하이 논리값을 유지하고 있으므로, 세트 노드(Q)의 전압은 급격하게 하강하지 않고 제2 클럭펄스(CLK2) 전압 레벨을 유지한다. 이에, 제2 풀업 스위칭소자(TR1)는 완전히 턴-온된 상태를 유지할 수 있으며, 결국 제2 풀업 스위칭소자(TR1)를 통해 출력되는 제2 스캔펄스(Vout2)는 유지된다.
이와 같이, 제1 및 제2 스캔펄스(Vout1,Vout2)를 순차적으로 출력한 이후에 세트 노드(Q)는 자신보다 세번째 이후에 발생되는 제4 스캔펄스(Vout4)에 의해 로우 논리값으로 가변한다. 그리고 리세트 노드(QB)는 제1 클럭펄스(CLK1)와는 위상이 완전히 반대되는 제9 클럭펄스(CLK9)나 제10 클럭펄스(CLK10)에 의해 하이 논리 상태로 세트된다. 제1 및 제2 게이트 라인은 동시에 게이트 로우 전압레벨을 유지하게 된다.
도 5는 제1 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
먼저, 각각의 스테이지(ST1 내지 STn) 중 홀수 번째 스테이지 구성을 먼저 설명하면 다음과 같다.
홀수 번째 스테이지 중 제1 스테이지(ST1)의 경우, 노드 제어부(NC)는 하나의 인에이블 소자(T1)와 제1 내지 제13 스위칭소자(T11 내지 T23)를 포함한다.
인에이블 소자(T1)는 제1 스타트 펄스(Vst1) 또는 이전의 어느 한 스테이지로부터의 스캔펄스에 의해 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)를 하이 논리 상태로 인에이블시킨다.
제1 스위칭소자(T11)는 제 n+3번째 스테이지로부터의 출력펄스(Voutn+3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2)의 공급라인과 세트 노드(Q)간을 접속시킨다.
제2 스위칭소자(T12)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제2 저전위 전압원(VSS2)의 공급 라인 간을 접속시킨다.
제3 스위칭소자(T13)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제2 저전위 전압원(VSS2)의 공급 라인을 접속시킨다.
제4 스위칭소자(T14)는 리세트 제어 전압원(Vstable)이 공급되는 라인으로부터의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2)의 공급 라인과 공통 노드를 접속시킨다.
제5 스위칭소자(T15)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2) 공급 라인과 리세트 노드(QB)를 접속시킨다.
제6 스위칭소자(TR16)는 리세트 제어 전압원(Vstable)이 공급되는 라인으로부터의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2) 공급 라인과 리세트 노드(QB)를 접속시킨다.
제7 스위칭소자(T17)는 리세트 제어 전압원(Vstable)이 공급되는 라인으로부터의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2) 공급 라인과 캐리 출력부(CC1)의 출력 노드를 접속시킨다.
제8 스위칭소자(T18)는 리세트 제어 전압원(Vstable)이 공급되는 라인으로부터의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2) 공급 라인과 제1 출력부(VC1)의 출력 노드를 접속시킨다.
제9 스위칭소자(T19)는 리세트 제어 전압원(Vstable)이 공급되는 라인으로부터의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 저전위 전압원(VSS2) 공급 라인과 제2 출력부(VC2)의 출력 노드를 접속시킨다.
제10 스위칭소자(T20)는 해당 스테이지에 입력되는 클럭펄스와는 위상이 완전히 반대되는 어느 한 클럭 펄스(예를 들어, 제1 스테이지의 경우 제9 클럭펄스(CLK9)나 제10 클럭펄스(CLK10))에 의해 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압원(VDD) 공급 라인과 공통 노드를 접속시킨다.
제11 스위칭소자(T21)는 세트 노드(Q)의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드를 제1 저전위 전압원(VSS2) 공급 라인과 접속시킨다.
제12 스위칭소자(TR22)는 공통 노드의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압원(VDD) 공급 라인과 리세트 노드(QB)를 접속시켜 리세트 노드(QB)가 하이 논리 상태가 되도록 한다.
제13 스위칭소자(T23)는 리세트 신호(RST) 입력라인의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압원(VDD) 공급 라인과 리세트 노드(QB)를 접속시켜 리세트 노드(QB)가 하이 논리 상태를 유지하도록 한다.
다음으로, 각각의 스테이지(ST1 내지 STn) 중 짝수 번째 스테이지 구성을 설명하면 다음과 같다.
짝수 번째 스테이지 중 제2 스테이지(ST1)의 경우, 노드 제어부(NC)는 하나의 인에이블 소자(T1)와 제1, 2, 5, 7, 8, 9 스위칭소자(T11, T12, T15, T17, T18, T19)가 홀수 번째 스테이지와 동일한 구성으로 구비된다. 다만, 제11 스위칭소자(T11)만 세트 노드(Q)의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 외부의 입력전압을 제1 저전위 전압원(VSS2) 공급 라인과 접속시킨다. 여기서 외부 입력 전압은 홀수 번째 스테이지의 공통 노드 전압과 동일한 레벨의 전압일 수 있다.
이와 같이 구성된 제1 실시 예에 따른 각 스테이지 구성에 의해서는 제1 또는 제2 스타트 펄스(Vst1,Vst2)나 이전 어느 한 스테이지로부터의 스캔펄스(예를 들어, n-3번째 스테이지)에 응답하여 세트 노드(Q)를 하이 논리의 세트 상태로 만들면서, 리세트 노드(QB)를 로우 논리의 리세트 상태로 만든다. 그리고 세트 노드(Q)가 하이 논리상태일 때, 제1 출력부(VC1)가 먼저 공급되는 제1 클럭펄스(CLK1)를 제1 스캔펄스(Vout1)로서 출력하여 제1 게이트 라인에 공급하고, 제2 출력부(VC2)는 이후 공급되는 제2 클럭펄스를 제2 스캔펄스(Vout2)로서 출력하여 제2 게이트 라인에 공급한다.
이후, 세트 노드(Q)는 다음 단 세 번째 이후의 스테이지(예를 들어, n+3 번째 스테이지)로부터의 스캔펄스(Vout4)에 응답하여 로우 논리상태로 가변된다. 그리고 리세트 노드(QB)는 제1 클럭펄스(CLK1)와는 위상이 완전히 반대되는 제9 또는 제10 클럭펄스(CLK9,CLK10)에 의해 하이 논리 상태로 세트된다. 이에, 제1 및 제2 출력부(VC1 내지 VC2)는 제1 저전위 전압원(VSS1)을 출력하여 제1 및 제2 게이트 라인에 동시에 공급한다.
전술한 바와 같이, 본 발명의 제1 실시 예에 따라서는 2채널로 스캔펄스를 출력하는 각 스테이지의 리세트 노드와 풀-다운 스위칭 소자의 수를 최소화시킴으로써, 쉬프트 레지스터의 구성 면적을 축소하고 영상 표시패널의 크기와 베젤의 크기까지 줄일 수 있다.
도 6은 제2 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 6을 참조하면, 제2 실시 예에 따른 홀수 번째 스테이지의 제10 스위칭소자(T20)가 해당 스테이지에 입력되는 클럭펄스와는 위상이 완전히 반대되는 어느 한 클럭 펄스로 제10 클럭펄스(CLK10)에 의해 턴-온 또는 턴-오프 되는 구성을 도시하였다. 그 외 나머지 스위칭 소자(T1 내지 T9, T11, T13)는 제1 실시 예의 구성과 동일하다.
제2 실시 예에서는 제1 저전위 전압원(VSS1)과 제2 저전위 전압원(VSS2)의 저전위 전압 레벨을 달리 설정하여 입력할 수 있다. 예를 들어, 제1 저전위 전압원(VSS1)이 - 5V 레벨로 설정된 경우, 제2 저전위 전압원(VSS2)은 -15V 등으로 제1 저전위 전압원(VSS1) 보다 더 낮게 설정하여 공급할 수 있다.
도 7은 도 6에 도시된 제1 스테이지의 세트 노드 전압과 제1 및 제2 게이트 로우 전압 변화 파형을 나타낸 타이밍도이다. 그리고 도 8은 제2 실시 예에 따른 세트 노드 전압과 스캔펄스의 출력 파형을 시뮬레이션한 파형도이다.
도 7 및 도 8을 참조하면, 쉬프트 레지스터의 각 스테이지(ST1 내지 STn, DSTn)는 각각의 제1 내지 제10 클럭펄스(CLK1 내지 CLK10), 적어도 어느 한 레벨의 고전위 전압원(VDD), 및 서로 다른 레벨로 입력되는 제1 및 제2 저전위 전압원(VSS1,VSS2)을 받아 동작한다.
제1 게이트 로우 전압으로 공급되는 제1 저전위 전압원(VSS1)은 각 스테이지(ST1 내지 STn, DSTn)의 세트 및 리세트 노드(Q,QB)에 접속된 스위칭 소자들을 턴-오프시킬 수 있도록 설정된다. 그리고 제2 게이트 로우 전압으로 공급되는 제2 저전위 전압원(VSS2)은 제1 저전위 전압원(VSS1) 보다 더 낮게 설정 및 공급된다.
다시 말해, 제1 저전위 전압원(VSS1)은 그라운드 전압레벨(예를 들어, 0V의 접지전압)이나 그라운드 전압레벨보다 더 낮은 부극성의 전압레벨(예를 들어, -5V)로 설정될 수 있다. 이 경우, 제2 저전위 전압원(VSS2)은 제1 저전위 전압원(VSS1)보다 더 낮은 부극성의 전압 레벨(예를 들어, -7V 내지 -21V)로 설정 및 공급된다.
이에, 제1 출력부(VC1)의 제1 풀업 스위칭소자(VT1)는 노드 제어부(NC1)의 세트 노드(Q)가 하이 논리값을 가질 때 턴-온되어, 제1 클럭펄스(CLK1)를 제1 스캔펄스(Vout1)로 출력한다. 그리고 제2 풀업 스위칭 소자(VT2)는 세트 노드(Q)가 하이 논리인 상태에서 턴-온되어 있다가 제2 클럭펄스(CLK2)를 제2 스캔펄스(Vout2)로 출력한다.
세트 및 리세트 노드(Q,QB)의 방전시에는 제1 저전위 전압원(VSS1)보다 더 낮게 설정된 제2 저전위 전압원(VSS2)으로 방전된다.
이후, 제1 및 제2 풀다운 스위칭소자(VT3,TR3)는 리세트 노드(QB)가 하이 논리 상태로 가변될 때 때 턴-온되어, 제1 저전위 전압(VSS1)을 게이트 로우 전압으로 게이트 라인에 공급한다.
이렇게, 제2 저전위 전압원(VSS2)이 제1 저전위 전압원(VSS1)보다 더 낮게 설정 및 공급되면, 리세트 노드(QB)의 방전시 리세트 노드(QB)와 스캔펄스 출력단에 제1 저전위 전압원(VSS1)이나 그보다 더 낮은 레벨의 제2 저전위 전압원(VSS2)이 공급되도록 함으로써, 풀-다운 스위칭 소자의 열화를 방지하고, 회로를 안정시킬 수 있게 된다.
도 9는 본 발명의 제3 실시 예에 따른 어느 한 스테이지를 나타낸 구성도이다. 그리고 도 10은 제3 실시 예에 따른 제1 및 제2 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 9 및 도 10에 도시된 제1 스테이지(ST1)는 하나의 노드 제어부(NC1), 노드 제어부(NC1)의 세트 및 리세트 노드(Q 및 QB)에 접속된 제1 및 제2 출력부(VC1,VC2)를 포함한다.
제1 및 제2 출력부(VC1 및 VC2)의 제1 및 제2 스캔펄스(Vout1,Vout2) 중 어느 하나가 캐리 신호로 이용되기도 하지만, 도 9와 같이 캐리 출력부(CC1)가 더 구비되어 캐리 신호(CR)를 미리 설정된 어느 한 전단과 후단의 스테이지로 각각 공급하기도 한다. 캐리 출력부(CC1)의 구성은 제1 및 제2 출력부(VC1 및 VC2) 중 어느 하나와 동일하게 구성될 수 있다.
노드 제어부(NC1)는 세트 및 리세트 노드(Q 및 QB)의 논리상태를 제어한다.
제1 출력부(VC1)는 제1 풀업 스위칭소자(VT1), 제1 풀다운 스위칭소자(VT3), 및 제1 안정화 소자(VT2)를 포함하며, 제2 출력부(VC2)는 제2 풀업 스위칭소자(TR1), 제2 풀다운 스위칭소자(TR3) 및 제2 안정화 소자(TR2)를 포함한다.
제1 풀업 스위칭소자(VT1)는 세트 노드(Q)가 하이 논리값을 가질 때 턴-온되어 제1 클럭펄스(CLK1)를 제1 스캔펄스(Vout1)로써 출력한다. 그리고 제2 풀업 스위칭 소자(VT2)는 세트 노드(Q)가 하이 논리인 상태에서 턴-온되어 있다가 제2 클럭펄스(CLK2)를 제2 스캔펄스(Vout2)로 출력한다.
제1 및 제2 풀다운 스위칭소자(VT3,TR3)는 리세트 노드(QB)가 하이 논리 값을 가질 때 턴-온되어 제1 저전위 전압(VSS1)보다 더 낮은 전압 레벨의 제2 저전위 전압(VSS2)을 게이트 로우 전압으로 게이트 라인에 공급한다.
이후, 제1 및 제2 안정화 소자(VT2,TR2)는 자신보다 세번째 단 이후에 구성된 스테이지의 세트 노드([+3]Q) 전압에 따라 턴-온된다. 그리고 턴-온시 제1 저전위 전압(VSS1)을 게이트 로우 전압으로 게이트 라인에 공급함으로써, 게이트 라인의 전압이 제2 저전위 전압(VSS2) 레벨에서 제1 저전위 전압(VSS1) 레벨로 가변되도록 한다.
도 11은 제3 실시 예에 따른 세트 노드 전압과 스캔펄스의 출력 파형을 시뮬레이션한 파형도이다.
도 11을 참조하면, 노드 제어부(NC1)의 세트 노드(Q)가 하이 논리값을 가질 때, 제1 출력부(VC1)의 제1 풀업 스위칭소자(VT1)는 턴-온되어 제1 클럭펄스(CLK1)를 제1 스캔펄스(Vout1)로써 출력한다. 그리고 제2 풀업 스위칭 소자(VT2)는 세트 노드(Q)가 하이 논리인 상태에서 턴-온되어 있다가 제2 클럭펄스(CLK2)를 제2 스캔펄스(Vout2)로 출력한다.
이후, 세트 노드나 리세트 노드(Q,QB)의 방전시에는 제1 저전위 전압원(VSS1) 보다 더 낮게 설정된 제2 저전위 전압원(VSS2)으로 방전된다.
바로 뒤이어 제1 및 제2 안정화 소자(VT2,TR2)가 자신보다 세번째 단 이후에 구성된 스테이지의 세트 노드([+3]Q) 전압에 따라 턴-온되어, 제1 저전위 전압(VSS1)을 게이트 로우 전압으로 게이트 라인에 공급하게 된다. 이에, 게이트 라인의 전압이 제2 저전위 전압(VSS2) 레벨에서 제1 저전위 전압(VSS1) 레벨로 가변되도록 한다.
이렇게 제3 실시 예에 따라서는 각 게이트 라인으로 출력되는 게이트 로우 전압이나 게이트 로우 전압 레벨의 홀딩 특성을 개선하여, 쉬프트 레지스터 출력을 안정화하고 그 신뢰도를 향상시킬 수 있게 된다.
도 12는 본 발명의 쉬프트 레지스터가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
도 12에서는 영상 표시장치로 액정 표시장치가 적용된 예를 도시하였으나, 영상 표시장치로는 액정 표시장치 외에도 유기 발광 다이오드 표시장치와 전계 방출 표시 장치 등에도 적용될 수 있다.
우선, 설명의 편의상 본 발명의 쉬프트 레지스터가 구비된 액정 표시장치의 경우는 복수의 액정 셀이 영상 표시영역(AD)에 구비되어 영상을 표시하는 액정패널(PA), 영상 표시영역(AD)에 나란하게 구성된 복수의 게이트 라인(GL1 내지 GLn)을 구동하는 게이트 드라이버(3), 복수의 데이터 라인(DL1 내지 DLm)을 구동하는 복수의 데이터 드라이버(4a,4b), 그리고 게이트 및 데이터 드라이버(3,4a,4b)를 제어하는 타이밍 컨트롤러(8)를 구비한다.
액정패널(PA)은 영상 표시영역(AD)과 영상 비표시영역(ND)으로 구분되는데, 영상 표시영역(AD)에는 복수의 액정 셀들이 형성되어 영상을 표시하게 되고, 영상 비표시영역(ND)에는 데이터 회로필름(6a,6b)이 부착되거나 게이트 드라이버(3)가 구성된다.
영상 표시영역(AD)에는 복수의 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)에 의해 정의되는 매트릭스 영역에 액정 셀들이 형성된다. 여기서, 각각의 화소 셀들은 박막 트랜지스터(TFT; Thin Film Transistor) 및 TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소전극에 공급한다. 액정 커패시터(Clc)는 화소전극에 공급된 영상신호와 공통전극에 공급된 공통전압의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다.
데이터 드라이버(4a,4b)는 액정패널(PA)의 어느 한 측과 적어도 하나의 소스 인쇄회로기판(8a,8b) 사이에 각각 구비되어 데이터 라인들(DL1 내지 DLm)을 집적회로를 포함하게 된다. 이러한, 데이터 드라이버(4a,4b)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호를 이용하여 타이밍 컨트롤러(8)로부터 정렬된 영상 데이터를 아날로그 전압 즉, 영상신호로 변환 출력한다.
게이트 구동부(3)는 도 1 내지 도 10을 통해 상세하게 설명한 본 발명의 쉬프트 레지스터를 구비하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스 또는 게이트 로우 전압을 순차 공급한다. 이러한 쉬프트 레지스터는 액정패널(PA)과 일체로 액정패널(PA)의 영상 비표시 영역(ND)에 형성되며 타이밍 컨트롤러(8)로부터의 게이트 제어신호 예를 들어, 제1 및 제2 스타트 펄스(Vst1,Vst2), 적어도 한 레벨의 고전위 전압원(VDD), 및 서로 다른 레벨로 입력되는 제1 및 제2 저전위 전압원(VSS1,VSS2)을 받아 동작한다. 쉬프트 레지스터는 전술한 제1 내지 제3 실시 예 중 어느 한 실시 예에 따른 쉬프트 레지스터가 될 수 있다. 이에, 쉬프트 레지스터에 대한 설명은 도 1 내지 도 10을 통해 상세하게 전술된 설명으로 대신하기로 한다.
이상, 전술한 바와 같은 기술 특징들을 갖는 본 발명의 실시 예에 따른 쉬프트 레지스터, 이를 이용한 영상 표시장치 및 그 구동방법은 2채널로 스캔펄스를 출력하는 각 스테이지의 리세트 노드와 풀-다운 스위칭 소자의 수를 최소화시킴으로써, 쉬프트 레지스터의 구성 면적을 축소하고 영상 표시패널의 크기와 베젤의 크기까지 줄일 수 있게 된다.
또한, 리세트 노드의 방전시 제1 게이트 로우 전압 레벨이나 그보다 더 낮은 제2 게이트 로우 전압 레벨이 공급되도록 함으로써, 풀-업, 풀-다운 스위칭 소자의 열화를 방지하고, 회로를 안정시킬 수 있게 된다. 그리고 각 게이트 라인으로 출력되는 게이트 로우 전압이나 게이트 로우 전압 레벨의 홀딩 특성을 개선하여, 쉬프트 레지스터 출력을 안정화하고 그 신뢰도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당 업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
ST1 내지 STn: 제1 내지 제n 스테이지
NC1: 노드 제어부
CC1: 캐리 출력부
VC1: 제1 출력부
VC2: 제2 출력부
NC1: 노드 제어부
CC1: 캐리 출력부
VC1: 제1 출력부
VC2: 제2 출력부
Claims (15)
- 서로 종속적으로 연결된 복수의 스테이지로 구성된 쉬프트 레지스터에 있어서,
상기 각각의 스테이지는
하나씩의 세트 및 리세트 노드를 구비하여 상기 세트 및 리세트 노드의 충방전 상태를 제어하는 노드 제어부;
상기 세트 및 리세트 노드에 접속되어 제1 스캔펄스를 출력하는 제1 출력부; 및
상기 제1 출력부와 병렬로 상기 세트 및 리세트 노드에 접속되어 상기 제1 스캔펄스와는 다른 위상차를 갖는 제2 스캔펄스를 출력하는 제2 출력부;
를 포함하는 쉬프트 레지스터.
- 제 1 항에 있어서,
상기 제1 및 제2 출력부는
서로 동일한 펄스 폭 및 듀티율을 갖고 5 수평 기간(5H) 단위의 폭으로 액티브 상태(하이 기간)를 유지하되, 서로 인접한 이전 및 다음 단 클럭펄스와는 4수평기간(4H) 단위의 폭만큼 중첩되도록 공급되는 제1 내지 제10 클럭펄스 중 서로 다른 하나씩의 클럭펄스를 입력받아 상기 입력받은 각각의 클럭 펄스에 대응하는 상기 제1 및 제2 스캔펄스를 출력하는 쉬프트 레지스터.
- 제 2 항에 있어서,
상기 노드 제어부는
미리 설정된 적어도 어느 한 레벨의 고전위 전압원, 및 서로 동일하거나 다른 레벨로 공급되는 제1 및 제2 저전위 전압원을 입력받고, 다음 단 세번째 이후의 스테이지로부터의 스캔펄스에 응답하여 하이 논리 상태로 충전된 상기의 세트 노드를 로우 논리 상태로 가변하며,
입력받은 어느 한 클럭펄스와는 위상이 완전히 반대되는 다른 어느 한 클럭펄스에 따라 상기 방전된 리세트 노드를 하이 논리 상태로 충전함으로써,
상기 제1 및 제2 출력부에서 제1 저전위 전압원을 게이트 로우 전압으로 출력하도록 하는 쉬프트 레지스터.
- 제 3 항에 있어서,
상기 제2 저전위 전압원의 전압 레벨은
상기 제1 저전위 전압원의 전압 레벨보다 더 낮게 설정 및 공급되는 쉬프트 레지스터.
- 제 4 항에 있어서,
상기 제1 출력부는
상기 노드 제어부의 세트 노드가 하이 논리 상태일 때 상기 제1 내지 제10 클럭펄스 중 어느 하나의 클럭펄스를 입력받아 상기 입력받은 각각의 클럭 펄스에 대응하는 상기 제1 스캔펄스를 출력하고,
상기 제2 출력부는 상기 세트 노드가 하이 논리 상태일 때 상기 제1 출력부와는 다른 어느 하나의 클럭펄스를 입력받아 상기 입력받은 각각의 클럭 펄스에 대응하는 상기 제2 스캔펄스를 출력하며,
상기 제1 및 제2 출력부는 상기 리세트 노드가 하이 논리 상태로 가변될 때 때 턴-온되어, 상기 제1 또는 제2 저전위 전압을 상기 게이트 로우 전압으로 출력하는 쉬프트 레지스터.
- 제 5 항에 있어서,
상기 제1 출력부는
제1 풀업 스위칭소자, 제1 풀다운 스위칭소자, 및 제1 안정화 소자를 포함하고 상기 제2 출력부는 제2 풀업 스위칭소자, 제2 풀다운 스위칭소자 및 제2 안정화 소자를 포함하며,
상기 제1 풀업 스위칭소자는 상기 세트 노드가 하이 논리값을 가질 때 턴-온되어 상기 어느 한 클럭펄스를 상기 제1 스캔펄스로 출력하고, 상기 제2 풀업 스위칭 소자는 상기 세트 노드가 하이 논리인 상태에서 턴-온되어 상기 다른 어느 한 클럭펄스를 제2 스캔펄스로 출력하는 쉬프트 레지스터.
- 제 6 항에 있어서,
상기 제1 및 제2 풀다운 스위칭소자는
상기 리세트 노드가 하이 논리 상태일 때 턴-온되어 상기 제1 저전위 전압보다 더 낮은 전압 레벨의 상기 제2 저전위 전압을 게이트 로우 전압으로 출력하고,
상기 제1 및 제2 안정화 소자는
세번째단 이후에 구성된 어느 한 스테이지의 세트 노드 전압에 따라 턴-온되어, 턴-온시 상기 제1 저전위 전압을 게이트 로우 전압으로 출력함으로써 게이트 로우 전압이 상기 제2 저전위 전압 레벨에서 상기 제1 저전위 전압 레벨로 가변되도록 하는 쉬프트 레지스터.
- 영상 표시영역이 구비되어 영상을 표시하는 영상 표시패널;
상기 영상 표시영역에 나란하게 구성된 복수의 게이트 라인을 구동하는 게이트 드라이버;
복수의 데이터 라인을 구동하는 복수의 데이터 드라이버, 및
상기 게이트 및 데이터 드라이버의 구동 타이밍을 제어하는 타이밍 컨트롤러를 구비하며,
상기 게이트 드라이버는
상기 복수의 게이트 라인에 복수의 스캔펄스를 순차적으로 공급하기 위해 상기 제 1 내지 제 7 항 중 어느 한 항의 쉬프트 레지스터를 포함하는 영상 표시장치.
- 서로 종속적으로 연결된 복수의 스테이지로 구성된 쉬프트 레지스터의 구동 방법에 있어서,
상기 각 스테이지의 노드 제어부에 하나씩 구비된 세트 및 리세트 노드의 충방전 상태를 제어하는 단계;
상기 세트 및 리세트 노드에 접속된 제1 출력부를 통해 제1 스캔펄스를 출력하는 단계; 및
상기 제1 출력부와 병렬로 상기 세트 및 리세트 노드에 접속된 제2 출력부를 통해 상기 제1 스캔펄스와는 다른 위상차를 갖는 제2 스캔펄스를 출력하는 단계;
를 포함하는 쉬프트 레지스터의 구동방법.
- 제 9 항에 있어서,
상기 제1 스캔펄스와 제2 스캔펄스의 출력단계는
서로 동일한 펄스 폭 및 듀티율을 갖고 5 수평 기간(5H) 단위의 폭으로 액티브 상태(하이 기간)를 유지하되, 서로 인접한 이전 및 다음 단 클럭펄스와는 4수평기간(4H) 단위의 폭만큼 중첩되도록 공급되는 제1 내지 제10 클럭펄스 중 서로 다른 하나씩의 클럭펄스를 입력받아 상기 입력받은 각각의 클럭 펄스에 대응하는 상기 제1 및 제2 스캔펄스를 출력하는 쉬프트 레지스터의 구동방법.
- 제 10 항에 있어서,
상기 세트 및 리세트 노드의 충방전 상태 제어 단계는
미리 설정된 적어도 어느 한 레벨의 고전위 전압원, 및 서로 동일하거나 다른 레벨로 공급되는 제1 및 제2 저전위 전압원을 입력받고, 다음 단 세번째 이후의 스테이지로부터의 스캔펄스에 응답하여 하이 논리 상태로 충전된 상기의 세트 노드를 로우 논리 상태로 가변하는 단계;
입력받은 어느 한 클럭펄스와는 위상이 완전히 반대되는 다른 어느 한 클럭펄스에 따라 상기 방전된 리세트 노드를 하이 논리 상태로 충전하는 단계; 및
상기 제1 및 제2 출력부에서 제1 저전위 전압원을 게이트 로우 전압으로 출력하도록 하는 단계;
를 포함하는 쉬프트 레지스터의 구동방법.
- 제 11 항에 있어서,
상기 제2 저전위 전압원의 전압 레벨은
상기 제1 저전위 전압원의 전압 레벨보다 더 낮게 설정 및 공급되는 쉬프트 레지스터의 구동방법.
- 제 12 항에 있어서,
상기 제1 스캔펄스 출력 단계는
상기 노드 제어부의 세트 노드가 하이 논리 상태일 때 상기 제1 내지 제10 클럭펄스 중 어느 하나의 클럭펄스를 입력받아 상기 입력받은 각각의 클럭 펄스에 대응하는 상기 제1 스캔펄스를 출력하고,
상기 제2 스캔펄스 출력단계는 상기 세트 노드가 하이 논리 상태일 때 상기 제1 출력부와는 다른 어느 하나의 클럭펄스를 입력받아 상기 입력받은 각각의 클럭 펄스에 대응하는 상기 제2 스캔펄스를 출력하며,
상기 제1 및 제2 출력부에서는
상기 리세트 노드가 하이 논리 상태로 가변될 때 때 턴-온되어, 상기 제1 또는 제2 저전위 전압을 상기 게이트 로우 전압으로 출력하는 쉬프트 레지스터의 구동방법.
- 제 13 항에 있어서,
상기 제1 출력부는
제1 풀업 스위칭소자, 제1 풀다운 스위칭소자, 및 제1 안정화 소자를 포함하고 상기 제2 출력부는 제2 풀업 스위칭소자, 제2 풀다운 스위칭소자 및 제2 안정화 소자를 포함하며,
상기 제1 풀업 스위칭소자는 상기 세트 노드가 하이 논리값을 가질 때 턴-온되어 상기 어느 한 클럭펄스를 상기 제1 스캔펄스로 출력하고, 상기 제2 풀업 스위칭 소자는 상기 세트 노드가 하이 논리인 상태에서 턴-온되어 상기 다른 어느 한 클럭펄스를 제2 스캔펄스로 출력하는 쉬프트 레지스터의 구동방법.
- 제 14 항에 있어서,
상기 제1 및 제2 풀다운 스위칭소자는
상기 리세트 노드가 하이 논리 상태일 때 턴-온되어 상기 제1 저전위 전압보다 더 낮은 전압 레벨의 상기 제2 저전위 전압을 게이트 로우 전압으로 출력하고,
상기 제1 및 제2 안정화 소자는
세번째단 이후에 구성된 어느 한 스테이지의 세트 노드 전압에 따라 턴-온되어, 턴-온시 상기 제1 저전위 전압을 게이트 로우 전압으로 출력함으로써 게이트 로우 전압이 상기 제2 저전위 전압 레벨에서 상기 제1 저전위 전압 레벨로 가변되도록 하는 쉬프트 레지스터의 구동방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160156520A KR20180057975A (ko) | 2016-11-23 | 2016-11-23 | 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160156520A KR20180057975A (ko) | 2016-11-23 | 2016-11-23 | 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20180057975A true KR20180057975A (ko) | 2018-05-31 |
Family
ID=62454599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160156520A KR20180057975A (ko) | 2016-11-23 | 2016-11-23 | 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20180057975A (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109410825A (zh) * | 2019-01-04 | 2019-03-01 | 京东方科技集团股份有限公司 | 移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置 |
| CN110047450A (zh) * | 2019-04-01 | 2019-07-23 | 深圳市华星光电技术有限公司 | 栅极驱动电路及阵列基板 |
| CN110223648A (zh) * | 2019-05-09 | 2019-09-10 | 深圳市华星光电半导体显示技术有限公司 | 用于显示屏的驱动电路 |
| CN110322826A (zh) * | 2019-07-11 | 2019-10-11 | 京东方科技集团股份有限公司 | 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 |
| CN110364110A (zh) * | 2019-08-15 | 2019-10-22 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路、显示装置 |
| CN110599959A (zh) * | 2019-08-08 | 2019-12-20 | 南京中电熊猫平板显示科技有限公司 | 触发驱动电路及显示装置 |
| CN111179813A (zh) * | 2020-03-18 | 2020-05-19 | 合肥京东方卓印科技有限公司 | 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 |
-
2016
- 2016-11-23 KR KR1020160156520A patent/KR20180057975A/ko not_active Application Discontinuation
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109410825A (zh) * | 2019-01-04 | 2019-03-01 | 京东方科技集团股份有限公司 | 移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置 |
| CN109410825B (zh) * | 2019-01-04 | 2020-11-13 | 京东方科技集团股份有限公司 | 移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置 |
| CN110047450A (zh) * | 2019-04-01 | 2019-07-23 | 深圳市华星光电技术有限公司 | 栅极驱动电路及阵列基板 |
| WO2020199437A1 (zh) * | 2019-04-01 | 2020-10-08 | 深圳市华星光电技术有限公司 | 栅极驱动电路及阵列基板 |
| CN110223648B (zh) * | 2019-05-09 | 2020-07-10 | 深圳市华星光电半导体显示技术有限公司 | 用于显示屏的驱动电路 |
| CN110223648A (zh) * | 2019-05-09 | 2019-09-10 | 深圳市华星光电半导体显示技术有限公司 | 用于显示屏的驱动电路 |
| WO2020224110A1 (zh) * | 2019-05-09 | 2020-11-12 | 深圳市华星光电半导体显示技术有限公司 | 用于显示屏的驱动电路 |
| CN110322826A (zh) * | 2019-07-11 | 2019-10-11 | 京东方科技集团股份有限公司 | 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 |
| CN110322826B (zh) * | 2019-07-11 | 2021-12-31 | 京东方科技集团股份有限公司 | 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 |
| CN110599959A (zh) * | 2019-08-08 | 2019-12-20 | 南京中电熊猫平板显示科技有限公司 | 触发驱动电路及显示装置 |
| CN110364110A (zh) * | 2019-08-15 | 2019-10-22 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路、显示装置 |
| CN110364110B (zh) * | 2019-08-15 | 2021-03-23 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路、显示装置 |
| CN111179813A (zh) * | 2020-03-18 | 2020-05-19 | 合肥京东方卓印科技有限公司 | 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 |
| CN111179813B (zh) * | 2020-03-18 | 2022-05-17 | 合肥京东方卓印科技有限公司 | 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 |
| US11887683B2 (en) | 2020-03-18 | 2024-01-30 | Hefei Boe Joint Technology Co., Ltd. | Shift register unit, driving method, gate driving circuit and display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10741139B2 (en) | Goa circuit | |
| US7873140B2 (en) | Shift register | |
| KR102167138B1 (ko) | 쉬프트 레지스터 및 그를 이용한 표시 장치 | |
| US7327338B2 (en) | Liquid crystal display apparatus | |
| US9728152B2 (en) | Shift register with multiple discharge voltages | |
| US8041000B2 (en) | Shift register | |
| JP5372268B2 (ja) | 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法 | |
| KR20180057975A (ko) | 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 | |
| EP3086312A1 (en) | Shift register unit, gate drive circuit and display device | |
| KR101705370B1 (ko) | 발광제어부와 이를 이용한 표시장치 | |
| US20210358383A1 (en) | Display device, gate drive circuit, shift register and control method thereof | |
| JP2005293817A (ja) | シフトレジスタとその駆動方法及び液晶表示パネルの駆動装置 | |
| KR20070057410A (ko) | 쉬프트 레지스터 | |
| US10748465B2 (en) | Gate drive circuit, display device and method for driving gate drive circuit | |
| KR20070119346A (ko) | 액정표시장치의 게이트구동회로 및 그 구동방법 | |
| US10089915B2 (en) | Gate driving circuit controlling a plurality of transistors with one Q node and display device using the same | |
| KR20160047681A (ko) | 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치 | |
| US11308859B2 (en) | Shift register circuit and method of driving the same, gate driver circuit, array substrate and display device | |
| WO2018193912A1 (ja) | 走査信号線駆動回路およびそれを備える表示装置 | |
| KR101485583B1 (ko) | 표시 장치 및 그 구동 방법 | |
| KR20130017281A (ko) | 쉬프트 레지스터와 이를 이용한 표시장치 | |
| US20140078128A1 (en) | Gate shift register and flat panel display using the same | |
| KR102015848B1 (ko) | 액정표시장치 | |
| KR101222948B1 (ko) | 쉬프트 레지스터와 이를 이용한 액정표시장치 | |
| KR20160019301A (ko) | 쉬프트 레지스터 및 그를 이용한 표시 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E601 | Decision to refuse application |