JP2005293817A - シフトレジスタとその駆動方法及び液晶表示パネルの駆動装置 - Google Patents

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Abstract

【課題】出力バッファ部を制御するノードの電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタ及びその駆動方法を提供する。
【解決手段】本発明のシフトレジスタは、多数のステージのそれぞれが、第１ノード（Ｑ）により制御された第１クロック信号（Ｃ１）を出力ライン（Ｏｕｔ）に供給するプルアップトランジスタ（Ｔ５）と、第２ノード（ＱＢ）により制御された第１駆動電圧を出力ラインに供給するプルダウントランジスタ（Ｔ６）と、第１及び第２ノードを互いに相反するように制御する制御部（１０）と、前記第１ノードと前記第１クロック信号及び前記プルアップトランジスタとの間の寄生キャパシタ（ＣＤＧ、ＣＧＳ）による変動量を償う、第１ノードと第２クロック信号の入力ラインの間に接続された補償キャパシタとを具備する。
【選択図】図４

Description

本発明は液晶表示装置の駆動回路に関し、特にアモルファスシリコン薄膜トランジスタ（amorphous silicon thin film transistor)を利用したシフトレジスタとその駆動方法に関するものである。また、本発明は前記シフトレジスタを利用した液晶表示パネルの駆動装置に関するものである。
テレビ及びコンピューターの表示装置で使われる液晶表示装置は、電界を利用して液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルがマトリックス形態に配列された液晶パネルと、液晶パネルを駆動するための駆動回路を具備する。
液晶パネルにはゲートラインとデータラインが交差するように配列され、そのゲートラインとデータラインの交差で用意される領域に液晶セルが位置する。この液晶パネルには液晶セルのそれぞれに電界を印加するための画素電極と共通電極が用意される。画素電極のそれぞれはスイッチング素子である薄膜トランジスタのソース及びドレイン端子を経由してデータラインのいずれか一つに接続される。薄膜トランジスタのゲート端子はゲートラインのいずれか一つに接続される。
駆動回路は、ゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータドライバとを具備する。ゲートドライバは、スキャン信号をゲートラインに順次に供給して液晶パネル上の液晶セルを順次に駆動する。データドライバは、ゲートラインのいずれか一つにスキャン信号が供給される度に、データラインのそれぞれにビデオ信号を供給する。これによって、液晶表示装置は、液晶セル別にビデオ信号に従って、画素電極と共通電極の間に印加される電界により光透過率を調節して画像を表示する。
このような駆動回路で、ゲートドライバは、シフトレジスタを利用してゲートラインを順次に駆動させるためのスキャン信号を発生する。さらに、データドライバは、シフトレジスタを利用して、外部から入力されるビデオ信号を一定単位ずつ順次にサンプリングすることができるようにするサンプリング信号を発生する。
図１は一般的な２像シフトレジスタを図示したブロック図であり、図１に図示されたシフトレジスタは、従属的に接続された第１乃至第nステージを具備する。
第１乃至第nステージには、高電位及び高電位駆動電圧(図示しない)と一緒に第１クロック信号(C１)及び第２クロック信号(/C１)が共通に供給され、スタートパルス(Vst)または前全段ステージの出力信号が供給される。第１ステージはスタートパルス(Vst)と第１クロック信号(C１)及び第２クロック信号(/C１)に応答して第１出力信号(Out１)に出力する。さらに、第２乃至第nステージは前段ステージの出力信号と第１クロック信号(C１)及び第２クロック信号(/C１)に応答して第２乃至第n出力信号(Out２乃至Outn)のそれぞれを出力する。このような第１乃至第nステージは同一の回路構成を有し、スタートパルス(Vst)の特定電圧を順次にシフトさせる。第１乃至第n出力信号(Out１乃至Out n)は液晶パネルのゲートラインを順次に駆動するためのスキャン信号に供給されるか、データドライバ内からビデオ信号を順次にサンプリングするためのサンプリング信号に供給される。
図２は図１に図示された一ステージの具体的な回路構成を示したものである。
図２に図示されたステージはQノードの制御により第１クロック信号(C１)を出力ラインに出力する第５NMOSトランジスタ(T５)と、QBノードの制御により低電位駆動電圧(VSS)を出力ラインに出力する第６NMOSトランジスタ(T６)から構成された出力バッファ部２０と、QノードとQBノードを制御する第１乃至第４NMOSトランジスタ(T１乃至T４)から構成された制御部１０とを具備する。
このようなステージには高電位及び低電位電圧(VDD,VSS)が供給されると同時にスタートパルス(Vst)、第１クロック信号(C１)及び第２クロック信号(/C１)が供給される。ここで、第１クロック信号(C１)では図３のように一定のパルス幅を持つハイ状態電圧及びロー状態電圧が交番的に供給されて、第２クロック信号(/C１)(図示しない)が第１クロック信号(C１)と相反した極性を持つように供給される。スタートパルス(Vst)は外部から供給されるか、前段ステージの出力信号が供給される。以下、ステージの動作過程を図３に図示された駆動波形を参照して説明する事にする。
A期間で第２クロック信号(/C１)のハイ電圧と同期してスタートパルス(Vst)のハイ電圧が供給される。これによって、第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてスタートパルス(Vst)のハイ電圧がQノードで供給、すなわちプレチャージ(pre-charge)される。Qノードでプレチャージされたハイ電圧により第５NMOSトランジスタ(T５)がターン−オンされて第１クロック信号(C１)のロー電圧を出力ラインに供給する。この時、第２NMOSトランジスタ(T２)も第２クロック信号(/C１)のハイ電圧によりターン−オンされてQBノードに高電位駆動電圧(VDD)を供給して、QBノードに供給された高電位駆動電圧(VDD)により第６NMOSトランジスタ(T６)もターン−オンされて低電位駆動電圧(VSS)を供給する。これによって、A期間でステージの出力ラインはロー状態の出力信号(OUT)を出力するようになる。
B期間で第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされることによってQノードはハイ状態にフローティングされるから第５NMOSトランジスタ(T５)はターン−オン状態を維持する。この時、第１クロック信号(C１)にハイ電圧が供給されるに従ってフローティングされたQノードは第５NMOSトランジスタ(T５)のゲート電極とソース電極の重畳に形成された寄生キャパシタ(CGS)の影響でブートストラッピング(Bootstrapping)される。これによって、Qノード電圧がもっと上昇して第５NMOSトランジスタ(T５)がはっきりとターン−オンされることによって第１クロック信号(C１)のハイ電圧が出力ラインに早く供給される。そして、ハイ状態にフローティングされたQノードにより第４NMOSトランジスタ(T４)が、ハイ状態の第１クロック信号(C１)により第３NMOSトランジスタ(T３)がターン−オンされてQBノードには低電位駆動電圧(VSS)が供給されるから第６NMOSトランジスタ(T６)はターン−オフされる。これによって、B期間でステージの出力ラインはハイ状態の出力信号(OUT)を出力する。
C期間で第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてスタートパルス(Vst)のロー電圧がQノードに供給されるから第５NMOSトランジスタ(T５)はターン−オフされる。この時、第２クロック信号(/C１)のハイ電圧により第２NMOSトランジスタ(T２)がターン−オンされて高電位駆動電圧(VDD)がQBノードに供給されることによって第６NMOSトランジスタ(T６)がターン−オンされて低電位駆動電圧(VSS)を出力ラインに出力する。この時、第３NMOSトランジスタ(T３)は第１クロック信号(C１)のロー電圧によりターン−オフされて、第４NMOSトランジスタ(T４)はQノードのロー電圧によりターン−オフされてQBノードに高電位駆動電圧(VDD)が維持される。これによって、C期間でステージの出力ラインはロー状態の出力信号(OUT)を出力する。
D期間で第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされるからQノードはロー状態にフローティングされる。さらに、第２クロック信号(/C１)のロー電圧により第２NMOSトランジスタ(T２)がターン−オフ、ロー状態にフローティングされたQノードにより第４NMOSトランジスタ(T４)がターン−オフされるから、QBノードは第１クロック信号(C１)のハイ電圧により第３NMOSトランジスタ(T３)がターン−オンされても前の期間(C)で供給された高電位駆動電圧(VDD)より少し低くなったハイ状態を維持しながらフローティングされる。これによって、第６NMOSトランジスタ(T６)はターン−オン状態を維持して低電位駆動電圧(VSS)を出力ラインに出力する。この結果、D期間でステージの出力ラインはロー状態の出力信号(OUT)を出力する。
そして、他の期間では前記C期間及びD期間が交番的に反復されるからステージの出力信号(OUT)はずっとロー状態を維持するようになる。
ここで、アモルファスシリコン薄膜トランジスタ工程に形成される第１乃至第６NMOSトランジスタ(T１乃至T６)のそれぞれはゲート電極がソース及びドレイン電極のそれぞれと重畳される構造を持つようになるから不可避にも寄生キャパシタ(CGD,CGS)を含む。そして、アモパスシリコン薄膜トランジスタの低い移動度を償うために出力バッファ部２０を構成する第５及び第６NMOSトランジスタ(T５,T６)の大きさがよほど大きくなることによって、それによって寄生キャパシタ(CGD,CGS)も増加するようになる。ここで、プルアップトランジスタ(pull-up transistor)である第５NMOSトランジスタ(T５)でゲート電極とソース電極の重畳部に形成された寄生キャパシタ(CGS)はQノードをブートストラッピングさせるのに有用になる。反面に、第５NMOSトランジスタ(T５)のゲート電極とドレイン電極の重畳部に形成された寄生キャパシタ(CGD)はドレイン電極に供給される第１クロック信号(C１)が図３のようにローからハイに移行(transition)する度にフローティング状態であるQノードの電圧を変動させることによって出力電圧(Vout)も揺れる問題点がある。図３を参照すると、D期間からハイ電圧に移行した第１クロック信号(C１)により、ロー状態にフローティングされたQノードの電圧が少し高い状態で変わって、それによって出力電圧(OUT)もロー電圧で少し上昇することを分かる。このように歪曲された出力電圧(OUT)は次のステージの入力で使われるから多数のステージを経るほど出力電圧(OUT)の歪曲量が増加するようになって、どの時点では回路誤動作を持って来ることができる問題点がある。
したがって、本発明の目的は出力バッファ部を制御するノード(Q)の電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタとその駆動方法を提供するものである。
本発明の他の目的は前記シフトレジスタを利用した液晶表示パネルの駆動装置を提供するものである。
上記目的を達成するために、本発明の第１実施例に係るシフトレジスタのステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給する第１プルダウントランジスタ(pull-down transistor)と、前記第１及び第２ノードを互いに相反するように制御する制御部と、前記第１ノードと第２クロック信号の入力ラインの間に接続される補償キャパシタとを具備し、前記第２クロック信号は前記第１クロック信号と異なる。
前記補償キャパシタの容量は前記プルアップトランジスタの寄生キャパシタの容量より大きい。
前記第１ノードがフローティングされながら前記寄生キャパシタを通じて伝達した前記第１クロック信号の移行電圧に従って前記第１ノードの電圧が変化する前に、または前記第１ノードの電圧変化とおおよそ同一な時点に、前記第１ノードの電圧は前記第２クロック信号の移行電圧に従って反対方向に変わる。
前記制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードで供給する第１トランジスタと、前記第２クロック信号に応答して第２駆動電圧を前記第２ノードで供給する第２トランジスタと、前記第１クロック信号に応答して前記第２ノードに前記第１駆動電圧を供給する第３トランジスタと、前記第１ノードの電圧に応答して前記第１駆動電圧を前記第３トランジスタで供給する第４トランジスタとを具備する。
前記ステージのそれぞれは、第３ノードにより制御された前記出力ラインと前記第１駆動電圧の供給ラインの間で前記第１プルダウントランジスタと並列接続された第２プルダウントランジスタをさらに具備する。
前記制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給するための第１ノード制御部と、前記第１及び第２クロック信号に応答して第４ノードの電圧と前記第１駆動電圧を選択的に供給する第２ノード制御部と、前記第１及び第２クロック信号に応答して前記第４ノードの電圧と前記第２駆動電圧を反対の形態で供給するための第３ノード制御部と、前記第１及び第２クロック信号と前記第１ノードの電圧に応答して前記第１及び第２駆動電圧を前記第４ノードに選択的に供給する第４ノード制御部とを具備する。
前記第１ノード制御部は前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給するための第１トランジスタを具備する。
前記第４ノード制御部は前記第２クロック信号に応答して第２駆動電圧を前記第４ノードに供給する第２トランジスタと、前記第１クロック信号に応答して前記第４ノードに前記第２駆動電圧を供給する第３トランジスタと、前記第１ノードの電圧に応答して前記第１駆動電圧を前記第４ノードに供給する第４トランジスタとを具備する。
本発明の第１実施例に係るシフトレジスタの駆動方法は前記第１ノードをフローティングする段階と、前記補償キャパシタを経由して伝達する前記第２クロック信号の移行電圧に従って反対方向で前記フローティングされた第１ノードの電圧を変化させる段階とを含む。
前記フローティングされた第１ノードの電圧を変化させる段階は、前記第１ノードがフローティングされながら前記寄生キャパシタを通じて伝達した前記第１クロック信号の移行電圧に従って前記第１ノードの電圧が変化する前に、または前記第１ノードの電圧変化とおおよそ同一な時点に遂行される。
本発明の第１実施例に係る液晶表示パネルの駆動装置において、シフトレジスタのステージのそれぞれは第１ノードにより制御された第１クロック信号を出力ラインに供給するためのプルアップトランジスタ、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給するための第１プルダウントランジスタ、前記第１及び第２ノードを互いに相反するように制御する制御部、及び前記第１ノードと第２クロック信号の入力ラインの間に接続される補償キャパシタを具備し、前記第２クロック信号は前記第１クロック信号と異なる。
本発明の第２実施例に係るシフトレジスタのステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインで供給するためのプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインで供給するためのプルダウントランジスタと、前記第１及び第２ノードを制御するための制御部と、前記第１ノードに接続された補償回路部とを具備し、前記補償回路部は前記第１ノードに前記第１駆動電圧を選択的に供給する。
前記補償回路部は前記第１ノードがフローティングされることを選択的に防止する。
前記補償回路部は前記第１ノードがフローティングされる時に前記第１ノードに前記第１駆動電圧を供給する。
前記補償回路部は、第２駆動電圧により制御された前記第１クロック信号を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備する。
前記補償回路部は、前記第１クロック信号により制御された第２駆動電圧を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備する。
前記補償回路部は、前記第１クロック信号により制御された前記第１クロック信号を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御されて前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御されて前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備する。
本発明の第２実施例に係るシフトレジスタの駆動方法は前記補償回路部を利用して前記第１ノードに前記第１駆動電圧を選択的に供給する段階を含む。
前記第１駆動電圧は前記第１ノードがフローティングされることを防止するために前記第１ノードに選択的に供給される。
前記第１ノードに前記第１駆動電圧を選択的に供給する段階は、前記第１ノードがフローティングされる時に遂行される。
本発明の第２実施例に係る液晶表示パネルの駆動装置において、シフトレジスタのステージのそれぞれは、第１ノードにより制御されて第１クロック信号を出力ラインで供給するためのプルアップトランジスタと、第２ノードにより制御されて第１駆動電圧を前記出力ラインで供給するためのプルダウントランジスタと、前記第１及び第２ノードを制御するための制御部と、前記第１ノードに接続された補償回路部とを具備して、前記補償回路部は前記第１ノードに前記第１駆動電圧を選択的に供給する。
前記シフトレジスタは硝子基板上に形成される。
前記ステージのそれぞれの出力ラインは前記液晶表示パネルのゲートラインに接続される。
本発明に係るシフトレジスタは反転クロック信号及び補償キャパシタを利用してプルアップトランジスタの制御ノード(Q)がクロック信号に従って変わることを防止することによって出力電圧の歪曲を減少させることができるようになる。これによって、出力電圧の歪曲による回路誤動作を防止することができるようになる。
以下、本発明の望ましい実施例を図４乃至図１２を参照して説明する事にする。
図４は本発明の第１実施例に係るシフトレジスタで従属的に接続された多数のステージの中からいずれか一つのステージを出力バッファ部３０の中心に図示し、図５は駆動波形図を図示したものである。
図４に図示されたシフトレジスタのステージは、Qノードの制御に１クロック信号(C１)を出力ラインに出力する第５NMOSトランジスタ(T５)と、QBノードの制御により低電位駆動電圧(VSS)を出力ラインに出力する第６NMOSトランジスタ(T６)から構成された出力バッファ部２０と、QノードとQBノードを制御する制御部１０と、Qノードの変動電圧を償うための補償キャパシタ(CC)とを具備する。このようなシフトレジスタはLCDの硝子基板上に直接形成される。
補償キャパシタ(CC)はQノードと第２クロック信号(/C１)の供給ラインの間に接続される。これによって、補償キャパシタ(CC)はプルアップトランジスタである第５NMOSトランジスタ(T５)のゲート電極とドレイン電極の重畳部に形成された寄生キャパシタ(CGD)とは相反した電圧がQノードに印加されるようにすることによってQノードの変動を防止するようになる。具体的に、図５のようにC及びD期間のエッジ部で第１クロック信号(C１)がローからハイに移行する前に、第２クロック信号(/C１)及び補償キャパシタ(CC)によりQノードは第１クロック信号(C１)と反対方向に変わるようになる。これは補償キャパシタ(CC)の容量が寄生キャパシタ(CGD)より大きく設定されることによってQノードが第１クロック信号(C１)の移行より第２クロック信号(/C１)の移行に先に応答するからである。これによって、第１クロック信号(C１)がハイ電圧に移行する時は第５NMOSトランジスタ(T５)の寄生キャパシタ(CGD)によりQノードはほとんど元々状態のロー電圧で戻ることができるようになる。この結果、出力電圧(OUT)の歪曲を減少させることができるようになる。
図４で、制御部１０は、図２に図示したように第１乃至第４NMOSトランジスタ(T１乃至T４)から構成されるか、Qノード及びQBノードを制御することができるいかなる構成も可能である。ここでは説明上の便宜上、制御部４０が図２に図示された制御部１０と同一な構成を持つ場合のみを例であげて、図５に図示された駆動波形を参照して説明する事にする。
A期間で第２クロック信号(/C１)のハイ電圧と同期してスタートパルス(Vst)のハイ電圧が供給される。これによって、第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてスタートパルス(Vst)のハイ電圧がQノードで供給、すなわちプレチャージされる。Qノードでプレチャージされたハイ電圧により第５NMOSトランジスタ(T５)がターン−オンされて第１クロック信号(C１)のロー電圧を出力ラインに供給する。この時、第２NMOSトランジスタ(T２)も第２クロック信号(/C１)のハイ電圧によりターン−オンされてQBノードに高電位電圧(VDD)を供給して、QBノードに供給された高電位電圧(VDD)により第６NMOSトランジスタ(T６)もターン−オンされて低電位電圧(VSS)を供給する。これによって、A期間でステージの出力ラインはロー状態の出力信号(OUT)を出力するようになる。
B期間で第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされることによってQノードはハイ状態にフローティングされるから第５NMOSトランジスタ(T５)はターン−オン状態を維持する。この時、第１クロック信号(C１)にハイ電圧が供給されることによってフローティングされたQノードは第５NMOSトランジスタ(T５)のゲート電極とソース電極の重畳に形成された寄生キャパシタ(CGS)の影響でブートストラッピング(Bootstrapping)される。これによって、Qノード電圧がもっと上昇して第５NMOSトランジスタ(T５)がはっきりとターン−オンされることによって第１クロック信号(C１)のハイ電圧が出力ラインに早く供給される。さらに、ハイ状態にフローティングされたQノードにより第４NMOSトランジスタ(T４)が、ハイ状態の第１クロック信号(C１)により第３NMOSトランジスタ(T３)がターン−オンされてQBノードには低電位電圧(VSS)が供給されるから第６NMOSトランジスタ(T６)はターン−オフされる。これによって、B期間でステージの出力ラインはハイ状態の出力信号(OUT)を出力する。
C期間で第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてスタートパルス(Vst)のロー電圧がQノードに供給されるから第５NMOSトランジスタ(T５)はターン−オフされる。この時、第２クロック信号(/C１1)のハイ電圧により第２NMOSトランジスタ(T２)がターン−オンされて高電位電圧(VDD)がQBノードに供給されることによって第６NMOSトランジスタ(T６)がターン−オンされて低電位電圧(VSS)を出力ラインに出力する。この時、第３NMOSトランジスタ(T３)は第１クロック信号(C１)のロー電圧によりターン−オフされて、第４NMOSトランジスタ(T４)はQノードのロー電圧によりターン−オフされてQBノードに高電位電圧(VDD)が維持される。これによって、C期間でステージの出力ラインはロー状態の出力信号(OUT)を出力する。
D期間で第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされるからQノードはロー状態にフローティングされる。さらに、第２クロック信号(/C１)のロー電圧により第２NMOSトランジスタ(T２)がターン−オフ、ロー状態にフローティングされたQノードにより第４NMOSトランジスタ(T４)がターン−オフされるから、QBノードは第１クロック信号(C１)のハイ電圧により第３NMOSトランジスタ(T３)がターン−オンされても前の期間(C)で供給された高電位電圧(VDD)より少し低くなったハイ状態を維持しながらフローティングされる。これによって、第６NMOSトランジスタ(T６)はターン−オン状態を維持して低電位電圧(VSS)を出力ラインに出力する。この結果、D期間でステージの出力ラインはロー状態の出力信号(OUT)を出力する。
特に、D期間の手始め点で第５NMOSトランジスタ(T５)の寄生キャパシタ(CGD)を通じてローからハイに移行された第１クロック信号(C１)が伝達する前に、ハイでローに移行された第２クロック信号(/C１)が補償キャパシタ(CC)を通じてQノードに伝達する。これによって、Qノードの電圧は下降する第２クロック信号(/C１)に従ってもっと低くなった後、上昇する第１クロック信号(C１)に従って元々状態のロー電圧に戻ることができるようになる。この結果、出力電圧(OUT)の歪曲を減少させることができる。
さらに、他の期間では前記C期間及びD期間が交番的に反復されるからステージの出力信号(OUT)はずっと歪曲がほとんどないロー状態を維持するようになる。
図６は本発明の第２実施例に係るシフトレジスタの中で従属的に接続された多数のステージの中からいずれか一つのステージの詳細回路を図示したことで、図７は駆動波形図を図示したものである。
図６に図示されたシフトレジスタの各ステージは、Qノードの制御により第１クロック信号(C１)を出力ラインに出力する第５NMOSトランジスタ(T５)と、QB１及びQB２ノードの制御により低電位駆動電圧(VSS)を出力ラインに出力する第６及び第７NMOSトランジスタ(T６,T７)を具備する出力バッファと、Qノードを制御する第１NMOSトランジスタ(T１)を具備するQノード制御部と、QBノードを制御する第２乃至第４NMOSトランジスタ(T２,T３,T４)を具備するQBノード制御部と、QB1ノードを制御する第８及び第９NMOSトランジスタ(T８,T９)を具備するQB１ノード制御部と、QB２ノードを制御する第１０及び第１１NMOSトランジスタ(T１０,T１１)を具備するQB２ノード制御部と、Qノードの変動電圧を償うための補償キャパシタ(CC)とを具備する。
出力バッファで、プルアップトランジスタである第５NMOSトランジスタ(T５)は、第１クロック信号(C１)の入力ラインとステージの出力ラインの間に接続されてQノードにより制御される。そして、プルダウントランジスタである第６及び第７NMOSトランジスタ(T６,T７)は、ステージの出力ラインと低電位電圧(VSS)の入力ラインの間に並列接続されてQB１及びQB２ノードのそれぞれにより制御される。
Qノード制御部の第１NMOSトランジスタ(T１)はスタートパルス(Vst)の入力ラインとQノードの間に接続されて第２クロック信号(/C１)により制御される。
QBノード制御部の第２NMOSトランジスタ(T２)は、高電位駆動電圧(VDD)の供給ラインとQBノードの間に接続されて第２クロック信号により制御されて、第３NMOSトランジスタ(T３)は第２NMOSトランジスタ(T２)と並列接続されて第１クロック信号(C１)により制御されて、第４NMOSトランジスタ(T４)はQBノードと低電位電圧(VSS)の入力ラインの間に接続されてQノードにより制御される。
QB１ノード制御部の第８NMOSトランジスタ(T８)はQBノードとQB１ノードの間に接続されて第１クロック信号(C１)により制御されて、第９NMOSトランジスタ(T９)は低電位電圧(VSS)の入力ラインとQB１ノードの間に接続されて第２クロック信号(/C１)により制御される。
QB２ノード制御部の第１０NMOSトランジスタ(T１０)はQBノードとQB２ノードの間に接続されて第２クロック信号(C１)により制御されて、第１１NMOSトランジスタ(T１１)は低電位電圧(VSS)の入力ラインとQB２ノードの間に接続されて第２クロック信号(/C１)により制御される。
Qノードと低電位電圧(VSS)の入力ラインの間に接続されたキャパシタ(CB)と、QBノードと低電位電圧(VSS)の入力ラインの間に接続されたキャパシタ(CQB)はQノード及びQBノードのノイズを除去する。
このようなステージの動作過程を図７に図示された駆動波形を参照して説明する事にする。
A期間でスタートパルス(Vst)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされて高電位駆動電圧(VDD)がQノードに供給されて、Qノードはハイ状態にプレチャージされる。ハイ状態にプレチャージされたQノードにより第５NMOSトランジスタ(T５)がターン−オンされて第１クロック信号(C１)のロー電圧が出力ラインに供給される。この時、第２クロック信号(/C１)によりターン−オンされた第２NMOSトランジスタ(T２)を通じてQBノードには高電位電圧(VDD)が供給される。さらに、第２クロック信号(/C１)により第９及び第１０NMOSトランジスタ(T９,T１０)がターン−オンされることによって、QB１ノードには低電位電圧(VSS)が、QB２ノードにはQBノードに供給された高電位電圧(VDD)が供給される。これによって、第７NMOSトランジスタ(T７)がターン−オンされて出力ラインで低電位電圧(VSS)が供給される。この結果、A期間でステージの出力ラインはロー状態の出力信号(Out)を出力する。
B期間で第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされることによってQノードはハイ状態にフローティングされるから第５NMOSトランジスタ(T５)はターン−オン状態を維持する。この時、第１クロック信号(C１)のハイ電圧が供給されることによってフローティングされたQノードは第５NMOSトランジスタ(T５)のゲートとドレインの間に形成されたキャパシタ(CGS)の影響でブートストラッピング(Bootstrapping)される。これによって、Qノード電圧がもっと上昇して第５NMOSトランジスタ(T５)が明確にターン−オンされることによって第１クロック信号(C１)のハイ電圧が出力ラインに早く供給される。この時、第１クロック信号(C１)により第３NMOSトランジスタ(T３)はターン−オンされて、ブトストレピングされたQノードにより第４PMOSトランジスタ(T４)がターン−オンされることによってQBノードにはロー状態になる。さらに、第１クロック信号(C１)により第８及び第１１NMOSトランジスタ(T８,T１１)がターン−オンされることによって、QB１ノードにはQBノードに供給された低電位電圧(VSS)が、QB２ノードには低電位電圧(VSS)が供給される。これによって、第６及び第７NMOSトランジスタ(T６,T７)はターン−オフされる。この結果、B期間でステージの出力ラインはハイ状態の出力信号(Out)を出力する。
C期間で第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてQノードにはスタートパルス(Vst)のロー電圧が供給されるから第５NMOSトランジスタ(T５)はターン−オフされる。この時、第２クロック信号(/C１)により第２NMOSトランジスタ(T２)がターン−オンされてQBノードには高電位電圧(VDD)が供給される。さらに、第２クロック信号(/C１)により第９及び第１０NMOSトランジスタ(T９,T１０)がターン−オンされることによって、QB１ノードには低電位駆動電圧(VSS)が、QB２ノードにはQBノードに供給された高電位駆動電圧(VDD)が供給される。これによって、第７NMOSトランジスタ(T７)がターン−オンされて出力ラインで低電位駆動電圧(VSS)が供給される。この結果、C期間でステージの出力ラインはロー状態の出力信号(Out)を出力する。
D期間で第２クロック信号(/C１)のロー電圧により第１及び第２NMOSトランジスタ(T１,T２)はターン−オフされる。これによって、Qノードは以前のロー状態にフローティングされるから第５NMOSトランジスタ(T５)はターン−オフされる。この時、第１クロック信号(C１)のハイ電圧により第３NMOSトランジスタ(T３)がターン−オンされてQBノードには高電位駆動電圧(VDD)が供給される。そして、第１クロック信号(C１)により第８及び第１１NMOSトランジスタ(T９)がターン−オンされることによって、QB１ノードにはQBノードに供給された高電位電圧(VDD)が、QB２ノードには低電位電圧(VSS)が供給される。これによって、第６NMOSトランジスタ(T６)がターン−オンされて出力ラインで低電位駆動電圧(VSS)を供給する。この結果、B期間でステージの出力ラインはロー状態の出力信号(Out)を出力する。
さらに、他の期間でもステージは前記C及びD期間と同一に動作するからステージの出力信号(OUT)はロー状態を維持するようになる。
このように図６に図示された本発明の第２実施例に係るシフトレジスタの各ステージは第６NMOSトランジスタ(T６)に相反動作する第７NMOSトランジスタ(T７)を並列で接続させて、そのゲートノードであるQB１及びQB２ノードを第１クロック信号(C１)及び第２クロック信号(/C１)により交流駆動させるようになる。これは第６及び第７NMOSトランジスタ(T６,T７)のゲートノードに直流バイアスが印加されることを防止することによって高温駆動の時第６及び第7７NMOSトランジスタ(T６,T７)がゲートバイアスストレスにより誤動作することを防止することができる。
ところが、図６に図示されたシフトレジスタでは図４に図示されたシフトレジスタと対備して一つのプルダウントランジスタ(T６)が形成されなければならない領域に一番のプルダウントランジスタ(T６,T７)が形成されることによって大きさが減少するしかない。これによって、相対的に小さな大きさを持つようになった第６及び第７NMOSトランジスタ(T６,T７)を交番的にターン−オンさせて出力電圧(OUT)を充分にロー電圧に保持させることができない場合、すなわち出力電圧(OUT)が歪曲される場合が発生することができる。この時、前述したところのようにプルアップトランジスタである第５NMOSトランジスタ(T５)の寄生キャパシタ(CGD)及び第１クロック信号(C１)により図８aに図示されたD期間のようにQノードの電圧が変わって出力電圧(OUT)を歪曲させる場合、出力電圧(OUT)の歪曲は増加するしかない。
これを防止するために、図６に図示されたシフトレジスタの各ステージはQノードと第２クロック信号(/C１)の入力ラインの間に接続された補償キャパシタ(CC)をさらに具備する。補償キャパシタ(CC)は図８bに図示されたD期間のように第５NMOSトランジスタ(T５)の寄生キャパシタ(CGD)を通じてローでハイに移行された第１クロック信号(C１)が伝達する前に、ハイからローに移行した第２クロック信号(/C１)がQノードに伝達するようにする。これによって、Qノードの電圧は下降する第２クロック信号(/C１)に従ってもっと低くなった後、上昇する第１クロック信号(C１)に従って元々状態のロー電圧で戻ることができるようになる。この結果、出力電圧(OUT)の歪曲を減少させることができるようになる。
図９は、本発明の第３実施例に係るシフトレジスタで縦続的に接続された多数のステージのいずれか一つのステージを出力バッファ部３３０の中心に図示し、図１０はそのステージの駆動波形を図示したものである。
図９に図示されたシフトレジスタのステージはQノードの制御により第１クロック信号(C１)を出力ラインに出力するプルアップNMOSトランジスタ(T３８)と、QBノードの制御により低電位駆動電圧(VSS)を出力ラインに出力するプルダウンNMOSトランジスタ(T３９)から構成された出力バッファ部３３０と、QノードとQBノードを制御する制御部３４０と、Qノードの変動電圧を償うための補償回路部３５０とを具備する。このようなシフトレジスタは硝子基板上に直接形成される。
補償回路部３５０はPノードの制御により低電位電圧(VSS)をQノードで供給するための第５NMOSトランジスタ(T３５)と、Pノードを制御するための第６及び第７NMOSトランジスタ(T３６_１,T３７)とを具備する。第６NMOSトランジスタ(T３６_１)は高電位電圧(VDD)により常にターン−オン状態を維持して第１クロック信号(C１)をPノードに供給する。第７NMOSトランジスタ(T３７)はQノードの制御により低電位電圧(VSS)をPノードに供給する。このような補償回路部３５０は、現ステージでハイ状態の出力(OUT)があった後、第１クロック信号(C１)がハイ状態になる期間(D)ごとにQノードに低電位電圧(VSS)を供給してQノードがロー状態にフローティングされることを防止するようになる。換言すれば、補償回路部３５０は、Qノードがロー状態にフローティングされることを防止して、プルアップトランジスタ(T３８)の第２期生キャパシタ(CGS)のカップルリングによるQノードの電圧変動を防止するようになる。これによって、Qノードの電圧変動による出力信号(OUT)の歪曲を防止することができるようになる。
図９で制御部３４０は、図２に図示したように、第１乃至第４NMOSトランジスタ(T１乃至T４)から構成されるか、Qノード及びQBノードを制御することができるいかなる構成も可能である。ここでは説明の便宜上に制御部３４０が図２に図示された制御部１０と同一な構成を持つ場合のみを例であげて、図１０に図示された駆動波形を参照して説明する事にする。
A期間で第１クロック信号(C１)のロー電圧、第２クロック信号(/C１)のハイ電圧、及びスタートパルス(Vst)のハイ電圧が供給される。第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてスタートパルス(Vst)のハイ電圧がQノードで供給、すなわちプレチャージされる。Qノードのハイ電圧によりプルアップNMOSトランジスタ(T３８)がターン−オンされて第１クロック信号(C１)のロー電圧がステージの出力ラインに供給される。この時、高電位電圧(VDD)によりターン−オン状態を維持する第６NMOSトランジスタ(T３６_１)と、Qノードのハイ電圧によりターン−オンされた第７NMOSトランジスタ(T３７)によりPノードには低電位電圧(VSS)が供給されるから第５NMOSトランジスタ(T３５)はターン−オフされる。さらに、第２クロック信号(/C１)のハイ電圧により第２NMOSトランジスタ(T２)がターン−オンされてQBノードに高電位電圧(VDD)が供給されるからプルダウンNMOSトランジスタ(T３９)がターン−オンされて低電位電圧(VSS)がステージの出力ラインに供給される。これによって、A期間でステージの出力ラインはロー状態の出力信号(OUT)を出力するようになる。
B期間で第１クロック信号(C１)のハイ電圧、第２クロック信号(/C１)のロー電圧、及びスタートパルス(Vst)のロー電圧が供給される。第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされてQノードがハイ状態にフローティングされる。ハイ状態にフローティングされたQノードはプルアップNMOSトランジスタ(T３８)のゲート電極とソース電極の重畳に形成された第１寄生キャパシタ(CGD)のカップルリング作用で第１クロック信号(C１)のハイ電圧に従ってブトストレピング(Bootstrapping)される。これによって、Qノード電圧がもっと上昇してプルアップNMOSトランジスタ(T３８)が明確にターン−オンされることによって第１クロック信号(C１)のハイ電圧が出力ラインに早く供給される。ここで、Qノードのブートストラッピング効果を高めるために、別途のキャパシタを第１寄生キャパシタ(CGD)と並列に形成する。この場合、ハイ状態のQノードにより第７NMOSトランジスタ(T３７)がターン−オンされてPノードには低電位電圧(VSS)が供給されることと同時に、ターン−オン状態を維持する第６PMOSトランジスタ(T３６_１)により第１クロック信号(C１)のハイ電圧が供給される。ここで、第７NMOSトランジスタ(T３７)が第６NMOSトランジスタ(T３６_１)より大きく形成することによってPノードに低電位電圧(VSS)が供給されるようにする。例えば、第７NMOSトランジスタ(T３７)と第６NMOSトランジスタ(T３６_１)の大きさは、おおよそ３:１位の比を持つように形成される。さらに、ハイ状態のQノードにより第４NMOSトランジスタ(T４)が、ハイ状態の第１クロック信号(C1)により第３NMOSトランジスタ(T３)がターン−オンされてQBノードには低電位電圧(VSS)が供給されるからプルダウンNMOSトランジスタ(T３９)はターン−オフされる。これによって、B期間でステージの出力ラインはハイ状態の出力信号(OUT)を出力する。
C期間で第１クロック信号(C１)のロー電圧、第２クロック信号(/C１)のハイ電圧、及びスタートパルス(Vst)のロー電圧が供給される。第２クロック信号(/C１)のハイ電圧により第１NMOSトランジスタ(T１)がターン−オンされてスタートパルス(Vst)のロー電圧がQノードに供給されるからプルアップNMOSトランジスタ(T３８)はターン−オフされる。さらに、高電位電圧(VDD)によりターン−オン状態を維持する第６NMOSトランジスタ(T３６_１)と、Qノードのロー電圧によりターン−オフされた第７NMOSトランジスタ(T３７)によりPノードには低電位電圧(VSS)が供給されるから第５NMOSトランジスタ(T３５)はターン−オフされる。この時、第２クロック信号(/C１)のハイ電圧により第２NMOSトランジスタ(T２)がターン−オンされて高電位電圧(VDD)がQBノードに供給されることによってプルダウンNMOSトランジスタ(T３９)がターン−オンされて低電位電圧(VSS)が出力ラインに供給される。第３及び第４NMOSトランジスタ(T３,T４)は第１クロック信号(C１)のロー電圧及びQノードのロー電圧のそれぞれによりターン−オフされる。これによって、C期間でステージの出力ラインはロー状態の出力信号(OUT)を出力する。
D期間で第１クロック信号(C１)のハイ電圧、第２クロック信号(/C１)のロー電圧、及びスタートパルス(Vst)のロー電圧が供給される。第２クロック信号(/C１)のロー電圧により第１NMOSトランジスタ(T１)がターン−オフされるからQノードは以前のロー状態を維持するから第７NMOSトランジスタ(T３７)はターン−オフされる。この時、いつもターン−オン状態を維持する第６NMOSトランジスタ(T３６_１)によりPノードには第１クロック信号(C１)のハイ電圧が供給されるから第５NMOSトランジスタ(T３５)がターン−オンされる。これによって、Qノードはターン−オンされた第５NMOSトランジスタ(T３５)を通じて供給された低電位電圧(VSS)によりロー状態に固定される。従って、QノードがフローティングされないからプルアップNMOSトランジスタ(T３８)の第２寄生キャパシタ(CGS)のカップルリング作用で第１クロック信号(C１)のハイ電圧に従って変動されることを防止することができるようになる。この結果、D期間でQノード電圧の変動による出力信号(OUT)の歪曲を防止することができるようになる。一方、第２クロック信号(/C１)のロー電圧により第２NMOSトランジスタ(T２)がターン−オフ、ロー状態のQノードにより第４NMOSトランジスタ(T４)がターン−オフされるからQBノードは、第１クロック信号(C１)のハイ電圧により第３NMOSトランジスタ(T３)がターン−オンされても前の期間(C)で供給された高電位電圧(VDD)より少し低くなったハイ状態を維持しながらフローティングされる。これによって、プルダウンNMOSトランジスタ(T３９)はターン−オン状態を維持して低電位電圧(VSS)を出力ラインで供給する。この結果、D期間でステージの出力ラインはロー状態の出力信号(OUT)を出力する。
そして、他の期間では前記C期間及びD期間が交番的に反復されるからステージの出力信号(OUT)はずっと歪曲がないロー状態を維持するようになる。
このように、本発明に係るシフトレジスタは補償回路部３５０を利用してプルアップNMOSトランジスタ(T３８)を制御するQノードがD期間でフローティングされることを防止することによってハイ電圧の第１クロック信号(C１)によりQノードの電圧が変わることを防止することができるようになる。
図１１は本発明の第４実施例に係る補償回路部４６０のみを図示したものである。
図１１に図示された補償回路部４６０は第６NMOSトランジスタ(T４６_２)が第１クロック信号(C１)により制御されてPノードに高電位電圧(VSS)を供給することを除外しては図９に図示された補償回路部２５０と同一な構成要素を具備する。
A期間で第１クロック信号(C１)のロー電圧により第６NMOSトランジスタ(T４６_２)はターン−オフ、ハイ電圧でプレチャージされたQノードにより第７NMOSトランジスタ(T４７)がターン−オンされてPノードには低電位電圧(VSS)が供給される。これによって、第５NMOSトランジスタ(T４５)はターン−オフされる。
B期間で第１クロック信号(C１)のハイ電圧により第６NMOSトランジスタ(T４６_２)がターンオン、ブートストラッピングにハイ電圧がさらに上昇したQノードにより第７NMOSトランジスタ(T４７)がターン−オンされる。この時、第７NMOSトランジスタ(T４７)が第６NMOSトランジスタ(T４６_２)より大きい大きさに形成されることによって同時にターン−オンされてもPノードには第６NMOSトランジスタ(T４６_２)を経由した高電位電圧(VDD)よりも第７NMOSトランジスタ(T４７)を経由した低電位電圧(VSS)が供給されるから第５NMOSトランジスタ(T４５)はターン−オフされる。このために、第７及び第６NMOSトランジスタ(T４７,T４６_２)は少なくとも３:１位の大きさの比率を持つように形成される。
C期間で第１クロック信号(C１)のロー電圧により第６NMOSトランジスタ(T４６_2)はターン−オフ、ロー電圧に変換されたQノードにより第７NMOSトランジスタ(T４７)がターン−オフされるからPノードは以前のロー状態でフローティングされる。これによって、第５NMOSトランジスタ(T４５)はターン−オフされる。
D期間で第１クロック信号(C１)のハイ電圧により第６NMOSトランジスタ(T４６_２)がターン−オン、ロー電圧であるQノードにより第７NMOSトランジスタ(T４７)がターン−オフされるからPノードには高電位電圧(VDD)が供給される。これによって、第５NMOSトランジスタ(T４５)がターン−オンされてQノードに低電位電圧(VSS)を供給するからQノードがハイ電圧の第１クロック信号(C１)により変わることを防止することができるようになる。
図１２は本発明の第５実施例に係る補償回路部５７０のみを図示したものである。
図１２に図示された補償回路部５７０は第６NMOSトランジスタ(T５６_３)が第１クロック信号(C１)により制御されてPノードに第１クロック信号(C１)を供給することを除外しては図９に図示された補償回路部２５０と同一な構成要素を具備する。
A期間で第１クロック信号(C１)のロー電圧により第６NMOSトランジスタ(T５６_２)はターン−オフ、ハイ電圧でプレチャージされたQノードにより第７NMOSトランジスタ(T５７)がターン−オンされてPノードには低電位電圧(VSS)が供給される。これによって、第５NMOSトランジスタ(T５５)はターン−オフされる。
B期間で第１クロック信号(C１)のハイ電圧により第６NMOSトランジスタ(T５６_２)がターン−オン、ブートストラッピングにハイ電圧がさらに上昇したQノードにより第７NMOSトランジスタ(T５７)がターン−オンされる。この時、第７NMOSトランジスタ(T５７)が第６NMOSトランジスタ(T５６_２)より大きい大きさに形成されることによって同時にターン−オンされてもPノードには第６NMOSトランジスタ(T５６_２)を経由した第１クロック信号(C１)のハイ電圧よりも第７NMOSトランジスタ(T５７)を経由した低電位電圧(VSS)が供給されるから第５NMOSトランジスタ(T５５)はターン−オフされる。このために、第７及び第６NMOSトランジスタ(T５７,T５６_２)は少なくとも３:１位の大きさの比率を持つように形成される。
C期間で第１クロック信号(C１)のロー電圧により第６NMOSトランジスタ(T５６_２)はターン−オフ、ロー電圧に変換されたQノードにより第７NMOSトランジスタ(T５７)がターン−オフされるからPノードは以前のロー状態でフローティングされる。これによって、第５NMOSトランジスタ(T５５)はターン−オフされる。
D期間で第１クロック信号(C１)のハイ電圧により第６NMOSトランジスタ(T５６_２)がターン−オン、ロー電圧であるQノードにより第７NMOSトランジスタ(T５７)がターン−オフされるからPノードには第１クロック信号(C１)のハイ電圧が供給される。これによって、第５NMOSトランジスタ(T５５)がターン−オンされてQノードに低電位電圧(VSS)を供給するからQノードがハイ電圧の第１クロック信号(C１)により変わることを防止することができるようになる。
このようなシフトレジスタを利用した液晶表示パネルの駆動装置は従来の駆動装置に比べてより安定的に動作する。
以上説明した内容を通じて当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正ができる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲により決められなければならない。
従来の２像シフトレジスタを図示したブロック図。 図１に図示された第１ステージの詳細回路図。 図２に図示されたステージの駆動波形図。 本発明の第１実施例に係るシフトレジスタの一つのステージを出力部中心に図示した回路図。 図４に図示されたステージの駆動波形図。 本発明の第２実施例に係るシフトレジスタの一つのステージに対する詳細回路図。 図６に図示されたステージの駆動波形図。 図６に図示されたステージで補償キャパシタ(CC)がない場合の駆動波形を比べて図示した図面。 図６に図示されたステージで補償キャパシタ(CC)がある場合の駆動波形を比べて図示した図面。 本発明の第３実施例に係るシフトレジスタの一つのステージを出力部中心に図示した回路図。 図９に図示されたステージの駆動波形図。 本発明の第４実施例に係るシフトレジスタの補償回路部に対する詳細回路図。 本発明の第５実施例に係るシフトレジスタの補償回路部に対する詳細回路図。
符号の説明
１０、４０、３４０ 制御部
２０、３０、３３０ 出力バッファ部
３５０、４６０、５７０ 補償回路部

Claims (26)

  1. スタートパルスをシフトさせた出力信号を次の段のスタートパルスとして供給する多数のステージから構成されたシフトレジスタにおいて、前記多数のステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給する第１プルダウントランジスタと、前記第１及び第２ノードを互いに相反するように制御する制御部と、前記第１ノードと第２クロック信号の入力ラインとの間に接続された補償キャパシタとを具備し、前記第２クロック信号は前記第１クロック信号とは異なることを特徴とするシフトレジスタ。
  2. 前記補償キャパシタの容量は前記プルアップトランジスタの寄生キャパシタの容量より大きいことを特徴とする請求項１記載のシフトレジスタ。
  3. 前記第１ノードがフローティングされながら前記寄生キャパシタを通じて伝達した前記第１クロック信号の移行電圧に従って前記第１ノードの電圧が変化する前に、または前記第１ノードの電圧変化とおおよそ同一な時点に、前記第１ノードの電圧は前記第２クロック信号の移行電圧に従って反対方向に変わることを特徴とする請求項２記載のシフトレジスタ。
  4. 前記制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給する第１トランジスタと、前記第２クロック信号に応答して第２駆動電圧を前記第２ノードに供給する第２トランジスタと、前記第１クロック信号に応答して前記第２ノードに前記第１駆動電圧を供給する第３トランジスタと、前記第１ノードの電圧に応答して前記第１駆動電圧を前記第３トランジスタに供給する第４トランジスタとを具備することを特徴とする請求項１記載のシフトレジスタ。
  5. 前記シフトレジスタは硝子基板上に形成されることを特徴とする請求項１記載のシフトレジスタ。
  6. 前記ステージのそれぞれは、第３ノードにより制御された前記出力ラインと前記第１駆動電圧の供給ラインの間で前記第１プルダウントランジスタと並列接続された第２プルダウントランジスタをさらに具備することを特徴とする請求項１記載のシフトレジスタ。
  7. 前記制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給するための第１ノード制御部と、前記第１及び第２クロック信号に応答して第４ノードの電圧と前記第１駆動電圧を選択的に供給する第２ノード制御部と、前記第１及び第２クロック信号に応答して前記第４ノードの電圧と前記第２駆動電圧を反対の形態で供給するための第３ノード制御部と、前記第１及び第２クロック信号と前記第１ノードの電圧に応答して前記第１及び第２駆動電圧を前記第４ノードに選択的に供給する第４ノード制御部とを具備することを特徴とする請求項１記載のシフトレジスタ。
  8. 前記第１ノード制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給するための第１トランジスタを具備することを特徴とする請求項７記載のシフトレジスタ。
  9. 前記第４ノード制御部は、前記第２クロック信号に応答して第２駆動電圧を前記第４ノードに供給する第２トランジスタと、前記第１クロック信号に応答して前記第４ノードに前記第２駆動電圧を供給する第３トランジスタと、前記第１ノードの電圧に応答して前記第１駆動電圧を前記第４ノードに供給する第４トランジスタとを具備することを特徴とする請求項７記載のシフトレジスタ。
  10. スタートパルスをシフトさせてシフトされたスタートパルスを次段のステージに供給するシフトレジスタのステージのそれぞれが第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給する第１プルダウントランジスタと、前記第１及び第２ノードを互いに相反するように制御する制御部と、前記第１ノードと第２クロック信号の入力ラインの間に接続される補償キャパシタとを具備するシフトレジスタの駆動方法において、前記第１ノードをフローティングする段階と、前記補償キャパシタを経由して伝達する前記第２クロック信号の移行電圧に従って反対方向で前記フローティングされた第１ノードの電圧を変化させる段階とを含むことを特徴とするシフトレジスタの駆動方法。
  11. 前記フローティングされた第１ノードの電圧を変化させる段階は、前記第１ノードがフローティングされながら前記寄生キャパシタを通じて伝達した前記第１クロック信号の移行電圧に従って前記第１ノードの電圧が変化する前に、または前記第１ノードの電圧変化とおおよそ同一な時点に、遂行されることを特徴とする請求項１０記載のシフトレジスタの駆動方法。
  12. スタートパルスをシフトさせてシフトされたスタートパルスを次段のステージに出力する多数のステージから構成されたシフトレジスタを有する液晶表示パネルの駆動装置において、前記多数のステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給する第１プルダウントランジスタと、前記第１及び第２ノードを互いに相反するように制御する制御部と、前記第１ノードと第２クロック信号の入力ラインの間に接続される補償キャパシタとを具備し、前記第２クロック信号は前記第１クロック信号と異なることを特徴とする液晶表示パネルの駆動装置。
  13. 前記シフトレジスタは硝子基板上に形成されることを特徴とする請求項１２記載の液晶表示パネルの駆動装置。
  14. 前記ステージのそれぞれの出力ラインは前記液晶表示パネルのゲートラインに接続されることを特徴とする請求項１２記載の液晶表示パネルの駆動装置。
  15. スタートパルスをシフトさせた出力信号を次の段のスタートパルスとして供給する多数のステージから構成されたシフトレジスタにおいて、前記多数のステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、前記第１及び第２ノードを制御する制御部と、前記第１ノードに接続された補償回路部とを具備し、前記補償回路部は前記第１ノードに前記第１駆動電圧を選択的に供給することを特徴とするシフトレジスタ。
  16. 前記補償回路部は、前記第１ノードがフローティングされることを選択的に防止することを特徴とする請求項１５記載のシフトレジスタ。
  17. 前記補償回路部は、前記第１ノードがフローティングされる時に前記第１ノードに前記第１駆動電圧を供給することを特徴とする請求項１５記載のシフトレジスタ。
  18. 前記補償回路部は、第２駆動電圧により制御された前記第１クロック信号を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備することを特徴とする請求項１５記載のシフトレジスタ。
  19. 前記補償回路部は、前記第１クロック信号により制御された第２駆動電圧を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備することを特徴とする請求項１５記載のシフトレジスタ。
  20. 前記補償回路部は、前記第１クロック信号により制御された前記第１クロック信号を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備することを特徴とする請求項１５記載のシフトレジスタ。
  21. スタートパルスをシフトさせてシフトされたスタートパルスを次段のステージに供給する多数のステージから構成されたシフトレジスタを駆動する方法であって、前記多数のステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインで供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインで供給するプルダウントランジスタと、前記第１及び第２ノードを制御する制御部と、前記第１ノードに接続された補償回路部とを具備し、前記方法は、前記補償回路部を利用して前記第１ノードに前記第１駆動電圧を選択的に供給する段階を含むことを特徴とするシフトレジスタの駆動方法。
  22. 前記第１駆動電圧は、前記第１ノードがフローティングされることを防止するために前記第１ノードに選択的に供給されることを特徴とする請求項２１記載のシフトレジスタの駆動方法。
  23. 前記第１ノードに前記第１駆動電圧を選択的に供給する段階は、前記第１ノードがフローティングされる時に遂行されることを特徴とする請求項２１記載のシフトレジスタの駆動方法。
  24. スタートパルスをシフトさせてシフトされたスタートパルスを次段のステージに出力する多数のステージから構成されたシフトレジスタを有する液晶表示パネルの駆動装置において、前記多数のステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、前記第１及び第２ノードを制御する制御部と、前記第１ノードに接続された補償回路部とを具備し、前記補償回路部は前記第１ノードに前記第１駆動電圧を選択的に供給することを特徴とする液晶表示パネルの駆動装置。
  25. 前記シフトレジスタは硝子基板上に形成されることを特徴とする請求項２４記載の液晶表示パネルの駆動装置。
  26. 前記ステージのそれぞれの出力ラインは、前記液晶表示パネルのゲートラインに接続されることを特徴とする請求項２４記載の液晶表示パネルの駆動装置。
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