DE102004057518A1

DE102004057518A1 - Schieberegister und Treiberverfahren für dieses sowie LCD-Treibervorrichtung mit einem solchen

Info

Publication number: DE102004057518A1
Application number: DE102004057518A
Authority: DE
Inventors: Su Hwan Moon
Original assignee: LG Philips LCD Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2004-03-31
Filing date: 2004-11-29
Publication date: 2005-10-27
Anticipated expiration: 2024-11-30
Also published as: CN1677575A; CN1677575B; DE102004057518B4; US20070263763A1; JP2008282522A; DE102004064250B3; FR2868589B1; JP2005293817A; GB2412798B; US7289594B2; US20050220263A1; GB2412798A; FR2868589A1; TW200532699A; JP5173618B2; GB0425498D0; US7532701B2; TWI269307B

Abstract

Es wird ein Schieberegister mit mehreren Stufen zum Verschieben eines Startimpulses (Vst) zum Ausgeben eines verschobenen Startimpulses an eine nächste Stufe angegeben, wobei jede der mehreren Stufen Folgendes aufweist: DOLLAR A - einen Pullup-Transistor (T5), der durch einen ersten Knoten (Q) gesteuert wird, um ein erstes Taktsignal (C1) an eine Ausgangsleitung (OUT) zu legen; DOLLAR A - einen ersten Pulldown-Transistor (T6), der durch einen zweiten Knoten (QB) gesteuert wird, um eine erste Ansteuerspannung (VSS) an die Ausgangsleitung zu legen; DOLLAR A - eine Steuerungseinrichtung (10) zum Steuern des ersten und des zweiten Knotens und DOLLAR A - einen Kompensationskondensator (CC), der zwischen den ersten Knoten und eine Eingangsleitung für ein zweites Taktsignal (/C1) geschaltet ist, das vom ersten Taktsignal verschieden ist.

Description

Prioritäten: 31. März 2004, Rep. Korea, Nr. 10-2004-0021986 30. April 2004, Rep. Korea, Nr. 10-2004-0030337

Beschreibung

Die Erfindung betrifft ein Schieberegister für eine LCD (Flüssigkristalldisplay)-Treiberschaltung sowie eine derartige Treiberschaltung und auch ein Treiberverfahren für ein solches Schieberegister.

LCDs werden allgemein in Fernsehern, Computern und tragbaren Geräten verwendet. Sie nutzen die optische Anisotropie und Polarisationseigenschaften von Flüssigkristallmolekülen zum Erzeugen gewünschter Bilder. Insbesondere können Flüssigkristallmoleküle mit einer speziellen Orientierung ausgerichtet werden, die durch Anlegen eines elektrischen Felds an sie gesteuert werden kann. Aufgrund der optischen Anisotropie wird einfallendes Licht abhängig von der Orientierung der Flüssigkristallmoleküle gebrochen, wodurch ein gewünschtes Bild erzeugt wird.

Ein LCD verfügt im Allgemeinen über eine LCD-Tafel mit matrixförmig angeordneten Flüssigkristallzellen sowie eine Treiberschaltung zum Ansteuern der LCD-Tafel. Die LCD-Tafel verfügt über Gateleitungen und Datenleitungen, die einander schneiden. In jedem durch die Schnittstelle zwischen Gate- und Datenleitungen gebildeten Gebiet ist eine Flüssigkristallzelle positioniert. Die LCD-Tafel verfügt auch über Pixelelektroden und eine gemeinsame Elektrode zum Anlegen eines elektrischen Felds im Gebiet jeder Flüssigkristallzelle. Jede Pixelelektrode ist über einen Source- und einen Drainanschluss eines TFT (Dünnschichttransistor) als Schaltbauteil mit einer der Datenleitungen verbunden. Ein Gateanschluss des TFT ist mit einer der Gateleitungen verbunden.

Die Treiberschaltung verfügt über einen Gatetreiber zum Ansteuern der Gateleitungen sowie einen Datentreiber zum Ansteuern der Datenleitungen. Der Gatetreiber legt ein Scansignal an die Gateleitungen an, um die Flüssigkristallzellen sequenziell zeilenweise anzusteuern. Der Datentreiber legt ein Videosignal immer dann an jede Datenleitung an, wenn das Scansignal an eine der Gateleitungen angelegt wird. So steuert das LCD die Transmission von Licht durch ein elektrisches Feld, das abhängig vom Videosignal für jede Flüssigkristallzelle zwischen die Pixelelektrode und die gemeinsame Elektrode gelegt wird, um dadurch ein Bild anzuzeigen. Im Allgemeinen erzeugt innerhalb einer derartigen Treiberschaltung der Gatetreiber ein Scansignal zum sequenziellen Ansteuern der Gateleitungen mit Hilfe eines Schieberegisters. Außerdem erzeugt der Datentreiber ein Abtastsignal zum sequenziellen Abtasten von von außen eingegebenen Videosigna len mit einer bestimmten Einheit unter Verwendung eines Schieberegisters.

Die 1 ist ein schematisches Blockdiagramm, das die Konfiguration eines Zweiphasen-Schieberegisters gemäß dem Stand der Technik zeigt. Dieses Schieberegister verfügt über Stufen 1 bis n, die kaskadenförmig geschaltet sind. Die Stufen 1 bis n werden gemeinsam mit einem Taktsignal C1, einem invertierten Taktsignal/C1, einer Ansteuerspannung von hohem Pegels (nicht dargestellt) und einer Ansteuerspannung von niedrigem Pegel (nicht dargestellt) versorgt. Außerdem wird an die erste Stufe ein Startimpuls Vst angelegt, während das Ausgangssignal jeder der Stufen 1 bis n–1 an die jeweils nächste Stufe gelegt wird. Die Stufen 1 bis n verfügen über dieselbe Schaltungskonfiguration, und sie verschieben eine spezielle Spannung des Startimpulses Vst sequenziell. Das 1. bis n. Ausgangssignal Out1 bis Outn werden als Scansignale zum sequenziellen Ansteuern der Gateleitungen der LCD-Tafel oder als Abtastsignale zum sequenziellen Abtasten von Videosignalen innerhalb des Datentreibers geliefert.

Die 2 ist ein detailliertes Schaltbild einer der in der 1 dargestellten Stufe. Gemäß der 2 verfügt eine Stufe über einen Ausgangspuffer 20 mit einem fünften NMOS-Transistor T5 zum Ausgeben eines Taktsignals C1 an eine Ausgangsleitung OUT unter Steuerung durch einen ersten Knoten Q, einen sechsten NMOS-Transistor T1 zum Ausgeben einer Ansteuerspannung VSS niedrigen Pegels an die Ausgangsleitung OUT unter Steuerung durch einen zweiten Knoten QB und eine Steuereinrichtung 10 mit einem ersten bis vierten NMOS-Transistor T1 bis T4 zum Steuern des ersten und des zweiten Knotens Q und QB. Die Stufe wird mit einer Ansteuerspannung VDD hohen Pegels, einer Ansteuerspannung VSS niedrigen Pegels, dem Startimpuls Vst, dem Taktsignal C1 und dem invertierten Taktsignal C1 versorgt.

Die 3 ist ein Diagramm zum Verlauf des Ansteuerungssignals für die in der 2 dargestellte Stufe. Wie es aus der 3 erkennbar ist, befindet sich in einer ersten Periode A das invertierte Taktsignal/C1 auf hohem Pegel, um dadurch den ersten Transistor T1 einzuschalten, was dazu führt, dass der Startimpuls Vst von hohem Pegel an den ersten Knoten Q gegeben wird. So wird der fünfte Transistor T5 eingeschaltet, und er legt das Taktsignal C1 mit niedrigem Pegel an die Ausgangsleitung OUT an. Außerdem schaltet das invertierte Taktsignal/C1 von hohem Pegel den zweiten Transistor T2 ein, wodurch die Ansteuerspannung VDD von hohem Pegel an den zweiten Knoten QB gelegt wird. So wird der sechste Transistor T6 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT an. Im Ergebnis gibt die Stufe während der ersten Periode A ein Ausgangssignal OUT von niedrigem Pegel aus.

Während einer zweiten Periode B befindet sich das invertierte Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten Transistor T1 auszuschalten und den ersten Konten Q auf hohem Pegel potenzialfrei zu machen. So bleibt der fünfte Transistor T5 eingeschaltet. Außerdem befindet sich das Taktsignal C1 auf hohem Pegel, und der potenzialfreie erste Knoten Q wird durch den Effekt eines zweiten parasitären Kondensators CGS (in der 2 dargestellt) einem Bootstrapeffekt unterzogen. Demgemäß kann die Spannung am ersten Knoten Q erhöht werden, um den fünften Transistor T5 sicher einzuschalten, um dadurch die Spannung des ersten Taktsignals C1 von hohem Pegel an die Ausgangsleitung OUT zu liefern. Gleichzeitig schaltet das Taktsignal C1 von hohem Pegel den dritten Transistor T3 ein. Der vierte Transistor T4 wird ebenfalls durch den dem Bootstrapeffekt unterzogenen ersten Knoten Q eingeschaltet, um dadurch die Ansteuerspannung VSS von niedrigem Pegel an den zweiten Knoten QB zu legen. So wird der sechste Transistor T6 ausgeschaltet. Im Ergebnis gibt die Stufe während der zweiten Periode B ein Ausgangssignal OUT von hohem Pegel aus.

Während einer dritten Periode C befindet sich das invertierte Taktsignal/C1 auf hohem Pegel, um dadurch den ersten Transistor T1 einzuschalten, wodurch der Startimpuls Vst von niedrigem Pegel an den ersten Knoten Q geliefert wird. So wird der fünfte Transistor T5 ausgeschaltet. Gleichzeitig schaltet das invertierte Taktsignal/C1 von hohem Pegel den zweiten Transistor T2 ein, um dadurch die Ansteuerspannung VDD von hohem Pegel an den zweiten Knoten QB zu legen. So wird der sechste Transistor T6 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT an.

Außerdem wird der dritte Transistor T3 durch ein Taktsignal C1 von niedrigem Pegel ausgeschaltet, und der vierte Transistor T4 wird durch den ersten Knoten Q von niedrigem Pegel ausgeschaltet. Im Ergebnis gibt die Stufe während der dritten Periode C das Ausgangssignal OUT von niedrigem Pegel aus.

Während einer vierten Periode D befindet sich das invertierte Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten und den zweiten Transistor T1 und T2 auszuschalten. So wird der erste Knoten Q auf seinem vorigen niedrigen Pegel potenzialfrei, um dadurch den fünften Transistor T5 auszuschalten. So wird der vierte Transistor T4 durch den ersten Knoten Q von niedrigem Pegel ausgeschaltet. Gleichzeitig schaltet das erste Taktsignal C1 von hohem Pegel den dritten Transistor T3 ein. So wird der zweite Knoten QB auf einem hohen Pegel potenzialfrei, der etwas niedriger als die in der vorigen Periode C zugeführte Ansteuerspannung VDD von hohem Pegel ist. Demgemäß wird der sechste Transistor T6 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT an. Im Ergebnis kann die Stufe während der vierten Periode D das Ausgangssignal OUT von niedrigem Pegel ausgeben.

Da jedoch der erste bis sechste NMOS-Transistor T1 bis T6 jeweils durch einen TFT-Prozess aus amorphem Silicium mit einer Struktur hergestellt wird, bei der die Gateelektrode/der Gateanschluss mit den zugehörigen Source- und Drainelektroden/Anschlüssen überlappt, sind in unvermeidlicher Weise parasitäre Kapazitäten CGD und CGS vorhanden. Darüber hinaus sind die Größen des fünften und des sechsten NMOS-Transistors T5 und T6 beträchtlich erhöht, um die niedrige Ladungsträger-Beweglichkeit im TFT aus amorphem Silicium zu kompensieren, wodurch auch die Werte der parasitären Kapazitäten CGD und CGS erhöht sind.

Obwohl die im Überlappungsabschnitt zwischen der Gateelektrode und der Sourceelektrode des fünften NMOS-Transistors T5 gebildete parasitäre Kapazität CGS den Bootstrapeffekt für den ersten Knoten Q unterstützt, führt die im Überlappungsabschnitt zwischen der Gateelektrode und der Drainelektrode dieses fünften NMOS-Transistors T5 gebildete parasitäre Kapazität CGD zu einem Problem. Zum Beispiel verändert die parasitäre Kapazität CGD die Spannung am potenzialfreien Knoten Q immer dann, wenn das Taktsignal C1 von niedrigem Pegel auf hohen Pegel übergeht, und dadurch wird eine Schwingung der Ausgangsspannung Vout hervorgerufen. Wie es in der 3 dargestellt ist, variiert die Spannung am ersten Knoten Q, der durch das Taktsignal C1, das in der Periode D auf hohen Pegel übergeht, auf niedrigem Pegel potenzialfrei gemacht wird, auf einen etwas höheren Pegel. Demgemäß steigt auch die Ausgangsspannung Vout geringfügig ausgehend von einer Spannung auf niedrigem Pegel an und zeigt eine Verzerrung. Da die auf diese Weise verzerrte Ausgangsspan nung Vout als Eingangsspannung der nächsten Stufe verwendet wird, wird die Verzerrung derselben immer größer, wenn sie mehrere Stufen durchläuft, und es kommt zu einem deutlichen Fehler bei der Ansteuerung eines LCD.

Der Erfindung liegt die Aufgabe zugrunde, ein Schieberegister, ein Treiberverfahren für dieses sowie eine LCD-Treiberschaltung unter Verwendung dieses Schieberegisters zu schaffen, durch die verhindert wird, dass die Spannung an einem Knoten, der einen Ausgangspuffer steuert, aufgrund einer parasitären Kapazität eines TFT variiert.

Diese Aufgabe ist durch die Schieberegister gemäß den Ansprüchen 1 und 14, das Treiberverfahren gemäß den Ansprüchen 10 und 20 sowie die Treibervorrichtung gemäß den Ansprüchen 12 und 23 gelöst.

Die Erfindung wird nachfolgend anhand von durch Figuren veranschaulichten Ausführungsformen näher erläutert.

1 ist ein schematisches Blockdiagramm, das die Konfiguration eines Zweiphasen-Schieberegisters gemäß dem Stand der Technik zeigt;

2 ist ein detailliertes Schaltbild einer der in der 1 dargestellten Stufen;

3 ist ein Treibersignal-Verlaufsdiagramm für die in der 2 dargestellte Stufe;

4 ist ein Schaltbild, das einen Ausgangsabschnitt einer Stufe eines Schieberegisters gemäß einer Ausführungsform der Erfindung zeigt;

5 ist ein Treibersignal-Verlaufsdiagramm für die in der 4 dargestellte Stufe;

6 ist ein detailliertes Schaltbild einer Stufe eines Schieberegisters gemäß einer anderen Ausführungsform der Erfindung;

7 ist ein Treibersignal-Verlaufsdiagramm für die in der 6 dargestellte Stufe;

8A und 8B sind Treibersignal-Verlaufsdiagramme zum Veranschaulichen der Effekte eines Kompensationskondensators CC in der in der 6 dargestellten Stufe;

9 ist ein detailliertes Schaltbild einer Stufe eines Schieberegisters gemäß einer anderen Ausführungsform der Erfindung;

10 ist ein Treibersignal-Verlaufsdiagramm für die in der 9 dargestellte Stufe; und

11 und 12 sind ein jeweiliges detailliertes Schaltbild einer Kompensationsschaltung gemäß einer jeweiligen weiteren Ausführungsform der Erfindung.

Gemäß der 4 verfügt eine Stufe eines Schieberegisters über einen Ausgangspuffer 30 mit einem fünften Transistor T5 zum Ausgeben eines Taktsignals C1 an eine Ausgangsleitung OUT unter Steuerung durch einen ersten Knoten Q sowie einen sechsten Transistor T6 zum Ausgeben einer Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT unter Steuerung durch einen zweiten Knoten QB. Der fünfte Transistor T5 ist ein Pullup-Transistor in Form eines NMOS-Transistors. Außerdem ist der sechste Transistor T6 ein Pulldown-Transistor in Form eines NMOS-Transistors. Der Sourceanschluss des fünften Transistors T5 ist mit dem Drainan schluss des sechsten Transistors T6 verbunden. Da der fünfte Transistor T5 eine Struktur aufweist, bei der seine Gateelektrode/sein Gateanschluss mit den Source- und Drainelektroden/Anschlüssen überlappt, bildet sich zwischen seinem Gateanschluss und seinem Drainanschluss eine parasitäre Kapazität CGD, und zwischen seinem Gateanschluss, seinem Sourceanschluss sowie dem Drainanschluss des sechsten Transistors T6 bildet sich eine zweite parasitäre Kapazität CGS.
Um den ersten und den zweiten Knoten Q und QB anzusteuern, ist eine Steuerungseinrichtung 10 vorhanden, die bei dieser Ausführungsform über den ersten bis vierten NMOS-Transistor T1 bis T4 verfügt, wie sie in der 2 dargestellt sind. Jedoch kann jede beliebige Konfiguration vorliegen, mit der es möglich ist, den ersten und den zweiten Knoten Q und QB anzusteuern. Ferner ist ein Kompensationskondensator CC vorhanden, um eine Spannungsvariation am ersten Knoten Q zu kompensieren. Der Kompensationskondensator CC ist zwischen den ersten Knoten Q und eine Spannungsquelle geschaltet, die ein invertiertes Taktsignal/C1 liefert. Im Ergebnis ermöglicht es der Kompensationskondensator CC, eine der parasitären Kapazität CGD entgegenwirkende Spannung an den ersten Knoten Q anzulegen, um dadurch eine Spannungsvariation desselben zu verhindern.
Insbesondere kann, da die Kapazität des Kompensationskondensators CC größer als diejenige der ersten parasitären Kapazität CGD sein kann, der erste Knoten Q auf einen Übergang des invertierten Taktsignals/C1 vor einem Übergang des Taktsignals C1 reagieren, d. h. das invertierte Taktsignal/C1 und der Kompensationskondensator CC können am ersten Knoten Q eine Variation in der Richtung entgegengesetzt zum Taktsignal C1 hervorrufen. Wenn z. B., wie es in der 5 dargestellt ist, das Taktsignal C1 an der Grenze zwischen Perioden C und D von niedrigem Pegel auf einen hohen Pegel übergeht, wechselt der erste Knoten Q mit einem durch die erste parasitäre Kapazität CGD verursachten Anfangszustand auf niedrigen Pegel. So wird es möglich, eine Verzerrung der Ausgangsspannung Vout zu verringern.
Außerdem zeigt die 5 ein Treibersignal-Verlaufsdiagramm für die Stufe der 4, wobei die Steuereinrichtung 10 über dieselbe Konfiguration verfügt, wie sie in der 2 dargestellt ist. Während einer ersten Periode A befindet sich das invertierte Taktsignal/C1 auf hohem Pegel, um dadurch den ersten Transistor T1 einzuschalten, und dadurch wird der Startimpuls Vst von hohem Pegel an den ersten Knoten Q gelegt. So wird der fünfte Transistor T5 eingeschaltet, und er legt das Taktsignal C1 mit einer Spannung von niedrigem Pegel an die Ausgangsleitung OUT an. Außerdem schaltet das invertierte Taktsignal/C1 von hohem Pegel den zweiten Transistor T2 ein, wodurch die Ansteuerspannung VDD von hohem Pegel an den zweiten Knoten QB gelegt wird. So wird der sechste Transistor T6 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT an. Im Ergebnis gibt die Stufe während der ersten Periode A ein Ausgangssignal OUT von niedrigem Pegel aus.
Während einer zweiten Periode B befindet sich das invertierte Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten Transistor T1 auszuschalten und den ersten Knoten Q auf hohem Pegel potenzialfrei zu machen. So bleibt der fünfte Transistor T5 eingeschaltet. Außerdem befindet sich das Taktsignal C1 auf hohem Pegel, und der potenzialfreie erste Knoten erfährt aufgrund der Wirkung der zweiten parasitären Kapazität CGS einen Bootstrapeffekt. Demgemäß wird die Spannung am ersten Knoten Q angehoben, um den fünften Transistor T5 sicher einzuschalten, um dadurch ein erstes Taktsignal C1 mit einer Spannung von hohem Pegel an die Ausgangsleitung OUT zu liefern. Gleichzeitig schaltet das Taktsignal C1 von hohem Pegel den dritten Transistor T3 ein. Der vierte Transistor T4 wird ebenfalls durch den dem Bootstrapeffekt unterliegenden ersten Knoten Q eingeschaltet, um dadurch die Ansteuerspannung VSS von niedrigem Pegel an den zweiten Knoten QB zu legen. So wird der sechste Transistor T6 ausgeschaltet. Im Ergebnis gibt die Stufe während der zweiten Periode B ein Ausgangssignal OUT von hohem Pegel aus.
Während einer dritten Periode C befindet sich das invertierte Taktsignal/C1 erneut auf hohem Pegel, um dadurch den ersten Transistor T1 einzuschalten, was dazu führt, dass der Startimpuls Vst von niedrigem Pegel an den ersten Knoten Q gelegt wird. So wird der fünfte Transistor T5 ausgeschaltet. Gleichzeitig schaltet das invertierte Taktsignal/C1 von hohem Pegel den zweiten Transistor T2 ein, um dadurch die Ansteuerspannung VDD von hohem Pegel an den zweiten Knoten QB zu legen. So wird der sechste Transistor T6 eingeschaltet, und es wird die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT gelegt. Außerdem wird der dritte Transistor T3 durch ein Taktsignal C1 von niedrigem Pegel ausgeschaltet, und der vierte Transistor T4 wird durch den ersten Knoten Q auf niedrigem Pegel ausgeschaltet. Im Ergebnis kann die Stufe während der dritten Periode C das Ausgangssignal OUT von niedrigem Pegel ausgeben.
Während einer vierten Periode D befindet sich das invertierte Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten und den zweiten Transistor T1 und T2 auszuschalten. So wird der erste Knoten Q in seinem vorigen Zustand auf niedrigem Pegel potenzialfrei, um dadurch den fünften Transistor T5 auszuschalten. So wird der vierte Transistor T4 durch den ersten Knoten Q auf niedrigem Pegel ausgeschaltet. Gleichzeitig schaltet das erste Taktsignal C1 auf hohem Pegel den dritten Transistor T3 ein. So wird der zweite Knoten QB auf einem hohen Pegel potenzialfrei, der etwas niedriger als die in der vorigen Periode C zugeführte Ansteuerspannung VDD von hohem Pegel ist. Demgemäß wird der sechste Transistor T6 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT. Im Ergebnis gibt die Stufe während der vierten Periode D das Ausgangssignal OUT von niedrigem Pegel aus.
Abweichend vom durch die 3 veranschaulichten Stand der Technik wird, wie es in der 5 dargestellt ist, zu einem Anfangspunkt der vierten Periode D das invertierte Taktsignal/C1 über den Kompensationskondensator CC an den ersten Knoten Q übertragen, bevor das Taktsignal C1 mit einem Übergang von niedrigem Pegel auf hohen Pegel über die parasitäre Kapazität CGD des fünften Transistors T5 an diesen übertragen wird. So kann die Spannung am ersten Knoten Q gemeinsam mit dem fallenden invertierten Taktsignal/C1 stärker abgesenkt werden, und sie kann dann gemeinsam mit dem ansteigenden Taktsignal C1 wieder auf die anfängliche Spannung von niedrigem Pegel zurück gestellt werden.
Ferner wiederholt die Stufe, was jedoch nicht dargestellt ist, in der restlichen Periode die Vorgänge während der dritten und der vierten Periode, C und D, in solcher Weise, dass sie dauernd das Ausgangssignal OUT von niedrigem Pegel ausgibt. Außerdem kann, was jedoch nicht dargestellt ist, die in der 4 dargestellte Stufe kaskadenförmig mit anderen Stufen im Schieberegister verschaltet werden.
Bei der in der 6 dargestellten Ausführungsform der Erfindung verfügt jede Stufe eines Schieberegisters über einen Ausgangspuffer mit einem fünften Transistor T5 zum Ausgeben eines Taktsignals C1 an eine erste Ausgangsleitung OUT unter Steuerung durch einen ersten Knoten Q sowie einen sechsten und einen siebten Transistor T6 und T7 zum Ausgeben einer Ansteuerspannung VSS von niedrigem Pegel an eine zweite Ausgangsleitung unter Steuerung durch den zweiten und den dritten Knoten QB1 und QB2.
Der fünfte Transistor T5 ist ein Pullup-Transistor in Form eines NMOS-Transistors. Außerdem sind der sechste und der siebte Transistor T6 und T7 parallel zueinander geschaltet, und sie bilden einen Pulldown-Transistor. Der sechste und der siebte Transistor T6 und T7 sind NMOS-Transistoren. Der Sourceanschluss des fünften Transistors T5 ist mit dem Drainanschluss des sechsten Transistors T6 und dem Drainanschluss des siebten Transistors T7 verbunden. Da der fünfte Transistor T5 über eine solche Struktur verfügt, dass seine Gateelektrode/sein Gateanschluss mit seinen Source- und Drainelektroden/-Anschlüssen überlappt, kann von einer ersten parasitären Kapazität CGD zwischen seinem Gate- und seinem Drainanschluss ausgegangen werden, und es kann von einer zweiten parasitären Kapazität CGS ausgegangen werden, die mit dem Gateanschluss des fünften Transistors T5, dem Sourceanschluss desselben, dem Drainanschluss des sechsten Transistors T6 und dem Drainanschluss des siebten Transistors T7 verbunden ist.
Außerdem verfügt jede Stufe eines Schieberegisters über einen ersten Transistor T1 zum Steuern des ersten Knotens Q, einen zweiten, einen dritten und einen vierten Transistor T2, T3 und T4 zum Steuern eines vierten Knotens QB, einen achten und einen neunten Transistor T8 und T9 zum Steuern des zweiten Knotens QB1 sowie einen zehnten und einen elften Transistor T10 und T11 zum Steuern des dritten Knotens QB2. Der erste Transistor T1 ist ein NMOS-Transistor, der einen Startimpuls Vst und ein zweites Taktsignal/C1 über einen Kompensationskondensator CC zum Kompensieren einer Spannungsvariation am ersten Knoten Q empfängt. Der Gateanschluss des ersten Transistors T1 ist mit dem Gateanschluss des zweiten Transistors T2 verbunden. Der zweite Transistor T2 ist ein NMOS-Transistor, der das zweite Taktsignal/C1 und eine Ansteuerspannung VDD von hohem Pegel empfängt. Auch der zweite Transistor T2 ist mit dem vierten Knoten QB verbunden. Der dritte Transistor T3 ist ein NMOS-Transistor, der parallel zum zweiten Transistor T2 geschaltet ist und ein erstes Taktsignal C1 empfängt. Ferner ist der vierte Transistor T4 ein NMOS-Transistor, der mit dem vierten Knoten QB verbunden ist und eine Ansteuerspannung VSS von niedrigem Pegel empfängt.
Der achte Transistor T8 ist ein NMOS-Transistor, der zwischen den zweiten Knoten QB1 und den vierten Knoten QB geschaltet ist und das erste Taktsignal C1 empfängt. Der neunte Transistor T9 ist ein NMOS-Transistor, der mit dem zweiten Knoten QB1 verbunden und das zweite Taktsignal/C1 und die Ansteuerspannung VSS von niedrigem Pegel empfängt. Außerdem ist der zehnte Transistor T10 ein NMOS-Transistor, der zwischen den dritten Knoten QB2 und den vierten Knoten QB geschaltet ist und das zweite Taktsignal/C1 empfängt. Der elfte Transistor T11 ist ein NMOS-Transistor, der mit dem dritten Knoten QB2 verbunden ist und das erste Taktsignal C1 und die Ansteuerspannung VSS von niedrigem Pegel empfängt.
Zwischen den ersten Knoten Q und eine Eingangsleitung für die Ansteuerspannung VSS von niedrigem Pegel ist ein erster Kondensator CQ geschaltet, um Störsignale am ersten Knoten Q zu beseitigen. In ähnlicher Weise ist ein zweiter Kondensator CBQ zwischen den vierten Knoten QB und die Eingangsleitung für die Ansteuerspannung VSS von niedrigem Pegel geschaltet, um Störsignale am vierten Knoten QB zu beseitigen.
Wie es aus der 7 erkennbar ist, befindet sich das zweite Taktsignal/C1 in einer ersten Periode A auf hohem Pegel, um dadurch den ersten Transistor T1 einzuschalten, so dass der Startimpuls Vst von hohem Pegel an den ersten Knoten Q gelegt wird. So wird der fünfte Transistor T5 eingeschaltet, und er legt das Taktsignal C1 von niedrigem Pegel an die Ausgangsleitung. Außerdem schaltet das zweite Taktsignal C1 von hohem Pegel den zweiten, neunten und zehnten Transistor T2, T9 und T10 ein, wodurch die Ansteuerspannung VDD von hohem Pegel an den vierten Knoten QB und den dritten Knoten QB2 gelegt wird, während die Ansteuerspannung VSS von niedrigem Pegel an den zweiten Knoten QB1 gelegt wird. So wird der siebte Transistor T7 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT an.
Während der zweiten Periode B befindet sich das zweite Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten Transistor T1 auszuschalten und den ersten Knoten Q auf hohem Pegel potenzialfrei zu machen. So bleibt der fünfte Transistor T5 eingeschaltet. Außerdem befindet sich das erste Taktsignal C1 auf hohem Pegel, und der potenzialfreie erste Knoten Q unterliegt aufgrund der Wirkung einer zweiten parasitären Kapazität CGS einem Bootstrapeffekt. Demgemäß kann die Spannung am ersten Knoten Q erhöht werden, um den fünften Transistor T5 sicher einzuschalten, um dadurch die Spannung des ersten Taktsignals C1 auf hohem Pegel an die Ausgangsleitung zu liefern. Gleichzeitig schaltet das erste Taktsignal C1 auf hohem Pegel den dritten, achten und elften Transistor T3, T8 und T11 ein. Der vierte Transistor T4 wird durch den dem Bootstrapeffekt unterliegenden ersten Knoten Q eingeschaltet, wodurch die Ansteuerspannung VSS von niedrigem Pegel an den vierten Knoten QB angelegt wird und dieser auf den niedrigen Pegel umgeschaltet wird. So befinden sich der zweite Knoten QB1 und der dritte Knoten QB2 auf niedrigem Pegel. Demgemäß werden der sechste und der siebte Transistor T6 und T7 ausgeschaltet. Im Ergebnis gibt die Stufe während der zweiten Periode B ein Ausgangssignal OUT von hohem Pegel aus.
Während einer dritten Periode C befindet sich das zweite Taktsignal/C1 erneut auf hohem Pegel, um dadurch den ersten Transistor T1 einzuschalten, was dazu führt, dass die Spannung des Startimpulses Vst von niedrigem Pegel an den ersten Knoten Q gelegt wird. So wird der fünfte Transistor T5 ausgeschaltet. Gleichzeitig schaltet das zweite Taktsignal/C1 den zweiten Transistor T2 ein, wodurch die Ansteuerspannung VDD von hohem Pegel an den vierten Knoten QB gelegt wird. Ferner schaltet das zweite Taktsignal/C1 auch den neunten und den zehnten Transistor T9 und T10 ein, um dadurch die Ansteuerspannung VSS von niedrigem Pegel an den zweiten Knoten QB1 zu legen und die an den vierten Knoten QB gelieferte Ansteuerspannung VDD von hohem Pegel an den dritten Knoten QB2 zu legen. Demgemäß wird der siebte Transistor T7 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung. Im Ergebnis gibt die Stufe während der dritten Periode C das Ausgangssignal OUT von niedrigem Pegel aus.
Während einer vierten Periode D befindet sich das zweite Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten und den zweiten Transistor T1 und T2 auszuschalten. So wird der erste Knoten Q in seinem vorigen Zustand von niedrigem Pegel potenzialfrei, wodurch der fünfte Transistor T5 ausgeschaltet wird. Gleichzeitig schaltet das erste Taktsignal C1 von hohem Pegel den dritten, achten und elften Transistor T3, T8 und T11 ein. So wird die Ansteuerspannung VDD von hohem Pegel an den vierten Knoten QB und dann an den zweiten Knoten QB1 gelegt, während die Ansteuerspannung VSS von niedrigem Pegel an den dritten Knoten QB2 gelegt wird. So wird der sechste NMOS-Transistor T6 eingeschaltet, und er legt die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung. Im Ergebnis gibt die Stufe während der vierten Periode D das Ausgangssignal OUT von niedrigem Pegel aus.
Obwohl es nicht dargestellt ist, wiederholt die Stufe in der restlichen Periode den Vorgang während der dritten und der vierten Periode, C und D, in solcher Weise, dass sie dauernd das Ausgangssignal OUT von niedrigem Pegel ausgibt. Außerdem kann, was jedoch nicht dargestellt ist, die in der 4 dargestellte Stufe kaskadenförmig mit anderen Stufen im Schieberegister verschaltet werden.
Da der sechste und der siebte Transistor T6 und T7 parallel zueinander liegen, werden sie durch eine Wechselspannung (AC), die den zweiten Knoten QB1 und den dritten Knoten QB2 ansteuert, auf entgegengesetzte Weise betrieben. Zur Wechselspannungsansteuerung gehört das Anlegen des ersten und des zweiten Taktsignals C1 und /C2 an die Gateanschlüsse des sechsten und siebten Transistors T6 und T7. So kann verhindert werden, dass eine Gleichvorspannung an die Gateanschlüsse des sechsten und des siebten Transistors T6 und T7 gelegt wird, wodurch verhindert wird, dass diese aufgrund einer Gatevorspannung bei Hochtemperaturansteuerung fehlerhaft betrieben werden. Obwohl die Pulldownschaltung aus dem sechsten und dem siebten Transistor T6 und T7 besteht, anstatt aus dem in der 4 dargestellten einen Transistor, kann eine Größenverringerung erzielt werden, da diese beiden Transistoren relativ klein sind.
Wie es aus der 8A erkennbar ist, kann in der Ausgangsspannung Vout, d. h. in der vierten Periode D, eine Verzerrung auftreten, wenn die in der 6 dargestellte Stufe keinen Kompensationskondensator CC enthält. Eine derartige Verzerrung kann aufgrund einer Variation der Spannung am ersten Knoten Q, hervorgerufen durch die erste parasitäre Kapazität CGD und das erste Taktsignal C1, auftreten.
Jedoch ermöglicht es, wie es aus der 8B erkennbar ist, der Kompensationskondensator CC (in der 6 dargestellt), dass das von hohem Pegel auf niedrigen Pegel übergehende zweite Taktsignal/C1 an den ersten Knoten Q übertragen wird, bevor das erste Taktsignal C1, das von niedrigem Pegel auf einen hohen Pegel übergeht, über die parasitäre Kapazität CGD übertragen wird. So wird die Spannung am ersten Knoten Q mit dem fallenden zweiten Taktsignal/C1 stärker abgesenkt, und sie wird dann mit dem ansteigenden ersten Taktsignal C1 auf die anfängliche Spannung von niedrigem Pegel zurück gestellt. Im Ergebnis ist es möglich, die Verzerrung der Ausgangsspannung Vout zu verringern.
Bei der durch die 9 veranschaulichten Ausführungsform der Erfindung verfügt jede Stufe eines Schieberegisters über einen Ausgangspuffer 330 mit einem Pullup-Transistor T35 zum Ausgeben eines ersten Taktsignals C1 an eine Ausgangsleitung OUT unter Steuerung durch einen ersten Knoten Q, und einen Pulldown-Transistor T36 zum Ausgeben einer Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT unter Steuerung durch einen zweiten Knoten QB.
Jede Stufe verfügt auch über eine Kompensationsschaltung 350 zum Kompensieren einer Spannungsvariation am ersten Knoten Q. Die Kompensationsschaltung 350 verfügt über einen ersten Kompensationstransistor T36_1, einen zweiten Kompensationstransistor T37 und einen dritten Kompensationstransistor T39. Der erste Kompensationstransistor T36_1 kann durch eine Ansteuerspannung VDD von hohem Pegel immer eingeschaltet sein, und er kann das erste Taktsignal C1 an einen dritten Knoten P legen. Außerdem kann der zweite Kompensationstransistor T37 durch die Spannung am dritten Knoten P gesteuert werden, um selektiv die Ansteuerspannung VSS von niedrigem Pegel an den ersten Knoten Q zu legen.
Ferner wird der dritte Kompensationstransistor T39 durch die Spannung am ersten Knoten Q gesteuert, um die Ansteuerspannung VSS von niedrigem Pegel selektiv an den dritten Knoten P zu legen. Der dritte Kompensationstransistor T39 ist viel größer als der erste Kompensationstransistor T36_1, um dadurch den Belastungspegel zu verringern, wie er sich für den ersten Kompensationstransistor T36_1 ergibt. Zum Beispiel hat die Größenbeziehung zwischen dem dritten Kompensationstransistor T39 und dem ersten Kompensationstransistor T36 1 einen Wert von ungefähr 3:1. So wird der erste Kompensationstransistor T36_1 durch Belastungen weniger beeinträchtigt, und er zeigt eine größere Lebensdauer.
Demgemäß liefert die Kompensationsschaltung 350 die Ansteuerspannung VSS von niedrigem Pegel mit jeder Periode D an den ersten Knoten Q, wenn das erste Taktsignal C1 den hohen Pegel einnimmt, nachdem von einer Stufe ein Ausgangssignal OUT von hohem Pegel erzeugt wurde, um dadurch zu verhindern, dass der erste Knoten Q auf niedrigem Pegel potenzialfrei wird. Anders gesagt, verhindert die Kompensationsschaltung 350, dass der erste Knoten Q auf niedrigem Pegel potenzialfrei wird, und sie verhindert so eine Spannungsvariation an diesem, hervorgerufen durch eine Kopplung einer zweiten parasitären Kapazität CGS des Pullup-Transistors T35. So wird es möglich, eine Verzerrung des Ausgangssignals OUT, hervorgerufen durch eine Spannungsvariation am ersten Knoten Q, zu verhindern.
Darüber hinaus kann eine Steuerungseinrichtung 340 vorhanden ein, um den ersten und den zweiten Knoten Q und QB zu steuern. Die Steuerungseinrichtung 340 empfängt ein zweites Taktsignal/C1. Das zweite Taktsignal/C1 ist das invertierte Signal zum ersten Taktsignal C1, wobei es jedoch nicht eine genaue Umkehrung desselben sein muss. Die Steuerungseinrichtung 340 kann mit dem ersten bis vierten NMOS-Transistor T1 bis T4, wie sie in der 2 dargestellt sind, konfiguriert sein, jedoch kann sie über jede Konfiguration verfügen, mit der der erste und der zweite Knoten Q und QB angesteuert werden können.
Wie es aus der 10 erkennbar ist, befindet sich das erste Taktsignal C1 während einer ersten Periode A auf niedrigem Pegel, und das zweite Taktsignal/C1 befindet sich, was jedoch nicht dargestellt ist, auf hohem Pegel. So wird der erste Transistor T1 (in der 2 dargestellt) eingeschaltet, und es wird ein Startimpuls Vst von hohem Pegel an den ersten Knoten Q gelegt. So wird der Pullup-Transistor T5 eingeschaltet, und er legt eine Spannung des ersten Taktsignals C1 von niedrigem Pegel an die Ausgangsleitung OUT an. Indessen befinden sich der zweite Knoten QB und der dritte Knoten P auf niedrigem Pegel. Im Ergebnis gibt die Stufe während der ersten Stufe A, ein Ausgangssignal OUT von niedrigem Pegel aus.
Während einer zweiten Periode B befindet sich das erste Taktsignal C1 auf hohem Pegel, und das zweite Taktsignal/C1 befindet sich auf niedrigem Pegel. So wird der erste Transistor T1 (in der 2 dargestellt) ausgeschaltet, und der erste Knoten Q wird auf hohem Pegel potenzialfrei. Da der erste Knoten Q auf hohem Pegel potenzialfrei ist, ist der dritte Kompensationstransistor T39 (in der 9 dargestellt) eingeschaltet, und er legt die Spannung von niedrigem Pegel an den dritten Knoten B an. Außerdem befindet sich das Taktsignal C1 auf hohem Pegel, und der potenzialfreie erste Knoten Q erfährt aufgrund der Wirkung der zweiten parasitären Kapazität CGS des Pullup-Transistors T35 einen Bootstrapeffekt. Demgemäß wird die Spannung am ersten Knoten Q angehoben, um den Pullup-Transistor T35 sicher einzuschalten, wodurch schnell die Spannung des ersten Taktsignals C1 von hohem Pegel an die Ausgangsleitung OUT geliefert wird.
Gleichzeitig schaltet das Taktsignal C1 von hohem Pegel den dritten Transistor T3 (in der 2 dargestellt) ein. Auch der vierte Transistor T4 (in der 2 dargestellt) wird durch den dem Bootstrap unterliegende erste Knoten Q eingeschaltet, um dadurch die Ansteuerspannung VSS von niedrigem Pegel an den zweiten Knoten QB zu legen. Im Ergebnis gibt die Stufe während der zweiten Periode B ein Ausgangssignal OUT von hohem Pegel aus.
Während einer dritten Periode C befindet sich das erste Taktsignal C1 auf niedrigem Pegel, und das zweite Taktsignal/C1 befindet sich erneut auf hohem Pegel, um dadurch den ersten Transistor T1 (in der 2 dargestellt) einzuschalten, wobei die sich ergebende Spannung des Startimpulses Vst von niedrigem Pegel an den ersten Knoten Q (in der 9 dargestellt) gelegt wird. So wird der Pullup-Transistor T35 (in der 9 dargestellt) ausgeschaltet. Gleichzeitig schaltet das zweite Taktsignal/C1 den zweiten Transistor T2 (in der 2 dargestellt) ein, um dadurch die Ansteuerspannung VDD von hohem Pegel an den zweiten Knoten QB zu legen und den Pulldown-Transistor T36 (in der 9 dargestellt) einzuschalten. So wird die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT gelegt. Indessen verbleibt der dritte Knoten auf niedrigem Pegel. Im Ergebnis gibt die Stufe während der dritten Periode C das Ausgangssignal OUT von niedrigem Pegel aus.
Während einer vierten Periode D befindet sich das zweite Taktsignal/C1 auf niedrigem Pegel, um dadurch den ersten und den zweiten Transistor T1 und T2 (in der 2 dargestellt) auszuschalten. So wird der erste Knoten Q in seinem vorigen Zustand von niedrigem Pegel potenzialfrei, um dadurch den Pullup-Transistor T35 (in der 9 dargestellt) auszuschalten. Gleichzeitig wird das erste Taktsignal C1 von hohem Pegel an den dritten Knoten P gelegt, um dadurch den zweiten Kompensationstransistor T37 einzuschalten. So wird die Ansteuerspannung VSS von niedrigem Pegel an den ersten Knoten Q gelegt. Demgemäß wird der erste Knoten Q nicht potenzialfrei, und es wird verhindert, dass er gemeinsam mit der Spannung des ersten Taktsignals C1 von hohem Pegel durch einen Kopplungsvorgang der zweiten parasitären Kapazität CGS des Pullup-Transistors T35 variiert.
Indessen wird der zweite Transistor T2 (in der 2 dargestellt) durch die Spannung des zweiten Taktsignals/C1 von niedrigem Pegel ausgeschaltet, und der vierte Transistor T4 (in der 2 dargestellt) wird durch den niedrigen Pegel des ersten Knotens Q ausgeschaltet. So wird der zweite Knoten QB auf einem hohen Pegel potenzialfrei, der niedriger als die in der vorigen Periode C zugeführte Ansteuerspannung VDD von hohem Pegel ist, obwohl der dritte Transistor T3 (in der 2 dargestellt) durch die Spannung des ersten Taktsignals C1 von hohem Pegel eingeschaltet ist. So befindet sich der Pulldown-Transistor T36 in einem eingeschalteten Zustand, um die Ansteuerspannung VSS von niedrigem Pegel an die Ausgangsleitung OUT auszugeben. Im Ergebnis gibt die Ausgangsleitung der Stufe während der Periode D das Ausgangssignal OUT von niedrigem Pegel aus.
In der restlichen Periode werden die Vorgänge innerhalb der Perioden C und D abwechselnd wiederholt, damit das Ausgangssignal OUT der Stufe kontinuierlich ohne jede Verzerrung den niedrigen Pegel beibehalten kann.
Bei der Ausführungsform der Erfindung gemäß der 11 verfügt eine Kompensationsschaltung 460 zum Kompensieren einer Spannungsvariation am ersten Knoten Q (wie er z. B. in der 9 dargestellt 9 ist) über einen ersten Kompensationstransistor T46_2, einen zweiten Kompensationstransistor T47 und einen dritten Kompensationstransistor T49. Der erste Kompensationstransistor T46_2 wird durch das erste Taktsignal C1 gesteuert, und er legt selektiv die Ansteuerspannung VDD von hohem Pegel an einen dritten Knoten P an. Außerdem wird der zweite Kompensationstransistor T47 durch die Spannung am dritten Knoten P gesteuert, um selektiv die Ansteuerspannung VSS von niedrigem Pegel an den ersten Knoten Q anzulegen. Ferner wird der dritte Kompensationstransistor T49 durch die Spannung am ersten Knoten Q gesteuert, um selektiv die Ansteuerspannung VSS von niedrigem Pegel an den dritten Knoten P anzulegen.
Im Ergebnis ist der erste Kompensationstransistor T46_2 während einer ersten Periode A durch das erste Taktsignal C1 von niedrigem Pegel ausgeschaltet, und der dritte Kompensationstransistor T49 ist durch den ersten Knoten Q auf niedrigem Pegel eingeschaltet, um dadurch die Ansteuerspannung VSS von niedrigem Pegel an den dritten Knoten P zu liefern. So ist der zweite Kompensationstransistor T47 ausgeschaltet.
Während einer zweiten Periode B wird der erste Kompensationstransistor T46_2 durch eine Spannung des ersten Taktsignals C1 von hohem Pegel eingeschaltet, und der dritte Kompensationstransistor T49 wird durch den ersten Knoten Q auf hohem Pegel eingeschaltet. Da jedoch der dritte Kompensationstransistor T49 größer als der erste Kompensationstransistor T46_2 ist, wird der dritte Knoten P über den dritten Kompensationstransistor T49 mit der Ansteuerspannung VSS von niedrigem Pegel versorgt. So bleibt der zweite Kompensationstransistor T47 ausgeschaltet. Die Größenbeziehung des dritten Kompensationstransistors T49 zum ersten Kompensationstransistor T46_2 kann einen Wert von ungefähr mindestens 3:1 aufweisen.
Während einer dritten Periode C ist der erste Kompensationstransistor T46_2 durch die Spannung des ersten Taktsignals C1 von niedrigem Pegel ausgeschaltet, und der dritte Kompensationstransistor T49 ist durch den ersten Knoten Q von niedrigem Pegel ausgeschaltet, wodurch der dritte Knoten P auf dem vorigen niedrigen Pegel potenzialfrei wird. So bleibt der zweite Kompensationstransistor T47 ausgeschaltet.
Während einer vierten Periode D wird der erste Kompensationstransistor T46_2 durch die Spannung des ersten Taktsignals C1 von hohem Pegel eingeschaltet, und der dritte Kompensationstransistor T49 wird durch den ersten Knoten Q auf niedrigem Pegel ausgeschaltet. So wird die Ansteuerspannung VDD von hohem Pegel an den dritten Knoten P gelegt, um dadurch den zweiten Kompensationstransistor T47 einzuschalten. Demgemäß wird der zweite Kompensationstransistor T47 eingeschaltet, um die Ansteuerspannung VSS von niedrigem Pegel an den ersten Knoten Q zu liefern, um dadurch zu verhindern, dass dieser aufgrund der Spannung des ersten Taktsignals C1 von hohem Pegel variiert.
Bei der 12 zu einer weiteren Ausführungsform der Erfindung verfügt eine Kompensationsschaltung 570 zum Kompensieren einer Spannungsvariation am ersten Knoten Q (wie er z. B. in der 9 dargestellt ist) über einen ersten Kompensationstransistor T56_3, einen zweiten Kompensationstransistor T57 und einen dritten Kompensationstransistor T59. Der erste Kompensationstransistor T56_3 wird durch das erste Taktsignal C1 gesteuert, und er legt dieses selektiv an einen dritten Knoten P an. Außerdem wird der zweite Kompensationstransistor T57 durch die Spannung am dritten Knoten P gesteuert, um die Ansteuerspannung VSS von niedrigem Pegel selektiv an den ersten Knoten Q zu legen. Ferner wird der dritte Kompensationstransistor T59 durch die Spannung am ersten Knoten Q gesteuert, um die Ansteuerspannung VSS von niedrigem Pegel selektiv an den dritten Knoten P zu legen.
Im Ergebnis wird der erste Kompensationstransistor T56_3 während einer ersten Periode A durch die Spannung des ersten Taktsignals C1 von niedrigem Pegel ausgeschaltet, und der dritte Kompensationstransistor T59 wird durch den ersten Knoten Q auf hohem Pegel eingeschaltet, um dadurch die Ansteuerspannung VSS von niedrigem Pegel an den dritten Knoten P zu liefern. So wird der zweite Kompensationstransistor T57 ausgeschaltet.
Während einer zweiten Periode B wird der erste Kompensationstransistor T56_3 durch die Spannung des ersten Taktsignals C1 von hohem Pegel eingeschaltet, und der dritte Kompensationstransistor T59 wird durch den ersten Knoten Q von hohem Pegel eingeschaltet. Da jedoch der dritte Kompensationstransistor T59 größer als der erste Kompensationstransistor T56_3 ist, wird der dritte Knoten P über den dritten Kompensationstransistor T59 mit einer Ansteuerspannung VSS von niedrigem Pegel versorgt. So bleibt der zweite Kompensationstransistor T57 ausgeschaltet. Die Größenbeziehung des dritten Kompensationstransistors T59 zum ersten Kompensationstransistor T56_3 kann einen Wert von ungefähr mindestens 3:1 aufweisen.
Während einer dritten Periode C wird der erste Kompensationstransistor T56_3 durch die Spannung des ersten Taktsignals C1 von niedrigem Pegel ausgeschaltet, und der dritte Kompensationstransistor T59 wird durch den ersten Knoten Q von niedrigem Pegel ausgeschaltet, wodurch der dritte Knoten P auf dem vorigen niedrigen Pegel potenzialfrei wird. So bleibt der zweite Kompensationstransistor T57 ausgeschaltet.
Während einer vierten Periode D wird der erste Kompensationstransistor T56_3 durch die Spannung des ersten Taktsignals C1 von hohem Pegel eingeschaltet, und der dritte Kompensationstransistor T59 wird durch den ersten Knoten Q auf niedrigem Pegel ausgeschaltet. So wird die Spannung des ersten Taktsignals C1 von hohem Pegel an den dritten Knoten P gelegt, um dadurch den zweiten Kompensationstransistor T57 einzuschalten. Demgemäß wird der zweite Kompensationstransistor T57 eingeschaltet, um die Ansteuerspannung VSS von niedrigem Pegel an den ersten Knoten Q zu legen, um dadurch zu verhindern, dass dieser aufgrund einer Spannung des ersten Taktsignals C1 von hohem Pegel variiert.
Wie oben beschrieben, verhindert das erfindungsgemäße Schieberegister, dass der Steuerungsknoten Q des Pullup-Transistors gemeinsam mit dem Taktsignal variiert, was unter Verwendung des invertierten Taktsignals und des Kompensationskondensators/der Kompensationsschaltung erfolgt, um dadurch eine Verzerrung der Ausgangsspannung zu verringern. So wird es möglich, einen fehlerhaften Betrieb einer Schaltung, hervorgerufen durch eine Verzerrung der Ausgangsspannung, zu verhindern.
Das Schieberegister wird vorzugsweise auf einem Glassubstrat hergestellt.

Claims

Schieberegister mit mehreren Stufen zum Verschieben eines Startimpulses (Vst) und zum Ausgeben eines verschobenen Startimpulses an eine nächste Stufe, wobei jede der mehreren Stufen Folgendes aufweist: – einen Pullup-Transistor (T5), der durch einen ersten Knoten (Q) gesteuert wird, um ein erstes Taktsignal (C1) an eine Ausgangsleitung (OUT) zu legen; – einen ersten Pulldown-Transistor (T6), der durch einen zweiten Knoten (QB) gesteuert wird, um eine erste Ansteuerspannung (VSS) an die Ausgangsleitung zu legen; – eine Steuerungseinrichtung (10) zum Steuern des ersten und des zweiten Knotens; und – einen Kompensationskondensator (CC), der zwischen den ersten Knoten und eine Eingangsleitung für ein zweites Taktsignal (/C1) geschaltet ist, das vom ersten Taktsignal verschieden ist.
Schieberegister nach Anspruch 1, dadurch gekennzeichnet, dass der Kompensationskondensator (CC) über eine Kapazität verfügt, die größer als eine parasitäre Kapazität ist.
Schieberegister nach Anspruch 1, dadurch gekennzeichnet, dass der Spannungspegel am ersten Knoten (Q) bei einer Übergangsspannung des zweiten Taktsignals (/C1) vor demselben Zeitpunkt, oder ungefähr zu diesem, in der entgegengesetzten Richtung variiert, zu dem die Spannung am ersten Knoten, in potenzialfreiem Zustand, bei einer Übergangsspannung des über die parasitäre Kapazität übertragenen ersten Taktsignals (C1) variiert.
Schieberegister nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerungseinrichtung (10) Folgendes aufweist: – einen ersten Transistor zum Anlegen des Startimpulses (Vst) auf das zweite Taktsignal (/C1) hin an den ersten Knoten (Q); – einen zweiten Transistor zum Anlegen einer zweiten Ansteuerspannung an den zweiten Knoten (QB) auf das zweite Taktsignal hin; – einen dritten Transistor zum Anlegen der ersten Ansteuerspannung an den zweiten Knoten auf das erste Taktsignal (C1) hin; und – einen vierten Transistor zum Anlegen der ersten Ansteuerspannung an den dritten Transistor auf eine Spannung am ersten Knoten hin.
Schieberegister nach Anspruch 1, dadurch gekennzeichnet, dass dasselbe auf einem Glassubstrat ausgebildet ist.
Schieberegister nach Anspruch 1, dadurch gekennzeichnet, dass jede der Stufen einen zweiten Pulldown-Transistor aufweist, der durch einen dritten Knoten gesteuert wird und parallel zum ersten Pulldown-Transistor zwischen die Ausgangsleitung und eine Zuführleitung für die erste Ansteuerspannung geschaltet ist.
Schieberegister nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerungseinrichtung (10) Folgendes aufweist: – eine Steuerungseinrichtung für den ersten Knoten zum Anlegen des Startimpulses (Vst) an den ersten Knoten auf das zweite Taktsignal (/C2) hin; – eine Steuerungseinrichtung für den zweiten Knoten zum selektiven Anlegen einer Spannung an einen vierten Knoten und der ersten Ansteuerspannung auf das erste Taktsignal (C1) und das zweite Taktsignal hin; – eine Steuerungseinrichtung für einen dritten Knoten zum Anlegen der Spannung am vierten Knoten und der zweiten Ansteuerspannung auf entgegengesetzte Weise auf das erste und das zweite Taktsignal hin an den zweiten Knoten; und – eine Steuerungseinrichtung für einen vierten Knoten zum selektiven Anlegen der ersten und der zweiten Ansteuerspannung auf das erste und das zweite Taktsignal sowie die Spannung am ersten Knoten hin an den vierten Knoten.
Schieberegister nach Anspruch 7, dadurch gekennzeichnet, dass die Steuerungseinrichtung für den ersten Knoten einen ersten Transistor zum Anlegen des Startimpulses (Vst) auf das zweite Taktsignal (/C1) hin an den ersten Knoten aufweist.
Schieberegister nach Anspruch 7, dadurch gekennzeichnet, dass die Steuerungseinrichtung für den vierten Knoten Folgendes aufweist: – einen zweiten Transistor zum Anlegen einer zweiten Ansteuerspannung auf das zweite Taktsignal (/C1) hin an den vierten Knoten; – einen dritten Transistor zum Anlegen der zweiten Ansteuerspannung auf das erste Taktsignal (C1) hin an den vierten Knoten; und – einen vierten Transistor zum Anlegen der ersten Ansteuerspannung auf eine Spannung am ersten Knoten hin an den vierten Knoten.
Verfahren zum Ansteuern eines Schieberegisters nach einem der vorstehenden Ansprüche, das Folgendes umfasst: – Schalten des ersten Knotens in einen potenzialfreien Zustand; und – Variieren der Spannung am in den potenzialfreien Zustand versetzten Knoten in entgegengesetzter Richtung bei einer Übergangsspannung des über den Kompensationskondensator übertragenen zweiten Taktsignals.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass der Schritt des Variierens der Spannung am potenzialfreien ersten Knoten vor dem Zeitpunkt, oder ungefähr zu diesem, ausgeführt wird, zu dem die Spannung am potenzialfreien ersten Knoten bei einer Übergangsspannung des ersten Taktsignals variiert, das über die parasitäre Kapazität des Pullup-Transistors übertragen wird, um dadurch eine Spannungsvariation am ersten Knoten zu kompensieren, die durch das erste Taktsignal und eine parasitäre Kapazität des Pullup-Transistors hervorgerufen wird.
Treibervorrichtung mit einem Schieberegister für eine Flüssigkristalldisplay-Tafel, dadurch gekennzeichnet, dass das Schieberegister ein solches gemäß einem der Ansprüche 1 bis 8 ist.
Treibervorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Ausgangsleitung (OUT) jeder der mehreren Stufen mit einer Gateleitung der Flüssigkristalldisplay-Tafel zu verbinden ist.
Schieberegister mit mehreren Stufen zum Verschieben eines Startimpulses (Vst) und zum Ausgeben eines verschobenen Startimpulses an eine nächste Stufe, wobei jede der mehreren Stufen Folgendes aufweist: – einen Pullup-Transistor (T5), der durch einen ersten Knoten (Q) gesteuert wird, um ein erstes Taktsignal (C1) an eine Ausgangsleitung (OUT) zu legen; – einen Pulldown-Transistor (T6), der durch einen zweiten Knoten (QB) gesteuert wird, um eine erste Ansteuerspannung (VSS) an die Ausgangsleitung zu legen; – eine Steuerungseinrichtung (10) zum Steuern des ersten und des zweiten Knotens; und – eine mit dem ersten Knoten verbundene Kompensationsschaltung, die die erste Ansteuerspannung selektiv an den ersten Knoten anlegt.
Schieberegister nach Anspruch 14, dadurch gekennzeichnet, dass die Kompensationsschaltung selektiv einen potenzialfreien Zustand des ersten Knotens (Q) verhindert.
Schieberegister nach Anspruch 14, dadurch gekennzeichnet, dass die Kompensationsschaltung die erste Ansteuerspannung an den ersten Knoten (Q) anlegt, wenn dieser potenzialfrei ist.
Schieberegister nach Anspruch 14, dadurch gekennzeichnet, dass die Kompensationsschaltung Folgendes aufweist: – einen ersten Kompensationstransistor, der durch eine zweite Ansteuerspannung angesteuert wird, um das erste Taktsignal (C1) an einen dritten Knoten anzulegen; – einen zweiten Kompensationstransistor, der durch die Spannung an einem dritten Knoten gesteuert wird, um die erste Ansteuerspannung an den ersten Knoten anzulegen; und – einen dritten Kompensationstransistor, der durch die Spannung am dritten Knoten gesteuert wird, um die erste Ansteuerspannung an diesen anzulegen.
Schieberegister nach Anspruch 14, dadurch gekennzeichnet, dass die Kompensationsschaltung Folgendes aufweist: – einen ersten Kompensationstransistor, der durch das erste Taktsignal (C1) gesteuert wird, um eine zweite Ansteuerspannung an einen dritten Knoten anzulegen; – einen zweiten Kompensationstransistor, der durch die Spannung am dritten Knoten gesteuert wird, um die erste Ansteuerspannung an den ersten Knoten anzulegen; und – einen dritten Kompensationstransistor, der durch die Spannung am dritten Knoten gesteuert wird, um die erste Ansteuerspannung an diesen anzulegen.
Schieberegister nach Anspruch 14, dadurch gekennzeichnet, dass die Kompensationsschaltung Folgendes aufweist: – einen ersten Kompensationstransistor, der durch das erste Taktsignal (C1) gesteuert wird, um dieses an einen dritten Knoten anzulegen; – einen zweiten Kompensationstransistor, der durch die Spannung am dritten Knoten gesteuert wird, um die erste Ansteuerspannung an den ersten Knoten anzulegen; und – einen dritten Kompensationstransistor, der durch die Spannung am dritten Knoten gesteuert wird, um die erste Ansteuerspannung an diesen anzulegen.
Verfahren zum Ansteuern eines Schieberegisters gemäß einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass die erste Ansteuerspannung durch die Kompensationsschaltung selektiv an den ersten Knoten angelegt wird.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die erste Ausgangsleitung selektiv an den ersten Knoten angelegt wird, um zu verhindern, dass dieser potenzialfrei wird.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass der Schritt des selektiven Anlegens der ersten Ansteuerspannung an den ersten Knoten dann ausgeführt wird, wenn dieser potenzialfrei ist.
Treibervorrichtung mit einem Schieberegister für eine Flüssigkristalldisplay-Tafel, dadurch gekennzeichnet, dass das Schieberegister ein solches gemäß einem der Ansprüche 14 bis 19 ist.
Treibervorrichtung nach Anspruch 23, dadurch gekennzeichnet, dass das Schieberegister auf einem Glassubstrat ausgebildet ist.
Treibervorrichtung nach Anspruch 23, dadurch gekennzeichnet, dass die Ausgangsleitung (OUT) jeder der mehreren Stufen mit einer Gateleitung der Flüssigkristalldisplay-Tafel zu verbinden ist.