DE112015005395B4

DE112015005395B4 - Flüssigkristallanzeigevorrichtung und Gate-Treiber hierfür

Info

Publication number: DE112015005395B4
Application number: DE112015005395.6T
Authority: DE
Inventors: Sikun Hao
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2014-12-30
Filing date: 2015-01-12
Publication date: 2021-01-21
Anticipated expiration: 2035-01-13
Also published as: KR101989721B1; JP2018508809A; CN104517577B; GB201706904D0; GB2547577A; DE112015005395T5; JP6472525B2; US9620073B2; RU2673701C1; CN104517577A; KR20170138075A; GB2547577B; WO2016106823A1; US20160343334A1

Abstract

Gate-Treiber (10), bei dem der Gate-Treiber (10) mehrere Schieberegisterschaltungen (11) umfasst, wobei die mehreren Schieberegisterschaltungen (11) in Reihe kaskadiert sind, wobei jede Schieberegisterschaltung (11) eine erste Pull-Up-Schaltung (111), eine zweite Pull-Up-Schaltung (112), eine erste Pull-Down-Schaltung (113), eine zweite Pull-Down-Schaltung (114) und eine Pull-Down-Steuerschaltung (115) umfasst, wobei die erste Pull-Up-Schaltung (111) und die zweite Pull-Up-Schaltung (112) zwischen dem Gateansteuersignal (G(n-1)) und dem Gateansteuersignal - Ausgangsanschluss (G(n)) einer vorhergehenden Stufe in Reihe geschaltet sind, wobei die erste Pull-Down-Schaltung (113), die zweite Pull-Down-Schaltung (114) und die Pull-Down-Steuerschaltung (115) mit der ersten Pull-Up-Schaltung (111) und der zweiten Pull-Up-Schaltung (112) parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung (115) mit dem Gateansteuersignal (G(n-1)), der ersten Pull-Down-Schaltung (113), der zweiten Pull-Down-Schaltung (114), dem ersten Spannungspegel (Vgh) und dem zweiten Spannungspegel (Vgl) einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung (113) und die zweite Pull-Down-Schaltung (114) gemäß dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung (115) gesteuert werden dadurch gekennzeichnet, dassdie Schieberegisterschaltung (11) ferner eine erste Kapazität (C1) und eine zweite Kapazität (C2) umfasst;wobei die erste Pull-Up-Schaltung (111) einen ersten Transistor (T1) umfasst, wobei das Gate und die Source des ersten Transistors (T1) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden sind;wobei die zweite Pull-Up-Schaltung (112) einen zweiten Transistor (T2) umfasst, wobei das Gate des zweiten Transistors (T2) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei die Source des zweiten Transistors (T2) mit dem ersten Taktsignal (CK) verbunden ist, wobei das Drain des zweiten Transistors (T2) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist;wobei die erste Kapazität (C1) zwischen das Drain und das Gate des zweiten Transistors (T2) geschaltet ist;wobei die erste Pull-Down-Schaltung (113) einen dritten Transistor (T3) umfasst, wobei die Source des dritten Transistors (T3) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist, wobei das Drain des dritten Transistors (T3) mit dem ersten Spannungspegel (Vgh) verbunden ist;wobei die zweite Pull-Down-Schaltung (114) einen vierten Transistor (T4) umfasst, wobei die Source des vierten Transistors (T4) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei das Drain des vierten Transistors (T4) mit dem ersten Spannungspegel (Vgh) verbunden ist;wobei ein Anschluss der zweiten Kapazität (C2) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei der andere Anschluss der zweiten Kapazität (C2) mit dem Gate des dritten Transistors (T3) und dem Gate des vierten Transistors (T4) verbunden ist, und dass die Pull-Down-Steuerschaltung (115) umfasst:einen fünften Transistor (T5), wobei das Gate des fünften Transistors (T5) mit dem Gateansteuersignal (G(n-1)) der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors (T5) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei das Drain des fünften Transistors (T5) mit dem Gate des dritten Transistors (T3) und mit dem Gate des vierten Transistors (T4) verbunden ist;einen sechsten Transistor (T6), wobei das Gate des sechsten Transistors (T6) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors (T6) mit dem ersten Spannungspegel (Vgh) verbunden ist;einen siebten Transistor (T7), wobei das Gate des siebten Transistors (T7) mit dem Drain des sechsten Transistors (T6) verbunden ist, wobei die Source des siebten Transistors (T7) mit dem zweiten Spannungspegel (Vgl) verbunden ist, wobei das Drain des siebten Transistors (T7) mit dem Drain des fünften Transistors (T5) verbunden ist;eine dritte Kapazität (C3), wobei die dritte Kapazität (C3) zwischen die Source und das Gate des siebten Transistors (T7) geschaltet ist;einen achten Transistor (T8), wobei das Gate und das Drain des achten Transistors (T8) mit dem zweiten Spannungspegel (Vgl) verbunden sind, wobei die Source des achten Transistors (T8) mit dem Drain des sechsten Transistors (T6) verbunden ist.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet der Flüssigkristallanzeigetechnologie und insbesondere eine Flüssigkristallanzeigevorrichtung und einen Gate-Treiber hierfür.
Stand der Technik
Bei der GOA-Schaltungstechnologie (Gate driver on array) wird ein herkömmlicher Array-Prozess der Flüssigkristallanzeigevorrichtung zur Herstellung einer Gateabtasttreiberschaltung auf einem Arraysubstrat verwendet, um dadurch ein Ansteuermodus für eine progressive Abtastung zu erreichen. Durch die GOA-Schaltung können Flüssigkristallanzeigevorrichtungen die Vorteile der reduzierten Herstellungskosten und einer Gestaltung, die sich durch schmale Ränder auszeichnet, bieten. Daher wird die GOA-Schaltung für eine Vielzahl von Anzeigevorrichtungen verwendet. Die GOA-Schaltung muss zwei Grundfunktionen erfüllen: Die erste besteht im Eingeben von Gate-Ansteuerimpulsen, um die Gateleitungen in einem Panel anzusteuern und dadurch die TFT (Dünnschichttransistoren) in einem Anzeigebereich einzuschalten, damit gewährleistet ist, dass die Gateleitungen das Aufladen der Pixel steuern können; und die zweite betrifft die Funktion des Schieberegisters: Wenn das Ausgeben eines n-ten Gate-Ansteuerimpulses abgeschlossen ist, kann das anschließende Ausgeben des (n+1)-ten Gate-Ansteuerimpulses mittels einer Taktsteuerung ausgeführt werden, wobei die Übertragung darauf basierend weiter durchgeführt wird.
Die GOA-Schaltung umfasst eine Pull-Up-Schaltung, eine Pull-Up-Steuerschaltung, eine Pull-Down-Schaltung, eine Pull-Down-Steuerschaltung und eine Boost-Schaltung, die zum Anheben des elektrischen Potenzials dient. Insbesondere ist die Pull-Up-Schaltung für das Ausgeben eines eingegebenen Taktsignals an ein Gate eines Dünnschichttransistors zur Verwendung als Treibersignal einer Flüssigkristallanzeigevorrichtung zuständig. Die Pull-Up-Steuerschaltung dient zur Steuerung des Einschaltens der Pull-Up-Schaltung, wobei die Arbeit in der Regel durch einen von der GOA-Schaltung einer vorhergehenden Stufe übertragenen Signal gewährleistet wird. Die Pull-Down-Schaltung ist zuständig dafür, dass nach dem Ausgeben des Abtastsignals ein Abtastsignal (nämlich das elektrische Potenzial des Gates eines Dünnschichttransistors) schnell auf einen niedrigen Spannungspegel gezogen wird, d. h. das Potenzial des Gates des Dünnschichttransistors wird auf einen niedrigen Spannungspegel gebracht. Die Pull-Down-Halteschaltung dient zum Halten des Abtastsignals und eines Signals der Pull-Up-Schaltung (im Allgemeinen als Q-Knotensignal bezeichnet) im ausgeschalteten Zustand (d. h. bei einem vorgegebenen negativen elektrischen Potenzial), wobei in der Regel zwei Pull-Down-Halteschaltungen abwechselnd arbeiten. Die Boost-Schaltung dient zum erneuten Aufheben des elektrischen Potenzials, um das normale Ausgeben von G(N) der Pull-Up-Schaltung zu gewährleisten.
Für verschiedene GOA-Schaltungen können unterschiedliche Herstellungsprozesse verwendet werden. Das LTPS-Verfahren (Niedertemperatur-Polysilizium) weist die Vorteile einer hohen Elektronenbeweglichkeit und einer ausgereiften Technologie auf und kommt mittlerweile bei den meisten kleinen und mittelgroßen Anzeigevorrichtungen zum Einsatz. Das LTPS-Verfahren auf Basis der CMOS-Technologie (sich ergänzender Metall-Oxid-Halbleiter) weist die Vorteile des geringen Stromverbrauchs, der hohen Elektronenbeweglichkeit, der hohen Rauschtoleranz usw. auf und wird daher von Panel-Herstellern zunehmend verwendet. Daher besteht die Notwendigkeit, eine sich auf Basis der CMOS-Technologie für das LTPS-Verfahren eignende GOA-Schaltung zu entwickeln.
Aus der Patentanmeldungsveröffentlichung CN 101533623 A ist ein Gate-Treiber mit den Merkmalen des Oberbegriffes von Anspruch 1 bekannt. Eine weitere Gate-Treiber-Schaltung ist in der Patentanmeldungsveröffentlichung US 2009/0278785 A1 beschrieben.
Aufgabe der Erfindung
Die Ausführungsbeispiele der vorliegenden Erfindung stellen eine Flüssigkristallanzeigevorrichtung und einen Gate-Treiber hierfür bereit, die für das CMOS-Verfahren geeignet sind. Auf diese Weise kann die Stabilität der Schaltung verbessert werden.
Die vorliegende Erfindung stellt einen Gate-Treiber mit den Merkmalen des Anspruches 1 bereit. Weitere Ausgestaltungen des erfindungsgemäßen Gate-Treibers sind Gegenstand der abhängigen Ansprüche. Der Gate-Treiber umfasst mehrere Schieberegisterschaltungen, wobei die mehreren Schieberegisterschaltungen in Reihe kaskadiert sind, wobei jede Schieberegisterschaltung eine erste Pull-Up-Schaltung, eine zweite Pull-Up-Schaltung, eine erste Pull-Down-Schaltung, eine zweite Pull-Down-Schaltung und eine Pull-Down-Steuerschaltung umfasst, wobei die erste Pull-Up-Schaltung und die zweite Pull-Up-Schaltung zwischen dem Gateansteuersignal und dem Gateansteuersignal-Ausgangsanschluss einer vorhergehenden Stufe in Reihe geschaltet sind, wobei die erste Pull-Down-Schaltung, die zweite Pull-Down-Schaltung und die Pull-Down-Steuerschaltung mit der ersten Pull-Up-Schaltung und der zweiten Pull-Up-Schaltung parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung mit dem Gateansteuersignal, der ersten Pull-Down-Schaltung, der zweiten Pull-Down-Schaltung, dem ersten Spannungspegel und dem zweiten Spannungspegel einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung und die zweite Pull-Down-Schaltung gemäß dem Gateansteuersignal einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung gesteuert werden.
Hierbei umfasst die Schieberegisterschaltung ferner eine erste Kapazität und eine zweite Kapazität; wobei die erste Pull-Up-Schaltung einen ersten Transistor umfasst, wobei das Gate und die Source des ersten Transistors mit dem Gateansteuersignal einer vorhergehenden Stufe verbunden sind; wobei die zweite Pull-Up-Schaltung einen zweiten Transistor umfasst, wobei das Gate des zweiten Transistors mit dem Drain des ersten Transistors verbunden ist, wobei die Source des zweiten Transistors mit dem ersten Taktsignal verbunden ist, wobei das Drain des zweiten Transistors mit dem Gateansteuersignal-Ausgangsanschluss verbunden ist; wobei die Kapazität zwischen das Drain und das Gate des zweiten Transistors geschaltet ist; wobei die erste Pull-Down-Schaltung einen dritten Transistor umfasst, wobei die Source des dritten Transistors mit dem Gateansteuersignal-Ausgangsanschluss verbunden ist, wobei das Drain des dritten Transistors mit dem ersten Spannungspegel verbunden ist; wobei die zweite Pull-Down-Schaltung einen vierten Transistor umfasst, wobei die Source des vierten Transistors mit dem Drain des ersten Transistors verbunden ist, wobei das Drain des vierten Transistors mit dem ersten Spannungspegel verbunden ist; wobei ein Anschluss der zweiten Kapazität mit dem ersten Spannungspegel verbunden ist, wobei der andere Anschluss der zweiten Kapazität mit dem Gate des dritten Transistors und dem Gate des vierten Transistors verbunden ist.
Hierbei umfasst die Pull-Down-Steuerschaltung Folgendes: einen fünften Transistor, wobei das Gate des fünften Transistors mit dem Gateansteuersignal der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors mit dem ersten Spannungspegel verbunden ist, wobei das Drain des fünften Transistors mit dem Gate des dritten Transistors und mit dem Gate des vierten Transistors verbunden ist; einen sechsten Transistor, wobei das Gate des sechsten Transistors mit dem Gateansteuersignal einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors mit dem ersten Spannungspegel verbunden ist; einen siebten Transistor, wobei das Gate des siebten Transistors mit dem Drain des sechsten Transistors verbunden ist, wobei die Source des siebten Transistors mit dem zweiten Spannungspegel verbunden ist, wobei das Drain des siebten Transistors mit dem Drain des fünften Transistors verbunden ist; eine dritte Kapazität, wobei die dritte Kapazität zwischen die Source und das Gate des siebten Transistors geschaltet ist; einen achten Transistor, wobei das Gate und das Drain des achten Transistors mit dem zweiten Spannungspegel verbunden sind, wobei die Source des achten Transistors mit dem Drain des sechsten Transistors verbunden ist.
Der erste Spannungspegel kann ein hoher Spannungspegel und der zweite Spannungspegel ein niedriger Spannungspegel sein.
Der erste Transistor, der zweite Transistor, der dritte Transistor, der vierte Transistor, der fünfte Transistor, der sechste Transistor, der siebte Transistor und der achte Transistor können allesamt P-Typ-MOS-Transistoren sein.
Die vorliegende Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung mit den Merkmalen des Anspruchs 4 bereit. Weitere Ausgestaltungen der erfindungsgemäßen Flüssigkristallanzeigevorrichtung sind Gegenstand der abhängigen Ansprüche. Die Flüssigkristallanzeigevorrichtung umfasst eine Flüssigkristallanzeigetafel und einen Gate-Treiber, wobei der Gate-Treiber mit der Flüssigkristallanzeigetafel verbunden ist und zur Bereitstellung der Abtastansteuersignale für die Flüssigkristallanzeigetafel dient, wobei der Gate-Treiber mehrere Schieberegisterschaltungen umfasst, wobei die mehreren Schieberegisterschaltungen in Reihe kaskadiert sind, wobei jede Schieberegisterschaltung eine erste Pull-Up-Schaltung, eine zweite Pull-Up-Schaltung, eine erste Pull-Down-Schaltung, eine zweite Pull-Down-Schaltung und eine Pull-Down-Steuerschaltung umfasst. Die erste Pull-Up-Schaltung und die zweite Pull-Up-Schaltung sind zwischen dem Gateansteuersignal und dem Gateansteuersignal-Ausgangsanschluss einer vorhergehenden Stufe in Reihe geschaltet, wobei die erste Pull-Down-Schaltung, die zweite Pull-Down-Schaltung und die Pull-Down-Steuerschaltung mit der ersten Pull-Up-Schaltung und der zweiten Pull-Up-Schaltung parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung mit dem Gateansteuersignal, der ersten Pull-Down-Schaltung, der zweiten Pull-Down-Schaltung, dem ersten Spannungspegel und dem zweiten Spannungspegel einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung und die zweite Pull-Down-Schaltung gemäß dem Gateansteuersignal einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung gesteuert werden.
Hierbei weist die Schieberegisterschaltung ferner eine erste Kapazität und eine zweite Kapazität auf; wobei die erste Pull-Up-Schaltung einen ersten Transistor umfasst, wobei das Gate und die Source des ersten Transistors mit dem Gateansteuersignal einer vorhergehenden Stufe verbunden sind; wobei die zweite Pull-Up-Schaltung einen zweiten Transistor umfasst, wobei das Gate des zweiten Transistors mit dem Drain des ersten Transistors verbunden ist, wobei die Source des zweiten Transistors mit dem ersten Taktsignal verbunden ist, wobei das Drain des zweiten Transistors mit dem Gateansteuersignal-Ausgangsanschluss verbunden ist; wobei die Kapazität zwischen das Drain und das Gate des zweiten Transistors geschaltet ist; wobei die erste Pull-Down-Schaltung einen dritten Transistor umfasst, wobei die Source des dritten Transistors mit dem Gateansteuersignal-Ausgangsanschluss verbunden ist, wobei das Drain des dritten Transistors mit dem ersten Spannungspegel verbunden ist; wobei die zweite Pull-Down-Schaltung einen vierten Transistor umfasst, wobei die Source des vierten Transistors mit dem Drain des ersten Transistors verbunden ist, wobei das Drain des vierten Transistors mit dem ersten Spannungspegel verbunden ist; wobei ein Anschluss der zweiten Kapazität mit dem ersten Spannungspegel verbunden ist, wobei der andere Anschluss der zweiten Kapazität mit dem Gate des dritten Transistors und dem Gate des vierten Transistors verbunden ist.
Hierbei umfasst die Pull-Down-Steuerschaltung Folgendes: einen fünften Transistor, wobei das Gate des fünften Transistors mit dem Gateansteuersignal der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors mit dem ersten Spannungspegel verbunden ist, wobei das Drain des fünften Transistors mit dem Gate des dritten Transistors und mit dem Gate des vierten Transistors verbunden ist; einen sechsten Transistor, wobei das Gate des sechsten Transistors mit dem Gateansteuersignal einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors mit dem ersten Spannungspegel verbunden ist; einen siebten Transistor, wobei das Gate des siebten Transistors mit dem Drain des sechsten Transistors verbunden ist, wobei die Source des siebten Transistors mit dem zweiten Spannungspegel verbunden ist, wobei das Drain des siebten Transistors mit dem Drain des fünften Transistors verbunden ist; eine dritte Kapazität, wobei die dritte Kapazität zwischen die Source und das Gate des siebten Transistors geschaltet ist; einen achten Transistor, wobei das Gate und das Drain des achten Transistors mit dem zweiten Spannungspegel verbunden sind, wobei die Source des achten Transistors mit dem Drain des sechsten Transistors verbunden ist.
Der erste Spannungspegel kann ein hoher Spannungspegel und der zweite Spannungspegel ein niedriger Spannungspegel sein.
Der erste Transistor, der zweite Transistor, der dritte Transistor, der vierte Transistor, der fünfte Transistor, der sechste Transistor, der siebte Transistor und der achte Transistor können allesamt P-Typ-MOS-Transistoren sein.
Unter Anwendung der oben genannten Lösungen können mit der Erfindung die folgenden Vorteile erzielt werden: Die erfindungsgemäße Pull-Down-Steuerschaltung ist mit dem Gateansteuersignal, der ersten Pull-Down-Schaltung, der zweiten Pull-Down-Schaltung, dem ersten Spannungspegel und dem zweiten Spannungspegel einer vorhergehenden Stufe gekoppelt, wobei die erste Pull-Down-Schaltung und die zweite Pull-Down-Schaltung gemäß dem Gateansteuersignal einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung gesteuert werden. Durch die obige Lösung ist die Erfindung für das CMOS-Verfahren geeignet. Auf diese Weise kann die Stabilität der Schaltung verbessert werden.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Figuren in schematischer Darstellung näher im Detail beschrieben. Es zeigt:

1 eine schematische strukturelle Darstellung eines Ausführungsbeispiels des erfindungsgemäßen Gate-Treibers;
2 ein Schaltbild der Schieberegisterschaltung gemäß 1;
3 ein simuliertes Zeitdiagramm des Gate-Treibers gemäß 1;
4 eine schematische strukturelle Darstellung eines Ausführungsbeispiels der erfindungsgemäßen Flüssigkristallanzeigevorrichtung.

Siehe 1, welche eine schematische strukturelle Darstellung eines Ausführungsbeispiels des erfindungsgemäßen Gate-Treibers zeigt. Wie in 1 gezeigt, umfasst der Gate-Treiber 10 im vorliegenden Ausführungsbeispiel mehrere Schieberegisterschaltungen 11, wobei die mehreren Schieberegisterschaltungen 11 in Reihe kaskadiert sind.
Siehe 2. Die Schieberegisterschaltung 11 umfasst eine erste Pull-Up-Schaltung 111, eine zweite Pull-Up-Schaltung 112, eine erste Pull-Down-Schaltung 113, eine zweite Pull-Down-Schaltung 114, eine Pull-Down-Steuerschaltung 115, eine erste Kapazität C1, eine zweite Kapazität C2 und eine dritte Kapazität C3. Hierbei sind die erste Pull-Up-Schaltung 111 und die zweite Pull-Up-Schaltung 112 zwischen dem Gateansteuersignal G(n-1) und dem Gateansteuersignal-Ausgangsanschluss G(n) einer vorhergehenden Stufe in Reihe geschaltet, wobei die erste Pull-Down-Schaltung 113, zweite Pull-Down-Schaltung 114 und Pull-Down-Steuerschaltung 115 mit der ersten Pull-Up-Schaltung 111 und zweiten Pull-Up-Schaltung 112 parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung 115 mit dem Gateansteuersignal G(n-1), der ersten Pull-Down-Schaltung 113, der zweiten Pull-Down-Schaltung 114, dem ersten Spannungspegel Vgh und dem zweiten Spannungspegel Vgl einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung 113 und die zweite Pull-Down-Schaltung 114 gemäß dem Gateansteuersignal G(n-1) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung 115 gesteuert werden.
Hierbei umfasst die erste Pull-Up-Schaltung 111 einen ersten Transistor T1, wobei das Gate und die Source des ersten Transistors T1 mit dem Gateansteuersignal G(n-1) einer vorhergehenden Stufe verbunden sind; wobei die zweite Pull-Up-Schaltung 112 einen zweiten Transistor T2 umfasst, wobei das Gate des zweiten Transistors T2 mit dem Drain des ersten Transistors T1 verbunden ist, wobei die Source des zweiten Transistors T2 mit dem ersten Taktsignal CK verbunden ist, wobei das Drain des zweiten Transistors T2 mit dem Gateansteuersignal-Ausgangsanschluss G(n) verbunden ist; wobei die erste Kapazität C1 zwischen das Gate und das Drain des zweiten Transistors T2 geschaltet ist; wobei die erste Pull-Down-Schaltung 113 einen dritten Transistor T3 umfasst, wobei die Source des dritten Transistors T3 mit dem Gateansteuersignal-Ausgangsanschluss G(n) verbunden ist, wobei das Drain des dritten Transistors T3 mit dem ersten Spannungspegel Vgh verbunden ist; wobei die zweite Pull-Down-Schaltung 114 einen vierten Transistor T4 umfasst, wobei die Source des vierten Transistors T4 mit dem Drain des ersten Transistors T1 verbunden ist, wobei das Drain des vierten Transistors T4 mit dem ersten Spannungspegel Vgh verbunden ist; wobei ein Anschluss der zweiten Kapazität C2 mit dem ersten Spannungspegel Vgh verbunden ist, wobei der andere Anschluss der zweiten Kapazität C2 jeweils mit dem Gate des dritten Transistors T3 und dem Gate des vierten Transistors T4 verbunden ist. Die Pull-Down-Steuerschaltung 115 ist mit dem Gateansteuersignal G(n-1), dem Gate des dritten Transistors T3, dem Gate des vierten Transistors T4, dem ersten Spannungspegel Vgh und dem zweiten Spannungspegel Vgl einer vorhergehenden Stufe gekoppelt, wobei der Betrieb des dritten Transistors T3 und des vierten Transistors T4 gemäß dem Gateansteuersignal G(n-1) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung 115 gesteuert wird, nämlich um das Ein- und Ausschalten des dritten Transistors T3 und des vierten Transistors T4 zu steuern.
Hierbei umfasst die Pull-Down-Steuerschaltung 115 einen fünften Transistor T5, einen sechsten Transistor T6, einen siebten Transistor T7 und einen achten Transistor T8, wobei das Gate des fünften Transistors T5 mit dem Gateansteuersignal G(n-1) der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors T5 mit dem ersten Spannungspegel Vgh verbunden ist, wobei das Drain des fünften Transistors T5 mit dem Gate des dritten Transistors T3 und mit dem Gate des vierten Transistors T4 verbunden ist; wobei das Gate des sechsten Transistors T6 mit dem Gateansteuersignal G(n-1) einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors T6 mit dem ersten Spannungspegel Vgh verbunden ist; wobei das Gate des siebten Transistors T7 mit dem Drain des sechsten Transistors T6 verbunden ist, wobei die Source des siebten Transistors T7 mit dem zweiten Spannungspegel Vgl verbunden ist, wobei das Drain des siebten Transistors T7 mit dem Drain des fünften Transistors T5 verbunden ist; wobei die dritte Kapazität C3 zwischen die Source und das Gate des siebten Transistors T7 geschaltet ist; wobei das Gate und das Drain des achten Transistors T8 mit dem zweiten Spannungspegel Vgl verbunden sind, wobei die Source des achten Transistors T8 mit dem Drain des sechsten Transistors T6 verbunden ist.
Im vorliegenden Ausführungsbeispiel ist vorzugsweise der erste Spannungspegel Vgh ein hoher Spannungspegel und der zweite Spannungspegel Vgl ein niedriger Spannungspegel. Der erste Transistor T1, der zweite Transistor T2, der dritte Transistor T3, der vierte Transistor T4, der fünfte Transistor T5, der sechste Transistor T6, der siebte Transistor T7 und der achte Transistor T8 sind allesamt P-Typ-MOS-Transistoren. In anderen Ausführungsbeispielen kann ein Fachmann auf diesem Gebiet für die obigen Transistoren auch andere Feldeffekttransistoren wie N-Typ-MOS-Transistoren verwenden.
Ein Betriebsprinzip des Gate-Treibers 10 wird nachfolgend unter Bezugnahme auf 3, die ein simuliertes Zeitdiagramm zeigt, detailliert beschrieben.
Beim ersten Zeitpunkt t1 befindet sich das Gateansteuersignal G(n-1) einer vorhergehenden Stufe auf einem niedrigen Spannungspegel, wobei der erste Transistor T1 eingeschaltet wird und sich das erste Taktsignal CK auf einem hohen Spannungspegel befindet und sich das Gate des zweiten Transistors T2 auf einem niedrigen Spannungspegel befindet und der zweite Transistor T2 eingeschaltet wird, wobei sowohl der fünfte Transistor T5 als auch der sechste Transistor T6 eingeschaltet werden und sich sowohl das Gate des siebten Transistors T7 als auch die Source des achten Transistors T8 auf einem hohen Spannungspegel befinden und der siebte Transistor T7 ausgeschaltet wird und der achte Transistor T8 eingeschaltet wird; wobei sich sowohl das Gate des dritten Transistors T3 als auch das Gate des vierten Transistors T4 auf einem hohen Spannungspegel befinden und sowohl der dritte Transistor T3 als auch der vierte Transistor T4 ausgeschaltet werden. Daher ist das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G(n) gleich wie das erste Taktsignal CK, d. h. das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G(n) befindet sich auf einem hohen Spannungspegel.
Beim zweiten Zeitpunkt t2 wechselt das Gateansteuersignal G(n-1) einer vorhergehenden Stufe von einem niedrigen Spannungspegel auf einen hohen Spannungspegel, wobei der erste Transistor T1 ausgeschaltet wird und das erste Taktsignal CK von einem hohen Spannungspegel auf einen niedrigen Spannungspegel wechselt und der zweite Transistor T2 eingeschaltet wird; wobei der fünfte Transistor T5, der sechste Transistor T6, der siebte Transistor T7 und der achte Transistor T8 allesamt ausgeschaltet werden und sowohl der dritte Transistor T3 als auch der vierte Transistor T4 ausgeschaltet werden. Daher ist das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G(n) gleich wie das erste Taktsignal CK, d. h. das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G(n) wechselt von einem hohen Spannungspegel auf einen niedrigen Spannungspegel.
Beim dritten Zeitpunkt t3 befindet sich das Gateansteuersignal G(n-1) einer vorhergehenden Stufe auf einem hohen Spannungspegel, wobei der erste Transistor T1 ausgeschaltet wird und sich das erste Taktsignal CK auf einem niedrigen Spannungspegel befindet und der zweite Transistor T2 eingeschaltet wird; wobei der fünfte Transistor T5, der sechste Transistor T6, der siebte Transistor T7 und der achte Transistor T8 allesamt ausgeschaltet werden; wobei sowohl der dritte Transistor T3 als auch der vierte Transistor T4 ausgeschaltet werden. Daher ist das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G(n) gleich wie das erste Taktsignal CK, d. h. das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G (n) befindet sich auf einem niedrigen Spannungspegel.
Beim vierten Zeitpunkt t4 befindet sich das Gateansteuersignal G(n-1) einer vorhergehenden Stufe auf einem hohen Spannungspegel, wobei der erste Transistor T1 ausgeschaltet wird und das erste Taktsignal CK von einem niedrigen Spannungspegel auf einen hohen Spannungspegel wechselt und der zweite Transistor T2 eingeschaltet wird; wobei sowohl der fünfte Transistor T5 als auch der sechste Transistor T6 ausgeschaltet werden und der achte Transistor T8 eingeschaltet wird und der siebte Transistor T7 eingeschaltet wird und sowohl das Gate des dritten Transistors T3 als auch das Gate des vierten Transistors T4 sich auf einem niedrigen Spannungspegel befinden, wodurch sowohl der dritte Transistor T3 als auch der vierte Transistor T4 eingeschaltet werden und das Ausgangssignal des Gateansteuersignal-Ausgangsanschlusses G(n) dauerhaft auf einem hohen Spannungspegel gehalten wird.
Im vorliegenden Ausführungsbeispiel ist die Pull-Down-Steuerschaltung 115 mit dem Gateansteuersignal G(n-1), dem Gate des dritten Transistors T3, dem Gate des vierten Transistors T4, dem ersten Spannungspegel Vgh und dem zweiten Spannungspegel Vgl einer vorhergehenden Stufe gekoppelt, wobei der dritte Transistor T3 und der vierte Transistor T4 gemäß dem Gateansteuersignal G(n-1) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung 115 gesteuert werden. Die Erfindung ist für das CMOS-Verfahren geeignet. Auf diese Weise kann die Stabilität der Schaltung verbessert und die Anzahl der Taktsignale reduziert werden.
Die vorliegende Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung bereit, wie in 4 gezeigt ist. Die im vorliegenden Ausführungsbeispiel offenbarte Flüssigkristallanzeigevorrichtung 20 umfasst eine Flüssigkristallanzeigetafel 21 und einen Gate-Treiber 22. Der Gate-Treiber 22 ist mit der Flüssigkristallanzeigetafel 21 verbunden, wobei der Gate-Treiber 22 zur Bereitstellung der Abtastansteuersignale für die Flüssigkristallanzeigetafel 21 dient. Der Gate-Treiber 22 ist gleich wie der im obigen Ausführungsbeispiel beschriebene Gate-Treiber 10 und wird daher hier nicht wiederholt beschrieben.
Zusammenfassend lässt sich festhalten, dass die erfindungsgemäße Pull-Down-Steuerschaltung mit dem Gateansteuersignal, dem Gate des dritten Transistors, dem Gate des vierten Transistors, dem ersten Spannungspegel und dem zweiten Spannungspegel einer vorhergehenden Stufe gekoppelt ist, wobei der dritte Transistor und der vierte Transistor gemäß dem Gateansteuersignal einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung gesteuert werden. Die Erfindung ist für das CMOS-Verfahren geeignet. Auf diese Weise kann die Stabilität der Schaltung verbessert werden.
Die vorstehende Beschreibung stellt nur ein bevorzugtes Ausführungsbeispiel der Erfindung dar und soll nicht die Schutzansprüche beschränken. Alle gleichwertigen Änderungen und Modifikationen, die gemäß der Beschreibung und den Zeichnungen der Erfindung von einem Fachmann auf diesem Gebiet vorgenommen werden können, fallen in den Schutzumfang der vorliegenden Erfindung. Der Schutzumfang der Erfindung wird durch die beigefügten Ansprüche bestimmt.

Claims

Gate-Treiber (10), bei dem der Gate-Treiber (10) mehrere Schieberegisterschaltungen (11) umfasst, wobei die mehreren Schieberegisterschaltungen (11) in Reihe kaskadiert sind, wobei jede Schieberegisterschaltung (11) eine erste Pull-Up-Schaltung (111), eine zweite Pull-Up-Schaltung (112), eine erste Pull-Down-Schaltung (113), eine zweite Pull-Down-Schaltung (114) und eine Pull-Down-Steuerschaltung (115) umfasst, wobei die erste Pull-Up-Schaltung (111) und die zweite Pull-Up-Schaltung (112) zwischen dem Gateansteuersignal (G(n-1)) und dem Gateansteuersignal - Ausgangsanschluss (G(n)) einer vorhergehenden Stufe in Reihe geschaltet sind, wobei die erste Pull-Down-Schaltung (113), die zweite Pull-Down-Schaltung (114) und die Pull-Down-Steuerschaltung (115) mit der ersten Pull-Up-Schaltung (111) und der zweiten Pull-Up-Schaltung (112) parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung (115) mit dem Gateansteuersignal (G(n-1)), der ersten Pull-Down-Schaltung (113), der zweiten Pull-Down-Schaltung (114), dem ersten Spannungspegel (Vgh) und dem zweiten Spannungspegel (Vgl) einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung (113) und die zweite Pull-Down-Schaltung (114) gemäß dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung (115) gesteuert werden dadurch gekennzeichnet, dass die Schieberegisterschaltung (11) ferner eine erste Kapazität (C1) und eine zweite Kapazität (C2) umfasst; wobei die erste Pull-Up-Schaltung (111) einen ersten Transistor (T1) umfasst, wobei das Gate und die Source des ersten Transistors (T1) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden sind; wobei die zweite Pull-Up-Schaltung (112) einen zweiten Transistor (T2) umfasst, wobei das Gate des zweiten Transistors (T2) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei die Source des zweiten Transistors (T2) mit dem ersten Taktsignal (CK) verbunden ist, wobei das Drain des zweiten Transistors (T2) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist; wobei die erste Kapazität (C1) zwischen das Drain und das Gate des zweiten Transistors (T2) geschaltet ist; wobei die erste Pull-Down-Schaltung (113) einen dritten Transistor (T3) umfasst, wobei die Source des dritten Transistors (T3) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist, wobei das Drain des dritten Transistors (T3) mit dem ersten Spannungspegel (Vgh) verbunden ist; wobei die zweite Pull-Down-Schaltung (114) einen vierten Transistor (T4) umfasst, wobei die Source des vierten Transistors (T4) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei das Drain des vierten Transistors (T4) mit dem ersten Spannungspegel (Vgh) verbunden ist; wobei ein Anschluss der zweiten Kapazität (C2) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei der andere Anschluss der zweiten Kapazität (C2) mit dem Gate des dritten Transistors (T3) und dem Gate des vierten Transistors (T4) verbunden ist, und dass die Pull-Down-Steuerschaltung (115) umfasst: einen fünften Transistor (T5), wobei das Gate des fünften Transistors (T5) mit dem Gateansteuersignal (G(n-1)) der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors (T5) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei das Drain des fünften Transistors (T5) mit dem Gate des dritten Transistors (T3) und mit dem Gate des vierten Transistors (T4) verbunden ist; einen sechsten Transistor (T6), wobei das Gate des sechsten Transistors (T6) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors (T6) mit dem ersten Spannungspegel (Vgh) verbunden ist; einen siebten Transistor (T7), wobei das Gate des siebten Transistors (T7) mit dem Drain des sechsten Transistors (T6) verbunden ist, wobei die Source des siebten Transistors (T7) mit dem zweiten Spannungspegel (Vgl) verbunden ist, wobei das Drain des siebten Transistors (T7) mit dem Drain des fünften Transistors (T5) verbunden ist; eine dritte Kapazität (C3), wobei die dritte Kapazität (C3) zwischen die Source und das Gate des siebten Transistors (T7) geschaltet ist; einen achten Transistor (T8), wobei das Gate und das Drain des achten Transistors (T8) mit dem zweiten Spannungspegel (Vgl) verbunden sind, wobei die Source des achten Transistors (T8) mit dem Drain des sechsten Transistors (T6) verbunden ist.
Gate-Treiber (10) nach Anspruch 1, bei dem der erste Spannungspegel (Vgh) ein hoher Spannungspegel und der zweite Spannungspegel (Vgl) ein niedriger Spannungspegel ist.
Gate-Treiber (10) nach Anspruch 2, bei dem der erste Transistor (T1), der zweite Transistor (T2), der dritte Transistor (T3), der vierte Transistor (T4), der fünfte Transistor (T5), der sechste Transistor (T6), der siebte Transistor (T7) und der achte Transistor (T8) allesamt P-Typ-MOS-Transistoren sind.
Flüssigkristallanzeigevorrichtung (20), bei der die Flüssigkristallanzeigevorrichtung (20) eine Flüssigkristallanzeigetafel (21) und einen Gate-Treiber (22) umfasst, wobei der Gate-Treiber (22) mit der Flüssigkristallanzeigetafel (21) verbunden ist und zur Bereitstellung der Abtastansteuersignale für die Flüssigkristallanzeigetafel (21) dient, wobei der Gate-Treiber (22) mehrere Schieberegisterschaltungen umfasst, wobei die mehreren Schieberegisterschaltungen (11) in Reihe kaskadiert sind, wobei jede Schieberegisterschaltung (11) eine erste Pull-Up-Schaltung (111), eine zweite Pull-Up-Schaltung (112), eine erste Pull-Down-Schaltung (113), eine zweite Pull-Down-Schaltung (114) und eine Pull-Down-Steuerschaltung (115) umfasst, wobei die erste Pull-Up-Schaltung (111) und die zweite Pull-Up-Schaltung (112) zwischen dem Gateansteuersignal (G(n-1)) und dem Gateansteuersignal-Ausgangsanschluss (G(n)) einer vorhergehenden Stufe in Reihe geschaltet sind, wobei die erste Pull-Down-Schaltung (113), die zweite Pull-Down-Schaltung (114) und die Pull-Down-Steuerschaltung (115) mit der ersten Pull-Up-Schaltung (111) und der zweiten Pull-Up-Schaltung (112) parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung (115) mit dem Gateansteuersignal, der ersten Pull-Down-Schaltung (113), der zweiten Pull-Down-Schaltung (114), dem ersten Spannungspegel (Vgh) und dem zweiten Spannungspegel (Vgl) einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung (113) und die zweite Pull-Down-Schaltung (114) gemäß dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung (115) gesteuert werden, dadurch gekennzeichnet, dass die Schieberegisterschaltung (11) ferner eine erste Kapazität (C1) und eine zweite Kapazität (C2) aufweist; wobei die erste Pull-Up-Schaltung (111) einen ersten Transistor (T1) umfasst, wobei das Gate und die Source des ersten Transistors (T1) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden sind; wobei die zweite Pull-Up-Schaltung (112) einen zweiten Transistor (T2) umfasst, wobei das Gate des zweiten Transistors (T2) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei die Source des zweiten Transistors (T2) mit dem ersten Taktsignal (CK) verbunden ist, wobei das Drain des zweiten Transistors (T2) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist; wobei die erste Kapazität (C2) zwischen das Drain und das Gate des zweiten Transistors (T2) geschaltet ist; wobei die erste Pull-Down-Schaltung (113) einen dritten Transistor (T3) umfasst, wobei die Source des dritten Transistors (T3) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist, wobei das Drain des dritten Transistors (T3) mit dem ersten Spannungspegel (Vgh) verbunden ist; wobei die zweite Pull-Down-Schaltung (114) einen vierten Transistor (T4) umfasst, wobei die Source des vierten Transistors (T4) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei das Drain des vierten Transistors (T4) mit dem ersten Spannungspegel (Vgh) verbunden ist; wobei ein Anschluss der zweiten Kapazität (C2) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei der andere Anschluss der zweiten Kapazität (C2) mit dem Gate des dritten Transistors (T3) und dem Gate des vierten Transistors (T4) verbunden ist, und dass die Pull-Down-Steuerschaltung (115) umfasst: einen fünften Transistor (T5), wobei das Gate des fünften Transistors (T5) mit dem Gateansteuersignal (G(n-1)) der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors (T5) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei das Drain des fünften Transistors (T5) mit dem Gate des dritten Transistors (T3) und mit dem Gate des vierten Transistors (T4) verbunden ist; einen sechsten Transistor (T6), wobei das Gate des sechsten Transistors (T6) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors (T6) mit dem ersten Spannungspegel (Vgh) verbunden ist; einen siebten Transistor (T7), wobei das Gate des siebten Transistors (T7) mit dem Drain des sechsten Transistors (T6) verbunden ist, wobei die Source des siebten Transistors (T7) mit dem zweiten Spannungspegel (Vgl) verbunden ist, wobei das Drain des siebten Transistors (T7) mit dem Drain des fünften Transistors (T5) verbunden ist; eine dritte Kapazität (C3), wobei die dritte Kapazität (C3) zwischen die Source und das Gate des siebten Transistors (T7) geschaltet ist; einen achten Transistor (T8), wobei das Gate und das Drain des achten Transistors (T8) mit dem zweiten Spannungspegel (Vgl) verbunden sind, wobei die Source des achten Transistors (T8) mit dem Drain des sechsten Transistors (T6) verbunden ist.
Flüssigkristallanzeigevorrichtung (20) nach Anspruch 4, bei der der erste Spannungspegel (Vgh) ein hoher Spannungspegel und der zweite Spannungspegel (Vgl) ein niedriger Spannungspegel ist.
Flüssigkristallanzeigevorrichtung (20) nach Anspruch 5, bei der der erste Transistor (T1), der zweite Transistor (T2), der dritte Transistor (T3), der vierte Transistor (T4), der fünfte Transistor (T5), der sechste Transistor (T6), der siebte Transistor (T7) und der achte Transistor (T8) allesamt P-Typ-MOS-Transistoren sind.