-
Technisches Gebiet
-
Die vorliegende Anwendung betrifft das Gebiet der Anzeigetechnologie, insbesondere eine Gatesteuereinheit, eine Gatesteuerschaltung, ein Arraysubstrat und eine Anzeigetafel.
-
Hintergrund
-
Mit der Entwicklung der Anzeigetechnologie werden Anzeigetafeln immer verbreiterter. Wenn die Anzeigetafel arbeitet, erzeugt eine Gatesteuerschaltung in der Anzeigetafel Abtastsignale, um jeweils Gateleitungen in einem Arraysubstrat der Reihe nach anzutreiben, so dass ein Datensignal zu jeder Pixeleinheit in dem Arraysubstrat übertragen werden kann. Das obige Abtastsignal wird von einer Gatesteuereinheit mit einer Schieberegisterfunktion in der Gatesteuerschaltung erzeugt.
-
Die
US 2011 / 0 222 645 A1 stellt eine bidirektionale Gateleitungs-Treiberschaltung bereit, die kein Dummy-Einheitsschieberegister benötigt, und ein Verfahren zur Ansteuerung derselben. In einer Gateleitungs-Treiberschaltung, die ein mehrstufiges Schieberegister enthält, das zum bidirektionalen Schieben fähig ist, wird ein Startimpuls in ein Einheitsschieberegister in einer ersten Stufe und in ein Einheitsschieberegister in der letzten Stufe des mehrstufigen Schieberegisters eingegeben. Bei der Vorwärtsverschiebung wird ein Taktsignal, das dem Einheitsschieberegister in der letzten Stufe zugeführt wird, auf einem Deaktivierungspegel gehalten, und zwar während eines Zeitraums von einem Zeitpunkt, zu dem eine Aktivierungsperiode eines Ausgangssignals des Einheitsschieberegisters in der letzten Stufe endet, bis zu einem Zeitpunkt, zu dem der Startimpuls während einer nachfolgenden Rahmenperiode aktiviert wird.
-
Die
US 2011 / 0 228 893 A1 offenbart eine Schieberegisterschaltung mit einem ersten Transistor, der ein Taktsignal an einen Ausgangsanschluss liefert, und einem Inverter, der einen zweiten Transistor zum Entladen eines Gates des ersten Transistors ansteuert. Ein Eingangsknoten des Inverters ist vom Gate des ersten Transistors getrennt, und die Gates des ersten und zweiten Transistors werden durch separate Schaltungen geladen bzw. entladen.
-
Die
US 2008 / 0 055 225 A1 beschreibt eine Anzeigevorrichtung mit einem Anzeigesubstrat, das eine Gate-Leitung und eine Datenleitung aufweist, und einer Gate-Treibereinheit, die mit der Gate-Leitung des Anzeigesubstrats verbunden ist und ein Gate-Signal ausgibt. Die Gate-Treibereinheit besteht aus einem Schieberegister, das eine Vielzahl von Stufen umfasst. Mindestens eine der Stufen umfasst eine erste Ansteuerungssteuerung, die ein erstes Steuersignal durch ein Übertragssignal erzeugt, das von einer vorhergehenden Stufe angelegt wird, eine zweite Ansteuerungssteuerung, die ein zweites Steuersignal durch ein Rücksetzsignal erzeugt, das von einer nachfolgenden Stufe angelegt wird, eine erste Ansteuerungseinheit, die das Rücksetzsignal und das Übertragssignal an die vorhergehende Stufe bzw. die nachfolgende Stufe durch das erste Steuersignal und das zweite Signal ausgibt, und eine zweite Ansteuerungseinheit, die das Gatesignal an die Gateleitung durch das erste Steuersignal und das zweite Signal ausgibt.
-
1 zeigt einen Schaltplan einer Gatesteuereinheit aus dem Stand der Technik. Wie in 1 gezeigt, weist die Gatesteuereinheit Folgendes auf: einen ersten N-Kanal-Metalloxid-Halbleiter-Transistor (NMOS-Transistor) MN1 auf, wobei eine Gateelektrode des ersten NMOS-Transistors MN1 mit einem Triggersignal-Eingangsanschluss SET elektrisch verbunden ist, der dazu ausgelegt ist, ein Triggersignal zu empfangen, eine Sourceelektrode des ersten NMOS-Transistors MN1 mit einem ersten Knoten P0 elektrisch verbunden ist und eine Drainelektrode des ersten NMOS-Transistors MN1 mit einem ersten Pegelsignal-Eingangsanschluss VGH elektrisch verbunden ist, der dazu ausgelegt ist, ein erstes Pegelsignal zu empfangen; einen zweiten NMOS-Transistor MN2, wobei eine Gateelektrode des zweiten NMOS-Transistors MN2 mit einem Rücksetzsignal-Eingangsanschluss RESET elektrisch verbunden ist, der dazu ausgelegt ist, ein Rücksetzsignal zu empfangen, eine Sourceelektrode des zweiten NMOS-Transistors MN2 mit einem zweiten Pegelsignal-Eingangsanschluss DIR elektrisch verbunden ist, der dazu ausgelegt ist, ein zweites Pegelsignal zu empfangen, und eine Drainelektrode des zweiten NMOS-Transistors MN2 mit dem ersten Knoten P0 elektrisch verbunden ist; einen dritten NMOS-Transistor MN3, wobei eine Gateelektrode des dritten NMOS-Transistors MN3 mit einem zweiten Knoten Q0 elektrisch verbunden ist, eine Sourceelektrode des dritten NMOS-Transistors MN3 mit einem dritten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden ist, der dazu ausgelegt, ein drittes Pegelsignal zu empfangen, und eine Drainelektrode des dritten NMOS-Transistors MN3 mit dem ersten Knoten P0 elektrisch verbunden ist; einen vierten NMOS-Transistor MN4, wobei eine Gateelektrode des vierten NMOS-Transistors MN4 mit dem ersten Knoten P0 elektrisch verbunden ist, eine Sourceelektrode des vierten NMOS-Transistors MN4 mit dem dritten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden ist und eine Drainelektrode des vierten NMOS-Transistors MN4 mit dem zweiten Knoten Q0 elektrisch verbunden ist; einen fünften NMOS-Transistor MN5, wobei eine Gateelektrode des fünften NMOS-Transistors MN5 mit dem ersten Knoten P0 elektrisch verbunden ist, eine Sourceelektrode des fünften NMOS-Transistors MN5 mit einem Ausgangsanschluss GOUT elektrisch verbunden ist, der dazu ausgelegt ist, ein Ausgangssignal zu erzeugen, und eine Drainelektrode des fünften NMOS-Transistors MN5 mit einem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden ist, der dazu ausgelegt ist, ein erstes Taktsignal zu empfangen; einen sechsten NMOS-Transistor MN6, wobei eine Gateelektrode des sechsten NMOS-Transistors MN6 mit dem zweiten Knoten Q0 elektrisch verbunden ist, eine Sourceelektrode des sechsten NMOS-Transistors MN6 mit dem dritten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden ist und eine Drainelektrode des sechsten NMOS-Transistors MN6 mit dem Ausgangsanschluss GOUT elektrisch verbunden ist; einen siebten NMOS-Transistor MN7, wobei eine Gateelektrode des siebten NMOS-Transistors MN7 mit einem zweiten Taktsignal-Eingangsanschluss CK elektrisch verbunden ist, der dazu ausgelegt ist, ein zweites Taktsignal zu empfangen, eine Sourceelektrode des siebten NMOS-Transistors MN7 mit dem dritten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden ist und eine Drainelektrode des siebten NMOS-Transistors MN7 mit dem Ausgangsanschluss GOUT elektrisch verbunden ist; einen ersten Kondensator C11, wobei eine erste Platte des ersten Kondensators C11 mit einem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden ist und eine zweite Platte des ersten Kondensators C11 mit dem zweiten Knoten Q0 elektrisch verbunden ist; und einen zweiten Kondensator C12, wobei eine erste Platte des zweiten Kondensators C12 mit dem ersten Knoten P0 elektrisch verbunden ist und eine zweite Platte des zweiten Kondensators C12 mit dem Ausgangsanschluss GOUT elektrisch verbunden ist.
-
Die in 1 gezeigte Gatesteuereinheit hat eine Schieberegisterfunktion und kann ein Abtastsignal zum Antreiben einer Reihe von Gateleitungen erzeugen. Eine Gateelektrodensteuerschaltung, die die in Kaskade angeordneten Gatesteuereinheiten, die in Reihe geschaltet sind, enthält, kann die Gateleitungen auf dem Arraysubstrat Leitung für Leitung antreiben. Nach der Erzeugung eines Abtastsignals durch eine Stufe der Gatesteuereinheit steuert jedoch die Gateelektrodensteuerschaltung weiterhin die nächste Stufe der Gatesteuereinheit. Wenn verschiedene In-Cell-Berührungssysteme (wie etwa ein kapazitiver oder elektromagnetischer In-Cell-Bildschirm) bei einer derartigen Anzeigetafel verwendet werden, wird in diesem Fall das Abtasten der Berührungssignale mit dem Abtasten durch die Anzeigesignale synchronisiert, was zu Nachteilen führen kann, wie etwa zu einer Instabilität des Anzeigesystems, zu Fehlern beim Berichten von Berührungspositionen und zu einer schlechten Linearität des Berührungssystems.
-
Der Erfindung liegt die Aufgabe zu Grunde, eine Gatesteuereinheit bereitzustellen, welche die aus dem Stand der Technik bekannten Nachteile beseitigt, die darin bestehen, dass nach der Verwendung einer Gatesteuerschaltung mit den Gatesteuereinheiten bei der Anzeigetafel mit verschiedenen In-Cell-Berührungssystemen das Abtasten des Berührungssignals gewöhnlich mit dem Abtasten durch die Anzeigesignale synchronisiert wird, was zu Nachteilen führt, wie etwa zu einer Instabilität des Anzeigesystems, zu Fehlern beim Berichten von Berührungspositionen und zu einer schlechten Linearität des Berührungssystemsaus.
-
Kurzzusammenfassung
-
Die Aufgabe wird gelöst durch das Bereitstellen einer Gatesteuereinheit nach Anspruch 1 oder Anspruch 9, einer Gatesteuerschaltung nach Anspruch 14, eines Arraysubstrats nach Anspruch 17 und einer Anzeigetafel nach Anspruch 18.
-
Eine Ausführungsform der vorliegenden Offenbarung stellt eine Gatesteuereinheit bereit, mit:
- einer Gatetreiber-Untereinheit, die dazu ausgelegt ist, eine Gateleitung anzutreiben;
- eine erste Rücksetz-Untereinheit, die dazu ausgelegt ist, die Gatetreiber-Untereinheit zurückzusetzen, nachdem die Gatetreiber-Untereinheit das Antreiben der Gateleitung abgeschlossen hat; und
- eine Sperr- und Wiederaufnahme-Untereinheit, die dazu ausgelegt ist, die Gatetreiber-Untereinheit so zu steuern, dass die Gatetreiber-Untereinheit gesperrt und wieder betrieben wird, wobei
- die Gatetreiber-Untereinheit Folgendes aufweist: einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen achten Transistor, einen neunten Transistor, einen ersten Kondensator, einen zweiten Kondensator, einen ersten Taktsignal-Eingangsanschluss, einen zweiten Taktsignal-Eingangsanschluss, einen ersten Triggersignal-Eingangsanschluss, einen zweiten Triggersignal-Eingangsanschluss, einen ersten Pegelsignal-Eingangsanschluss, einen zweiten Pegelsignal-Eingangsanschluss und einen Ausgangsanschluss;
- eine Gateelektrode des ersten Transistors mit dem ersten Triggersignal-Eingangsanschluss elektrisch verbunden ist, eine Drainelektrode des ersten Transistors mit dem ersten Pegelsignal-Eingangsanschluss elektrisch verbunden ist und eine Sourceelektrode des ersten Transistors mit einem ersten Knoten elektrisch verbunden ist;
- eine Gateelektrode des zweiten Transistors mit einer Drainelektrode des dritten Transistors elektrisch verbunden ist, eine Drainelektrode des zweiten Transistors mit dem ersten Knoten elektrisch verbunden ist und eine Sourceelektrode des zweiten Transistors mit dem zweiten Pegelsignal-Eingangsanschluss elektrisch verbunden ist;
- eine Gateelektrode des dritten Transistors mit dem zweiten Triggersignal-Eingangsanschluss elektrisch verbunden ist und eine Sourceelektrode des dritten Transistors mit einem zweiten Knoten elektrisch verbunden ist;
- eine Gateelektrode des vierten Transistors mit dem zweiten Triggersignal-Eingangsanschluss elektrisch verbunden ist, eine Drainelektrode des vierten Transistors mit einer Gateelektrode des fünften Transistors elektrisch verbunden ist und eine Sourceelektrode des vierten Transistors mit dem ersten Knoten elektrisch verbunden ist;
- eine Drainelektrode des fünften Transistors mit dem zweiten Knoten elektrisch verbunden ist und eine Sourceelektrode des fünften Transistors mit dem zweiten Pegelsignal-Eingangsanschluss elektrisch verbunden ist;
- eine Gateelektrode des sechsten Transistors mit dem zweiten Triggersignal-Eingangsanschluss elektrisch verbunden ist, eine Drainelektrode des sechsten Transistors mit dem ersten Knoten elektrisch verbunden ist und eine Sourceelektrode des sechsten Transistors mit einer Gateelektrode des siebten Transistors elektrisch verbunden ist;
- eine Drainelektrode des siebten Transistors mit dem ersten Taktsignal-Eingangsanschluss elektrisch verbunden ist und eine Sourceelektrode des siebten Transistors mit dem Ausgangsanschluss elektrisch verbunden ist;
- eine Gateelektrode des achten Transistors mit dem zweiten Knoten elektrisch verbunden ist, eine Drainelektrode des achten Transistors mit dem Ausgangsanschluss elektrisch verbunden ist und eine Sourceelektrode des achten Transistors mit dem zweiten Pegelsignal-Eingangsanschluss elektrisch verbunden ist;
- eine Gateelektrode des neunten Transistors mit dem zweiten Taktsignal-Eingangsanschluss elektrisch verbunden ist, eine Drainelektrode des neunten Transistors mit dem Ausgangsanschluss elektrisch verbunden ist und eine Sourceelektrode des neunten Transistors mit dem zweiten Pegelsignal-Eingangsanschluss elektrisch verbunden ist;
- eine erste Platte des ersten Kondensators mit dem ersten Knoten elektrisch verbunden ist und eine zweite Platte des ersten Kondensators mit dem Ausgangsanschluss elektrisch verbunden ist; und
eine erste Platte des zweiten Kondensators mit dem ersten Taktsignal-Eingangsanschluss elektrisch verbunden ist und eine zweite Platte des zweiten Kondensators mit dem zweiten Knoten elektrisch verbunden ist.
-
Eine Ausführungsform der vorliegenden Erfindung stellt ferner eine Gatesteuerschaltung mit n Stufen der oben genannten, in Kaskade angeordneten Gatesteuereinheiten, die in Reihe geschaltet sind, bereit, wobei n eine positive ganze Zahl ist und die Gatesteuerschaltung mehrmals innerhalb eines Rahmens sperrt und erneut den Betrieb aufnimmt.
-
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein Arraysubstrat bereit, das die oben genannte Gatesteuerschaltung aufweist.
-
Eine Ausführungsform der vorliegenden Erfindung stellt ferner eine Anzeigetafel bereit, die das oben genannte Arraysubstrat aufweist.
-
Mit der Gatesteuereinheit, der Gatesteuerschaltung, dem Arraysubstrat und der Anzeigetafel gemäß den Ausführungsformen der vorliegenden Erfindung ist die Gatesteuereinheit mit der Sperr- und Wiederaufnahme-Untereinheit ausgestattet, so dass die Gatesteuereinheit so gesteuert wird, dass sie gesperrt und wieder betrieben wird. Darüber hinaus kann die Gatesteuerschaltung, die durch die oben genannten, in Kaskade angeordneten Gatesteuereinheiten gebildet ist, die in Reihe geschaltet sind, mehrmals innerhalb eines Rahmens gesperrt und wieder betrieben werden. Ebenso können sowohl das Arraysubstrat mit der Gatesteuerschaltung als auch die Anzeigetafel mit dem Arraysubstrat mehrmals innerhalb eines Rahmens eine Sperrung und eine Wiederaufnahme erreichen. Nachdem verschiedene In-Cell-Berührungssysteme bei der Anzeigetafel verwendet werden, kann das Abtasten des Berührungssignals während des Sperrzeitraums durchgeführt werden, so dass das Abtasten des Berührungssignals und das Abtasten durch die Anzeigesignale zeitgeteilt ist, wodurch die Stabilität des Anzeigesystems und sowohl eine verbesserte Rate beim Berichten der Berührungsposition als auch die bessere Linearität des Berührungssystems usw. gewährleistet werden.
-
Beschreibung der Zeichnungen
-
Weitere Merkmale, Gegenstände und Vorteile der vorliegenden Offenbarung ergeben sich beim Lesen der nachfolgenden beigefügten Zeichnungen aus der nachfolgenden ausführlichen Beschreibung, die anhand von nichteinschränkenden Ausführungsformen angegeben ist. In den Zeichnungen zeigen:
- 1 einen Schaltplan einer Gatesteuereinheit aus dem Stand der Technik;
- 2 ein schematisches Schaltbild des Aufbaus der Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
- 3A einen Schaltplan einer Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
- 3B ein Zeitdiagramm verschiedener Signale der Gatesteuereinheit aus 3A;
- 3C einen Schaltplan einer weiteren Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
- 3D einen Schaltplan einer weiteren Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
- 4 einen Schaltplan einer weiteren Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
- 5A ein schematisches Schaltbild des Aufbaus einer Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
- 5B ein Zeitdiagramm verschiedener Signale der Gatesteuerschaltung aus 5A innerhalb eines Rahmens;
- 6 ein schematisches Schaltbild des Aufbaus eines Arraysubstrats gemäß der Ausführungsform der vorliegenden Erfindung; und
- 7 ein schematisches Schaltbild des Aufbaus einer Anzeigetafel gemäß der Ausführungsform der vorliegenden Erfindung.
-
Ausführliche Beschreibung der Ausführungsformen
-
Die vorliegende Offenbarung wird nachfolgend in Verbindung mit den beigefügten Zeichnungen und Ausführungsformen weiter ausführlich erläutert. Es ist zu verstehen, dass hier beschriebene besondere Ausführungsformen lediglich der Erläuterung der vorliegenden Offenbarung und nicht der Beschränkung der vorliegenden Offenbarung dienen. Es sei zusätzlich angemerkt, dass zur Vereinfachung der Beschreibung lediglich Teile des mit der vorliegenden Offenbarungen zusammenhängenden Inhalts und nicht der gesamte Inhalt in den beigefügten Zeichnungen veranschaulicht sind.
-
Bei einer Ausführungsform der vorliegenden Erfindung wird eine Gatesteuereinheit bereitgestellt. 2 ist ein schematisches Schaltbild des Aufbaus der Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 2 gezeigt, weist die Gatesteuereinheit Folgendes auf: eine Gatetreiber-Untereinheit 11, die dazu ausgelegt ist, eine Gateleitung anzutreiben, eine erste Rücksetz-Untereinheit 12, die dazu ausgelegt ist, die Gatetreiber-Untereinheit 11 zurückzusetzen, nachdem die Gatetreiber-Untereinheit 11 das Antreiben der Gateleitung abgeschlossen hat, und eine Sperr- und Wiederaufnahme-Untereinheit 13, die dazu ausgelegt ist, die Gatetreiber-Untereinheit 11 so zu steuern, dass die Gatetreiber-Untereinheit 11 gesperrt und wieder betrieben wird.
-
Es sei angemerkt, dass das Antreiben einer Gateleitung durch die Gatetreiber-Untereinheit 11 bedeutet, dass die Gatetreiber-Untereinheit 11 ein Abtastsignal erzeugt und einer Gateleitung das Abtastsignal zum Antreiben der Gateleitung zuführt. Die oben genannte Gatetreiber-Untereinheit kann durch eine Schaltung mit einer Schieberegisterfunktion, wie etwa ein Schieberegister, dargestellt sein.
-
Aufgrund der in der Gatesteuereinheit vorgesehenen Sperr- und Wiederaufnahme-Untereinheit 13 kann die Gatetreiber-Untereinheit 11 zu jeder Zeit während des Betriebs der Gatesteuereinheit gesteuert werden, so dass sie das Sperren der Gatetreiber-Untereinheit 11 ermöglicht, wobei der Zeitpunkt des Beginns und der Zeitraum der Sperrung beliebig ausgelegt sein können. Die Gatetreiber-Untereinheit 11 wird dann so gesteuert, dass sie die Wiederinbetriebnahme der Gatetreiber-Untereinheit 11 ermöglicht, um weiterhin die Funktion der Gatetreiber-Untereinheit 11 auszuführen.
-
Auf der Grundlage des obigen Prinzips kann die Gatesteuereinheit gemäß der Ausführungsform der vorliegenden Erfindung in verschiedenen besonderen Formen implementiert werden. Eine bevorzugte Implementierung wird nachfolgend ausführlich beschrieben.
-
3A ist ein Schaltplan einer Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung. Mit Bezug auf 3A weist eine Gatetreiber-Untereinheit, die in einer Gatesteuereinheit enthalten ist, Folgendes auf: einen ersten Transistor M1, einen zweiten Transistor M2, einen dritten Transistor M3, einen vierten Transistor M4, einen fünften Transistor M5, einen sechsten Transistor M6, einen siebten Transistor M7, einen achten Transistor M8, einen neunten Transistor M9, einen ersten Kondensator C1, einen zweiten Kondensator C2, einen ersten Taktsignal-Eingangsanschluss CKB, einen zweiten Taktsignal-Eingangsanschluss CK, einen ersten Triggersignal-Eingangsanschluss STV1, einen zweiten Triggersignal-Eingangsanschluss STV2, einen ersten Pegelsignal-Eingangsanschluss VHG, einen zweiten Pegelsignal-Eingangsanschluss VGL und einen Ausgangsanschluss GOUT. Eine Gateelektrode des ersten Transistors M1 ist mit dem ersten Triggersignal-Eingangsanschluss STV1 elektrisch verbunden, eine Drainelektrode des ersten Transistors M1 ist mit dem ersten Pegelsignal-Eingangsanschluss VGH elektrisch verbunden, und eine Sourceelektrode des ersten Transistors M1 ist mit einem ersten Knoten P1 elektrisch verbunden. Eine Gateelektrode des zweiten Transistors M2 ist mit einer Drainelektrode des dritten Transistors M3 elektrisch verbunden, eine Drainelektrode des zweiten Transistors M2 ist mit dem ersten Knoten P elektrisch verbunden, und eine Sourceelektrode des zweiten Transistors M2 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine Gateelektrode des dritten Transistors M3 ist mit dem zweiten Triggersignal-Eingangsanschluss STV2 elektrisch verbunden, eine Sourceelektrode des dritten Transistors M3 ist mit einem zweiten Knoten Q elektrisch verbunden, und die Drainelektrode des dritten Transistors M3 ist mit der Gateelektrode des zweiten Transistors M2 elektrisch verbunden. Eine Gateelektrode des vierten Transistors M4 ist mit dem zweiten Triggersignal-Eingangsanschluss STV2 elektrisch verbunden, eine Drainelektrode des vierten Transistors M4 ist mit einer Gateelektrode des fünften Transistors M5 elektrisch verbunden, und eine Sourceelektrode des vierten Transistors M4 ist mit dem ersten Knoten P elektrisch verbunden. Die Gateelektrode des fünften Transistors M5 ist mit der Drainelektrode des vierten Transistors M4 elektrisch verbunden, eine Drainelektrode des fünften Transistors M5 ist mit dem zweiten Knoten Q elektrisch verbunden, und eine Sourceelektrode des fünften Transistors M5 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine Gateelektrode des sechsten Transistors M6 ist mit dem zweiten Triggersignal-Eingangsanschluss STV2 elektrisch verbunden, eine Drainelektrode des sechsten Transistors M6 ist mit dem ersten Knoten P elektrisch verbunden, und eine Sourceelektrode des sechsten Transistors M6 ist mit einer Gateelektrode des siebten Transistors M7 elektrisch verbunden. Die Gateelektrode des siebten Transistors M7 ist mit der Sourceelektrode des sechsten Transistors M6 elektrisch verbunden, eine Drainelektrode des siebten Transistors M7 ist mit dem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden, und eine Sourceelektrode des siebten Transistors M7 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden. Eine Gateelektrode des achten Transistors M8 ist mit dem zweiten Knoten Q elektrisch verbunden, eine Drainelektrode des achten Transistors M8 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden, und eine Sourceelektrode des achten Transistors M8 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine Gateelektrode des neunten Transistors M9 ist mit dem zweiten Taktsignal-Eingangsanschluss CK elektrisch verbunden, eine Drainelektrode des neunten Transistors M9 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden, und eine Sourceelektrode des neunten Transistors M9 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine erste Platte des ersten Kondensators C1 ist mit dem ersten Knoten P elektrisch verbunden, und eine zweite Platte des ersten Kondensators C1 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden. Eine erste Platte des zweiten Kondensators C2 ist mit dem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden, und eine zweite Platte des zweiten Kondensators C2 ist mit dem zweiten Knoten Q elektrisch verbunden.
-
Mit Bezug auf 3A weist ferner die erste Rücksetz-Untereinheit, die in der Gatesteuereinheit enthalten ist, Folgendes auf: einen zehnten Transistor M 10 und einen ersten Rücksetzsignal-Eingangsanschluss RESET, wobei eine Gateelektrode des zehnten Transistors M10 mit dem ersten Rücksetzsignal-Eingangsanschluss RESET elektrisch verbunden ist, eine Drainelektrode des zehnten Transistors M10 mit dem ersten Knoten P der Gatetreiber-Untereinheit elektrisch verbunden ist, und eine Sourceelektrode des zehnten Transistors M10 mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden ist, und die Sperr- und Wiederaufnahme-Untereinheit, die die Gatesteuereinheit bildet, weist Folgendes auf: einen elften Transistor M11 und einen dritten Triggersignal-Eingangsanschluss STV3, wobei eine Gateelektrode des elften Transistors M11 mit dem dritten Triggersignal-Eingangsanschluss STV3 elektrisch verbunden ist, eine Drainelektrode des elften Transistors M11 mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden ist und eine Sourceelektrode des elften Transistors M11 mit der Gateelektrode des siebten Transistors M7 der Gatetreiber-Untereinheit elektrisch verbunden ist.
-
Wie in 3A gezeigt, sind die Transistoren eins bis elf M1 bis M11 NMOS-Transistoren. Alternativ können die Transistoren ein bis elf M1 bis M11 auch PMOS-Transistoren sein, wobei hinsichtlich des entsprechenden Arbeitsprinzips in diesem Fall auf das Arbeitsprinzip für den Fall einer Verwendung von NMOS-Transistoren verwiesen werden kann, mit dem Unterschied, dass der hohe Pegel und der niedrige Pegel jedes Signals bei NMOS-Transistoren im Betrieb ausgetauscht werden, was hier nicht erneut erläutert wird. In 3A ist der erste Transistor M1 eingeschaltet, wenn das erste Triggersignal bei hohem Pegel ist. Wenn der erste Transistor M1 ein PMOS-Transistor ist, sollte beispielsweise das erste Triggersignal bei einem niedrigen Pegel sein, um den ersten Transistor M1 einzuschalten.
-
Die Transistoren eins bis elf M1 bis M11 können ferner alle Dünnschichttransistoren aus amorphem Silizium, Indium-Gallium-Zinkoxid-Dünnschichttransistoren (IGZO-Transistoren) oder Niedertemperatur-Polysilizium-Dünnschichttransistoren (LTPS-Dünnschichttransistoren) sein. Wenn LTPS-Dünnschichttransistoren ausgewählt sind, ist jeder der obigen Transistoren aus zwei solcher LTPS-Dünnschichttransistoren gebildet, wobei bei zwei solchen LTPS-Dünnschichttransistoren eine Sourceelektrode des ersten LTPS-Dünnschichttransistors als Sourceelektrode des gebildeten Transistors ausgelegt ist, eine Drainelektrode des ersten LTPS-Dünnschichttransistors mit einer Sourceelektrode des zweiten LTPS-Dünnschichttransistors elektrisch verbunden ist, eine Drainelektrode des zweiten LTPS-Dünnschichttransistors als Drainelektrode des gebildeten Transistors ausgelegt ist und die Gateelektroden der beiden LTPS-Dünnschichttransistoren elektrisch miteinander verbunden sind, um als Gateelektrode des gebildeten Transistors ausgelegt zu sein. Wenn die Transistoren gemäß der Ausführungsform der vorliegenden Erfindung LTPS-Dünnschichttransistoren und in der oben genannten Weise ausgelegt sind, können mit dem gebildeten Transistor ein elektrischer Stromverlust und eine Schwellenverschiebung verhindert werden.
-
Der erste Pegelsignal-Eingangsanschluss VGH ist ferner dazu ausgelegt, ein erstes Pegelsignal zu empfangen, der zweite Pegelsignal-Eingangsanschluss VGL ist dazu ausgelegt, ein zweites Pegelsignal zu empfangen, wobei sowohl das erste Pegelsignal als auch das zweite Pegelsignal konstante Signale sind. Der erste Taktsignal-Eingangsanschluss CKB ist dazu ausgelegt, ein erstes Taktsignal zu empfangen, der zweite Taktsignal-Eingangsanschluss CK ist dazu ausgelegt, ein zweites Taktsignal zu empfangen, wobei das erste Taktsignal und das zweite Taktsignal Impulssignale sind und das erste Taktsignal zum zweiten Taktsignal umgekehrt ist. Der erste Triggersignal-Eingangsanschluss STV1 ist dazu ausgelegt, ein erstes Triggersignal zu empfangen, der zweite Triggersignal-Eingangsanschluss STV2 ist dazu ausgelegt, ein zweites Triggersignal zu empfangen, der dritte Triggersignal-Eingangsanschluss STV3 ist dazu ausgelegt, ein drittes Triggersignal zu empfangen, wobei das erste Triggersignal, das zweite Triggersignal und das dritte Triggersignal alle Impulssignale sind und das zweite Triggersignal zum dritten Triggersignal umgekehrt ist. Der erste Rücksetz-Eingangsanschluss RESET ist dazu ausgelegt, ein erstes Rücksetzsignal zu empfangen, das ein Impulssignal ist.
-
Es sei angemerkt, dass in 3A das erste Taktsignal, das zweite Taktsignal, das erste Triggersignal, das zweite Triggersignal und das dritte Triggersignal einen hohen Pegel von mehr als 5V und einen niedrigen Pegel im Bereich von -15V bis -3V haben können. Zusätzlich ist das erste Pegelsignal ein Signal mit hohem Pegel, wobei sein Pegelwert größer oder gleich 5V sein kann. Das zweite Pegelsignal ist ein Signal mit niedrigem Pegel, wobei sein Pegelwert in einem Bereich von -15V bis -3V liegen kann. Außerdem kann der Pegelwert jedes der obigen Signale auch in Abhängigkeit von den Konfigurationstypen der Transistoren und den tatsächlichen Anforderungen festgesetzt werden.
-
3B ist ein Zeitdiagram verschiedener Signale der Gatesteuereinheit aus 3A. Wie in 3B gezeigt, stellt SSTV1 das erste Triggersignal dar, SSTV2 das zweite Triggersignal, SSTV3 das dritte Triggersignal, SCKB das erste Taktsignal, SCK das zweite Taktsignal, SVGH das erste Pegelsignal, SVGL das zweite Pegelsignal und SGOUT das ausgegebene Abtastsignal. Als Nächstes wird das Arbeitsprinzip der Gatesteuereinheit aus 3A in Kombination mit 3B weiter veranschaulicht.
-
Mit Bezug auf die 3A und 3B können die Betriebszustände der Gatesteuereinheit folgende umfassen: eine Ladestufe T1, eine Abtastsignal-Erzeugungsstufe T2, eine Sperrstufe T3 und eine Wiederaufnahmestufe.
-
In der Ladestufe T1 steuert das erste Triggersignal SSTV1 mit hohem Pegel den ersten Transistor M1 so, dass er eingeschaltet wird, das zweite Triggersignal SSTV2 mit hohem Pegel steuert den sechsten Transistor M6 so, dass er eingeschaltet wird, das dritte Triggersignal SSTV3 mit niedrigem Pegel steuert den elften Transistor M11 so, dass er abgeschaltet wird, das zweite Taktsignal SCK mit niedrigem Pegel steuert den neunten Transistor M9 so, dass er abgeschaltet wird, das erste Pegelsignal SVGH mit hohem Pegel wird über den ersten Knoten P und den sechsten Transistor M6 an die Gateelektrode des siebten Transistors M7 angelegt, um den siebten Transistor M7 so zu steuern, dass er eingeschaltet wird, das erste Taktsignal SCKB (das erste Taktsignal SCKB ist in der Ladestufe ein Signal mit niedrigem Pegel), das in der Ladestufe T1 zum ersten Triggersignal umgekehrt ist, wird über den siebten Transistor M7 an den Ausgangsanschluss GOUT angelegt, so dass das erste Taktsignal SCKB als Abtastsignal SGOUT der Ladestufe verwendet wird, um ausgegeben zu werden, und das erste Pegelsignal SVGH wird zum Laden des ersten Knotens P verwendet.
-
In der Abtastsignal-Erzeugungsstufe T2 steuert das erste Triggersignal SSTV1 mit niedrigem Pegel den ersten Transistor M1 so, dass er abgeschaltet wird, das zweite Triggersignal SSTV2 mit hohem Pegel steuert den sechsten Transistor M6 so, dass er eingeschaltet wird, das dritte Triggersignal SSTV3 mit niedrigem Pegel steuert den elften Transistor M11 so, dass er abgeschaltet wird, das zweite Taktsignal SVGL mit niedrigem Pegel steuert den neunten Transistor M9 so, dass er abgeschaltet wird, ein Potential des ersten Knotens P wird über den sechsten Transistor M6 an die Gateelektrode des siebten Transistors M7 angelegt, um den siebten Transistor M7 so zu steuern, dass er eingeschaltet wird, das erste Taktsignal SCKB (das erste Taktsignal SCKB ist in der Abtastsignal-Erzeugungsstufe T2 ein Signal mit hohem Pegel) mit der gleichen Phase wie das erste Triggersignal SSTV1 in der Ladestufe T1 wird über den siebten Transistor M7 an den Ausgangsanschluss GOUT angelegt, so dass das erste Taktsignal SCKB als Ausgangssignal SGOUT der Abtastsignal-Erzeugungsstufe T2 verwendet wird, und das Ausgangssignal SGOUT ist ein Abtastsignal zum Antreiben einer Gateleitung.
-
Es sei angemerkt, dass bei der in 3A gezeigten Gatesteuereinheit das erste Triggersignal SSTV1 eine Antriebswirkung auf die Gatesteuereinheit hat, wenn das erste Triggersignal SSTV1 ein Signal mit hohem Pegel ist. Wenn das Ausgangssignal SGOUT ein Signal mit hohem Pegel ist, ist als Ergebnis das Ausgangssignal SGOUT ein Abtastsignal, das dazu ausgelegt ist, eine Gateleitung anzutreiben. Durch die Ladestufe T1 und die Abtastsignal-Erzeugungsstufe T2 implementiert die Gatesteuereinheit die Schieberegisterfunktion.
-
Nach der Abtastsignal-Erzeugungsstufe T2 können die Betriebsstufen der Gatesteuereinheit ferner eine Rücksetzstufe umfassen. In der Rücksetzstufe ermöglicht das erste Rücksetzsignal mit hohem Pegel insbesondere das Einschalten des zehnten Transistors M10, das zweite Pegelsignal SVGL mit niedrigem Pegel wird über den zehnten Transistor M10 an den ersten Knoten P angelegt, damit der erste Knoten P von einem hohen Pegel in der Abtastsignal-Erzeugungsstufe T2 auf einen niedrigen Pegel übergehen kann, so dass es verhindern kann, dass eine Änderung des ersten Taktsignals SCKB das Ausgangssignal SGOUT beeinflusst, wenn das Abtastsignal nicht erzeugt wird (d.h. das Ausgangssignal SGOUT ist ein Signal mit niedrigem Pegel).
-
In der Sperrstufe T3 steuert das zweite Triggersignal SSTV2 mit niedrigem Pegel den sechsten Transistor M6 so, dass er abgeschaltet wird, das dritte Triggersignal SSTV3 mit hohem Pegel steuert den elften Transistor M11 so, dass er eingeschaltet wird, und die Gatesteuereinheit sperrt die Erzeugung des Abtastsignals.
-
Da der elfte Transistor M11 eingeschaltet ist, wird in der Sperrstufe T3 insbesondere das zweite Pegelsignal SVGL mit niedrigem Pegel über den elften Transistor M11 an die Gateelektrode des siebten Transistors M7 angelegt. Da der sechste Transistor M6 abgeschaltet ist, wird ferner in der Sperrstufe T3 stets ein niedriger Pegel an die Gateelektrode des siebten Transistors M7 angelegt, so dass der siebte Transistor M7 abgeschaltet wird und das erste Taktsignal SCKB nicht zum Ausgangsanschluss GOUT übertragen werden kann, was ein Signal mit niedrigem Pegel des Ausgangssignals SGOUT ermöglicht. Als Ergebnis sperrt die Gatesteuereinheit die Erzeugung des Abtastsignals in der Sperrstufe T3.
-
Es sei angemerkt, dass in 3B das Abtastsignal niemals für einen Zeitraum zwischen der Abtastsignal-Erzeugungsstufe T2 und der Sperrstufe T3 erzeugt werden kann (d.h. das erste Triggersignal SSTV1 ist in dem Zeitraum stets bei einem niedrigen Pegel), und ein Zeitraum, in dem das Abtastsignal erzeugt wird, kann auch die Ladestufe T1, die Abtastsignal-Erzeugungsstufe T2 und eine Stufe ohne Erzeugung des Abtastsignals umfassen, umfasst jedoch nicht die Sperrstufe T3.
-
In der Wiederaufnahmestufe steuert das zweite Triggersignal SSTV2 mit hohem Pegel den sechsten Transistor M6 so, dass er eingeschaltet wird, das dritte Triggersignal SSTV3 mit niedrigem Pegel steuert den elften Transistor M11 so, dass er abgeschaltet wird, und die Gatesteuereinheit nimmt die Erzeugung des Abtastsignals wieder auf.
-
Es sei angemerkt, dass die Wiederaufnahmestufe der Sperrstufe T4 entspricht, was bedeutet, dass eine Wiederaufnahmestufe jedes Mal nach einer Sperrstufe T3 ausgeführt wird. In der Wiederaufnahmestufe ist das zweite Triggersignal SSTV2 ein Signal mit hohem Pegel, und das dritte Triggersignal SSTV3 ist ein Signal mit niedrigem Pegel, und dementsprechend werden der sechste Transistor M6 eingeschaltet und der elfte Transistor M11 abgeschaltet. Die Gatesteuereinheit kann folglich in den nachfolgenden Ladestufe T1 und Abtastsignal-Erzeugungsstufe T2 ausgeführt werden.
-
Auf der Basis der in 3A gezeigten Gatesteuereinheit und ferner mit Bezug auf 3C ist die Gateelektrode des fünften Transistors M5 mit der Gateelektrode der siebten Elektrode M7 elektrisch verbunden. Durch die elektrische Verbindung zwischen der Gateelektrode des fünften Transistors M5 und der Gateelektrode der siebten Elektrode M7 können die Potentiale der Gateelektroden des fünften Transistors M5 und des siebten Transistors M7 stabil gehalten werden, um auch ein stabiles Ausgangssignal SGOUT zu ermöglichen. In diesem Fall kann hinsichtlich der Betriebszustände der Gatesteuereinheit auf 3B und auf die obige Beschreibung verwiesen werden, was hier nicht erneut erläutert ist.
-
Auf der Basis der in 3A gezeigten Gatesteuereinheit und ferner mit Bezug auf 3D weist die Gatesteuereinheit ferner Folgendes auf: eine zweite Rücksetz-Untereinheit, wobei die zweite Rücksetz-Untereinheit einen zwölften Transistor M12, einen dreizehnten Transistor M13 und einen zweiten Rücksetzsignal-Eingangsanschluss RESET1 aufweist. Eine Gateelektrode des zwölften Transistors M12 ist mit dem zweiten Rücksetzsignal-Eingangsanschluss RESET1 elektrisch verbunden, eine Drainelektrode des zwölften Transistors M12 ist mit dem ersten Knoten P der Gatetreiber-Untereinheit elektrisch verbunden, und eine Sourceelektrode des zwölften Transistors M12 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden. Eine Gateelektrode des dreizehnten Transistors M13 ist mit dem zweiten Rücksetzsignal-Eingangsanschluss RESET1 elektrisch verbunden, eine Drainelektrode des dreizehnten Transistors M13 ist mit dem Ausgangsanschluss GOUT der Gatetreiber-Untereinheit elektrisch verbunden, und eine Sourceelektrode des dreizehnten Transistors M13 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden. Da die zweite Rücksetz-Untereinheit in der Gatesteuereinheit vorgesehen ist, können sowohl der erste Knoten P als auch der Ausgangsanschluss GOUT zurückgesetzt werden, wenn die Gatesteuereinheit wieder betrieben wird, wodurch sowohl die Richtigkeit als auch die Präzision des Ausgangssignals SGOUT des Ausgangsanschlusses GOUT gewährleistet werden können. In diesem Fall kann hinsichtlich der Betriebszustände der Gatesteuereinheit auf 3B und auf die obige Beschreibung verwiesen werden, was hier nicht erneut erläutert wird.
-
In 3D sind die Transistoren eins bis dreizehn M1 bis M13 NMOS-Transistoren. Alternativ können die Transistoren eins bis dreizehn M1 bis M13 auch PMOS-Transistoren sein, wobei die Transistoren eins bis dreizehn M1 bis M13 Dünnschichttransistoren aus amorphem Silizium, Indium-Gallium-Zinkoxid-Dünnschichttransistoren oder Niedertemperatur-Polysilizium-Dünnschichttransistoren sein können.
-
Es sei angemerkt, dass die Gatesteuereinheit aus 3C ferner die zweite Rücksetz-Untereinheit aufweisen kann, die den zwölften Transistor M12, den dreizehnten Transistor M13 und den zweiten Rücksetzsignal-Eingangsanschluss RESET1 aufweist, wobei hinsichtlich ihrer Beschreibung insbesondere auf 3D und die dazugehörige Beschreibung verwiesen werden kann, was hier nicht erneut erläutert wird.
-
Zusätzlich zu der oben genannten Gatesteuereinheit kann die Gatesteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung ferner auf andere Weise implementiert werden. Mit Bezug auf 4 kann die Gatetreiber-Untereinheit, die in der Gatesteuereinheit enthalten ist, Folgendes aufweisen: einen ersten Transistor M1, einen zweiten Transistor M2, eine dritten Transistor M3, einen vierten Transistor M4, einen fünften Transistor M5, einen sechsten Transistor M6, einen siebten Transistor M7, einen achten Transistor M8, einen neunten Transistor M9, einen zehnten Transistor M10, einen elften Transistor M11, einen zwölften Transistor M12, einen dreizehnten Transistor M13, einen ersten Kondensator C1, einen ersten Taktsignal-Eingangsanschluss CKB, einen zweiten Taktsignal-Eingangsanschluss CK, einen ersten Triggersignal-Eingangsanschluss STV1, einen zweiten Triggersignal-Eingangsanschluss STV2, einen ersten Pegelsignal-Eingangsanschluss VGH, einen zweiten Pegelsignal-Eingangsanschluss VGL und einen Ausgangsanschluss GOUT. Eine Gateelektrode des ersten Transistors M1 ist mit dem ersten Triggersignal-Eingangsanschluss STV1 elektrisch verbunden, eine Drainelektrode des ersten Transistors M1 ist mit dem ersten Pegelsignal-Eingangsanschluss VGH elektrisch verbunden, und eine Sourceelektrode des ersten Transistors M1 ist mit einem ersten Knoten P elektrisch verbunden. Sowohl eine Gateelektrode als auch eine Drainelektrode des zweiten Transistors M2 sind mit dem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden, und eine Sourceelektrode des zweiten Transistors M2 ist mit einer Drainelektrode des dritten Transistors M3 elektrisch verbunden. Eine Gateelektrode des dritten Transistors M3 ist mit dem ersten Knoten P elektrisch verbunden, eine Sourceelektrode des dritten Transistors M3 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden, und die Drainelektrode des dritten Transistors M3 ist mit der Sourceelektrode des zweiten Transistors M2 elektrisch verbunden. Eine Gateelektrode des vierten Transistors M4 ist mit dem zweiten Triggersignal-Eingangsanschluss STV2 elektrisch verbunden, eine Drainelektrode des vierten Transistors M4 ist mit dem ersten Knoten P elektrisch verbunden, und eine Sourceelektrode des vierten Transistors M4 ist mit einer Gateelektrode des siebten Transistors M7 elektrisch verbunden. Eine Gateelektrode des fünften Transistors M5 ist mit der Sourceelektrode des zweiten Transistors M2 elektrisch verbunden, eine Drainelektrode des fünften Transistors M5 ist mit dem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden, und eine Sourceelektrode des fünften Transistors M5 ist mit dem zweiten Knoten Q elektrisch verbunden. Eine Gateelektrode des sechsten Transistors M6 ist mit dem zweiten Triggersignal-Eingangsanschluss STV2 elektrisch verbunden, eine Drainelektrode des sechsten Transistors M6 ist mit dem zweiten Knoten Q elektrisch verbunden, und eine Sourceelektrode des sechsten Transistors M6 ist mit einer Gateelektrode des neunten Transistors M9 elektrisch verbunden. Die Gateelektrode des siebten Transistors M7 ist mit der Sourceelektrode des vierten Transistors M4 elektrisch verbunden, eine Drainelektrode des siebten Transistors M7 ist mit dem zweiten Knoten Q elektrisch verbunden, und eine Sourceelektrode des siebten Transistors M7 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine Gateelektrode des achten Transistors M8 ist mit dem zweiten Knoten Q elektrisch verbunden, eine Drainelektrode des achten Transistors M8 ist mit dem ersten Knoten P elektrisch verbunden, und eine Sourceelektrode des achten Transistors M8 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine Gateelektrode des neunten Transistors M9 ist mit der Sourceelektrode des sechsten Transistors M6 elektrisch verbunden, eine Drainelektrode des neunten Transistors M9 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden, und eine Sourceelektrode des neunten Transistors M9 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden. Eine Gateelektrode des zehnten Transistors M10 ist mit dem zweiten Triggersignal-Eingangsanschluss STV2 elektrisch verbunden, eine Drainelektrode des zehnten Transistors M10 ist mit einer Gateelektrode des elften Transistors M11 elektrisch verbunden, und eine Sourceelektrode des zehnten Transistors M10 ist mit dem ersten Knoten P elektrisch verbunden. Die Gateelektrode des elften Transistors M11 ist mit der Drainelektrode des zehnten Transistors M10 elektrisch verbunden, eine Drainelektrode des elften Transistors M11 ist mit dem ersten Taktsignal-Eingangsanschluss CKB elektrisch verbunden, und eine Sourceelektrode des elften Transistors M11 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden. Eine Gateelektrode des zwölften Transistors M12 ist mit dem ersten Triggersignal-Eingangsanschluss STV1 elektrisch verbunden, eine Drainelektrode des zwölften Transistors M12 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden, und eine Sourceelektrode des zwölften Transistors M12 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden. Eine Gateelektrode des dreizehnten Transistors M13 ist mit dem zweiten Taktsignal-Eingangsanschluss CK elektrisch verbunden, eine Drainelektrode des dreizehnten Transistors M13 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL elektrisch verbunden, und eine Sourceelektrode des dreizehnten Transistors M13 ist mit dem Ausgangsanschluss GUT elektrisch verbunden. Eine erste Platte des ersten Kondensators C1 ist mit dem ersten Knoten P elektrisch verbunden, und eine zweite Platte des ersten Kondensators C1 ist mit dem Ausgangsanschluss GOUT elektrisch verbunden.
-
Mit Bezug auf 4 weist die erste Rücksetz-Untereinheit, die die Gatesteuereinheit bildet, Folgendes auf: einen vierzehnten Transistor M14, einen fünfzehnten Transistor M15 und einen ersten Rücksetzsignal-Eingangsanschluss RESET, wobei eine Gateelektrode des vierzehnten Transistors M14 mit dem ersten Rücksetzsignal-Eingangsanschluss RESET elektrisch verbunden ist, eine Drainelektrode des vierzehnten Transistors M14 mit dem ersten Knoten P der Gatetreiber-Untereinheit elektrisch verbunden ist, und eine Sourceelektrode des vierzehnten Transistors M14 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden ist. Eine Gateelektrode des fünfzehnten Transistors M15 ist mit dem ersten Rücksetzsignal-Eingangsanschluss RESET elektrisch verbunden, eine Drainelektrode des fünfzehnten Transistors M15 ist mit dem Ausgangsanschluss GOUT der Gatetreiber-Untereinheit elektrisch verbunden, und eine Sourceelektrode des fünfzehnten Transistors M15 ist mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden. Die Sperr- und Wiederaufnahme-Untereinheit, die die Gatesteuereinheit bildet, weist Folgendes auf: einen sechzehnten Transistor M16 und einen dritten Triggersignal-Eingangsanschluss STV3, wobei eine Gateelektrode des sechzehnten Transistors M16 mit dem dritten Triggersignal-Eingangsanschluss STV3 elektrisch verbunden ist, eine Drainelektrode des sechzehnten Transistors M16 mit dem zweiten Pegelsignal-Eingangsanschluss VGL der Gatetreiber-Untereinheit elektrisch verbunden ist, und eine Sourceelektrode des sechzehnten Transistors M 16 mit der Gateelektrode des elften Transistors M11 der Gatetreiber-Untereinheit elektrisch verbunden ist.
-
Wie in 4 gezeigt, sind die Transistoren eins bis sechszehn M1 bis M16 alle NMOS-Transistoren. Außerdem können die Transistoren eins bis sechzehn M1 bis M16 auch alle PMOS-Transistoren sein, wobei hinsichtlich des dazugehörigen Arbeitsprinzips auf den Fall der NMOS-Transistoren verwiesen werden kann, solange gewährleistet ist, dass der hohe Pegel und der niedrige Pegel jedes der Signale bei den NMOS-Transistoren im Betrieb ausgetauscht werden können.
-
Die Transistoren eins bis sechzehn M1 bis M16 können ferner alle Dünnschichttransistoren aus amorphem Silizium, IGZO-Dünnschichttransistoren oder LTPS-Dünnschichttransistoren sein. Wenn jeder der oben genannten Transistoren ein LTPS-Dünnschichttransistor ist, weist der Transistor zwei LTPS-Dünnschichttransistoren auf, wobei eine Sourceelektrode des ersten LTPS-Dünnschichttransistors aus zwei LTPS-Dünnschichttransistoren als Sourceelektrode des enthaltenen Transistors verwendet wird, eine Drainelektrode des ersten LTPS-Dünnschichttransistors mit einer Sourceelektrode des zweiten LTPS-Dünnschichttransistors elektrisch verbunden ist, eine Drainelektrode des zweiten LTPS-Dünnschichttransistors als Drainelektrode des enthaltenen Transistors verwendet wird und die Gateelektroden der beiden LTPS-Dünnschichttransistoren elektrisch miteinander verbunden sind, um als Gateelektrode des enthaltenen Transistors verwendet zu werden. Wenn die Transistoren gemäß der Ausführungsform der vorliegenden Erfindung LTPS-Dünnschichttransistoren und in der oben genannten Weise ausgelegt sind, können mit dem gebildeten Transistor ein elektrischer Stromverlust und eine Schwellenverschiebung verhindert werden.
-
Der erste Pegelsignal-Eingangsanschluss VGH ist ferner dazu ausgelegt, ein erstes Pegelsignal zu empfangen, der zweite Pegelsignal-Eingangsanschluss VGL ist dazu ausgelegt, ein zweites Pegelsignal zu empfangen, und sowohl das erste Pegelsignal als auch das zweite Pegelsignal sind konstante Signale. Der erste Taktsignal-Eingangsanschluss CKB ist dazu ausgelegt, ein erstes Taktsignal zu empfangen, der zweite Taktsignal-Eingangsanschluss CK ist dazu ausgelegt, ein zweites Taktsignal zu empfangen, wobei sowohl das erste Taktsignal als auch das zweite Taktsignal Impulssignale sind und das erste Taktsignal zum zweiten Taktsignal umgekehrt ist. Der erste Triggersignal-Eingangsanschluss STV1 ist dazu ausgelegt, ein erstes Triggersignal zu empfangen, der zweite Triggersignal-Eingangsanschluss STV2 ist dazu ausgelegt, ein zweites Triggersignal zu empfangen, der dritte Triggersignal-Eingangsanschluss STV3 ist dazu ausgelegt, ein drittes Triggersignal zu empfangen, wobei das erste Triggersignal, das zweite Triggersignal und das dritte Triggersignal alle Impulssignale sind und das zweite Triggersignal zum dritten Triggersignal umgekehrt ist. Der erste Rücksetzsignal-Eingangsanschluss RESET ist dazu ausgelegt, ein erstes Rücksetzsignal zu empfangen, wobei das erste Rücksetzsignal ein Impulssignal ist.
-
In 4 ist anzumerken, dass das erste Taktsignal, das zweite Taktsignal, das erste Triggersignal, das zweite Triggersignal und das dritte Triggersignal alle einen hohen Pegel von mehr als 5 V und einen niedrigen Pegel im Bereich von - 15 V bis -3 V haben können. Außerdem ist das erste Pegelsignal ein Signal mit hohem Pegel, wobei der Pegelwert des ersten Pegelsignals größer oder gleich 5 V sein kann, und das zweite Pegelsignal ist ein Signal mit niedrigem Pegel, wobei der Pegelwert des zweiten Pegelsignals in einem Bereich von -15 V bis -3 V liegen kann. Darüber hinaus kann der Pegelwert für jedes der oben genannten Signale auch entsprechend den Ausführungsarten der Transistoren und den tatsächlichen Anforderungen festgelegt werden.
-
Da das Anlegen der verschiedenen Signale in 4 das gleiche sein kann wie das Anlegen der verschiedenen Signale in 3A, kann 3B als Zeitdiagram der verschiedenen Signale der Gatesteuereinheit aus 4 betrachtet werden. Anschließend wird das Arbeitsprinzip der Gatesteuereinheit aus 4 weiter in Kombination mit 3B veranschaulicht.
-
Mit Bezug auf die 4 und 3B können die Betriebszustände der Gatesteuereinheit Folgendes aufweisen: eine Ladestufe T1, eine Abtastsignal-Erzeugungsstufe T2, eine Sperrstufe T3 und eine Wiederaufnahmestufe.
-
In der Ladestufe T1 steuert das erste Triggersignal SSTV1 mit hohem Pegel den ersten Transistor M1 so, dass er eingeschaltet wird, das zweite Triggersignal SSTV2 mit hohem Pegel steuert den zehnten Transistor M10 so, dass er eingeschaltet wird, das dritte Triggersignal SSTV3 mit niedrigem Pegel steuert den sechzehnten Transistor M16 so, dass er abgeschaltet wird, das zweite Taktsignal SCK mit niedrigem Pegel steuert den dreizehnten Transistor M13 so, dass er abgeschaltet wird, das erste Pegelsignal SVGH mit hohem Pegel wird über den ersten Knoten P und den zehnten Transistor M10 an die Gateelektrode des elften Transistors M 11 angelegt, um den elften Transistor M 11 so zu steuern, dass er eingeschaltet wird, das erste Taktsignal SCKB (das erste Taktsignal SCKB ist in der Ladestufe ein Signal mit niedrigem Pegel), das umgekehrt zum ersten Triggersignal in der Ladestufe T1 ist, wird über den elften Transistor M11 an den Ausgangsanschluss GOUT angelegt, so dass das erste Taktsignal SCKB als Ausgangssignal SGOUT der Ladestufe verwendet wird, und das erste Pegelsignal SVGH wird zum Laden des ersten Knotens P verwendet.
-
In der Abtastsignal-Erzeugungsstufe T2 steuert das erste Triggersignal SSTV1 mit niedrigem Pegel den ersten Transistor M1 so, dass er abgeschaltet wird, das zweite Triggersignal SSTV2 mit hohem Pegel steuert den zehnten Transistor M10 so, dass er eingeschaltet wird, das dritte Triggersignal SSTV3 mit niedrigem Pegel steuert den sechzehnten Transistor M16 so, dass er abgeschaltet wird, das zweite Taktsignal SCK mit niedrigem Pegel steuert den dreizehnten Transistor M13 so, dass er abgeschaltet wird, ein Potential des ersten Knotens P wird über den zehnten Transistor M10 an die Gateelektrode des elften Transistors M11 angelegt, um den elften Transistor M11 so zu steuern, dass er eingeschaltet wird, das erste Taktsignal SCKB (das erste Taktsignal SCKB ist in der Abtastsignal-Erzeugungsstufe T2 ein Signal mit hohem Pegel) mit der gleichen Phase wie das erste Triggersignal SSTV1 in der Ladestufe T1 wird über den neunten Transistor M9 an den Ausgangsanschluss GOUT angelegt, so dass das erste Taktsignal SCKB als Ausgangssignal SGOUT der Abtastsignal-Erzeugungsstufe T2 verwendet wird, und das Ausgangssignal SGOUT ist ein Abtastsignal zum Antreiben einer Gateleitung.
-
In der Sperrstufe T3 steuert das zweite Triggersignal SSTV2 mit niedrigem Pegel den zehnten Transistor M10 so, dass er abgeschaltet wird, das dritte Triggersignal SSTV3 mit hohem Pegel steuert den sechzehnten Transistor M16 so, dass er eingeschaltet wird, und die Gatesteuereinheit sperrt die Erzeugung des Abtastsignals.
-
In der Wiederaufnahmestufe steuert das zweite Triggersignal SSTV2 mit hohem Pegel den zehnten Transistor M 10 so, dass er eingeschaltet wird, das dritte Triggersignal SSTV3 mit niedrigem Pegel steuert den sechzehnten Transistor M16 so, dass er abgeschaltet wird, und die Gatesteuereinheit nimmt die Erzeugung des Abtastsignals wieder auf.
-
Hinsichtlich einer ausführlichen Beschreibung jeder der verschiedenen Betriebsstufen der Gatesteuereinheit aus 4 kann auf die entsprechende Beschreibung der Betriebsstufe der Gatesteuereinheit aus 3A und auf die obige dazugehörige Beschreibung verwiesen werden, was hier nicht erneut erläutert wird.
-
Bei einer Ausführungsform der vorliegenden Erfindung wird ferner eine Gatesteuerschaltung bereitgestellt, die n Stufen der in Kaskade angeordneten Gatesteuereinheiten, die in Reihe geschaltet sind, aufweist, wobei n eine positive ganze Zahl ist und die Gatesteuerschaltung mehrmals innerhalb eines Rahmens gesperrt und wieder betrieben wird. Die Gatesteuereinheiten sind die Gatesteuereinheiten aus den verschiedenen obigen Ausführungsformen.
-
5A ist ein schematisches Schaltbild des Aufbaus einer Gatesteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 5A gezeigt, weist die Gatesteuerschaltung Folgendes auf: eine erste Taktsignalleitung ckb, eine zweite Taktsignalleitung ck, eine erste Triggersignalleitung stv1, eine zweite Triggersignalleitung stv2 und eine dritte Triggersignalleitung stv3. Der erste Triggersignal-Eingangsanschluss STV1 der ersten Stufe der Gatesteuereinheit ist mit der ersten Triggersignalleitung stv1 elektrisch verbunden, der Ausgangsanschluss GOUT1 der ersten Stufe der Gatesteuereinheit ist mit dem ersten Triggersignal-Eingangsanschluss STV1 der zweiten Stufe der Gatesteuereinheit elektrisch verbunden, der Ausgangsanschluss GOUTm der m-ten Stufe der Gatesteuereinheit ist mit dem ersten Rücksetzsignal-Eingangsanschluss RESET der (m-1)-ten Stufe der Gatesteuereinheit bzw. mit dem ersten Triggersignal-Eingangsanschluss STV1 der (m+1)-ten Stufe der Gatesteuereinheit elektrisch verbunden, wobei m eine positive ganze Zahl größer oder gleich 2 und kleiner oder gleich (n-1) ist, der Ausgangsanschluss GOUTn der n-ten Stufe der Gatesteuereinheit ist mit dem ersten Rücksetzsignal-Eingangsanschluss RESET der (n-1)-ten Stufe der Gatesteuereinheit elektrisch verbunden, und die n-te Stufe der Gatesteuereinheit wird durch das erste Triggersignal aus der ersten Triggersignalleitung stv1 zu Beginn des Abtastens des nächsten Rahmens zurückgesetzt. Der zweite Triggersignal-Eingangsanschluss STV2 jeder Stufe der Gatesteuereinheit ist mit der zweiten Triggersignalleitung stv2 elektrisch verbunden, und der dritte Triggersignal-Eingangsanschluss STV3 jeder Stufe der Gatesteuereinheit ist mit der dritten Triggersignalleitung stv3 elektrisch verbunden. Der erste Taktsignal-Eingangsanschluss CKB jeder ungeradzahligen Stufe der Gatesteuereinheit ist mit der ersten Taktsignalleitung ckb elektrisch verbunden, der zweite Taktsignal-Eingangsanschluss CK jeder ungeradzahligen Stufe der Gatesteuereinheit ist mit der zweiten Taktsignalleitung ck elektrisch verbunden. Der erste Taktsignal- Eingangsanschluss CKB jeder geradzahligen Stufe der Gatesteuereinheit ist mit der zweiten Taktsignalleitung ck elektrisch verbunden, und der zweite Taktsignal-Eingangsanschluss CK jeder geradzahligen Stufe der Gatesteuereinheit ist mit der ersten Taktsignalleitung ckb elektrisch verbunden.
-
Es sei angemerkt, dass das Abtastsignal jeder Stufe der Gatesteuereinheiten dazu ausgelegt ist, eine Gateleitung während des Betriebs der Gatesteuerschaltung anzutreiben. Da das erste Triggersignal von der ersten Triggersignalleitung stv1 schwanken kann, da es Interferenzen ausgesetzt ist und daraufhin das Abtastsignal beeinflusst, das von der Gatesteuerschaltung erzeugt wird, kann eine virtuelle Gatesteuereinheit mit der ersten Stufe der Gatesteuereinheit in Reihe geschaltet sein und von dieser gefolgt werden, um eine derartige Beeinflussung zu verhindern, so dass das erste Triggersignal die virtuelle Gatesteuereinheit zu Beginn antreibt, wobei dann das virtuelle Abtastsignal, das von der virtuellen Gatesteuereinheit erzeugt wird, lediglich dazu ausgelegt ist, die erste Stufe der Gatesteuereinheit statt eine Gateleitung anzutreiben, wodurch die Beeinflussung des ersten Triggersignals auf das Abtastsignal reduziert wird.
-
Mit Ausnahme einer Verbindungsart, bei der der erste Taktsignal-Eingangsanschluss CKB und der zweite Taktsignal-Eingangsanschluss CK jeder der Gatesteuereinheiten mit der ersten Taktsignalleitung ckb bzw. mit der zweiten Taktsignalleitung ck elektrisch verbunden ist, ist ferner alternativ der erste Taktsignal-Eingangsanschluss CKB jeder ungeradzahligen Stufe der Gatesteuereinheit mit der zweiten Taktsignalleitung ck elektrisch verbunden und der zweite Taktsignal-Eingangsanschluss CK jeder ungeradzahligen Stufe der Gatesteuereinheit mit der ersten Taktsignalleitung ckb elektrisch verbunden. Der erste Taktsignal-Eingangsanschluss CKB jeder geradzahligen Stufe der Gatesteuereinheit ist mit der ersten Taktsignalleitung ckb elektrisch verbunden, und der zweite Taktsignal-Eingangsanschluss CK jeder geradzahligen Stufe der Gatesteuereinheit ist mit der zweiten Taktsignalleitung ck elektrisch verbunden.
-
Mit Ausnahme davon, dass der erste Rücksetzsignal-Eingangsanschluss RESET der n-ten Stufe der Gatesteuereinheit mit der ersten Triggersignalleitung stv1 aus 5A elektrisch verbunden ist, um die Stufe der Gatesteuereinheit zu Beginn des Abtastens des nächsten Rahmens zurückzusetzen, können auch andere Wege angewandt werden, um die Stufe der Gatesteuereinheit zurückzusetzen. Die erste Triggersignalleitung, die mit dem ersten Rücksetzsignal-Eingangsanschluss RESET der n-ten Stufe der Gatesteuereinheit aus 5A elektrisch verbunden ist, wird beispielsweise durch die erste Rücksetzsignalleitung ersetzt, wobei durch das Anlegen des entsprechenden Rücksetzsignals an die erste Rücksetzsignalleitung die n-te Stufe der Gatesteuereinheit so gesteuert werden kann, dass sie zu Beginn des nächsten Rahmens zurückgesetzt wird.
-
5B ist ein Zeitdiagramm verschiedener Signale der Gatesteuerschaltung aus 5A innerhalb eines Rahmens. Wie in 5B gezeigt, stellt SSTV1 das erste Triggersignal von der ersten Triggersignalleitung stv1 dar, SSTV2 das zweite Triggersignal von der zweiten Triggersignalleitung stv2, SSTV3 das dritte Triggersignal von der dritten Triggersignalleitung stv3, SCKB das erste Taktsignal von der ersten Taktsignalleitung ckb, SCK das zweite Taktsignal von der zweiten Taktsignalleitung ck, SVGH das erste Pegelsignal, SVGL das zweite Pegelsignal, Gi das von dem Ausgangsanschluss GOUTi der i-ten Stufe der Gatesteuereinheit ausgegebene Abtastsignal und SUi ein Datensignal. Das von jeder der Gatesteuereinheiten erzeugte Abtastsignal kann eine Gateleitung antreiben, und es kann ein entsprechendes Datensignal in eine Reihe der von der Gateleitung gesteuerten Pixeleinheiten eingegeben werden. Anschließend wird das Arbeitsprinzip der Gatesteuerschaltung aus 5A in Kombination mit 5B weiter veranschaulicht.
-
Mit Bezug auf die 5A und 5B wird nach dem Beginn der Arbeit der Gatesteuerschaltung ein hoher Pegel an das erste Triggersignal SSTV1 angelegt, das zweite Triggersignal SSTV2 ist ein Signal mit hohem Pegel, und das dritte Triggersignal SSTV3 ist ein Signal mit niedrigem Pegel. Zu diesem Zeitpunkt kann das erste Triggersignal SSTV1 die erste Stufe der Gatesteuereinheit so steuern, dass der Betrieb der ersten Stufe der Gatesteuereinheit ermöglicht wird, um eine erste Stufe des Abtastsignals G1 zu erzeugen. Der Ausgangsanschluss GOUT1 der ersten Stufe der Gatesteuereinheit ist mit dem ersten Triggersignal-Eingangsanschluss STV1 der zweiten Stufe der Gatesteuereinheit elektrisch verbunden, und die erzeugte erste Stufe des Abtastsignals G1 ist dazu ausgelegt, die zweite Stufe der Gatesteuereinheit so anzutreiben, dass der Betrieb der zweiten Stufe der Gatesteuereinheit ermöglicht wird, um eine zweite Stufe des Abtastsignals G2 zu erzeugen, die wiederum zum ersten Rücksetzsignal-Eingangsanschluss RESET der ersten Stufe der Gatesteuereinheit zurückgeleitet wird, um die erste Stufe der Gatesteuereinheit abzuschalten. Mit der Änderung des ersten Taktsignals SCKB und des zweiten Taktsignals SCK wird jede der verbleibenden Stufen der Gatesteuereinheiten zur Erzeugung entsprechender Abtastsignale sequentiell angetrieben. Nachdem eine sechste Stufe des Abtastsignals erzeugt wurde, wird das zweite Triggersignal SSTV2 in ein Signal mit niedrigem Pegel geändert, das dritte Triggersignal SSTV3 wird in ein Signal mit hohem Pegel geändert, so dass die Erzeugung des Abtastsignals unterbrochen wird, und die Gatesteuerschaltung befindet sich im Sperrzustand. Zu diesem Zeitpunkt hat eine siebte Stufe der Gatesteuereinheit die Ladestufe beendet, doch die siebte Stufe des Abtastsignals wurde noch nicht erzeugt. Somit ist die sechste Stufe der Gatesteuereinheit noch nicht abgeschaltet. Die Gatesteuerschaltung hat einen Sperrzeitraum von 4T, wobei T eine Zyklusdauer des ersten Taktsignals SCKB und des zweiten Taktsignals SCK darstellt. Das zweite Triggersignal SSTV2 wird dann in ein Signal mit hohem Pegel geändert, und das dritte Triggersignal SSTV3 wird in ein Signal mit niedrigem Pegel geändert, so dass die Gatesteuerschaltung wieder betrieben wird und weiterhin die Erzeugung des Abtastsignals durchführt. Nachdem die Gatesteuerschaltung wieder betrieben wird, wird zu Beginn das erste Taktsignal SCKB in ein Signal mit hohem Pegel geändert, und dementsprechend ist das zweite Taktsignal SCK ein Signal mit niedrigem Pegel, und der erste Taktsignal-Eingangsanschluss CKB der sechsten Stufe der Gatesteuereinheit hat das zweite Taktsignal SCK empfangen (da der erste Taktsignal-Eingangsanschluss CKB der sechsten Stufe der Gatesteuereinheit mit der zweiten Taktsignalleitung ck elektrisch verbunden ist), der erste Taktsignal-Eingangsanschluss CKB der siebten Stufe der Gatesteuereinheit hat das erste Taktsignal SCKB empfangen (der erste Taktsignal-Eingangsanschluss CKB der siebten Stufe der Gatesteuereinheit ist mit der ersten Taktsignalleitung ckb elektrisch verbunden), so dass das Ausgangssignal der sechsten Stufe der Gatesteuereinheit ein Signal mit niedrigem Pegel und nicht die sechste Stufe des Abtastsignals ist, und das Ausgangssignal der siebten Stufe der Gatesteuereinheit ist ein Signal mit hohem Pegel und ist ferner die siebte Stufe des Abtastsignals. Folglich wird nach der Wiederinbetriebnahme der Gatesteuerschaltung zuerst die siebte Stufe des Abtastsignals erzeugt.
-
In 5B, nachdem die siebte Stufe des Abtastsignals erzeugt wurde, wird mit einer Änderung des ersten Taktsignals SCKB und des zweiten Taktsignals SCK jede Stufe der Gatesteuereinheiten sequentiell angetrieben und erzeugt ein entsprechendes Abtastsignal. Nachdem die zehnte Stufe des Abtastsignals erzeugt wurde, wird das zweite Triggersignal SSTV2 erneut zu einem Signal mit niedrigem Pegel, das dritte Triggersignal SSTV3 wird erneut zu einem Signal mit hohem Pegel, die Erzeugung des Abtastsignals wird gestoppt, und die Gatesteuerschaltung befindet sich erneut im gesperrten Zustand. Zu diesem Zeitpunkt hat die elfte Stufe der Gatesteuereinheit die Ladestufe abgeschlossen, doch die elfte Stufe des Abtastsignals wurde noch nicht erzeugt, so dass die zehnte Stufe der Gatesteuereinheit noch nicht abgeschaltet ist. Die Gatesteuerschaltung hat einen Sperrzeitraum von 3,5 T, wobei dann das zweite Triggersignal SSTV2 wieder zu einem Signal mit hohem Pegel wird und das dritte Triggersignal SSTV3 wieder zu einem Signal mit niedrigem Pegel wird, so dass die Gatesteuerschaltung erneut betrieben wird und weiterhin das Abtastsignal erzeugt. Nachdem die Gatesteuerschaltung erneut betrieben wird, wird das zweite Taktsignal SCK zunächst zu einem Signal mit hohem Pegel und das erste Taktsignal SCKB ist dementsprechend ein Signal mit niedrigem Pegel, der erste Taktsignal-Eingangsanschluss CKB der zehnten Stufe der Gatesteuereinheit hat das zweite Taktsignal SCK empfangen (der erste Taktsignal-Eingangsanschluss CKB der zehnten Stufe der Gatesteuereinheit ist mit der zweiten Taktsignalleitung ck elektrisch verbunden), der erste Taktsignal-Eingangsanschluss CKB der elften Stufe der Gatesteuereinheit hat das erste Taktsignal SCKB empfangen (der erste Taktsignal-Eingangsanschluss CKB der elften Stufe der Gatesteuereinheit ist mit der ersten Taktsignalleitung ckb elektrisch verbunden), so dass das Ausgangssignal der zehnten Stufe der Gatesteuereinheit ein Signal mit hohem Pegel und ferner die zehnte Stufe des Abtastsignals ist, und das Ausgangssignal der elften Stufe der Gatesteuereinheit ist ein Signal mit niedrigem Pegel und nicht die elfte Stufe des Abtastsignals. Nachdem die Gatesteuerschaltung wieder betrieben wird, wird folglich zunächst die zehnte Stufe des Abtastsignals erzeugt, und dann wird mit der Änderung des ersten Taktsignals SCKB und des zweiten Taktsignals SCK jede Stufe der Gatesteuereinheiten sequentiell angetrieben, wobei jede ein entsprechendes Abtastsignal erzeugt.
-
Mit Bezug auf die Betriebszeit der oben genannten Gatesteuerschaltung wird zur Veranschaulichung nach der Erzeugung der sechsten Stufe des Abtastsignals das zweite Triggersignal SSTV2 in ein Signal mit niedrigem Pegel geändert, und nach der Erzeugung der zehnten Stufe des Abtastsignals wird das zweite Triggersignal SSTV2 in ein Signal mit niedrigem Pegel geändert. Im tatsächlichen Betrieb kann jedoch die Gatesteuerschaltung gemäß der Ausführungsform der vorliegenden Erfindung in Abhängigkeit von der spezifischen Ausgestaltung gemäß tatsächlichen Anforderungen zu jeder Zeit und an jeder Stelle gesperrt und wieder betrieben werden, statt lediglich auf Sperrungen an der oben genannten sechsten Stufe des Abtastsignals und zehnten Stufe des Abtastsignals beschränkt zu sein.
-
Zusammenfassend kann die Gatesteuerschaltung gemäß der Ausführungsform der vorliegenden Erfindung mehrmals innerhalb jedes Rahmens gesperrt und erneut betrieben werden, wobei sowohl der Zeitpunkt des Beginns als auch der Zeitraum der Sperrung beliebig ausgelegt sein können.
-
Bei einer Ausführungsform der vorliegenden Erfindung wird ferner ein Arraysubstrat bereitgestellt. 6 ist ein schematisches Schaltbild des Aufbaus des Arraysubstrats gemäß der Ausführungsform der vorliegenden Erfindung. Mit Bezug auf 6 weist das Arraysubstrat Folgendes auf: eine Gatesteuerschaltung 21, eine Datensteuerschaltung 22, m Gateleitungen (S1, S2, ..., Sm), k Datenleitungen (D1, D2, ..., Dk) und mehrere Pixeleinheiten 23, wobei die Gatesteuerschaltung 21 die Gatesteuerschaltung gemäß der obigen Ausführungsform ist, was hier nicht erneut erläutert wird.
-
Die Gatesteuerschaltung 21 ist insbesondere dazu ausgelegt, ein Abtastsignal zu jeder der Gateleitungen (S1, S2, ..., Sn) zu leiten. Die Datensteuerschaltung 22 ist dazu ausgelegt, ein Datensignal zu jeder der Datenleitungen (D1, D2, ..., Dm) zu leiten. Die Pixeleinheiten 23 sind in Bereichen angeordnet, die durch die Schnittpunkte der Gateleitungen mit den Datenleitungen gebildet sind.
-
Bei einer Ausführungsform der vorliegenden Erfindung wird ferner eine Anzeigetafel bereitgestellt. 7 ist ein schematisches Schaltbild des Aufbaus der Anzeigetafel gemäß der Ausführungsform der vorliegenden Erfindung. Mit Bezug auf 7 weist die Anzeigetafel ein erstes Substrat 31, ein zweites Substrat 32, das gegenüber dem ersten Substrat 31 angeordnet ist, und eine Zwischenschicht zwischen dem ersten Substrat 31 und dem zweiten Substrat 32 auf, wobei die Zwischenschicht mit den Anzeigetypen der Anzeigetafel im Zusammenhang steht. Wenn eine Flüssigkristallanzeige verwendet wird, ist die Zwischenschicht 33 eine Flüssigkristallschicht, wobei das erste Substrat 31 ein Farbfiltersubstrat sein kann, das zweite Substrat 32 ein Arraysubstrat sein kann und die Drehung der Flüssigkristallmoleküle in der Flüssigkristallschicht entweder durch ein elektrisches Feld gesteuert wird, das zwischen der im ersten Substrat 31 vorgesehenen gemeinsamen Elektrode und der im zweiten Substrat 32 vorgesehenen Pixelelektrode 32 (was einem verdrillt nematischen elektrischen Feld entspricht) gebildet ist, oder durch ein elektrisches Feld, das zwischen der gemeinsamen Elektrode und der Pixelelektrode gebildet ist, die beide im zweiten Substrat 32 vorgesehen sind (was einer Streufeldschaltung oder einem elektrischen Feld mit Flächenumsetzung entspricht), um eine Anzeigewirkung zu erreichen.
-
Wenn eine organische Leuchtdiode (OLED) für die Anzeige verwendet wird, ist die Zwischenschicht 33 dazu ausgelegt, die OLED bereitzustellen, wobei das erste Substrat 31 ein Farbfiltersubstrat, ein Deckglas oder eine Decklinse usw. sein kann, das zweite Substrat 32 ein TFT-Arraysubstrat sein kann und die OLED in der Zwischenschicht 32 von dem zweiten Substrat 32 gesteuert wird, um eine Anzeigewirkung zu erhalten.
-
Das zweite Substrat 32 bei der obigen Anzeigetafel ist das Arraysubstrat aus der obigen Ausführungsform, das eine Gatesteuerschaltung aufweist, die mehrmals innerhalb eines Rahmens gesperrt und wieder betrieben werden kann, so dass die Anzeigetafel ferner innerhalb eines Rahmens mehrmals sperrt und wieder in Betrieb nehmen kann. Nachdem verschiedene In-Cell-Berührungssysteme bei der Anzeigetafel verwendet werden, kann das Abtasten des Berührungssignals während des Sperrzeitraums durchgeführt werden, so dass das Abtasten des Berührungssignals und das Abtasten durch die Anzeigesignale zeitgeteilt ist, wodurch die Stabilität des Anzeigesystems und sowohl eine verbesserte Rate beim Berichten der Berührungsposition als auch eine bessere Linearität des Berührungssystems usw. gewährleistet werden. Außerdem kann die Anzeigetafel während des Sperrzeitraums ferner eine Spannungsumkehr des Datensignals durchführen und je nach Anforderungen verschiedene Inversionsmodi auswählen, wie etwa eine Punktinversion, eine Zeileninversion oder eine Spalteninversion.
-
Mit der Gatesteuereinheit, der Gatesteuerschaltung, dem Arraysubstrat und der Anzeigetafel gemäß den Ausführungsformen der vorliegenden Erfindung ist die Gatesteuereinheit mit der Sperr- und Wiederaufnahme-Untereinheit ausgestattet, um die Gatesteuereinheit so zu steuern, dass sie gesperrt und erneut betrieben wird. Darüber hinaus kann die Gatesteuerschaltung, die durch die oben genannten, in Kaskade angeordneten Gatesteuereinheiten gebildet ist, die in Reihe geschaltet sind, mehrmals innerhalb eines Rahmens gesperrt und wieder betrieben werden. Ebenso können sowohl das Arraysubstrat mit der Gatesteuerschaltung als auch die Anzeigetafel mit dem Arraysubstrat die Sperrung und Wiederinbetriebnahme mehrmals innerhalb eines Rahmens erreichen. Nachdem verschiedene In-Cell-Berührungssysteme bei der Anzeigetafel verwendet werden, kann das Abtasten des Berührungssignals während des Sperrzeitraums durchgeführt werden, so dass das Abtasten des Berührungssignals und das Abtasten durch die Anzeigesignale zeitgeteilt ist, wodurch die Stabilität des Anzeigesystems und sowohl eine verbesserte Rate beim Berichten der Berührungsposition als auch eine bessere Linearität des Berührungssystems usw. gewährleistet werden.
-
Es sei angemerkt, dass lediglich bevorzugte Ausführungsformen und die angewandten Technologieprinzipien der vorliegenden Offenbarung oben beschrieben sind. Es sollte für den Fachmann zu verstehen sein, dass die vorliegende Offenbarung nicht auf hier beschriebene besondere Ausführungsformen beschränkt ist. Der Fachmann kann zahlreiche offensichtliche Änderungen, Anpassungen und Alternativen vornehmen, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Auch wenn die vorliegende Offenbarung mit den obigen Ausführungsformen ausführlich veranschaulicht ist, ist die vorliegende Offenbarung daher nicht auf die obigen Ausführungsformen beschränkt und kann ferner zusätzliche gleichwertige Ausführungsformen umfassen, ohne von dem Konzept der vorliegenden Offenbarung abzuweichen. Der Umfang der vorliegenden Offenbarung ist von den beigefügten Ansprüchen abhängig.
