WO2012161042A1

WO2012161042A1 - 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法

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Publication number: WO2012161042A1
Application number: PCT/JP2012/062474
Authority: WO
Inventors: 泰章岩瀬
Original assignee: シャープ株式会社
Priority date: 2011-05-23
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Publication date: 2012-11-29
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Abstract

　消費電力を低減しつつ、スイッチング素子の信頼性を高めることを目的とする。　垂直帰線期間になると、エンド信号(ＥＤ)がローレベルからハイレベルに変化する。走査信号線駆動回路のシフトレジスタに含まれる、互いに縦続接続されたｍ段の双安定回路の１～ｍ－１段目第１ノード(Ｎ１)の電位が確実にローレベルに維持されると共に、１～ｍ－１段目第２ノード(Ｎ２)の電位がハイレベルからローレベルに変化する。ｍ段目の双安定回路では、ｍ段目第１ノード(Ｎ１)の電位がハイレベルからローレベルに変化すると共に、ｍ段目第２ノード(Ｎ２)の電位がローレベルに維持される。また、クロック信号(ＣＫＡ，ＣＫＢ)の双安定回路への供給が停止される。次の垂直走査期間における書き込み期間まで、各段における第１ノード(Ｎ１)の電位および第２ノード(Ｎ２)の電位がローレベルに維持される。

Description

走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法

　本発明は、走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法に関し、特に、モノリシック化に好適な走査信号線駆動回路、それを備えた表示装置、およびその走査信号線駆動回路による走査信号線の駆動方法に関する。

　従来、液晶表示装置のゲートライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかし近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

　モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）が駆動素子として採用されていた。しかし近年、微結晶シリコン（μｃ－Ｓｉ）を用いた薄膜トランジスタ（以下「μｃ－ＳｉＴＦＴ」という）または酸化物半導体（例えばＩＧＺＯ）を用いた薄膜トランジスタが駆動素子として採用され始めている。以下では、ＩＧＺＯを用いた薄膜トランジスタを「ＩＧＺＯＴＦＴ」という。これらのμｃ－ＳｉＴＦＴおよびＩＧＺＯＴＦＴは、ａ－ＳｉＴＦＴよりも移動度が高い。このため、μｃ－ＳｉＴＦＴまたはＩＧＺＯＴＦＴを駆動素子として採用することにより、液晶表示装置の額縁面積の縮小および高精細化を実現することができる。

　ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースライン（映像信号線）と、複数本のゲートラインと、これらの複数本のソースラインと複数本のゲートラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に、当該交差点を通過するソースラインにソース端子が接続された薄膜トランジスタ（スイッチング素子）、および画素電圧値を保持するための画素容量等を含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述のゲートドライバと、ソースラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

　画素電圧値を示す映像信号はソースラインによって伝達されるが、各ソースラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

　従来のゲートドライバにおける双安定回路は、例えば図３２に示すように構成されている。このような双安定回路は、例えば特許文献１に開示されている。なお、図３２におけるトランジスタＭ３およびＭ７は、特許文献１に開示されているようにマルチゲート化された構成でも良い。以下では、図３２に示す双安定回路を「第１の従来例」という。この第１の従来例では、前段から送られる走査信号ＧＯＵＴ（ｉ－１）（セット信号Ｓ）がハイレベルとなると、トランジスタＭ３がオン状態となるので、第２ノードＮ２の電位はローレベルとなる。これにより、トランジスタＭ５およびＭ６がオフ状態となる。したがって、走査信号ＧＯＵＴ（ｉ－１）がハイレベルとなることによって、第１ノードＮ１の電位がハイレベルとなり、コンデンサＣ１が充電される。この状態のとき、クロック信号ＣＫの電位がゲートラインに現れる。以上により、各双安定回路において前段から送られる走査信号ＧＯＵＴ（ｉ－１）がハイレベルになった後に、当該各双安定回路に与えるクロック信号ＣＫの電位をハイレベルにすることによって、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力される。これにより、複数本のゲートラインが１つずつ順次に駆動される。各双安定回路において、アクティブな走査信号を出力するための動作が行われる期間以外の期間（後述する「通常動作期間」）には、第１ノードＮ１の電位がローレベルで維持されるように第２ノードＮ２の電位はハイレベルで維持されている。

　上述のように、上記通常動作期間に、第１ノードＮ１の電位がローレベルで維持されるように第２ノードＮ２の電位はハイレベルで維持される必要がある。このため、この通常動作期間では、上述のトランジスタＭ５およびＭ６のゲート端子にはハイレベルの電位（第２ノードＮ２の電位）が常に与えられる。アクティブな走査信号を出力するための動作が行われる期間は各垂直走査期間において僅かであるので、トランジスタＭ５およびＭ６のゲート端子には実質的に直流の電位が与えられる。その結果、これらのトランジスタＭ５およびＭ６に生じるしきい値変動が大きくなるので、トランジスタの信頼性の低下を招くこととなる。

　本願発明に関連して、特許文献２には、図３３に示すように、入力部９２０、プルアップ駆動部９３０、プルダウン駆動部９４０、および出力部９５０により構成される双安定回路を複数含んだゲートドライバが開示されている。以下では、図３３に示す双安定回路を、「第２の従来例」という。この第２の従来例における入力部９２０はトランジスタＴ１からなり、プルアップ駆動部９３０はトランジスタＴ９およびＴ１０、プルダウン駆動部９４０はトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、およびＴ１１からなり、出力部９５０はトランジスタＴ１、Ｔ５、Ｔ６、およびコンデンサＣ１からなっている。トランジスタＴ４およびＴ５のゲート端子には第２ノードが接続されている。これらのトランジスタＴ４およびＴ５はそれぞれ、上述のトランジスタＭ５およびＭ６に相当する。この双安定回路には２相のクロック信号ＣＫ１およびＣＫ２（デューティー比１／４）が与えられる。クロック信号ＣＫ１は、トランジスタＴ１のドレイン端子と、トランジスタＴ９のゲート端子およびドレイン端子と、トランジスタＴ１１のゲート端子とに与えられる。このクロック信号ＣＫ１はまた、トランジスタＴ９を介して、トランジスタＴ４のゲート端子とトランジスタＴ５のゲート端子とにも与えられる。クロック信号ＣＫ２は、トランジスタＴ８のゲート端子と、トランジスタＴ１０のゲート端子およびドレイン端子とに与えられる。このクロック信号ＣＫ２はまた、トランジスタＴ１０を介してトランジスタＴ６のゲート端子にも与えられる。

　この第２の従来例では、上記第１の従来例と同様に、アクティブな走査信号を出力するための動作が行われる期間において第２ノードＮ２の電位がローレベルとなる。一方、上記通常動作期間では、第２ノードＮ２の電位は、クロック信号ＣＫ１がハイレベルになるとハイレベルとなり、クロック信号ＣＫ２がハイレベルになるとローレベルとなる。したがって、この第２ノードＮ２が接続されたトランジスタＴ４およびＴ５のゲート端子には、デューティー比が実質的に１／２の電位が与えられることとなる。その結果、これらのトランジスタＴ４およびＴ５に生じるしきい値変動を抑制することができるので、トランジスタの信頼性を高めることができる。

日本の特開２００６－１０７６９２号公報日本の特開２００６－３５１１７１号公報

　しかし、上記第２の従来例によると、クロック信号が与えられるトランジスタの数が多くなるので、消費電力が増大する。

　そこで、本発明は、消費電力を低減しつつ、スイッチング素子の信頼性を高めた走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法を提供することを目的とする。

　本発明の第１の局面は、複数の走査信号線を駆動する走査信号線駆動回路であって、
　互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備え、
　各双安定回路は、
　　第１ノードに接続され、受け取った信号に基づいて該第１ノードの電位を変化させる第１駆動部と、
　　第２ノードに接続され、受け取った信号に基づいて該第２ノードの電位を変化させる第２駆動部と、
　　前記第１ノードおよび前記第２ノードに接続され、該第１ノードの電位および該第２ノード電位がそれぞれオンレベルおよびオフレベルであり、かつ、該第１駆動部が受け取った信号の電位がオフレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
　前記第１駆動部は、前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１ノードターンオフ用スイッチング素子を有し、
　前記出力部は、前記第２ノードが制御端子に接続され、前記出力信号を出力するための出力ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子を有し、
　前記第１駆動部および前記第２駆動部が、各垂直走査期間のうちの２水平走査期間以上の所定期間において前記第１ノードの電位および前記第２ノードの電位をそれぞれオフレベルに維持することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記所定期間において、前記複数の双安定回路への前記クロック信号の供給が停止することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記所定期間が長いほど、前記クロック信号の周波数が高くなることを特徴とする。

　本発明の第４の局面は、本発明の第２の局面において、
　前記第１駆動部および第２駆動部は、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記第１ノードの電位および前記第２ノードの電位をそれぞれオフレベルに維持し、
　電源投入後から最初の垂直走査期間の開始までの間にさらに、前記複数の双安定回路への前記クロック信号の供給が停止することを特徴とする。

　本発明の第５の局面は、本発明の第２の局面において、
　前記シフトレジスタにおける最終段の双安定回路の出力信号がアクティブとなった後に該出力信号を非アクティブとするために電位がオンレベルとなるエンド信号に基づいて、前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止させるクロック制御回路をさらに備えることを特徴とする。

　本発明の第６の局面は、本発明の第２の局面において、
　最終段の双安定回路における第１駆動部は、前記エンド信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１エンド用スイッチング素子をさらに有し、
　各双安定回路における前記第２駆動部は、前記エンド信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第２エンド用スイッチング素子を有することを特徴とする。

　本発明の第７の局面は、本発明の第６の局面において、
　最終段以外の各段の双安定回路における第１駆動部は、前記第１エンド用スイッチング素子をさらに有することを特徴とする。

　本発明の第８の局面は、本発明の第６の局面において、
　最前段以外の各段の双安定回路における第２駆動部は、各垂直走査期間の開始のタイミングでオンレベルとなるスタート信号に基づいて、前記第２ノードの電位をオンレベルに向けて変化させるスタート用スイッチング素子をさらに有することを特徴とする。

　本発明の第９の局面は、本発明の第８の局面において、
　前記第１駆動部は、セット信号に基づいて、前記第１ノードの電位をオンレベルに向けて変化させる第１ノードターンオン用スイッチング素子をさらに有し、
　最前段の双安定回路における前記セット信号は、前記スタート信号であり、
　最前段以外の双安定回路における前記セット信号は、該双安定回路の前段の双安定回路の出力信号であることを特徴とする。

　本発明の第１０の局面は、本発明の第９の局面において、
　前記出力部は、
　　前記第１ノードが導通端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力ノードが他方の導通端子に接続された出力制御用スイッチング素子と、
　　前記出力制御用スイッチング素子の制御端子が一端に接続され、前記出力ノードが他端に接続された容量素子とをさらに有することを特徴とする。

　本発明の第１１の局面は、本発明の第１０の局面において、
　前記第２駆動部は、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第２ノードターンオフ用スイッチング素子をさらに有することを特徴とする。

　本発明の第１２の局面は、本発明の第１１の局面において、
　前記第２駆動部には、前記第２ノードターンオフ用スイッチング素子として、
　　前記セット信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１の第２ノードターンオフ用スイッチング素子と、
　　前記出力ノードが制御端子に接続され、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第２の第２ノードターンオフ用スイッチング素子とが設けられていることを特徴とする。

　本発明の第１３の局面は、本発明の第１１の局面において、
　前記第２ノードターンオフ用スイッチング素子の制御端子が、前記第１ノードに接続されていることを特徴とする。

　本発明の第１４の局面は、本発明の第１１の局面において、
　最前段以外の各段の双安定回路における第２駆動部は、該双安定回路の後段の双安定回路の出力信号に基づいて、前記第２ノードの電位をオンレベルに向けて変化させる第２ノードターンオン用スイッチング素子をさらに有することを特徴とする。

　本発明の第１５の局面は、本発明の第１１の局面において、
　前記クロック信号は、互いに１水平走査期間だけ位相がずれた第１クロック信号および第２クロック信号からなり、
　前記出力制御用スイッチング素子の一方の導通端子には前記第１クロック信号が与えられ、
　前記第２駆動部は、前記第２クロック信号に基づいて前記第２ノードの電位をオンレベルに向けて変化させる電荷補充用スイッチング素子をさらに有することを特徴とする。

　本発明の第１６の局面は、表示装置であって、
　複数の走査信号線が配置された表示部と、
　前記複数の走査信号線を駆動する走査信号線駆動回路と
　前記走査信号線駆動回路に、オンレベルとオフレベルとを周期的に繰り返すクロック信号を供給する表示制御回路とを備え、
　前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、前記クロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを含み、
　各双安定回路は、
　　第１ノードに接続され、受け取った信号に基づいて該第１ノードの電位を変化させる第１駆動部と、
　　第２ノードに接続され、受け取った信号に基づいて該第２ノードの電位を変化させる第２駆動部と、
　　前記第１ノードおよび前記第２ノードに接続され、該第１ノードの電位および該第２ノード電位がそれぞれオンレベルおよびオフレベルであり、かつ、該第１駆動部が受け取った信号の電位がオフレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
　前記第１駆動部は、前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１ノードターンオフ用スイッチング素子を有し、
　前記出力部は、前記第２ノードが制御端子に接続され、前記出力信号を出力するための出力ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子を有し、
　前記第１駆動部および前記第２駆動部が、各垂直走査期間のうちの２水平走査期間以上の所定期間において前記第１ノードの電位および前記第２ノードの電位をそれぞれオフレベルに維持することを特徴とする。

　本発明の第１７の局面は、本発明の第１６の局面において、
　前記所定期間において、前記複数の双安定回路への前記クロック信号の供給が停止することを特徴とする。

　本発明の第１８の局面は、本発明の第１７の局面において、
　前記走査信号線駆動回路は、前記シフトレジスタにおける最終段の双安定回路の出力信号がアクティブとなった後に該出力信号を非アクティブとするために電位がオンレベルとなるエンド信号に基づいて、前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止させるクロック制御回路をさらに含むことを特徴とする。

　本発明の第１９の局面は、本発明の第１７の局面において、
　前記表示制御回路は、前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止することを特徴とする。

　本発明の第２０の局面は、本発明の第１７の局面において、
　前記表示制御回路が、前記所定期間が長いほど、前記クロック信号の周波数を高めることを特徴とする。

　本発明の第２１の局面は、本発明の第１６の局面から第２０の局面までのいずれかにおいて、
　前記表示部と前記走査信号線駆動回路とが一体的に形成されていることを特徴とする。

　本発明の第２２の局面は、互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備えた走査信号線駆動回路による、複数の走査信号線の駆動方法であって、
　各双安定回路において信号を受け取り、該信号に基づいて、該双安定回路における第１ノードの電位を変化させるステップと、
　各双安定回路において信号を受け取り、該信号に基づいて、該双安定回路における第２ノードの電位を変化させるステップと、
　前記第１ノードの電位および前記第２ノードの電位がそれぞれオンレベルおよびオフレベルであり、かつ、前記第１ノードの電位を変化させるステップにおいて各双安定回路が受け取った信号の電位がオフレベルであるときに、アクティブな前記出力信号を出力するステップとを備え、
　各双安定回路は、
　　前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１ノードターンオフ用スイッチング素子と、
　　前記第２ノードが制御端子に接続され、前記出力信号を出力するための出力ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子を有し、
　前記第１ノードの電位を変化させるステップでは、各垂直走査期間のうちの２水平走査期間以上の所定期間において前記第１ノードの電位がオフレベルに維持され、
　前記第２ノードの電位を変化させるステップでは、前記所定期間において前記第２ノードの電位がオフレベルに維持されることを特徴とする。

　本発明の第２３の局面は、本発明の第２２の局面において、
　前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止するステップをさらに備えることを特徴とする。

　本発明の第２４の局面は、本発明の第２３の局面において、
　前記所定期間が長いほど、前記クロック信号の周波数が高くなることを特徴とする。

　本発明の第２５の局面は、本発明の第２３の局面において、
　前記第１ノードの電位を変化させるステップでは、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記第１ノードの電位がオフレベルに維持され、
　前記第２ノードの電位を変化させるステップでは、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記第２ノードの電位がオフレベルに維持され、
　前記クロック信号の供給を停止するステップでは、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記クロック信号の供給が停止されることを特徴とする。

　本発明の第１の局面によれば、各垂直走査期間のうちの２水平走査期間以上の所定期間において、各双安定回路における第２ノードの電位がオフレベルとなる。このため、第１ノードターンオフ用スイッチング素子の制御端子および出力ノードターンオフ用スイッチング素子の制御端子に与えられる電位のデューティー比が実質的に従来よりも低減される。これにより、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子のしきい値変動が抑制される。これらの第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子の信頼性が高められることにより、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子のサイズを縮小することができる。このように、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子のサイズを縮小することにより、消費電力を低減できる。以上により、消費電力を低減しつつ、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子の信頼性を高めることができる。また、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子のサイズを縮小することにより、走査信号線駆動回路のサイズを縮小することができる。

　本発明の第２の局面によれば、また、この上記所定期間においては、クロック信号の双安定回路への供給が停止される。このため、上記所定期間において、第１ノードの電位および第２ノードの電位が確実にローレベルに維持される。これにより、各双安定回路における第２ノードの電位が確実にオフレベルに維持される。したがって、各双安定回路における第２ノードの電位のデューティー比が確実に従来よりも低減される。その結果、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子のしきい値変動を確実に抑制することにより、これらの信頼性を確実に高めることができる。

　本発明の第３の局面によれば、上記所定期間が長いほど、クロック信号の周波数が高くなる。このため、１垂直走査期間の長さが一定となる。これにより、実質的な駆動周波数を低下させることなく、第１ノードターンオフ用スイッチング素子および出力ノードターンオフ用スイッチング素子の信頼性を高めることができる。

　本発明の第４の局面によれば、電源投入後に、第１ノードの電位および第２ノードの電位がオフレベルにリセットされる。また、電源投入後から最初の垂直走査期間の開始時点までの期間には、クロック信号の双安定回路への供給が停止される。このため、第１ノードの電位および第２ノードの電位が確実にオフレベルに維持される。これにより、回路動作をさらに安定させることができる。

　本発明の第５の局面によれば、クロック制御回路が、エンド信号に基づいてクロック信号の双安定回路への供給を制御する。このため、クロック信号の供給の制御が確実に行われる。これにより、回路動作を安定させることができる。

　本発明の第６の局面によれば、エンド信号に基づいて、垂直帰線期間の開始時において、各双安定回路における第２ノードの電位が確実にオフレベルとされると共に、少なくとも最終段の双安定回路における第１ノードの電位が確実にオフレベルとされる。これにより、第１ノードターンオフ用スイッチング素子の制御端子および出力ノードターンオフ用スイッチング素子の制御端子に与えられる電位のデューティー比を確実に従来よりも低減する共に、回路動作をさらに安定させることができる。

　本発明の第７の局面によれば、エンド信号に基づいて、垂直帰線期間の開始時において、各双安定回路における第１ノードの電位が確実にオフレベルされる。これにより、第１ノードターンオフ用スイッチング素子の制御端子および出力ノードターンオフ用スイッチング素子の制御端子に与えられる電位のデューティー比がより確実に従来よりも低減されると共に、回路動作をさらに安定させることができる。

　本発明の第８の局面によれば、垂直走査期間の開始時において、スタート信号により、最前段以外の双安定回路の第２ノードの電位が確実にオンレベルとされる。これにより、回路動作をさらに安定させることができる。

　本発明の第９の局面よれば、セット信号に基づいて、第１ノードの電位が確実にオンレベルとされる。これにより、回路動作をさらに安定させることができる。

　本発明の第１０の局面によれば、第１ノードの電位および第２ノードの電位に基づいて、クロック信号に基づく出力信号が確実に出力される。これにより、回路動作をさらに安定させることができる。

　本発明の第１１の局面によれば、第２ノードの電位を確実にオンレベルまたはオフレベルに維持することができる。これにより、回路動作をさらに安定させることができる。

　本発明の第１２の局面または第１３の局面によれば、第２ノードの電位をより確実にオフレベルに維持することができる。これにより、回路動作がさらに安定させることができる。

　本発明の第１４の局面によれば、リセット信号に基づいて、第２ノードの電位が確実にオンレベルとされる。これにより、回路動作をさらに安定させることができる。

　本発明の第１５の局面によれば、アクティブな出力信号を出力するための動作が行われる期間以外の期間のうちの、第２クロック信号がオンレベルとなっている期間に、第２ノードの電位が上昇する。このため、アクティブな出力信号を出力するための動作が行われる期間以外の期間において、第２ノードの電位を確実にハイレベルに維持することができる。これにより、回路動作をさらに安定させることができる。

　本発明の第１６の局面、第１７の局面、および第２０の局面によれば、表示装置において、それぞれ本発明の第１の局面、第２の局面、および第３の局面と同様の効果を奏することができる。

　本発明の第１８の局面によれば、走査信号線駆動回路側で、クロック信号の供給を確実に停止させることができる。

　本発明の第１９の局面によれば、表示制御回路側で、クロック信号の供給を確実に停止させることができる。

　本発明の第２１の局面によれば、表示装置の額縁面積を縮小することができる。

　本発明の第２２の局面～第２５の局面によれば、走査信号線の駆動方法において、それぞれ本発明の第１の局面～第４の局面と同様の効果を奏することができる。

本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態におけるゲートドライバの構成を説明するためのブロック図である。上記第１の実施形態におけるシフトレジスタの構成を示すブロック図である。上記第１の実施形態におけるシフトレジスタの最前段側の構成を示すブロック図である。上記第１の実施形態におけるシフトレジスタの最後段側の構成を示すブロック図である。上記第１の実施形態におけるゲートドライバの動作を説明するための信号波形図である。上記第１の実施形態における、最前段および最後段以外の双安定回路の構成を示す回路図である。上記第１の実施形態における最前段の双安定回路の構成を示す回路図である。上記第１の実施形態における最後段の双安定回路の構成を示す回路図である。上記第１の実施形態における双安定回路の動作を説明するための信号波形図である。上記第１の実施形態におけるクロック制御回路の構成を示すブロック図である。上記第１の実施形態における第１制御信号生成回路の構成を示す回路図である。上記第１の実施形態における第２制御信号生成回路の構成を示す回路図である。上記第１の実施形態におけるクロック出力回路の構成を示す回路図である。上記第１の実施形態におけるクロック制御回路の動作を説明するための信号波形図である。上記第１の実施形態におけるゲートドライバの詳細な動作を説明するための信号波形図である。上記第１の実施形態の第１の変形例における、最前段および最後段以外の双安定回路の構成を示す回路図である。上記第１の実施形態の第１の変形例における最前段の双安定回路の構成を示す回路図である。上記第１の実施形態の第２の変形例におけるゲートドライバの詳細な動作を説明するための信号波形図である。上記第１の実施形態の第３の変形例におけるゲートドライバの詳細な動作を説明するための信号波形図である。上記第１の実施形態の第４の変形例における、最前段および最後段以外の双安定回路の構成を示す回路図である。本発明の第２の実施形態におけるゲートドライバの詳細な動作を説明するための信号波形図である。本発明の第３の実施形態におけるゲートドライバの詳細な動作を説明するための信号波形図である。本発明の第４の実施形態におけるゲートドライバの詳細な動作を説明するための信号波形図である。本発明の第５の実施形態におけるゲートドライバでの、電源投入後から最初の垂直走査期間の開始時点までの動作を説明するための信号波形図である。本発明の第６の実施形態におけるシフトレジスタの構成を示すブロック図である。上記第６の実施形態におけるシフトレジスタの最前段側の構成を示すブロック図である。上記第６の実施形態におけるシフトレジスタの最後段側の構成を示すブロック図である。上記第６の実施形態における、最前段および最後段以外の双安定回路の構成を示す回路図である。上記第６の実施形態における最前段の双安定回路の構成を示す回路図である。上記第６の実施形態における最後段の双安定回路の構成を示す回路図である。第１の従来例に係る双安定回路の構成を示す回路図である。第２の従来例に係る双安定回路の構成を示す回路図である。

　以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子は制御端子に相当し、ドレイン端子は一方の導通端子に相当し、ソース端子は他方の導通端子に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

　＜１．第１の実施形態＞
　＜１．１　全体構成および動作＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図１に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。これにより、液晶表示装置の額縁面積を縮小することができる。

　表示部６００には、ｎ本のソースライン（映像信号線）ＳＬ１～ＳＬｎと、ｍ本のゲートライン（走査信号線）ＧＬ１～ＧＬｍと、これらのソースラインＳＬ１～ＳＬｎとゲートラインとの交差点にそれぞれ対応して設けられたｍ×ｎ個の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ８０と、その薄膜トランジスタ８０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、およびゲートクロック信号ＧＣＫｆ（以下「制御前ゲートクロック信号」という）を出力する。なお、本実施形態においては、制御前ゲートクロック信号ＧＣＫは、２相のクロック信号ＧＣＫｆ１（以下「制御前第１ゲートクロック信号」という）およびクロック信号ＧＣＫｆ２（以下「制御前第２ゲートクロック信号」という）からなっている。また、制御前ゲートクロック信号ＧＣＫｆのハイレベル側の電位はＶｄｄ、ローレベル側の電位はＶｓｓとなっている。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、ソースラインＳＬ１～ＳＬｎにそれぞれ映像信号ＳＳ（１）～ＳＳ（ｎ）を印加する。

　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、および制御前ゲートクロック信号ＧＣＫｆに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）のゲートバスラインＧＬ１～ＧＬｍそれぞれへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

　以上のようにして、ソースラインＳＬ１～ＳＬｎに映像信号ＳＳ（１）～ＳＳ（ｎ）がそれぞれ印加され、ゲートラインＧＬ１～ＧＬｍに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）がそれぞれ印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

　＜１．２　ゲートドライバの構成および動作＞
　図２は、本実施形態におけるゲートドライバ４００の構成を説明するためのブロック図である。図２に示すように、ゲートドライバ４００はｍ個（段）の双安定回路４０（１）～４０（ｍ）からなるシフトレジスタ４１０およびクロック制御回路４２０によって構成されている。クロック制御回路４２０は、上述のゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、および制御前ゲートクロック信号ＧＣＫｆを受け取り、当該制御前ゲートクロック信号ＧＣＫｆを一部の期間停止させた信号であるゲートクロック信号ＧＣＫ（以下「制御後ゲートクロック信号」という）をシフトレジスタ４１０に供給する。なお、このクロック制御回路４２０の詳しい説明については後述する。

　表示部６００には上述のようにｍ行×ｎ列の画素マトリクスが形成されており、これらの画素マトリクスの各行と１対１で対応するように各段において上記双安定回路が設けられている。この双安定回路は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する。本実施形態では、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（オンレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（オフレベル）の状態信号が出力される。また、以下においては、双安定回路からハイレベルの状態信号が出力され当該双安定回路に対応するゲートラインにハイレベルの走査信号が印加される期間のことを「選択期間」という。

　図３は、本実施形態におけるシフトレジスタ４１０の、最前段および最後段以外の構成を示すブロック図である。図４は、本実施形態におけるシフトレジスタ４１０の最前段側の構成を示すブロック図である。図５は、本実施形態におけるシフトレジスタ４１０の最後段側の構成を示すブロック図である。なお、以下の説明では、ｘ段目（ｘ＝１～ｍ）の双安定回路のことを、単に「ｘ段目」ということがある。上述のように、このシフトレジスタ４１０は、ｍ個の双安定回路４０（１）～４０（ｍ）からなっている。図３にはｉ－２段目４０（ｉ－２）～ｉ＋１段目４０（ｉ＋１）を、図４には１段目４０（１）および２段目４０（２）を、図５にはｍ－１段目４０（ｍ－１）およびｍ段目４０（ｍ）を示している。

　図３～図５に示すように、各双安定回路には、クロック信号ＣＫＡを受け取るための入力端子と、クロック信号ＣＫＢを受け取るための入力端子と、ローレベルの直流電源電位Ｖｓｓ（この電位の大きさのことを「Ｖｓｓ電位」ともいう。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、エンド信号ＥＤを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。なお、以下においては、信号の機能に着目して、クロック信号ＣＫＡのことを「動作制御用クロック信号」といい、クロック信号ＣＫＢのことを「電荷補充用クロック信号」という。また、ｍ段目（最後段）を除く各段には、リセット信号Ｒを受け取るための入力端子がさらに設けられている。１段目（最前段）を除く各段には、スタート信号ＳＴを受け取るための入力端子がさらに設けられている。

　シフトレジスタ４１０には、制御後ゲートクロック信号ＧＣＫとして、２相のクロック信号ＧＣＫ１（以下「制御後第１ゲートクロック信号」という）およびクロック信号ＧＣＫ２（以下「制御後第２ゲートクロック信号」という）が与えられる。制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２は、図６に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｖｄｄレベル）の状態となる（ただし、後述の垂直帰線期間を除く）。

　シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。なお、ここではｉおよびｍが偶数であると仮定する。図３～図５に示すように、奇数段目には、制御後第１ゲートクロック信号ＧＣＫ１が動作制御用クロック信号ＣＫＡとして与えられ、制御後第２ゲートクロック信号ＧＣＫ２が電荷補充用クロック信号ＣＫＢとして与えられる。偶数段目には、制御後第１ゲートクロック信号ＧＣＫ１が電荷補充用クロック信号ＣＫＢとして与えられ、制御後第２ゲートクロック信号ＧＣＫ２が動作制御用クロック信号ＣＫＡとして与えられる。また、奇数段目および偶数段目の双方には、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。ただし、１段目（最前段）４０（１）には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。一方、ｍ段目（最後段）４０（ｍ）には、リセット信号Ｒは与えられない。また、各段には、ゲートエンドパルス信号ＧＥＰがエンド信号ＥＤとして共通的に与えられると共に、ローレベルの直流電源電位Ｖｓｓが共通的に与えられる。また、１段目４０（１）を除く各段には、ゲートスタートパルス信号ＧＳＰがスタート信号として与えられる。

　以上のような構成において、シフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目４０（１）からｍ段目４０（ｍ）へと順次に転送される。そして、このパルスの転送に応じて、１段目４０（１）～ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｑが順次にハイレベルとなる。これらの１段目４０（１）～ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｑは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）としてゲートラインＧＬ１～ＧＬｍにそれぞれ与えられる。なお、１段目４０（１）～ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｑは、レベルシフタにより電圧が高められた後に、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）としてゲートラインＧＬ１～ＧＬｍにそれぞれ与えられてもよい。以上により、図６に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートラインに与えられる。なお、ゲートドライバ４００の詳しい動作については後述する。

　＜１．３　双安定回路の構成＞
　図７は、本実施形態における、１段目（最前段）およびｍ段目（最後段）以外の双安定回路の構成を示す回路図である。図７に示すように、この双安定回路は、第１駆動部６１、第２駆動部６２、および出力部６３により構成されている。また、この双安定回路には、ローレベルの直流電源電位Ｖｓｓ用の入力端子のほか、６個の入力端子４１～４４、４６および４７と１個の出力端子（出力ノード）５１とが設けられている。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、エンド信号ＥＤを受け取る入力端子には符号４３を付し、スタート信号ＳＴを受け取る入力端子には符号４４を付し、動作制御用クロック信号ＣＫＡを受け取る入力端子には符号４６を付し、電荷補充用クロック信号ＣＫＢを受け取る入力端子には符号４７を付している。また、状態信号Ｑを出力する出力端子には符号５１を付している。

　第１駆動部６１は、３個の薄膜トランジスタＭ１、Ｍ５、およびＭＡにより構成されている。第２駆動部６２は、６個の薄膜トランジスタＭ３、Ｍ４、Ｍ７～Ｍ９、およびＭＢと、１個のコンデンサＣ２とにより構成されている。出力部６３は、２個の薄膜トランジスタＭ２およびＭ６と、１個のコンデンサＣ１により構成されている。

　次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子、薄膜トランジスタＭ２のゲート端子、薄膜トランジスタＭ５のドレイン端子、およびコンデンサＣ１の一端は互いに接続されている。なお、これらが互いに接続されている接続点（配線）のことを便宜上「第１ノード」という。薄膜トランジスタＭ３のドレイン端子、薄膜トランジスタＭ４のドレイン端子、薄膜トランジスタＭ５のゲート端子、薄膜トランジスタＭ６のゲート端子、薄膜トランジスタＭ７のソース端子、薄膜トランジスタＭ８のソース端子、薄膜トランジスタＭ９のソース端子、薄膜トランジスタＭＢのドレイン端子、コンデンサＣ２の一端は互いに接続されている。なお、これらが互いに接続されている接続点（配線）のことを便宜上「第２ノード」という。上記第１ノードには符号Ｎ１を付し、上記第２ノードには符号Ｎ２を付している。このように、第１駆動部６１内に設けられた薄膜トランジスタＭ１のソース端子、薄膜トランジスタＭ５のドレイン端子、および薄膜トランジスタＭＡのドレイン端子は第１ノードＮ１に接続されている。また、第２駆動部６２内に設けられた薄膜トランジスタＭ３のドレイン端子、薄膜トランジスタＭ４のドレイン端子、薄膜トランジスタＭ７のソース端子、薄膜トランジスタＭ８のソース端子、薄膜トランジスタＭ９のソース端子、薄膜トランジスタＭＢのドレイン端子、コンデンサＣ２の一端は第２ノードＮ２に接続されている。さらに、出力部６３内に設けられた薄膜トランジスタＭ２のゲート端子およびコンデンサＣ１の一端が第１ノードＮ１に接続され、薄膜トランジスタＭ６のゲート端子が第２ノードＮ２に接続されている。

　薄膜トランジスタＭ１については、ゲート端子およびドレイン端子が入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子が第１ノードＮ１に接続されている。薄膜トランジスタＭ２については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が入力端子４６に接続され、ソース端子が出力端子５１に接続されている。薄膜トランジスタＭ３については、ゲート端子が入力端子４１に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ４については、ゲート端子が出力端子５１に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子が第２ノードＮ２に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ６については、ゲート端子が第２ノードＮ２に接続され、ドレイン端子が出力端子５１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ７については、ゲート端子およびドレイン端子が入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子が第２ノードＮ２に接続されている。薄膜トランジスタＭ８については、ゲート端子およびドレイン端子が入力端子４４に接続され（すなわち、ダイオード接続となっている）、ソース端子が第２ノードＮ２に接続されている。薄膜トランジスタＭ９については、ゲート端子およびドレイン端子が入力端子４７に接続され（すなわち、ダイオード接続となっている）、ソース端子が第２ノードＮ２に接続されている。薄膜トランジスタＭＡについては、ゲート端子が入力端子４３に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭＢについては、ゲート端子が入力端子４３に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。コンデンサＣ１については、一端が第１ノードに接続され、他端が出力端子５１に接続されている。コンデンサＣ２については、一端が第２ノードＮ２に接続され、他端が直流電源電位Ｖｓｓ用の入力端子に接続されている。

　次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタＭ１は、セット信号Ｓの電位がハイレベルとなっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２は、第２ノードＮ２の電位がハイレベルとなっているときに、動作制御用クロック信号ＣＫＡの電位を出力端子５１に与える。薄膜トランジスタＭ３は、セット信号Ｓの電位がハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ４は、状態信号Ｑの電位（出力端子５１の電位）がハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ５は、第２ノードＮ２の電位がハイレベルとなっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ６は、第２ノードＮ２の電位がハイレベルとなっているときに、出力端子５１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ７は、リセット信号Ｒの電位がハイレベルとなっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ８は、スタート信号ＳＴの電位がハイレベルとなっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ９は、電荷補充用クロック信号ＣＫＢの電位がハイレベルとなっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭＡは、エンド信号ＥＤがハイレベルとなっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭＢは、エンド信号ＥＤがハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。コンデンサＣ１は、この双安定回路に接続されたゲートラインが選択状態となっている期間中に第１ノードの電位をハイレベルに維持するための補償容量として機能する。コンデンサＣ２は、通常動作期間に第２ノードＮ２の電位をハイレベルに維持するための補償容量として機能する。

　図８は、本実施形態における１段目（最前段）の双安定回路の構成を示す回路図である。図８に示すように、この双安定回路には、図７に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路と異なり、薄膜トランジスタＭ８および入力端子４４が設けられていない。なお、この双安定回路のその他の構成は、図７に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路のものと同様であるので、その説明を省略する。

　図９は、本実施形態におけるｍ段目（最後段）の双安定回路の構成を示す回路図である。図９に示すように、この双安定回路には、図７に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路と異なり、薄膜トランジスタＭ７および入力端子４２が設けられていない。なお、この双安定回路のその他の構成は、図７に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路のものと同様であるので、その説明を省略する。

　本実施形態においては、薄膜トランジスタＭ１によって第１ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ２によって出力制御用スイッチング素子が実現され、薄膜トランジスタＭ３によって第１の第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ４によって第２の第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ５によって第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ６によって出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ７によって第２ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ８によってスタート用スイッチング素子が実現され、薄膜トランジスタＭ９によって電荷補充用スイッチング素子が実現され、薄膜トランジスタＭＡによって第１エンド用スイッチング素子が実現され、薄膜トランジスタＭＢによって第２エンド用スイッチング素子が実現されている。また、コンデンサＣ１によって容量素子が実現されている。

　＜１．４　双安定回路の動作＞
　図１０は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の動作を説明するための信号波形図である。なお、他の双安定回路も同様の動作であるので、説明を省略する。図１０では、時点ｔ１から時点ｔ２までの期間が選択期間に相当する。以下では、選択期間直前の１水平走査期間のことを「セット期間」といい、選択期間直後の１水平走査期間のことを「リセット期間」という。また、１垂直走査期間のうち、スタート信号ＳＴ（ゲートスタートパルス信号ＧＳＰ）が立ち上がる時点からエンド信号ＥＤ（ゲートエンドパルス信号ＧＥＰ）が立ち上がる時点までの期間を「書き込み期間」という。また、１垂直走査期間のうち、エンド信号ＥＤが立ち上がる時点から後続の垂直走査期間においてスタート信号ＳＴが立ち上がる時点までの期間（所定期間）を「垂直帰線期間」という。なお、この垂直帰線期間のうち、エンド信号ＥＤがローレベルとなっている期間を特に「休止期間」という。また、書き込み期間のうちの、選択期間、セット期間、およびリセット期間以外の期間のことを「通常動作期間」という。

　通常動作期間（書き込み期間において、時点ｔ０以前の期間および時点ｔ３以降の期間）では、第２ノードＮ２の電位はハイレベルに維持されている。このため、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。薄膜トランジスタＭ２のゲート－ドレイン間には寄生容量が存在するので動作制御用第１クロックＣＫ１の波形の変動（図１０参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ５がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。また、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して状態信号Ｑ（出力端子５１）にもノイズが生じるが、薄膜トランジスタＭ６がオン状態になっていることから、状態信号Ｑの電位はローレベルへと引き込まれる。以上より、この期間中、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルで維持される。

　通常動作期間では、また、電荷補充用クロック信号ＣＫＢの電位が１水平期間毎にハイレベルとローレベルとを繰り返すことにより、２水平走査期間毎の１水平期間において薄膜トランジスタＭ９がオン状態となる。このため、薄膜トランジスタＭ９を介して第２ノードＮ２に電荷が供給される。これにより、薄膜トランジスタ（例えば薄膜トランジスタＭ３）での電流のリークによって第２ノードＮ２の電位が低下しても、電荷補充用クロック信号ＣＫＢがハイレベルとなっている期間に第２ノードＮ２の電位が上昇すると共に、コンデンサＣ２が充電される。したがって、通常動作期間では、第２ノードＮ２の電位が確実にハイレベルで維持される。

　セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ１は図７に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ１はオン状態となり、コンデンサＣ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭ２はオン状態となる。しかし、セット期間には、動作制御用クロック信号ＣＫＡの電位がローレベルとなっているので、状態信号Ｑの電位はローレベルで維持される。また、セット信号Ｓがハイレベルとなることによって、薄膜トランジスタＭ３がオン状態となる。このため、第２ノードＮ２の電位がローレベルとなる。これにより、薄膜トランジスタＭ５およびＭ６がオフ状態となる。

　選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ１がオフ状態なる。このとき、第２ノードＮ２の電位はローレベルとなっているので、薄膜トランジスタＭ５はオフ状態となっている。したがって、第１ノードＮ１はフローティング状態となる。この時点ｔ２では、動作制御用クロック信号ＣＫＡの電位がローレベルからハイレベルに変化する。上述のように、薄膜トランジスタＭ２のゲート－ドレイン間には寄生容量が存在するので、入力端子４６の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＭ２が完全にオン状態となり、この双安定回路の出力端子５１に接続されているゲートラインが選択状態となるために十分なレベルにまで状態信号Ｑの電位が上昇する。このように、出力部６３は、第１ノードＮ１および第２ノードＮ２の電位がそれぞれハイレベル（オンレベル）およびローレベル（オフレベル）であり、かつ、第１駆動部６１が受け取る信号（薄膜トランジスタＭ１に与えられる信号）であるセット信号Ｓがローレベル（オフレベル）であるときに、アクティブな状態信号を出力する。また、状態信号Ｑの電位がハイレベルとなることにより薄膜トランジスタＭ４がオン状態となるので、第２ノードＮ２の電位が確実にローレベルとなる。これにより、選択期間において、薄膜トランジスタＭ５およびＭ６が確実にオフ状態に維持される。

　リセット期間になると（時点ｔ２になると）、動作制御用クロック信号ＣＫＡの電位がハイレベルからローレベルに変化する。時点ｔ４には薄膜トランジスタＭ２がオン状態となっているので、入力端子４３の電位の低下とともに状態信号Ｑの電位が低下する。このように状態信号Ｑの電位が低下することによって、コンデンサＣ１を介して第１ノードＮ１の電位も低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７がオン状態となり、第２ノードＮ２の電位がハイレベルとなる。これにより、薄膜トランジスタＭ５およびＭ６がオン状態となる。その結果、リセット期間には、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルにまで低下する。また、第２ノードＮ２の電位の上昇に伴ってコンデンサＣ２が充電されるので、この第２ノードＮ２の電位（ハイレベル）はこのリセット期間後も維持される。なお、ｍ段目（最後段）の双安定回路４０（ｍ）については、リセット期間において、エンド信号Ｅｄがローレベルからハイレベルに変化することにより、薄膜トランジスタＭ５およびＭ６がオン状態となる。その結果、ｍ段目の双安定回路４０（ｍ）についても、リセット期間には、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルにまで低下する。

　以上書き込み期間における双安定回路の動作について説明したが、垂直帰線期間における双安定回路の動作については、ゲートドライバ４００の詳細な動作と共に後述する。

　＜１．５　クロック制御回路の構成＞
　図１１は、本実施形態におけるクロック制御回路４２０の構成を示すブロック図である。このクロック制御回路４２０は、上述のようにゲートドライバ４００内に設けられている。図１１に示すように、このクロック制御回路４２０は、第１制御信号生成回路７１、第２制御信号生成回路７２、およびクロック出力回路７３により構成されている。

　第１制御信号生成回路７１には、表示制御回路２００からゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰが与えられる。この第１制御信号生成回路７１は、受け取ったゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰに基づいて第１制御信号ＣＴを生成し出力する。この第１制御信号生成回路７１は、例えば図１２に示すように、ＲＳラッチ回路により実現される。この第１制御信号生成回路７１は、ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰをそれぞれセット信号Ｓおよびリセット信号Ｒとして受け取り、状態信号Ｑとして第１制御信号ＣＴ１を出力する。

　第２制御信号生成回路７２には、第１制御信号生成回路７１から第１制御信号ＣＴが与えられると共に、表示制御回路２００からゲートスタートパルス信号ＧＳＰが与えられる。この第２制御信号生成回路７２は、受け取った第１制御信号ＣＴおよびゲートスタートパルス信号ＧＳＰに基づいて第２制御信号ＣＴ２を生成し出力する。この第２制御信号生成回路７２は、例えば図１３に示すように、ＸＯＲ（エクスクルーシブオア）回路により実現される。この第２制御信号生成回路７２は、第１制御信号ＣＴ１およびゲートエンドパルス信号ＧＥＰをそれぞれ第１の入力および第２の入力として受け取り、第２制御信号ＣＴ２を出力する。

　クロック出力回路７３には、表示制御回路２００から制御前ゲートクロック信号ＧＣＫｆ（制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２）が与えられると共に、第２制御信号生成回路７２から第２制御信号ＣＴが与えられる。このクロック出力回路７３は、受け取った制御前ゲートクロック信号ＧＣＫｆおよび第２制御信号ＣＴに基づいて、制御後ゲートクロック信号ＧＣＫ（制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２）を生成し出力する。このクロック出力回路７３は、例えば図１４に示すように、２つのＡＮＤ回路７３ａおよび７３ｂにより実現される。なお、以下では２つのＡＮＤ回路のうちの一方であるＡＮＤ回路７３ａを「第１のＡＮＤ回路」といい、他方であるＡＮＤ回路７３ｂを「第２のＡＮＤ回路」という。第１のＡＮＤ回路７３ａは、制御前第１ゲートクロック信号ＧＣＫｆ１および第２制御信号ＣＴ２を受け取り、これらの論理積を制御後第１ゲートクロック信号ＧＣＫ１として出力する。同様に、第２のＡＮＤ回路７３ｂは、制御前第２ゲートクロック信号ＧＣＫｆ２および第２制御信号ＣＴ２を受け取り、これらの論理積を制御後第２ゲートクロック信号ＧＣＫ２として出力する。第１のＡＮＤ回路７３ａおよび第２のＡＮＤ回路７３ｂからそれぞれ出力された御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２はシフトレジスタ４１０内の各双安定回路に与えられる。なお、以上に示したクロック制御回路４２０の構成は単なる例示であり、本発明はこれに限定されるものではない。

　＜１．６　クロック制御回路の動作＞
　図１５は、本実施形態におけるクロック制御回路４２０の動作を説明するための信号波形図である。図１５に示すように、制御前第１ゲートクロック信号ＧＣＫ１ｆおよび制御前第２ゲートクロック信号ＧＣＫｆ２は、ハイレベルとローレベルとを周期的に繰り返している。

　まず、書き込み期間が開始すると（時点ｔａになると）、ゲートスタートパルス信号ＧＳＰがローレベルからハイレベルに変化する。また、ゲートエンドパルス信号ＧＥＰはローレベルとなっている。このとき、図１２に示す第１制御信号生成回路７１のセット信号はハイレベル、リセット信号Ｒはローレベルとなる。このため、図１５に示すように、この第１制御信号生成回路７１の状態信号Ｑである第１制御信号ＣＴ１がハイレベルとなる。これにより、図１３に示す第２制御信号生成回路７２の第１の入力はハイレベルとなり、第２の入力はハイレベルとなる。したがって、図１５に示すように、この第２制御信号生成回路７２の出力である第２制御信号ＣＴ２がローレベルとなる。その結果、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２がローレベルとなる。すなわち、このとき、制御前ゲートクロック信号ＧＣＫｆの各双安定回路への供給が停止した状態となっている。

　次に、時点ｔｂになると、ゲートスタートパルス信号ＧＳＰがハイレベルからローレベルに変化する。また、ゲートエンドパルス信号ＧＥＰはローレベルとなっている。このとき、図１２に示す第１制御信号生成回路７１のセット信号はローレベル、リセット信号Ｒはローレベルとなる。このため、図１５に示すように、この第１制御信号生成回路７１の状態信号Ｑである第１制御信号ＣＴ１が、前の状態（時点ｔａの状態）であるハイレベルを維持する。これにより、図１３に示す第２制御信号生成回路７２の第１の入力はハイレベルとなり、第２の入力はローレベルとなる。したがって、図１５に示すように、この第２制御信号生成回路７２の出力である第２制御信号ＣＴ２がハイレベルとなる。その結果、制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２がそれぞれ、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２として出力される。すなわち、このとき、制御前ゲートクロック信号ＧＣＫｆが各双安定回路に供給される状態となっている。この状態は、ゲートエンドパルス信号ＧＥＰがローレベルからハイレベルに変化するまで（時点ｔｃまで）維持される。

　次に、時点ｔｃになると、ゲートエンドパルス信号ＧＥＰがローレベルからハイレベルに変化する。また、ゲートスタートパルス信号ＧＳＰはローレベルとなっている。このとき、図１２に示す第１制御信号生成回路７１のセット信号はローレベル、リセット信号Ｒはハイレベルとなる。このため、図１５に示すように、この第１制御信号生成回路７１の状態信号Ｑである第１制御信号ＣＴ１がローレベルとなる。これにより、図１３に示す第２制御信号生成回路７２の第１の入力はローレベルとなり、第２の入力はローレベルとなる。したがって、図１５に示すように、この第２制御信号生成回路７２の出力である第２制御信号ＣＴ２がローレベルとなる。その結果、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２がローレベルとなる。すなわち、このとき、制御前ゲートクロック信号ＧＣＫｆの各双安定回路への供給が停止した状態となっている。この状態は、後続の垂直走査期間の書き込み期間においてゲートスタートパルス信号ＧＳＰがハイレベルからローレベルに変化するまで（時点ｔｄまで）維持される。

　以上のように、本実施形態では、１垂直走査期間のうち、ゲートエンドパルス信号ＧＥＰ（エンド信号ＥＤ）が立ち下がる時点から後続の垂直走査期間においてゲートスタートパルス信号ＧＳＰ（スタート信号ＳＴ）が立ち上がる時点までの期間である垂直帰線期間において、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２の双方がローレベルとなる。すなわち、垂直帰線期間では、制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２の各双安定回路への供給が停止する。なお、以上に示したクロック制御回路４２０の動作は単なる例示であり、本発明はこれに限定されるものではない。

　＜１．７　ゲートドライバの詳細な動作＞
　図１６は、本実施形態におけるゲートドライバ４００の詳細な動作を説明するための信号波形図である。本実施形態および後述の各実施形態では、１垂直走査期間を、一般的な駆動周波数である６０Ｈｚ（約１６．７ｍｓｅｃ）で駆動するものとして説明する。図１６に示すように、本実施形態では、１垂直走査期間の約１／２の長さの垂直帰線期間（約８．３ｍｓｅｃ）を設けている。これに合わせて、書き込み期間の駆動周波数を、一般的な駆動周波数の倍速の１２０Ｈｚ（約８．３ｍｓｅｃ）している。すなわち、本実施形態では、書き込み期間の長さと垂直帰線期間の長さとが互いにほぼ等しくなっている。なお、以下では、説明の便宜上、１段目４０（１）～ｍ段目４０（ｍ）における第１ノードＮ１をそれぞれ符号Ｎ１（１）～Ｎ１（ｍ）で表し、第２ノードＮ２をそれぞれ符号Ｎ２（１）～Ｎ２（ｍ）で表す。また、第１ノードＮ１（１）～Ｎ１（ｍ）をそれぞれ「１段目第１ノード～ｍ段目第１ノード」といい、第２ノードＮ２（１）～Ｎ２（ｍ）をそれぞれ「１段目第２ノード～ｍ段目第２ノード」という。

　まず、書き込み期間におけるゲートドライバ４００の動作について説明する。１段目４０（１）のセット期間になると、当該１段目４０（１）におけるセット信号Ｓであるゲートスタートパルス信号ＧＳＰの電位がローレベルからハイレベルに変化するので、１段目第１ノードＮ１（１）がプリチャージされる。また、セット信号Ｓがローレベルからハイレベルに変化するので、薄膜トランジスタＭ３がオン状態となり、１段目第２ノードＮ２（１）がローレベルに維持される。なお、このとき、制御後第１ゲートクロック信号ＧＣＫ１の電位および制御後第２ゲートクロック信号ＧＣＫ２の電位はローレベルとなっている。また、ゲートスタートパルス信号ＧＳＰの電位がローレベルからハイレベルに変化することにより、図７および図８に示すように、２段目４０（２）～ｍ段目４０（ｍ）における薄膜トランジスタＭ８がオン状態となる。このため、２段目第２ノードＮ２（２）～ｍ段目Ｎ２（ｍ）の電位がローレベルからハイレベルに変化する。このように、２段目第２ノードＮ２（２）～ｍ段目Ｎ２（ｍ）の電位がハイレベルとなることにより、２段目第１ノードＮ１（２）～ｍ段目Ｎ１（ｍ）の電位を確実にローレベルに維持することができる。

　次に、１段目４０（１）の選択期間（２段目４０（２）のセット期間）になると、当該１段目４０（１）の動作制御用クロック信号ＣＫＡである制御後第１ゲートクロック信号ＧＣＫ１の電位がローレベルからハイレベルに変化することにより、１段目第１ノードＮ１（１）がブートストラップされる。その結果、１段目４０（１）の走査信号ＧＯＵＴ（１）の電位がハイレベル（アクティブ）となる。また、２段目４０（２）については、セット信号Ｓである、１段目４０（１）の走査信号ＧＯＵＴ（１）の電位がローレベルからハイレベルに変化するので、２段目第１ノードＮ１（２）がプリチャージされる。また、セット信号Ｓがローレベルからハイレベルに変化するので、薄膜トランジスタＭ３がオン状態となり、２段目第２ノードＮ２（２）の電位がハイレベルからローレベルに変化する。

　次に、１段目４０（１）のリセット期間（２段目４０（２）の選択期間、かつ、３段目４０（３）のセット期間）になると、当該１段目４０（１）のリセット信号Ｒである２段目４０（２）の走査信号線ＧＯＵＴ（２）の電位がローレベルからハイレベルに変化するので、１段目第２ノードＮ２（１）の電位がローレベルからハイレベルに変化する。これにより、１段目第１ノードＮ１（１）の電位がハイレベルからローレベルに変化する。したがって、１段目４０（１）の走査信号ＧＯＵＴ（１）の電位がハイレベルからローレベルに変化する。なお、１段目第２ノードＮ２（１）の電位（ハイレベル）は書き込み期間の終了時点（ゲートエンドパルス信号ＧＥＰが立ち上がる時点）まで維持される。また、２段目４０（２）については、動作制御用クロック信号ＣＫＡである制御後第２ゲートクロック信号ＧＣＫ２の電位ローレベルからハイレベルに変化することにより、２段目第１ノードＮ１（２）がブートストラップされる。その結果、２段目４０（２）の走査信号線ＧＯＵＴ（１）の電位がハイレベル（アクティブ）となる。また、３段目については、セット信号Ｓである、２段目４０（２）の走査信号ＧＯＵＴ（２）がローレベルからハイレベルに変化するので、３段目第１ノードＮ１（３）がプリチャージされる。また、セット信号Ｓがローレベルからハイレベルに変化するので、薄膜トランジスタＭ３がオン状態となり、３段目第２ノードＮ２（３）の電位がハイレベルからローレベルに変化する。

　以下、書き込み期間の終了時点まで、ｍ段目４０（ｍ）の除く各段において、１水平走査期間毎に同様の動作が行われる。ｍ段目４０（ｍ）には、上述のように薄膜トランジスタＭ７および入力端子４２が設けられていない。このため、ｍ段目４０（ｍ）における、走査信号ＧＯＵＴ（ｍ）をハイレベルからローレベルに変化させるための動作は、リセット信号Ｒに代えてエンド信号ＥＤ（ゲートエンドパルス信号ＧＥＰ）に基づいて行われる。なお、以下では、各段のリセット期間において走査信号をハイレベルからローレベルに変化させるための動作のことを「リセット動作」という。ｍ段目４０（ｍ）のリセット動作は、垂直帰線期間のうちの最初の１水平走査期間に行われる。

　次に、垂直帰線期間におけるゲートドライバ４００の動作について説明する。まず、垂直帰線期間になると、ゲートエンドパルス信号ＧＥＰがローレベルからハイレベルに変化する。このため、このゲートエンドパルス信号ＧＥＰをエンド信号ＥＤとして受け取る各段において、薄膜トランジスタＭＡおよびＭＢがオン状態となる。これにより、１段目第１ノードＮ１（１）～ｍ－１段目第１ノードＮ１（ｍ－１）の電位が確実にローレベルに維持されると共に、１段目第２ノードＮ２（１）～ｍ－１段目第２ノードＮ２（ｍ－１）の電位がハイレベルからローレベルに変化する。ｍ段目４０（ｍ）では、薄膜トランジスタＭＡおよびＭＢがオン状態となることにより、ｍ段目第１ノードＮ１（ｍ）の電位がハイレベルからローレベルに変化するので、走査信号ＧＯＵＴ（ｍ）の電位がハイレベルからローレベルに変化する。このように、ｍ段目４０（ｍ）では、他の段と異なり、エンド信号ＥＤに基づいてリセット動作が行われる。また、ｍ段目４０（ｍ）では、薄膜トランジスタＭＡおよびＭＢがオン状態となることにより、ｍ段目第２ノードＮ２（ｍ）の電位がローレベルに維持される。このように、ゲートエンドパルス信号ＧＥＰがローレベルからハイレベルに変化すると、すべての段における第１ノードＮ１の電位および第２ノードＮ２の電位がローレベルとなる。また、ゲートエンドパルス信号ＧＥＰがローレベルからハイレベルに変化すると、上述のクロック制御回路４２０により、制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２の供給が停止される。すなわち、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２の電位がローレベルとなる。

　次に、垂直帰線期間においてゲートエンドパルス信号ＧＥＰがハイレベルからローレベルに変化すると（休止期間になると）、各段における薄膜トランジスタＭＡおよびＭＢがオフ状態となる。また、他の全ての薄膜トランジスタもオフ状態となる。このため、各段において第１ノードＮ１および第２ノードＮ２がフローティング状態となる。しかし、垂直帰線期間では、上述のように制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２の電位がローレベルとなっている。これにより、入力端子４６の電位が変動しないので、当該入力端子４６がドレイン端子に接続された薄膜トランジスタＭ２のゲート－ドレイン間の寄生容量に起因する、第１ノードＮ１の電位変動が生じることはない。同様に、入力端子４７がドレイン端子に接続された薄膜トランジスタＭ９のゲート－ドレイン間の寄生容量に起因する、第２ノードＮ２の電位変動が生じることはない。このように、次の垂直走査期間における書き込み期間まで（次にゲートスタートパルス信号ＧＳＰが立ち上がるまで）、各段における第１ノードＮ１の電位および第２ノードＮ２の電位が確実にローレベルに維持される。以上のような動作により、本実施形態では、ｍ個の双安定回路に与えられる全ての信号の電位、各段における第１ノードＮ１の電位、および第２ノードＮ２の電位がローレベルとなる休止期間が設けられる。

　＜１．８　効果＞
　本実施形態では、以上のような動作により、各段における第２ノードＮ２の電位が、当該段のセット期間および選択期間を除く書き込み期間においてハイレベルとなると共に、当該段のセット期間と、選択期間と、上記休止期間を含む垂直帰線期間とにおいてローレベルとなる。また、垂直帰線期間の長さが、１垂直走査期間の約１／２となっている。このため、各段における第２ノードＮ２の電位のデューティー比が実質的に１／２となる。すなわち、薄膜トランジスタＭ５のゲート端子および薄膜トランジスタＭ６のゲート端子に与えられる電位のデューティー比が実質的に１／２となる。これにより、これらの薄膜トランジスタＭ５およびＭ６のしきい値変動が抑制される。したがって、本実施形態によれば、薄膜トランジスタＭ５およびＭ６の信頼性を高めることができる。これらの薄膜トランジスタＭ５およびＭ６の信頼性が高められることにより、薄膜トランジスタＭ５およびＭ６のサイズを縮小することができる。このように薄膜トランジスタＭ５およびＭ６のサイズを縮小することにより、消費電力を低減できる。以上により、本実施形態によれば、消費電力を低減しつつ、薄膜トランジスタＭ５およびＭ６の信頼性を高めることができる。また、薄膜トランジスタＭ５およびＭ６のサイズを縮小することにより、液晶表示装置の額縁面積を縮小することができる。

　また、本実施形態によれば、垂直帰線期間においては、制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２の供給が停止されることにより、各段における第１ノードＮ１の電位および第２ノードＮ２の電位が確実にローレベルに維持される。このため、各段における第２ノードＮ２の電位のデューティー比が確実に従来よりも低減される。これにより、薄膜トランジスタＭ５およびＭ６のしきい値変動を確実に抑制することにより、これらの信頼性を確実に高めることができる。

　なお、一般に、容量性負荷の駆動に要する消費電力Ｗは、電圧（振幅）Ｖの２乗と容量値Ｃと周波数ｆとの積に比例する。ゲートドライバでは、ゲート端子にクロック信号が与えられる薄膜トランジスタの数が多くなるほど上記容量値Ｃが大きくなる。すなわち、ゲートドライバでは、ゲート端子にクロック信号が与えられる薄膜トランジスタの数が多くなるほど消費電極Ｗが大きくなる。特許文献２に記載のゲートドライバでは、直接または他のトランジスタを介してゲート端子にクロック信号が与えられるトランジスタが、クロック信号ＣＫ１についてはトランジスタＴ４、Ｔ５、Ｔ９およびＴ１１の４個、クロック信号ＣＫ２についてはトランジスタＴ６、Ｔ８、およびＴ１０の３個である。これに対して、本実施形態では、直接または他のトランジスタを介してゲート端子にクロック信号が与えられるトランジスタが、動作制御用クロック信号ＣＫＡについては薄膜トランジスタＴ４の１個、電荷補充用クロック信号ＣＫＢについては薄膜トランジスタＭ５、Ｍ６およびＭ９の３個である。このため、本実施形態におけるゲートドライバ４００の消費電力Ｗは、特許文献２に記載のゲートドライバのものよりも低減される。

　また、本実施形態によれば、垂直帰線期間の長さに合わせて、書き込み期間における駆動周波数を高くしている（書き込み期間を短くしている）、すなわち、制御前ゲートクロック信号ＧＣＫｆの周波数を高くしているので、１垂直走査期間の長さは従来と変わらない。これにより、実質的な駆動周波数を低下させることなく、薄膜トランジスタＭ５およびＭ６の信頼性と高めることができる。

　また、本実施形態によれば、クロック制御回路４２０が、ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰに基づいて、制御前ゲートクロック信号ＧＣＫｆ（制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２）の双安定回路への供給を制御する。このため、制御前ゲートクロック信号ＧＣＫｆの供給の制御が確実に行われる。これにより、回路動作を安定させることができる。

　また、本実施形態によれば、薄膜トランジスタＭＢが各段に設けられるので、垂直帰線期間に開始時において各段の第２ノードＮ２の電位が確実にローレベルとなる。これにより、薄膜トランジスタＭ５のゲート端子および薄膜トランジスタＭ６のゲート端子に与えられる電位のデューティー比が確実に低減する共に、回路動作が安定する。

　また、本実施形態によれば、薄膜トランジスタＭＡが各段に設けられるので、垂直帰線期間の開始時において各段の第１ノードＮ１の電位が確実にローレベルとなる。これにより、薄膜トランジスタＭ５のゲート端子および薄膜トランジスタＭ６のゲート端子に与えられる電位のデューティー比がより確実に低減する共に、回路動作がさらに安定する。

　また、本実施形態によれば、薄膜トランジスタＭ４が設けられるので、選択期間において第２ノードＮ２の電位が確実にローレベルとなる。これにより、回路動作がさらに安定する。

　＜１．９　第１の変形例＞
　図１７は、上記第１の実施形態の第１の変形例における１段目（最前段）およびｍ段目（最後段）以外の双安定回路の構成を示す回路図である。図１８は、本変形例における１段目（最前段）の双安定回路の構成を示す回路図である。上記第１の実施形態では各段において薄膜トランジスタＭＡが設けられていたが、本変形例では、図１７および図１８に示すように、１段目４０（１）～ｍ－１段目４０（ｍ－１）に薄膜トランジスタＭＡが設けられていない。垂直帰線期間の開始時には、図１６に示すように１段目第１ノードＮ１（１）～ｍ－１段目第１ノードＮ１（ｍ－１）の電位はローレベルとなっているので、１段目４０（１）～ｍ－１段目４０（ｍ－１）に薄膜トランジスタＭＡを設けない態様においても、垂直帰線期間において１段目第１ノードＮ１（１）～ｍ－１段目第１ノードＮ１（ｍ－１）の電位をローレベルとすることができる。なお、本変形例におけるｍ段目４０（ｍ）については、上記第１の実施形態と同様に薄膜トランジスタＭＡが設けられている。本変形例によれば、薄膜トランジスタの数が低減されるので、消費電力をさらに低減すると共に、ゲートドライバ４００を備える液晶表示装置の額縁面積をさらに縮小することができる。

　＜１．１０　第２の変形例＞
　図１９は、上記第１の実施形態の第２の変形例におけるゲートドライバ４００の詳細な動作を説明するための信号波形図である。上記第１の実施形態では、１垂直走査期間を駆動周波数６０Ｈｚ（約１６．７ｍｓｅｃ）で駆動していたが、本変形例では、図１９に示すように、１垂直走査期間を駆動周波数３０Ｈｚ（約３３．３ｍｓｅｃ）で駆動している。例えば、書き込み期間の駆動周波数を６０Ｈｚ（約１６．７ｍｓｅｃ）とすると、垂直帰線期間の長さが、垂直走査期間の長さの約１／２である約１６．７ｍｓｅｃとなる。この場合、各段における第２ノードＮ２の電位のデューティー比が実質的に１／２となるので、上記第１の実施形態と同様の効果が得られる。

　また、本変形例において書き込み期間の駆動周波数を１２０Ｈｚ（約８．３ｍｓｅｃ）とすると、垂直帰線期間の長さが、垂直走査期間の長さの約３／４である約２５ｍｓｅｃとなる。この場合、垂直帰線期間の長さが書き込み期間の長さの約３倍となるので、各段における第２ノードＮ２の電位のデューティー比が実質的に１／４となる。したがって、薄膜トランジスタＭ５およびＭ６のしきい値変動がさらに抑制される。

　＜１．１１　第３の変形例＞
　図２０は、上記第１の実施形態の第３の変形例におけるゲートドライバ４００の詳細な動作を説明するための信号波形図である。上記第１の実施形態では、１垂直走査期間を駆動周波数６０Ｈｚ（約１６．７ｍｓｅｃ）で駆動していたが、本変形例では、図２０に示すように、１垂直走査期間を駆動周波数１５Ｈｚ（約６６．６ｍｓｅｃ）で駆動している。例えば、書き込み期間の駆動周波数を、上記第２の変形例と同様に６０Ｈｚ（約１６．７ｍｓｅｃ）とすると、垂直帰線期間の長さが、垂直走査期間の長さの約３／４である約５０ｍｓｅｃとなる。この場合、垂直帰線期間の長さが書き込み期間の長さの約３倍となるので、各段における第２ノードＮ２の電位のデューティー比が実質的に１／４となる。したがって、薄膜トランジスタＭ５およびＭ６のしきい値変動が上記第１の実施形態よりも抑制される。

　また、本変形例において書き込み期間の駆動周波数を１２０Ｈｚ（約８．３ｍｓｅｃ）とすると、垂直帰線期間の長さが、垂直走査期間の長さの約７／８である約５８．３ｍｓｅｃとなる。この場合、垂直帰線期間の長さが書き込み期間の長さの約７倍となるので、各段における第２ノードＮ２の電位のデューティー比が実質的に１／８となる。したがって、薄膜トランジスタＭ５およびＭ６のしきい値変動がさらに抑制される。

　＜１．１２　第４の変形例＞
　図２１は、上記第１の実施形態の第４の変形例における１段目（最前段）およびｍ段目（最後段）以外の双安定回路の構成を示す回路図である。上記第１の実施形態では各段において薄膜トランジスタＭ３およびＭ４が設けられていたが、本変形例では、図２１に示すように、これらの薄膜トランジスタＭ３およびＭ４に代えて薄膜トランジスタＭ１０が設けられている。なお、１段目（最前段）およびｍ段目（最後段）についても同様であるので、それらについての説明及び図示は省略する。この薄膜トランジスタＭ１０については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第２ノードに接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。この薄膜トランジスタＭ１０は、第１ノードＮ１の電位がハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。本変形においては、薄膜トランジスタＭ１０によって第２ノードターンオフ用スイッチング素子が実現されている。本変形例によれば、薄膜トランジスタＭ３およびＭ４に代えて薄膜トランジスタＭ１０を各双安定回路に設けることにより、セット期間および選択期間において第２ノードＮ２の電位を確実にローレベルに維持することができる。

　＜２．第２の実施形態＞
　＜２．１　ゲートドライバの詳細な動作＞
　図２２は、本発明の第２の実施形態におけるゲートドライバ４００の詳細な動作を説明するための信号波形図である。なお、液晶表示装置の全体構成および動作と、ゲートドライバ４００の構成と、双安定回路の構成および動作と、クロック制御回路４２０の構成および動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。

　上記第１の実施形態では、１垂直走査期間の約１／２の長さの垂直帰線期間（約８．３ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数（６０Ｈｚ）の倍速である１２０Ｈｚ（約８．３ｍｓｅｃ）としている。これに対して、本実施形態では、図２２に示すように、１垂直走査期間の約２／３の長さの垂直帰線期間（約１１．１ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数の３倍速である１８０Ｈｚ（約５．６ｍｓｅｃ）としている。すなわち、本実施形態では、垂直帰線期間の長さが書き込み期間の長さの約２倍となっている。なお、本実施形態における書き込み期間および垂直帰線期間の動作は、上記第１の実施形態におけるものと同様であるので、説明を省略する。

　＜２．２　効果＞
　本実施形態では、各段における第２ノードＮ２の電位が、当該段のセット期間および選択期間を除く書き込み期間においてハイレベルとなると共に、当該段のセット期間と、選択期間と、上記休止期間を含む垂直帰線期間とにおいてローレベルとなる。また、本実施形態では、垂直帰線期間の長さが書き込み期間の長さの約２倍となっている。このため、各段における第２ノードＮ２の電位のデューティー比が実質的に１／３となる。すなわち、薄膜トランジスタＭ５のゲート端子および薄膜トランジスタＭ６のゲート端子に与えられる電位のデューティー比が実質的に１／３となる。したがって、本実施形態によれば、薄膜トランジスタＭ５およびＭ６のしきい値変動が、上記第１の実施形態と比べてさらに抑制される。このため、薄膜トランジスタＭ５およびＭ６の信頼性がさらに高まるので、当該薄膜トランジスタのサイズをさらに小さくすることができる。このように薄膜トランジスタＭ５およびＭ６のサイズを小さくした場合には、消費電力をさらに低減すると共に、ゲートドライバ４００を備える液晶表示装置の額縁面積をさらに縮小することができる。

　＜３．第３の実施形態＞
　＜３．１　ゲートドライバの詳細な動作＞
　図２３は、本発明の第３の実施形態におけるゲートドライバ４００の詳細な動作を説明するための信号波形図である。なお、液晶表示装置の全体構成および動作と、ゲートドライバ４００の構成と、双安定回路の構成および動作と、クロック制御回路４２０の構成および動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。

　上記第１の実施形態では、１垂直走査期間の約１／２の長さの垂直帰線期間（約８．３ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数（６０Ｈｚ）の倍速である１２０Ｈｚ（約８．３ｍｓｅｃ）としている。また、上記第２の実施形態では、１垂直走査期間の約２／３の長さの垂直帰線期間（約１１．１ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数の３倍速である１８０Ｈｚ（約５．６ｍｓｅｃ）としている。これらに対して、本実施形態では、１垂直走査期間の約３／４の長さの垂直帰線期間（約１２．５ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数の４倍速である２４０Ｈｚ（約４．２ｍｓｅｃ）としている。すなわち、本実施形態では、垂直帰線期間の長さが書き込み期間の長さの約３倍となっている。なお、本実施形態における書き込み期間および垂直帰線期間の動作は、上記第１の実施形態におけるものと同様であるので、説明を省略する。

　＜３．２　効果＞
　本実施形態では、上記第１の実施形態と同様に、各段における第２ノードＮ２の電位が、当該段のセット期間および選択期間を除く書き込み期間においてハイレベルとなると共に、当該段のセット期間と、選択期間と、上記休止期間を含む垂直帰線期間とにおいてローレベルとなる。また、本実施形態では、垂直帰線期間の長さが書き込み期間の長さの約３倍となっている。このため、各段における第２ノードＮ２の電位のデューティー比が実質的に１／４となる。すなわち、薄膜トランジスタＭ５のゲート端子および薄膜トランジスタＭ６のゲート端子に与えられる電位のデューティー比が実質的に１／４となる。したがって、本実施形態によれば、薄膜トランジスタＭ５およびＭ６のしきい値変動が、上記第２の実施形態と比べてさらに抑制される。このため、薄膜トランジスタの信頼性がさらに高まるので、当該薄膜トランジスタのサイズをさらに小さくすることができる。その結果、消費電力をさらに低減すると共に、ゲートドライバ４００を備える液晶表示装置の額縁面積をさらに縮小することができる。

　＜４．第４の実施形態＞
　＜４．１　ゲートドライバの詳細な動作＞
　図２４は、本発明の第４の実施形態におけるゲートドライバ４００の詳細な動作を説明するための信号波形図である。なお、液晶表示装置の全体構成および動作と、ゲートドライバ４００の構成と、双安定回路の構成および動作と、クロック制御回路４２０の構成および動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。

　上記第１の実施形態では、１垂直走査期間の約１／２の長さの垂直帰線期間（約８．３ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数（６０Ｈｚ）の倍速である１２０Ｈｚ（約８．３ｍｓｅｃ）としている。これに対して、本実施形態では、図２４に示すように、１垂直走査期間の約１／３の長さの垂直帰線期間（約５．６ｍｓｅｃ）を設けると共に、書き込み期間の駆動周波数を、一般的な駆動周波数の１．５倍速である９０Ｈｚ（約１１．１ｍｓｅｃ）としている。すなわち、本実施形態では、垂直帰線期間の長さが書き込み期間の長さの約１／２倍となっている。なお、本実施形態における書き込み期間および垂直帰線期間の動作は、上記第１の実施形態におけるものと同様であるので、説明を省略する。

　＜４．２　効果＞
　本実施形態では、各段における第２ノードＮ２の電位が、当該段のセット期間および選択期間を除く書き込み期間においてハイレベルとなると共に、当該段のセット期間と、選択期間と、上記休止期間を含む垂直帰線期間とにおいてローレベルとなる。また、本実施形態では、垂直帰線期間の長さが書き込み期間の長さの約１／２倍となっている。このため、各段における第２ノードＮ２の電位のデューティー比が実質的に２／３となる。すなわち、薄膜トランジスタＭ５のゲート端子および薄膜トランジスタＭ６のゲート端子に与えられる電位のデューティー比が実質的に２／３となる。これにより、薄膜トランジスタＭ５およびＭ６のしきい値変動が従来よりも抑制される。また、本実施形態における書き込み期間の駆動周波数は、上記第１の実施形態におけるものよりも低速となる。その結果、消費電力がさらに低減すると共に、回路動作がさらに安定する。したがって、本実施形態によれば、消費電力をさらに低減すると共に回路動作をさらに安定させつつ、薄膜トランジスタの信頼性を従来よりも高めることができる。

　＜５．第５の実施形態＞
　＜５．１　ゲートドライバの電源投入後の動作＞
　図２５は、本発明の第５の実施形態におけるゲートドライバ４００での、電源投入後から最初の垂直走査期間の開始時点（ゲートスタートパルス信号ＧＳＰが最初にローレベルからハイレベルに変化する時点）までの動作を説明するための信号波形図である。なお、液晶表示装置の全体構成および動作と、ゲートドライバ４００の構成および電源投入直後以外の動作と、双安定回路の構成および動作と、クロック制御回路４２０の構成および動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。

　図２５に示すように、電源投入直後から、制御前第１ゲートクロック信号ＧＣＫｆ１および制御前第２ゲートクロック信号ＧＣＫｆ２のゲートドライバ４００（クロック出力回路７３）への供給が開始される。本実施形態では、電源投入後直後にゲートエンドパルス信号ＧＥＰの電位がローレベルからハイレベルに変化する。このとき、ゲートスタートパルス信号ＧＳＰの電位はローレベルである。このため、図１２に示す第１制御信号生成回路７１のセット信号はローレベル、リセット信号Ｒはハイレベルとなり、この第１制御信号生成回路７１の状態信号Ｑである第１制御信号ＣＴ１がローレベルとなる。これにより、図１３に示す第２制御信号生成回路７２の第１の入力はローレベルとなり、第２の入力はローレベルとなり、この第２制御信号生成回路７２の出力である第２制御信号ＣＴ２がローレベルとなる。その結果、制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２がローレベルとなる。すなわち、このとき、制御前ゲートクロック信号ＧＣＫｆの各双安定回路への供給が停止した状態となっている。この状態は、最初の垂直走査期間の書き込み期間においてゲートスタートパルス信号ＧＳＰがハイレベルからローレベルに変化するまで維持される。

　また、電源投入直後にゲートエンドパルス信号ＧＥＰの電位がローレベルからハイレベルに変化するとき、このゲートエンドパルス信号ＧＥＰをエンド信号ＥＤとして受け取る各段において、薄膜トランジスタＭＡおよびＭＢがオン状態となる。これにより、１段目第１ノードＮ１（１）～ｍ段目第１ノードＮ１（ｍ）の電位がローレベルにリセットされると共に、１段目第２ノードＮ２（１）～ｍ段目第２ノードＮ２（ｍ）の電位がローレベルにリセットされる。

　＜５．２　効果＞
　本実施形態によれば、電源投入後から最初の垂直走査期間の開始時点までの期間において不安定となる第１ノードＮ１の電位および第２ノードＮ２の電位がローレベルにリセットされる。また、電源投入後から最初の垂直走査期間の開始時点までの期間には、制御前ゲートクロック信号ＧＣＫｆの各双安定回路への供給が停止した状態となる。このため、第１ノードＮ１の電位および第２ノードＮ２の電位が確実にローレベルに維持される。これにより、回路動作をさらに安定させることができる。

　なお、電源投入後から最初の垂直走査期間の開始時点までの期間においては、ゲートエンドパルス信号ＧＥＰに代えて、電源投入直後にローレベルからハイレベルに変化する他の信号を用いても良い。

　＜６．第６の実施形態＞
　＜６．１　シフトレジスタの構成および動作＞
　図２６は、本発明の第６の実施形態におけるシフトレジスタ４１０の、最前段および最後段以外の構成を示すブロック図である。図２７は、本実施形態におけるシフトレジスタ４１０の最前段側の構成を示すブロック図である。図２８は、本実施形態におけるシフトレジスタ４１０の最後段側の構成を示すブロック図である。なお、液晶表示装置の全体構成および動作と、クロック制御回路４２０の構成および動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。

　図２６～図２８に示すように、本実施形態における各双安定回路には、上記第１の実施形態における各双安定回路と異なり、電荷補充用クロック信号ＣＫＢを受け取るための入力端子が設けられていない。本実施形態における奇数段目には、制御後第１ゲートクロック信号ＧＣＫ１が動作制御用クロック信号ＣＫＡとして与えられ、制御後第２ゲートクロック信号ＧＣＫ２が動作制御用クロック信号ＣＫＡとして与えられる。なお、本実施形態における各双安定回路のその他の端子（入力端子および出力端子）は、上記第１の実施形態の各双安定回路におけるものと同様である。また、本実施形態におけるゲートドライバ４００の基本的な動作は、上記第１の実施形態におけるゲートドライバ４００のものと同様であるので、説明を省略する。

　＜６．２　双安定回路の構成＞
　図２９は、本実施形態における、１段目（最前段）およびｍ段目（最後段）以外の双安定回路の構成を示す回路図である。図２９に示すように、この双安定回路は、上述の特許文献１に記載の双安定回路（図３２）に、薄膜トランジスタＭ８、ＭＡ、およびＭＢを追加したものである。また、本実施形態における双安定回路には、上記第１の実施形態における双安定回路と異なり、薄膜トランジスタＭ４およびＭ９が設けられていない。この双安定回路には、ローレベルの直流電源電位Ｖｓｓ用の入力端子のほか、５個の入力端子４１～４４および４６と１個の出力端子５１とが設けられている。上述のように、この双安定回路には電荷補充用クロック信号ＣＫＢを受け取るための入力端子４７が設けられていない。

　第１駆動部６１は、上記第１の実施形態におけるものと同様に、３個の薄膜トランジスタＭ１、Ｍ５、およびＭＡにより構成されている。第２駆動部６２は、４個の薄膜トランジスタＭ３、Ｍ４、Ｍ８、Ｍ９、およびＭＢと、１個のコンデンサＣ２により構成されている。出力部６３は、上記第１の実施形態におけるものと同様に、２個の薄膜トランジスタＭ２およびＭ６と、１個のコンデンサＣ１により構成されている。

　第１駆動部６１内に設けられた薄膜トランジスタＭ１のソース端子、薄膜トランジスタＭ５のドレイン端子、および薄膜トランジスタＭＡのドレイン端子は第１ノードＮ１に接続されている。第２駆動部６２内に設けられた薄膜トランジスタＭ３のドレイン端子、薄膜トランジスタＭ７のソース端子、薄膜トランジスタＭ８のソース端子、薄膜トランジスタＭＢのドレイン端子、コンデンサＣ２の一端は第２ノードＮ２に接続されている。出力部６３内に設けられた薄膜トランジスタＭ２のゲート端子およびコンデンサＣ１の一端が第１ノードＮ１に接続され、薄膜トランジスタＭ６のゲート端子が第２ノードＮ２に接続されている。なお、各薄膜トランジスタおよび各コンデンサの接続および機能については、上記第１の実施形態におけるものと同様であるので、説明を省略する。

　図３０は、本実施形態における１段目（最前段）の双安定回路の構成を示す回路図である。図３０に示すように、この双安定回路には、図２９に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路と異なり、薄膜トランジスタＭ８および入力端子４４が設けられていない。なお、この双安定回路のその他の構成は、図２９に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路のものと同様であるので、その説明を省略する。

　図３１は、本実施形態におけるｍ段目（最後段）の双安定回路の構成を示す回路図である。図３１に示すように、この双安定回路には、図２９に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路と異なり、薄膜トランジスタＭ７および入力端子４２が設けられていない。なお、この双安定回路のその他の構成は、図２９に示す１段目（最前段）およびｍ段目（最後段）以外の双安定回路のものと同様であるので、その説明を省略する。

　本実施形態においても、上記第１の実施形態と同様に、薄膜トランジスタＭ１によって第１ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ２によって出力制御用スイッチング素子が実現され、薄膜トランジスタＭ３によって第１の第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ５によって第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ６によって出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ７によって第２ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ８によってスタート用スイッチング素子が実現され、薄膜トランジスタＭＡによって第１エンド用スイッチング素子が実現され、薄膜トランジスタＭＢによって第２エンド用スイッチング素子が実現されている。また、コンデンサＣ１によって容量素子が実現されている。

　＜６．３　双安定回路の動作＞
　本実施形態における双安定回路の基本的な動作は、上記第１の実施形態におけるものと同様である。したがって、本実施形態および上記第１の実施形態に互いに共通する動作の説明は省略し、互いの相違点のみについて上記図１０を参照しつつ説明する。

　上記第１の実施形態では、通常動作期間（書き込み期間において、時点ｔ０以前の期間および時点ｔ３以降の期間）において、電荷補充用クロック信号ＣＫＢの電位が１水平期間毎にハイレベルとローレベルとを繰り返すことにより、２水平走査期間毎の１水平期間において薄膜トランジスタＭ９がオン状態となる。このため、薄膜トランジスタＭ９を介して第２ノードＮ２に電荷が供給される。これにより、通常動作期間では、第２ノードＮ２の電位が確実にハイレベルで維持される。これに対して、本実施形態では、電荷補充用クロック信号ＣＫＢを受け取るための入力端子４７および薄膜トランジスタＭ９が設けられていないので、上記第１の実施形態のように、通常動作期間において第２ノードＮ２に電荷が供給されることはない。したがって、通常動作期間における第２ノードＮ２の電位の安定性については、本実施形態は従来のものと変わるものではない。

　また、上記第１の実施形態では、選択期間になると（時点ｔ１になると）、状態信号Ｑの電位がハイレベルとなることにより薄膜トランジスタＭ４がオン状態となる。このため、選択期間において第２ノードＮ２の電位が確実にローレベルとなる。これに対して、本実施形態では、薄膜トランジスタＭ４が設けられていないので、このような選択期間において第２ノードＮ２の電位を確実にローレベルにするための動作がなされない。したがって、選択期間における第２ノードＮ２の電位については、本実施形態は従来のものと変わるものではない。

　なお、本実施形態におけるゲートドライバの詳細な動作についても、上述の通常動作期間および選択期間における第２ノードＮ２の電位が不安定になりやすい点を除き、上記第１の実施形態におけるものと同様であるので、説明を省略する。このように、本実施形態では、上記第１の実施形態よりも通常動作期間および選択期間における第２ノードＮ２の電位が不安定になるので、第１ノードＮ１の電位および状態信号Ｑ（走査信号）の電位にノイズが生じやすくなる。すなわち、本実施形態では、回路動作が不安定になりやすい。

　＜６．４　効果＞
　しかし、本実施形態によっても、薄膜トランジスタＭ５およびＭ６のしきい値変動が従来よりも抑制されると共に、ソース端子にクロック信号が与えられる薄膜トランジスタの数が従来よりも少なくなる。その結果、消費電力を低減しつつ、薄膜トランジスタＭ５およびＭ６の信頼性を高めることができる。これに加えて、本実施形態によれば、上記第１の実施形態と同様に、薄膜トランジスタＭ５およびＭ６の信頼性が高められることにより、これらの薄膜トランジスタＭ５およびＭ６のサイズを小さくすることができる。このように薄膜トランジスタＭ５およびＭ６のサイズを小さくした場合には、消費電力がさらに低減されると共に、ゲートドライバ４００を備えた液晶表示装置の額縁面積を縮小することができる。

　なお、上記第１の実施形態の変形例のように、１段目４０（１）～ｍ－１段目４０（ｍ－１）に薄膜トランジスタＭＡを設けない態様としても良い。この場合、薄膜トランジスタの数がさらに低減されるので、消費電力をさらに低減すると共に、ゲートドライバ４００を備える液晶表示装置の額縁面積をさらに縮小することができる。

　＜７．その他＞
　本発明におけるゲートドライバ４００の構成は、上記各実施形態におけるものに限定されるものではない。すなわち、ゲートドライバ４００が、各双安定回路内に少なくとも薄膜トランジスタＭ５およびＭ６を備え、２水平走査期間よりも長い垂直帰線期間を設けると共に、この垂直帰線期間において各双安定回路へのクロック信号の供給を停止させ、かつ、この垂直帰線期間において、上記薄膜トランジスタＭ５のドレイン端子に接続された第１ノードの電位と上記薄膜トランジスタＭ５およびＭ６のゲート端子に接続された第２ノードＮ２の電位とをオフレベルに維持する構成となっていれば良い。例えば、上記第２の従来例において、上記第１の実施形態における薄膜トランジスタＭ８、ＭＡおよびＭＢを追加した構成としても良い。なお、上記第２の従来例では、トランジスタＴ４およびＴ５が、本発明における薄膜トランジスタＭ５およびＭ６に相当する。また、入力部９２０により第１駆動部６１が実現され、プルダウン駆動部９４０により第２駆動部６２が実現され、出力部４５０により出力部６３が実現されている。このような態様において、書き込み期間の長さおよび垂直帰線期間の長さを、上記第１の実施形態におけるものと同様にすると、第２ノードＮ２が接続されたトランジスタＴ４およびＴ５のゲート端子には、ディーティー比が実質的に１／４の電位が与えられることとなる。これにより、このような態様においては、トランジスタＴ４およびＴ５に生じるしきい値変動を上記第２の従来例よりも抑制することができる。ただし、このような態様では、第２ノードＮ２の電位が書き込み期間におけるディーティー比１／２（書き込み期間の長さおよび垂直帰線期間の長さを、上記第１の実施形態におけるものと同様にすると１／４）となるので、この第２ノードＮ２の電位変動に起因するノイズが第１ノードＮ２の電位および状態信号Ｑの電位に生じる。したがって、回路動作の安定性については、上記第１の実施形態のものよりも劣る。

　上記各実施形態では、垂直帰線期間において各双安定回路へのクロック信号の供給を停止させているが、本発明はこれに限定されるものではない。垂直帰線期間において各双安定回路へのクロック信号の供給を停止させなくても、トランジスタＭ５およびＭ６のしきい値変動を従来よりも抑制することができる。

　上記第１～４の実施形態では、垂直帰線期間の長さをそれぞれ１垂直走査期間の長さの約１／２、約２／３、約３／４、および約１／３としている。このように、薄膜トランジスタの信頼性を高める観点から、垂直帰線期間の長さは十分に長いことが望ましい。

　上記各実施形態および各変形例で示した駆動周波数は例示であり、種々変更可能である。

　上記各実施形態では、クロック制御回路４２０によりクロック信号の双安定回路への供給の制御を行っているが、本発明はこれに限定されるものではない。例えば、上述のクロック制御回路４２０をゲートドライバ４００内に設けずに、表示制御回路２００が上述の制御後第１ゲートクロック信号ＧＣＫ１および制御後第２ゲートクロック信号ＧＣＫ２に相当するクロック信号を直接生成し、双安定回路に供給するようにしても良い。

　上記各実施形態におけるクロック制御回路４２０は、ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰに基づいて、制御前ゲートクロック信号ＧＣＫｆの供給を制御しているが、本発明はこれに限定されるものではない。予め垂直帰線期間の長さが決まっている場合には、ゲートスタートパルス信号ＧＳＰに代えて、垂直帰線期間の長さだけ遅延したゲートエンドパルス信号ＧＥＰを、上記第１制御信号生成回路７１および第２制御信号生成回路７２に与えるようにしても良い。また、上記クロック制御回路４２０の構成は特に限定されるものではない。

　上記各実施形態では、ゲートドライバ４００内に１つのクロック制御回路４２０が設けられているが、本発明はこれに限定されるものではない。例えば、各双安定回路内に、上記クロック制御回路４２０に相当する回路が設けられていても良い。

　上記各実施形態では、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明したが、本発明はこれに限定されるものではない。双安定回路内に設けられている薄膜トランジスタがｐチャネル型であっても本発明を適用することができる。

　上記各実施形態では液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも本発明を適用することができる。また、その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。

　以上により、本発明によれば、消費電力を低減しつつ、スイッチング素子の信頼性を高めた走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法を提供することができる。

　本発明は、走査信号線駆動回路、それを備えた表示装置、およびその走査信号線駆動回路による走査信号線の駆動方法に適用することができ、特に、モノリシック化された走査信号線駆動回路、それを備えた表示装置、およびその走査信号線駆動回路による走査信号線の駆動方法に好適である。

４０（１）～４０（ｍ）…双安定回路
４１～４４、４６、４７…入力端子
５１…出力端子（出力ノード）
６１…第１駆動部
６２…第２駆動部
６３…出力部
７１…第１制御信号生成回路
７２…第２制御信号生成回路
７３…クロック出力回路
７３ａ…第１のＡＮＤ回路
７３ｂ…第２のＡＮＤ回路
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０…シフトレジスタ
４２０…クロック制御回路
６００…表示部
Ｃ１、Ｃ２…コンデンサ（容量素子）
Ｍ１～Ｍ１０、ＭＡ、ＭＢ…薄膜トランジスタ（スイッチング素子）
Ｎ１…第１ノード
Ｎ２…第２ノード
ＧＣＫｆ１…制御前第１ゲートクロック信号
ＧＣＫｆ２…制御後第２ゲートクロック信号
ＧＣＫ１…制御後第１ゲートクロック信号
ＧＣＫ２…制御後第２ゲートクロック信号
ＧＳＰ…ゲートスタートパルス信号
ＧＥＰ…ゲートエンドパルス信号
ＣＫＡ…動作制御用クロック信号
ＣＫＢ…電荷補充用クロック信号
Ｓ…セット信号
Ｒ…リセット信号
ＳＴ…スタート信号
ＥＤ…エンド信号
ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）…走査信号
Ｖｓｓ…ローレベルの直流電源電位

Claims

　複数の走査信号線を駆動する走査信号線駆動回路であって、
　互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備え、
　各双安定回路は、
　　第１ノードに接続され、受け取った信号に基づいて該第１ノードの電位を変化させる第１駆動部と、
　　第２ノードに接続され、受け取った信号に基づいて該第２ノードの電位を変化させる第２駆動部と、
　　前記第１ノードおよび前記第２ノードに接続され、該第１ノードの電位および該第２ノード電位がそれぞれオンレベルおよびオフレベルであり、かつ、該第１駆動部が受け取った信号の電位がオフレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
　前記第１駆動部は、前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１ノードターンオフ用スイッチング素子を有し、
　前記出力部は、前記第２ノードが制御端子に接続され、前記出力信号を出力するための出力ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子を有し、
　前記第１駆動部および前記第２駆動部が、各垂直走査期間のうちの２水平走査期間以上の所定期間において前記第１ノードの電位および前記第２ノードの電位をそれぞれオフレベルに維持することを特徴とする、走査信号線駆動回路。
　前記所定期間において、前記複数の双安定回路への前記クロック信号の供給が停止することを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記所定期間が長いほど、前記クロック信号の周波数が高くなることを特徴とする、請求項２に記載の走査信号線駆動回路。
　前記第１駆動部および第２駆動部は、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記第１ノードの電位および前記第２ノードの電位をそれぞれオフレベルに維持し、
　電源投入後から最初の垂直走査期間の開始までの間にさらに、前記複数の双安定回路への前記クロック信号の供給が停止することを特徴とする、請求項２に記載の走査信号線駆動回路。
　前記シフトレジスタにおける最終段の双安定回路の出力信号がアクティブとなった後に該出力信号を非アクティブとするために電位がオンレベルとなるエンド信号に基づいて、前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止させるクロック制御回路をさらに備えることを特徴とする、請求項２に記載の走査信号線駆動回路。
　最終段の双安定回路における第１駆動部は、前記エンド信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１エンド用スイッチング素子をさらに有し、
　各双安定回路における前記第２駆動部は、前記エンド信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第２エンド用スイッチング素子を有することを特徴とする、請求項２に記載の走査信号線駆動回路。
　最終段以外の各段の双安定回路における第１駆動部は、前記第１エンド用スイッチング素子をさらに有することを特徴とする、請求項６に記載の走査信号線駆動回路。
　最前段以外の各段の双安定回路における第２駆動部は、各垂直走査期間の開始のタイミングでオンレベルとなるスタート信号に基づいて、前記第２ノードの電位をオンレベルに向けて変化させるスタート用スイッチング素子をさらに有することを特徴とする、請求項６に記載の走査信号線駆動回路。
　前記第１駆動部は、セット信号に基づいて、前記第１ノードの電位をオンレベルに向けて変化させる第１ノードターンオン用スイッチング素子をさらに有し、
　最前段の双安定回路における前記セット信号は、前記スタート信号であり、
　最前段以外の双安定回路における前記セット信号は、該双安定回路の前段の双安定回路の出力信号であることを特徴とする、請求項８に記載の走査信号線駆動回路。
　前記出力部は、
　　前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力ノードが他方の導通端子に接続された出力制御用スイッチング素子と、
　　前記出力制御用スイッチング素子の前記制御端子が一端に接続され、前記出力ノードが他端に接続された容量素子とをさらに有することを特徴とする、請求項９に記載の走査信号線駆動回路。
　前記第２駆動部は、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第２ノードターンオフ用スイッチング素子をさらに有することを特徴とする、請求項１０に記載の走査信号線駆動回路。
　前記第２駆動部には、前記第２ノードターンオフ用スイッチング素子として、
　　前記セット信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１の第２ノードターンオフ用スイッチング素子と、
　　前記出力ノードが制御端子に接続され、前記第２ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第２の第２ノードターンオフ用スイッチング素子とが設けられていることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　前記第２ノードターンオフ用スイッチング素子の制御端子は、前記第１ノードに接続されていることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　最前段以外の各段の双安定回路における第２駆動部は、該双安定回路の後段の双安定回路の出力信号に基づいて、前記第２ノードの電位をオンレベルに向けて変化させる第２ノードターンオン用スイッチング素子をさらに有することを特徴とする、請求項１１に記載の走査信号線駆動回路。
　前記クロック信号は、互いに１水平走査期間だけ位相がずれた第１クロック信号および第２クロック信号からなり、
　前記出力制御用スイッチング素子の一方の導通端子には前記第１クロック信号が与えられ、
　前記第２駆動部は、前記第２クロック信号に基づいて前記第２ノードの電位をオンレベルに向けて変化させる電荷補充用スイッチング素子をさらに有することを特徴とする、請求項１１に記載の走査信号線駆動回路。
　複数の走査信号線が配置された表示部と、
　前記複数の走査信号線を駆動する走査信号線駆動回路と
　前記走査信号線駆動回路に、オンレベルとオフレベルとを周期的に繰り返すクロック信号を供給する表示制御回路とを備え、
　前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、前記クロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを含み、
　各双安定回路は、
　　第１ノードに接続され、受け取った信号に基づいて該第１ノードの電位を変化させる第１駆動部と、
　　第２ノードに接続され、受け取った信号に基づいて該第２ノードの電位を変化させる第２駆動部と、
　　前記第１ノードおよび前記第２ノードに接続され、該第１ノードの電位および該第２ノード電位がそれぞれオンレベルおよびオフレベルであり、かつ、該第１駆動部が受け取った信号の電位がオフレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
　前記第１駆動部は、前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１ノードターンオフ用スイッチング素子を有し、
　前記出力部は、前記第２ノードが制御端子に接続され、前記出力信号を出力するための出力ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子を有し、
　前記第１駆動部および前記第２駆動部が、各垂直走査期間のうちの２水平走査期間以上の所定期間において前記第１ノードの電位および前記第２ノードの電位をそれぞれオフレベルに維持することを特徴とする、表示装置。
　前記所定期間において、前記複数の双安定回路への前記クロック信号の供給が停止することを特徴とする、請求項１６に記載の表示装置。
　前記走査信号線駆動回路は、前記シフトレジスタにおける最終段の双安定回路の出力信号がアクティブとなった後に該出力信号を非アクティブとするために電位がオンレベルとなるエンド信号に基づいて、前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止させるクロック制御回路をさらに含むことを特徴とする、請求項１７に記載の表示装置。
　前記表示制御回路は、前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止することを特徴とする、請求項１７に記載の表示装置。
　前記表示制御回路は、前記所定期間が長いほど、前記クロック信号の周波数を高めることを特徴とする、請求項１７に記載の表示装置。
　前記表示部と前記走査信号線駆動回路とは一体的に形成されていることを特徴とする、請求項１６から２０までのいずれか一項に記載の表示装置。
　互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備えた走査信号線駆動回路による、複数の走査信号線の駆動方法であって、
　各双安定回路において信号を受け取り、該信号に基づいて、該双安定回路における第１ノードの電位を変化させるステップと、
　各双安定回路において信号を受け取り、該信号に基づいて、該双安定回路における第２ノードの電位を変化させるステップと、
　前記第１ノードの電位および前記第２ノードの電位がそれぞれオンレベルおよびオフレベルであり、かつ、前記第１ノードの電位を変化させるステップにおいて各双安定回路が受け取った信号の電位がオフレベルであるときに、アクティブな前記出力信号を出力するステップとを備え、
　各双安定回路は、
　　前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた第１ノードターンオフ用スイッチング素子と、
　　前記第２ノードが制御端子に接続され、前記出力信号を出力するための出力ノードが一方の導通端子に接続され、オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子を有し、
　前記第１ノードの電位を変化させるステップでは、各垂直走査期間のうちの２水平走査期間以上の所定期間において前記第１ノードの電位がオフレベルに維持され、
　前記第２ノードの電位を変化させるステップでは、前記所定期間において前記第２ノードの電位がオフレベルに維持されることを特徴とする、駆動方法。
　前記所定期間において、前記複数の双安定回路への前記クロック信号の供給を停止するステップをさらに備えることを特徴とする、請求項２２に記載の駆動方法。
　前記所定期間が長いほど、前記クロック信号の周波数が高くなることを特徴とする、請求項２３に記載の駆動方法
　前記第１ノードの電位を変化させるステップでは、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記第１ノードの電位がオフレベルに維持され、
　前記第２ノードの電位を変化させるステップでは、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記第２ノードの電位がオフレベルに維持され、
　前記クロック信号の供給を停止するステップでは、電源投入後から最初の垂直走査期間の開始までの間にさらに、前記クロック信号の供給が停止されることを特徴とする、請求項２３に記載の駆動方法。