KR20140033139A

KR20140033139A - 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 주사 신호선의 구동 방법

Info

Publication number: KR20140033139A
Application number: KR1020137033460A
Authority: KR
Inventors: 야스아키 이와세
Original assignee: 샤프 가부시키가이샤
Priority date: 2011-05-23
Filing date: 2012-05-16
Publication date: 2014-03-17
Also published as: CN103503057A; WO2012161042A1; US9362892B2; JP5372268B2; US20140111495A1; KR101552420B1; CN103503057B; JPWO2012161042A1

Abstract

소비 전력을 저감시키면서 스위칭 소자의 신뢰성을 높이는 것을 목적으로 한다. 수직 귀선 기간이 되면, 엔드 신호(ED)가 로우 레벨에서 하이 레벨로 변화한다. 주사 신호선 구동 회로의 시프트 레지스터에 포함되는, 서로 종속 접속된 m단의 쌍안정 회로의 1 내지 m-1단째 제1 노드(N1)의 전위가 확실하게 로우 레벨로 유지됨과 함께, 1 내지 m-1단째 제2 노드(N2)의 전위가 하이 레벨에서 로우 레벨로 변화한다. m단째의 쌍안정 회로에서는, m단째 제1 노드(N1)의 전위가 하이 레벨에서 로우 레벨로 변화함과 함께, m단째 제2 노드(N2)의 전위가 로우 레벨로 유지된다. 또한, 클록 신호(CKA, CKB)의 쌍안정 회로에의 공급이 정지된다. 다음 수직 주사 기간에서의 기입 기간까지, 각 단에서의 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 로우 레벨로 유지된다.

Description

주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 주사 신호선의 구동 방법{SCANNING SIGNAL LINE DRIVING CIRCUIT, DISPLAY DEVICE PROVIDED THEREWITH, AND SCANNING SIGNAL LINE DRIVING METHOD}

본 발명은 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 주사 신호선의 구동 방법에 관한 것으로, 특히, 모놀리식화에 적합한 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 그 주사 신호선 구동 회로에 의한 주사 신호선의 구동 방법에 관한 것이다.

종래, 액정 표시 장치의 게이트 라인(주사 신호선)을 구동하기 위한 게이트 드라이버(주사 신호선 구동 회로)는 액정 패널을 구성하는 기판의 주변부에 IC(Integrated Circuit) 칩으로서 탑재되는 경우가 많았다. 그러나 최근 들어, 기판 상에 직접 게이트 드라이버를 형성하는 일이 점점 많이 이루어지고 있다. 이러한 게이트 드라이버는 「모놀리식 게이트 드라이버」등으로 불리고 있다.

모놀리식 게이트 드라이버를 구비한 액정 표시 장치에서는, 종래부터 아몰퍼스 실리콘(a-Si)을 사용한 박막 트랜지스터(이하 「a-SiTFT」라고 함)가 구동 소자로서 채용되었다. 그러나 최근 들어, 미결정 실리콘(μc-Si)을 사용한 박막 트랜지스터(이하 「μc-SiTFT」라고 함) 또는 산화물 반도체(예를 들어 IGZO)를 사용한 박막 트랜지스터가 구동 소자로서 채용되기 시작하고 있다. 이하에서는, IGZO를 사용한 박막 트랜지스터를 「IGZOTFT」라고 한다. 이것들의 μc-SiTFT 및 IGZOTFT는 a-SiTFT보다도 이동도가 높다. 이로 인해, μc-SiTFT 또는 IGZOTFT를 구동 소자로서 채용함으로써, 액정 표시 장치의 프레임 면적의 축소 및 고정밀화를 실현할 수 있다.

그런데, 액티브 매트릭스형의 액정 표시 장치의 표시부에는, 복수개의 소스 라인(영상 신호선)과, 복수개의 게이트 라인과, 이들의 복수개의 소스 라인과 복수개의 게이트 라인의 교차점에 각각 대응하여 설치된 복수개의 화소 형성부가 포함되어 있다. 이들의 화소 형성부는, 매트릭스 형상으로 배치됨으로써 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 라인에 게이트 단자가 접속됨과 함께, 당해 교차점을 통과하는 소스 라인에 소스 단자가 접속된 박막 트랜지스터(스위칭 소자) 및 화소 전압값을 유지하기 위한 화소 용량 등을 포함하고 있다. 액티브 매트릭스형의 액정 표시 장치에는, 또한, 상술한 게이트 드라이버와, 소스 라인을 구동하기 위한 소스 드라이버(영상 신호선 구동 회로)가 설치되어 있다.

화소 전압값을 나타내는 영상 신호는 소스 라인에 의해 전달되지만, 각 소스 라인은 복수행분의 화소 전압값을 나타내는 영상 신호를 일시(동시)에 전달할 수 없다. 이로 인해, 매트릭스 형상으로 배치된 상술한 화소 형성부 내의 화소 용량에의 영상 신호의 기입(충전)은 1행씩 순차적으로 행해진다. 따라서, 복수개의 게이트 라인이 소정 기간씩 순차적으로 선택되도록, 게이트 드라이버는 복수단을 포함하여 이루어지는 시프트 레지스터에 의해 구성되어 있다. 시프트 레지스터의 각 단은, 각 시점에서 2개의 상태(제1 상태 및 제2 상태) 중 어느 한쪽의 상태로 되어 있어서 당해 상태를 나타내는 신호(이하, 「상태 신호」라고 함)를 주사 신호로서 출력하는 쌍안정 회로로 되어 있다. 그리고, 시프트 레지스터 내의 복수의 쌍안정 회로부터 순차적으로 액티브한 주사 신호가 출력됨으로써, 상술한 바와 같이, 화소 용량에의 영상 신호의 기입이 1행씩 순차적으로 행해진다.

종래의 게이트 드라이버에 있어서의 쌍안정 회로는, 예를 들어 도 32에 도시한 바와 같이 구성되어 있다. 이러한 쌍안정 회로는, 예를 들어 특허문헌 1에 개시되어 있다. 또한, 도 32에서의 트랜지스터(M3 및 M7)는, 특허문헌 1에 개시되어 있는 바와 같이 멀티 게이트화된 구성이어도 된다. 이하에서는, 도 32에 도시하는 쌍안정 회로를 「제1 종래예」라고 한다. 이 제1 종래예에서는, 전단으로부터 보내지는 주사 신호(GOUT)(i-1)(세트 신호(S))가 하이 레벨이 되면, 트랜지스터(M3)가 온 상태가 되므로, 제2 노드(N2)의 전위는 로우 레벨이 된다. 이에 의해, 트랜지스터(M5 및 M6)가 오프 상태가 된다. 따라서, 주사 신호(GOUT)(i-1)가 하이 레벨이 됨으로써, 제1 노드(N1)의 전위가 하이 레벨이 되고, 콘덴서(C1)가 충전된다. 이 상태일 때, 클록 신호(CK)의 전위가 게이트 라인에 나타난다. 이상에 의해, 각 쌍안정 회로에 있어서 전단으로부터 보내지는 주사 신호(GOUT)(i-1)가 하이 레벨이 된 후, 당해 각 쌍안정 회로에 제공하는 클록 신호(CK)의 전위를 하이 레벨로 함으로써, 시프트 레지스터 내의 복수의 쌍안정 회로부터 순차적으로 액티브한 주사 신호가 출력된다. 이에 의해, 복수개의 게이트 라인이 1개씩 순차적으로 구동된다. 각 쌍안정 회로에 있어서, 액티브한 주사 신호를 출력하기 위한 동작이 행해지는 기간 이외의 기간(후술하는 「통상 동작 기간」)에는, 제1 노드(N1)의 전위가 로우 레벨에서 유지되도록 제2 노드(N2)의 전위는 하이 레벨에서 유지되어 있다.

상술한 바와 같이, 상기 통상 동작 기간에, 제1 노드(N1)의 전위가 로우 레벨에서 유지되도록 제2 노드(N2)의 전위는 하이 레벨에서 유지될 필요가 있다. 이로 인해, 이 통상 동작 기간에서는, 상술한 트랜지스터(M5 및 M6)의 게이트 단자에는 하이 레벨의 전위(제2 노드(N2)의 전위)가 항상 제공된다. 액티브한 주사 신호를 출력하기 위한 동작이 행해지는 기간은 각 수직 주사 기간에서 얼마 안되므로, 트랜지스터(M5 및 M6)의 게이트 단자에는 실질적으로 직류의 전위가 제공된다. 그 결과, 이들의 트랜지스터(M5 및 M6)에 발생하는 임계값 변동이 커지므로, 트랜지스터의 신뢰성의 저하를 초래하게 된다.

본원 발명에 관련하여 특허문헌 2에는, 도 33에 도시한 바와 같이, 입력부(920), 풀업 구동부(930), 풀 다운 구동부(940) 및 출력부(950)에 의해 구성되는 쌍안정 회로를 복수 포함한 게이트 드라이버가 개시되어 있다. 이하에서는, 도 33에 도시하는 쌍안정 회로를 「제2 종래예」라고 한다. 이 제2 종래예에 있어서의 입력부(920)는 트랜지스터(T1)를 포함하여 이루어지고, 풀업 구동부(930)는 트랜지스터(T9 및 T10), 풀 다운 구동부(940)는 트랜지스터(T3, T4, T7, T8 및 T11)를 포함하여 이루어지고, 출력부(950)는 트랜지스터(T1, T5, T6) 및 콘덴서(C1)를 포함하여 이루어져 있다. 트랜지스터(T4 및 T5)의 게이트 단자에는 제2 노드가 접속되어 있다. 이들 트랜지스터(T4 및 T5)는 각각 상술한 트랜지스터(M5 및 M6)에 상당한다. 이 쌍안정 회로에는 2상의 클록 신호(CK1 및 CK2)(듀티비1/4)가 제공된다. 클록 신호(CK1)는, 트랜지스터(T1)의 드레인 단자와, 트랜지스터(T9)의 게이트 단자 및 드레인 단자와, 트랜지스터(T11)의 게이트 단자에 제공된다. 이 클록 신호(CK1)는 또한, 트랜지스터(T9)를 통하여 트랜지스터(T4)의 게이트 단자와 트랜지스터(T5)의 게이트 단자에도 제공된다. 클록 신호(CK2)는, 트랜지스터(T8)의 게이트 단자와, 트랜지스터(T10)의 게이트 단자 및 드레인 단자에 제공된다. 이 클록 신호(CK2)는 또한, 트랜지스터(T10)를 통하여 트랜지스터(T6)의 게이트 단자에도 제공된다.

이 제2 종래예에서는, 상기 제1 종래예와 마찬가지로, 액티브한 주사 신호를 출력하기 위한 동작이 행해지는 기간에서 제2 노드(N2)의 전위가 로우 레벨이 된다. 한편, 상기 통상 동작 기간에서는, 제2 노드(N2)의 전위는, 클록 신호(CK1)가 하이 레벨이 되면 하이 레벨이 되고, 클록 신호(CK2)가 하이 레벨이 되면 로우 레벨이 된다. 따라서, 이 제2 노드(N2)가 접속된 트랜지스터(T4 및 T5)의 게이트 단자에는 듀티비가 실질적으로 1/2의 전위가 제공되게 된다. 그 결과, 이들 트랜지스터(T4 및 T5)에 발생하는 임계값 변동을 억제할 수 있으므로, 트랜지스터의 신뢰성을 높일 수 있다.

일본 특허 공개 제2006-107692호 공보 일본 특허 공개 제2006-351171호 공보

그러나, 상기 제2 종래예에 따르면, 클록 신호가 제공되는 트랜지스터의 수가 많아지므로, 소비 전력이 증대한다.

따라서, 본 발명은 소비 전력을 저감시키면서 스위칭 소자의 신뢰성을 높인 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 주사 신호선의 구동 방법을 제공하는 것을 목적으로 한다.

본 발명의 제1 국면은, 복수의 주사 신호선을 구동하는 주사 신호선 구동 회로이며,

서로 종속 접속된 복수의 쌍안정 회로를 포함하고, 외부로부터 입력되어 온 레벨과 오프 레벨을 주기적으로 반복하는 클록 신호에 기초하여 상기 복수의 쌍안정 회로의 출력 신호를 순차적으로 액티브로 하는 시프트 레지스터를 구비하고,

각 쌍안정 회로는,

제1 노드에 접속되고, 수취한 신호에 기초하여 상기 제1 노드의 전위를 변화시키는 제1 구동부와,

제2 노드에 접속되고, 수취한 신호에 기초하여 상기 제2 노드의 전위를 변화시키는 제2 구동부와,

상기 제1 노드 및 상기 제2 노드에 접속되고, 상기 제1 노드의 전위 및 상기 제2 노드 전위가 각각 온 레벨 및 오프 레벨이며, 또한, 상기 제1 구동부가 수취한 신호의 전위가 오프 레벨일 때, 액티브한 상기 출력 신호를 상기 클록 신호에 기초하여 출력하는 출력부를 갖고,

상기 제1 구동부는, 상기 제2 노드가 제어 단자에 접속되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 노드 턴오프용 스위칭 소자를 갖고,

상기 출력부는, 상기 제2 노드가 제어 단자에 접속되고, 상기 출력 신호를 출력하기 위한 출력 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 출력 노드 턴오프용 스위칭 소자를 갖고,

상기 제1 구동부 및 상기 제2 구동부가, 각 수직 주사 기간 중 2수평 주사 기간 이상의 소정 기간에서 상기 제1 노드의 전위 및 상기 제2 노드의 전위를 각각 오프 레벨로 유지하는 것을 특징으로 한다.

본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,

상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급이 정지되는 것을 특징으로 한다.

본 발명의 제3 국면은, 본 발명의 제2 국면에 있어서,

상기 소정 기간이 길수록 상기 클록 신호의 주파수가 높아지는 것을 특징으로 한다.

본 발명의 제4 국면은, 본 발명의 제2 국면에 있어서,

상기 제1 구동부 및 제2 구동부는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 제1 노드의 전위 및 상기 제2 노드의 전위를 각각 오프 레벨로 유지하고,

전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급이 정지되는 것을 특징으로 한다.

본 발명의 제5 국면은, 본 발명의 제2 국면에 있어서,

상기 시프트 레지스터에 있어서의 최종단의 쌍안정 회로의 출력 신호가 액티브 된 후에 상기 출력 신호를 비액티브로 하기 위하여 전위가 온 레벨이 되는 엔드 신호에 기초하여, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지시키는 클록 제어 회로를 또한 구비하는 것을 특징으로 한다.

본 발명의 제6 국면은, 본 발명의 제2 국면에 있어서,

최종단의 쌍안정 회로에 있어서의 제1 구동부는, 상기 엔드 신호가 제어 단자에 제공되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 엔드용 스위칭 소자를 또한 갖고,

각 쌍안정 회로에 있어서의 상기 제2 구동부는, 상기 엔드 신호가 제어 단자에 제공되고, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제2 엔드용 스위칭 소자를 갖는 것을 특징으로 한다.

본 발명의 제7 국면은, 본 발명의 제6 국면에 있어서,

최종단 이외의 각 단의 쌍안정 회로에 있어서의 제1 구동부는, 상기 제1 엔드용 스위칭 소자를 또한 갖는 것을 특징으로 한다.

본 발명의 제8 국면은, 본 발명의 제6 국면에 있어서,

최전단 이외의 각 단의 쌍안정 회로에 있어서의 제2 구동부는, 각 수직 주사 기간의 개시의 타이밍에서 온 레벨이 되는 스타트 신호에 기초하여 상기 제2 노드의 전위를 온 레벨을 향하여 변화시키는 스타트용 스위칭 소자를 또한 갖는 것을 특징으로 한다.

본 발명의 제9 국면은, 본 발명의 제8 국면에 있어서,

상기 제1 구동부는, 세트 신호에 기초하여 상기 제1 노드의 전위를 온 레벨을 향하여 변화시키는 제1 노드 턴온용 스위칭 소자를 또한 갖고,

최전단의 쌍안정 회로에 있어서의 상기 세트 신호는 상기 스타트 신호이며,

최전단 이외의 쌍안정 회로에 있어서의 상기 세트 신호는 상기 쌍안정 회로의 전단의 쌍안정 회로의 출력 신호인 것을 특징으로 한다.

본 발명의 제10 국면은, 본 발명의 제9 국면에 있어서,

상기 출력부는,

상기 제1 노드가 도통 단자에 접속되고, 상기 클록 신호가 한쪽 도통 단자에 제공되고, 상기 출력 노드가 다른 쪽의 도통 단자에 접속된 출력 제어용 스위칭 소자와,

상기 출력 제어용 스위칭 소자의 제어 단자가 일단부에 접속되고, 상기 출력 노드가 타단부에 접속된 용량 소자를 또한 갖는 것을 특징으로 한다.

본 발명의 제11 국면은, 본 발명의 제10 국면에 있어서,

상기 제2 구동부는, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제2 노드 턴오프용 스위칭 소자를 또한 갖는 것을 특징으로 한다.

본 발명의 제12 국면은, 본 발명의 제11 국면에 있어서,

상기 제2 구동부에는, 상기 제2 노드 턴오프용 스위칭 소자로서,

상기 세트 신호가 제어 단자에 제공되고, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1의 제2 노드 턴오프용 스위칭 소자와,

상기 출력 노드가 제어 단자에 접속되고, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제2의 제2 노드 턴오프용 스위칭 소자가 설치되어 있는 것을 특징으로 한다.

본 발명의 제13 국면은, 본 발명의 제11 국면에 있어서,

상기 제2 노드 턴오프용 스위칭 소자의 제어 단자가 상기 제1 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제14 국면은, 본 발명의 제11 국면에 있어서,

최전단 이외의 각 단의 쌍안정 회로에 있어서의 제2 구동부는, 상기 쌍안정 회로의 후단의 쌍안정 회로의 출력 신호에 기초하여 상기 제2 노드의 전위를 온 레벨을 향하여 변화시키는 제2 노드 턴온용 스위칭 소자를 또한 갖는 것을 특징으로 한다.

본 발명의 제15 국면은, 본 발명의 제11 국면에 있어서,

상기 클록 신호는, 서로 1수평 주사 기간만큼 위상이 어긋난 제1 클록 신호 및 제2 클록 신호를 포함하여 이루어지고,

상기 출력 제어용 스위칭 소자의 한쪽 도통 단자에는 상기 제1 클록 신호가 제공되고,

상기 제2 구동부는, 상기 제2 클록 신호에 기초하여 상기 제2 노드의 전위를 온 레벨을 향하여 변화시키는 전하 보충용 스위칭 소자를 또한 갖는 것을 특징으로 한다.

본 발명의 제16 국면은, 표시 장치이며,

복수의 주사 신호선이 배치된 표시부와,

상기 복수의 주사 신호선을 구동하는 주사 신호선 구동 회로와,

상기 주사 신호선 구동 회로에 온 레벨과 오프 레벨을 주기적으로 반복하는 클록 신호를 공급하는 표시 제어 회로를 구비하고,

상기 주사 신호선 구동 회로는, 서로 종속 접속된 복수의 쌍안정 회로를 갖고, 상기 클록 신호에 기초하여 상기 복수의 쌍안정 회로의 출력 신호를 순차적으로 액티브로 하는 시프트 레지스터를 포함하고,

각 쌍안정 회로는,

본 발명의 제17 국면은, 본 발명의 제16 국면에 있어서,

본 발명의 제18 국면은, 본 발명의 제17 국면에 있어서,

상기 주사 신호선 구동 회로는, 상기 시프트 레지스터에 있어서의 최종단의 쌍안정 회로의 출력 신호가 액티브가 된 후에 상기 출력 신호를 비액티브로 하기 위하여 전위가 온 레벨이 되는 엔드 신호에 기초하여, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지시키는 클록 제어 회로를 또한 포함하는 것을 특징으로 한다.

본 발명의 제19 국면은, 본 발명의 제17 국면에 있어서,

상기 표시 제어 회로는, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지하는 것을 특징으로 한다.

본 발명의 제20 국면은, 본 발명의 제17 국면에 있어서,

상기 표시 제어 회로가, 상기 소정 기간이 길수록 상기 클록 신호의 주파수를 높이는 것을 특징으로 한다.

본 발명의 제21 국면은, 본 발명의 제16 국면부터 제20 국면까지 중 어느 하나에 있어서,

상기 표시부와 상기 주사 신호선 구동 회로가 일체적으로 형성되어 있는 것을 특징으로 한다.

본 발명의 제22 국면은, 서로 종속 접속된 복수의 쌍안정 회로를 포함하고, 외부로부터 입력되어 온 레벨과 오프 레벨을 주기적으로 반복하는 클록 신호에 기초하여 상기 복수의 쌍안정 회로의 출력 신호를 순차적으로 액티브로 하는 시프트 레지스터를 구비한 주사 신호선 구동 회로에 의한 복수의 주사 신호선의 구동 방법이며,

각 쌍안정 회로에 있어서 신호를 수취하고, 상기 신호에 기초하여 상기 쌍안정 회로에 있어서의 제1 노드의 전위를 변화시키는 스텝과,

각 쌍안정 회로에 있어서 신호를 수취하고, 상기 신호에 기초하여 상기 쌍안정 회로에 있어서의 제2 노드의 전위를 변화시키는 스텝과,

상기 제1 노드의 전위 및 상기 제2 노드의 전위가 각각 온 레벨 및 오프 레벨이며, 또한, 상기 제1 노드의 전위를 변화시키는 스텝에 있어서 각 쌍안정 회로가 수취한 신호의 전위가 오프 레벨일 때, 액티브한 상기 출력 신호를 출력하는 스텝을 구비하고,

각 쌍안정 회로는,

상기 제2 노드가 제어 단자에 접속되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 노드 턴오프용 스위칭 소자와,

상기 제2 노드가 제어 단자에 접속되고, 상기 출력 신호를 출력하기 위한 출력 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 출력 노드 턴오프용 스위칭 소자를 갖고,

상기 제1 노드의 전위를 변화시키는 스텝에서는, 각 수직 주사 기간 중 2수평 주사 기간 이상의 소정 기간에서 상기 제1 노드의 전위가 오프 레벨로 유지되고,

상기 제2 노드의 전위를 변화시키는 스텝에서는, 상기 소정 기간에서 상기 제2 노드의 전위가 오프 레벨로 유지되는 것을 특징으로 한다.

본 발명의 제23 국면은, 본 발명의 제22 국면에 있어서,

상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지하는 스텝을 또한 구비하는 것을 특징으로 한다.

본 발명의 제24 국면은, 본 발명의 제23 국면에 있어서,

본 발명의 제25 국면은, 본 발명의 제23 국면에 있어서,

상기 제1 노드의 전위를 변화시키는 스텝에서는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 제1 노드의 전위가 오프 레벨로 유지되고,

상기 제2 노드의 전위를 변화시키는 스텝에서는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 제2 노드의 전위가 오프 레벨로 유지되고,

상기 클록 신호의 공급을 정지하는 스텝에서는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 클록 신호의 공급이 정지되는 것을 특징으로 한다.

본 발명의 제1 국면에 따르면, 각 수직 주사 기간 중 2수평 주사 기간 이상의 소정 기간에 있어서, 각 쌍안정 회로에 있어서의 제2 노드의 전위가 오프 레벨이 된다. 이로 인해, 제1 노드 턴오프용 스위칭 소자의 제어 단자 및 출력 노드 턴오프용 스위칭 소자의 제어 단자에 제공되는 전위의 듀티비가 실질적으로 종래보다도 저감된다. 이에 의해, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 임계값 변동이 억제된다. 이들 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 신뢰성을 높일 수 있음으로써, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 크기를 축소할 수 있다. 이와 같이, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 크기를 축소함으로써 소비 전력을 저감시킬 수 있다. 이상에 의해, 소비 전력을 저감시키면서, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 신뢰성을 높일 수 있다. 또한, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 크기를 축소함으로써 주사 신호선 구동 회로의 크기를 축소할 수 있다.

본 발명의 제2 국면에 따르면, 또한, 이 상기 소정 기간에 있어서는, 클록 신호의 쌍안정 회로에의 공급이 정지된다. 이로 인해, 상기 소정 기간에 있어서, 제1 노드의 전위 및 제2 노드의 전위가 확실하게 로우 레벨로 유지된다. 이에 의해, 각 쌍안정 회로에 있어서의 제2 노드의 전위가 확실하게 오프 레벨로 유지된다. 따라서, 각 쌍안정 회로에 있어서의 제2 노드의 전위의 듀티비가 확실하게 종래보다도 저감된다. 그 결과, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 임계값 변동을 확실하게 억제함으로써, 이것들의 신뢰성을 확실하게 높일 수 있다.

본 발명의 제3 국면에 따르면, 상기 소정 기간이 길수록 클록 신호의 주파수가 높아진다. 이로 인해, 1수직 주사 기간의 길이가 일정해진다. 이에 의해, 실질적인 구동 주파수를 저하시키지 않고, 제1 노드 턴오프용 스위칭 소자 및 출력 노드 턴오프용 스위칭 소자의 신뢰성을 높일 수 있다.

본 발명의 제4 국면에 따르면, 전원 투입 후에 제1 노드의 전위 및 제2 노드의 전위가 오프 레벨로 리셋된다. 또한, 전원 투입 후부터 최초의 수직 주사 기간의 개시 시점까지의 동안에는 클록 신호의 쌍안정 회로에의 공급이 정지된다. 이로 인해, 제1 노드의 전위 및 제2 노드의 전위가 확실하게 오프 레벨로 유지된다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제5 국면에 따르면, 클록 제어 회로가 엔드 신호에 기초하여 클록 신호의 쌍안정 회로에의 공급을 제어한다. 이로 인해, 클록 신호의 공급의 제어가 확실하게 행해진다. 이에 의해, 회로 동작을 안정시킬 수 있다.

본 발명의 제6 국면에 따르면, 엔드 신호에 기초하여 수직 귀선 기간의 개시 시에 있어서, 각 쌍안정 회로에 있어서의 제2 노드의 전위가 확실하게 오프 레벨이 됨과 함께, 적어도 최종단의 쌍안정 회로에 있어서의 제1 노드의 전위가 확실하게 오프 레벨이 된다. 이에 의해, 제1 노드 턴오프용 스위칭 소자의 제어 단자 및 출력 노드 턴오프용 스위칭 소자의 제어 단자에 제공되는 전위의 듀티비를 확실하게 종래보다도 저감시킴과 함께, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제7 국면에 따르면, 엔드 신호에 기초하여 수직 귀선 기간의 개시 시에 있어서, 각 쌍안정 회로에 있어서의 제1 노드의 전위가 확실하게 오프 레벨이 된다. 이에 의해, 제1 노드 턴오프용 스위칭 소자의 제어 단자 및 출력 노드 턴오프용 스위칭 소자의 제어 단자에 제공되는 전위의 듀티비가 보다 확실하게 종래보다도 저감됨과 함께, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제8 국면에 따르면, 수직 주사 기간의 개시 시에 있어서, 스타트 신호에 의해, 최전단 이외의 쌍안정 회로의 제2 노드의 전위가 확실하게 온 레벨이 된다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제9 국면에 따르면, 세트 신호에 기초하여 제1 노드의 전위가 확실하게 온 레벨이 된다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제10 국면에 따르면, 제1 노드의 전위 및 제2 노드의 전위에 기초하여 클록 신호에 기초하는 출력 신호가 확실하게 출력된다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제11 국면에 따르면, 제2 노드의 전위를 확실하게 온 레벨 또는 오프 레벨로 유지할 수 있다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제12 국면 또는 제13 국면에 따르면, 제2 노드의 전위를 보다 확실하게 오프 레벨로 유지할 수 있다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제14 국면에 따르면, 리셋 신호에 기초하여 제2 노드의 전위가 확실하게 온 레벨이 된다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제15 국면에 따르면, 액티브한 출력 신호를 출력하기 위한 동작이 행해지는 기간 이외의 기간 중 제2 클록 신호가 온 레벨이 되어 있는 기간에 제2 노드의 전위가 상승한다. 이로 인해, 액티브한 출력 신호를 출력하기 위한 동작이 행해지는 기간 이외의 기간에서 제2 노드의 전위를 확실하게 하이 레벨로 유지할 수 있다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

본 발명의 제16 국면, 제17 국면 및 제20 국면에 따르면, 표시 장치에 있어서, 각각 본 발명의 제1 국면, 제2 국면 및 제3 국면과 동일한 효과를 발휘할 수 있다.

본 발명의 제18 국면에 따르면, 주사 신호선 구동 회로측에서 클록 신호의 공급을 확실하게 정지시킬 수 있다.

본 발명의 제19 국면에 따르면, 표시 제어 회로측에서 클록 신호의 공급을 확실하게 정지시킬 수 있다.

본 발명의 제21 국면에 따르면, 표시 장치의 프레임 면적을 축소할 수 있다.

본 발명의 제22 국면 내지 제25 국면에 따르면, 주사 신호선의 구동 방법에 있어서, 각각 본 발명의 제1 국면 내지 제4 국면과 동일한 효과를 발휘할 수 있다.

도 1은 본 발명의 제1 실시 형태에 관한 액정 표시 장치의 전체 구성을 도시하는 블록도이다.
도 2는 상기 제1 실시 형태에 있어서의 게이트 드라이버의 구성을 설명하기 위한 블록도이다.
도 3은 상기 제1 실시 형태에 있어서의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 4는 상기 제1 실시 형태에 있어서의 시프트 레지스터의 최전단측의 구성을 도시하는 블록도이다.
도 5는 상기 제1 실시 형태에 있어서의 시프트 레지스터의 최후단측의 구성을 도시하는 블록도이다.
도 6은 상기 제1 실시 형태에 있어서의 게이트 드라이버의 동작을 설명하기 위한 신호 파형도이다.
도 7은 상기 제1 실시 형태에 있어서의 최전단 및 최후단 이외의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 8은 상기 제1 실시 형태에 있어서의 최전단의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 9는 상기 제1 실시 형태에 있어서의 최후단의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 10은 상기 제1 실시 형태에 있어서의 쌍안정 회로의 동작을 설명하기 위한 신호 파형도이다.
도 11은 상기 제1 실시 형태에 있어서의 클록 제어 회로의 구성을 도시하는 블록도이다.
도 12는 상기 제1 실시 형태에 있어서의 제1 제어 신호 생성 회로의 구성을 도시하는 회로도이다.
도 13은 상기 제1 실시 형태에 있어서의 제2 제어 신호 생성 회로의 구성을 도시하는 회로도이다.
도 14는 상기 제1 실시 형태에 있어서의 클록 출력 회로의 구성을 도시하는 회로도이다.
도 15는 상기 제1 실시 형태에 있어서의 클록 제어 회로의 동작을 설명하기 위한 신호 파형도이다.
도 16은 상기 제1 실시 형태에 있어서의 게이트 드라이버의 상세한 동작을 설명하기 위한 신호 파형도이다.
도 17은 상기 제1 실시 형태의 제1 변형예에 있어서의 최전단 및 최후단 이외의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 18은 상기 제1 실시 형태의 제1 변형예에 있어서의 최전단의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 19는 상기 제1 실시 형태의 제2 변형예에 있어서의 게이트 드라이버의 상세한 동작을 설명하기 위한 신호 파형도이다.
도 20은 상기 제1 실시 형태의 제3 변형예에 있어서의 게이트 드라이버의 상세한 동작을 설명하기 위한 신호 파형도이다.
도 21은 상기 제1 실시 형태의 제4 변형예에 있어서의 최전단 및 최후단 이외의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 22는 본 발명의 제2 실시 형태에 있어서의 게이트 드라이버의 상세한 동작을 설명하기 위한 신호 파형도이다.
도 23은 본 발명의 제3 실시 형태에 있어서의 게이트 드라이버의 상세한 동작을 설명하기 위한 신호 파형도이다.
도 24는 본 발명의 제4 실시 형태에 있어서의 게이트 드라이버의 상세한 동작을 설명하기 위한 신호 파형도이다.
도 25는 본 발명의 제5 실시 형태에 있어서의 게이트 드라이버에서의 전원 투입 후부터 최초의 수직 주사 기간의 개시 시점까지의 동작을 설명하기 위한 신호 파형도이다.
도 26은 본 발명의 제6 실시 형태에 있어서의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 27은 상기 제6 실시 형태에 있어서의 시프트 레지스터의 최전단측의 구성을 도시하는 블록도이다.
도 28은 상기 제6 실시 형태에 있어서의 시프트 레지스터의 최후단측의 구성을 도시하는 블록도이다.
도 29는 상기 제6 실시 형태에 있어서의 최전단 및 최후단 이외의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 30은 상기 제6 실시 형태에 있어서의 최전단의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 31은 상기 제6 실시 형태에 있어서의 최후단의 쌍안정 회로의 구성을 도시하는 회로도이다.
도 32는 제1 종래예에 관한 쌍안정 회로의 구성을 도시하는 회로도이다.
도 33은 제2 종래예에 관한 쌍안정 회로의 구성을 도시하는 회로도이다.

이하, 첨부 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다. 또한, 이하의 설명에 있어서는, 박막 트랜지스터의 게이트 단자는 제어 단자에 상당하고, 드레인 단자는 한쪽 도통 단자에 상당하고, 소스 단자는 다른 쪽의 도통 단자에 상당한다. 또한, 쌍안정 회로 내에 설치되어 있는 박막 트랜지스터는 모두 ｎ채널형인 것으로 설명한다.

<1. 제1 실시 형태>

<1.1 전체 구성 및 동작>

도 1은, 본 발명의 제1 실시 형태에 관한 액티브 매트릭스형의 액정 표시 장치의 전체 구성을 도시하는 블록도이다. 도 1에 도시한 바와 같이, 이 액정 표시 장치는 전원(100)과 DC/DC 컨버터(110)와 표시 제어 회로(200)와 소스 드라이버(영상 신호선 구동 회로)(300)와 게이트 드라이버(주사 신호선 구동 회로)(400)와 공통 전극 구동 회로(500)와 표시부(600)를 구비하고 있다. 또한, 게이트 드라이버(400)는 아몰퍼스 실리콘, 다결정 실리콘, 미결정 실리콘 또는 산화물 반도체(예를 들어 IGZO) 등을 사용하여 표시부(600)를 포함하는 표시 패널 상에 형성되어 있다. 즉, 본 실시 형태에 있어서는, 게이트 드라이버(400)와 표시부(600)는 동일 기판(액정 패널을 구성하는 2장의 기판 중 한쪽의 기판인 어레이 기판) 상에 형성되어 있다. 이에 의해, 액정 표시 장치의 프레임 면적을 축소할 수 있다.

표시부(600)에는 n개의 소스 라인(영상 신호선)(SL1 내지 SLn)과, m개의 게이트 라인(주사 신호선)(GL1 내지 GLm)과, 이들 소스 라인(SL1 내지 SLn)과 게이트 라인의 교차점에 각각 대응하여 설치된 m×n개의 화소 형성부를 포함하는 화소 회로가 형성되어 있다. 상기 복수개의 화소 형성부는, 매트릭스 형상으로 배치됨으로써 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 라인에 게이트 단자가 접속됨과 함께 당해 교차점을 통과하는 소스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(80)와, 그 박막 트랜지스터(80)의 드레인 단자에 접속된 화소 전극과, 상기 복수개의 화소 형성부에 공통적으로 설치된 대향 전극인 공통 전극(Ec)과, 상기 복수개의 화소 형성부에 공통적으로 설치되어 화소 전극과 공통 전극(Ec)의 사이에 끼움 지지된 액정층을 포함하여 이루어진다. 그리고, 화소 전극과 공통 전극(Ec)에 의해 형성되는 액정 용량에 의해 화소 용량(Cp)이 구성된다. 또한 통상, 화소 용량(Cp)에 확실하게 전압을 유지하기 위하여 액정 용량에 병렬로 보조 용량이 설치되지만, 보조 용량은 본 발명에는 직접 관계하지 않으므로 그 설명 및 도시를 생략한다.

전원(100)은 DC/DC 컨버터(110)와 표시 제어 회로(200)와 공통 전극 구동 회로(500)에 소정의 전원 전압을 공급한다. DC/DC 컨버터(110)는, 소스 드라이버(300) 및 게이트 드라이버(400)를 동작시키기 위한 소정의 직류 전압을 전원 전압으로부터 생성하고, 그것을 소스 드라이버(300) 및 게이트 드라이버(400)에 공급한다. 공통 전극 구동 회로(500)는 공통 전극(Ec)에 소정의 전위(Vcom)를 제공한다.

표시 제어 회로(200)는, 외부로부터 보내지는 화상 신호(DAT) 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군(TG)을 수취하고, 디지털 영상 신호(DV)와, 표시부(600)에 있어서의 화상 표시를 제어하기 위한 소스 스타트 펄스 신호(SSP), 소스 클록 신호(SCK), 래치 스트로브 신호(LS), 게이트 스타트 펄스 신호(GSP), 게이트 앤드 펄스 신호(GEP) 및 게이트 클록 신호(GCKf)(이하 「제어전 게이트 클록 신호」라고 함)를 출력한다. 또한, 본 실시 형태에 있어서는, 제어전 게이트 클록 신호(GCK)는, 2상의 클록 신호(GCKf1)(이하 「제어전 제1 게이트 클록 신호」라고 함) 및 클록 신호(GCKf2)(이하 「제어전 제2 게이트 클록 신호」라고 함)를 포함하여 이루어져 있다. 또한, 제어전 게이트 클록 신호(GCKf)의 하이 레벨측의 전위는 Vdd, 로우 레벨측의 전위는 Vss로 되어 있다.

소스 드라이버(300)는, 표시 제어 회로(200)로부터 출력되는 디지털 영상 신호(DV), 소스 스타트 펄스 신호(SSP), 소스 클록 신호(SCK) 및 래치 스트로브 신호(LS)를 수취하고, 소스 라인(SL1 내지 SLn)에 각각 영상 신호(SS(1) 내지 SS(n))를 인가한다.

게이트 드라이버(400)는, 표시 제어 회로(200)로부터 출력되는 게이트 스타트 펄스 신호(GSP), 게이트 앤드 펄스 신호(GEP) 및 제어전 게이트 클록 신호(GCKf)에 기초하여 액티브한 주사 신호(GOUT(1) 내지 GOUT(m))의 게이트 버스 라인(GL1 내지 GLm) 각각에의 인가를 1수직 주사 기간을 주기로서 반복한다. 또한, 이 게이트 드라이버(400)에 관한 상세한 설명은 후술한다.

이상과 같이 하여, 소스 라인(SL1 내지 SLn)에 영상 신호(SS(1) 내지 SS(n))가 각각 인가되고, 게이트 라인(GL1 내지 GLm)에 주사 신호(GOUT(1) 내지 GOUT(m))가 각각 인가됨으로써, 외부로부터 보내진 화상 신호(DAT)에 기초하는 화상이 표시부(600)에 표시된다.

<1.2 게이트 드라이버의 구성 및 동작>

도 2는, 본 실시 형태에 있어서의 게이트 드라이버(400)의 구성을 설명하기 위한 블록도이다. 도 2에 도시한 바와 같이, 게이트 드라이버(400)는 m개(단)의 쌍안정 회로(40(1) 내지 40(m))를 포함하여 이루어지는 시프트 레지스터(410) 및 클록 제어 회로(420)에 의해 구성되어 있다. 클록 제어 회로(420)는, 상술한 게이트 스타트 펄스 신호(GSP), 게이트 앤드 펄스 신호(GEP) 및 제어전 게이트 클록 신호(GCKf)를 수취하고, 당해 제어전 게이트 클록 신호(GCKf)를 일부 기간 정지시킨 신호인 게이트 클록 신호(GCK)(이하 「제어후 게이트 클록 신호」라고 함)를 시프트 레지스터(410)에 공급한다. 또한, 이 클록 제어 회로(420)의 상세한 설명에 대해서는 후술한다.

표시부(600)에는 상술한 바와 같이 m행×n열의 화소 매트릭스가 형성되어 있고, 이들 화소 매트릭스의 각 행과 1대1로 대응하도록 각 단에서 상기 쌍안정 회로가 설치되어 있다. 이 쌍안정 회로는, 각 시점에서 2개의 상태(제1 상태 및 제2 상태) 중 어느 한쪽의 상태가 되어 있어서 당해 상태를 나타내는 신호(이하 「상태 신호」라고 함)를 출력한다. 본 실시 형태에서는, 쌍안정 회로가 제1 상태로 되어 있으면, 당해 쌍안정 회로로부터는 하이 레벨(온 레벨)의 상태 신호가 출력되고, 쌍안정 회로가 제2 상태로 되어 있으면, 당해 쌍안정 회로로부터는 로우 레벨(오프 레벨)의 상태 신호가 출력된다. 또한, 이하에 있어서는, 쌍안정 회로로부터 하이 레벨의 상태 신호가 출력되어 당해 쌍안정 회로에 대응하는 게이트 라인에 하이 레벨의 주사 신호가 인가되는 기간을 「선택 기간」이라고 한다.

도 3은, 본 실시 형태에 있어서의 시프트 레지스터(410)의 최전단 및 최후단 이외의 구성을 도시하는 블록도이다. 도 4는, 본 실시 형태에 있어서의 시프트 레지스터(410)의 최전단측의 구성을 도시하는 블록도이다. 도 5는, 본 실시 형태에 있어서의 시프트 레지스터(410)의 최후단측의 구성을 도시하는 블록도이다. 또한, 이하의 설명에서는, x단째(x=1 내지 m)의 쌍안정 회로를 간단하게 「x단째」라고 하는 경우가 있다. 상술한 바와 같이, 이 시프트 레지스터(410)는 m개의 쌍안정 회로(40(1) 내지 40(m))를 포함하여 이루어져 있다. 도 3에는 i-2단째(40(i-2)) 내지 i+1단째(40(i+1))를, 도 4에는 1단째(40(1)) 및 2단째(40(2))를, 도 5에는 m-1단째(40(m-1)) 및 m단째(40(m))를 도시하고 있다.

도 3 내지 도 5에 도시한 바와 같이, 각 쌍안정 회로에는, 클록 신호(CKA)를 수취하기 위한 입력 단자와, 클록 신호(CKB)를 수취하기 위한 입력 단자와, 로우 레벨의 직류 전원 전위(Vss)(이 전위의 크기를 「Vss 전위」라고도 함)를 수취하기 위한 입력 단자와, 세트 신호(S)를 수취하기 위한 입력 단자와, 엔드 신호(ED)를 수취하기 위한 입력 단자와, 상태 신호(Q)를 출력하기 위한 출력 단자가 설치되어 있다. 또한, 이하에 있어서는, 신호의 기능에 착안하여 클록 신호(CKA)를 「동작 제어용 클록 신호」라고 하고, 클록 신호(CKB)를 「전하 보충용 클록 신호」라고 한다. 또한, m단째(최후단)를 제외한 각 단에는 리셋 신호(R)를 수취하기 위한 입력 단자가 또한 설치되어 있다. 1단째(최전단)를 제외한 각 단에는 스타트 신호(ST)를 수취하기 위한 입력 단자가 또한 설치되어 있다.

시프트 레지스터(410)에는, 제어후 게이트 클록 신호(GCK)로서 2상의 클록 신호(GCK1)(이하 「제어후 제1 게이트 클록 신호」라고 함) 및 클록 신호(GCK2)(이하 「제어후 제2 게이트 클록 신호」라고 함)가 제공된다. 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)는, 도 6에 도시한 바와 같이, 서로 1수평 주사 기간만큼 위상이 어긋나 있고, 모두 2수평 주사 기간 중 1수평 주사 기간만큼 하이 레벨(Vdd 레벨)의 상태가 된다(단, 후술하는 수직 귀선 기간을 제외함).

시프트 레지스터(410)의 각 단(각 쌍안정 회로)의 입력 단자에 제공되는 신호는 다음과 같이 되어 있다. 또한, 여기에서는 i 및 m이 짝수라고 가정한다. 도 3 내지 도 5에 도시한 바와 같이, 홀수단째에는 제어후 제1 게이트 클록 신호(GCK1)가 동작 제어용 클록 신호(CKA)로서 제공되고, 제어후 제2 게이트 클록 신호(GCK2)가 전하 보충용 클록 신호(CKB)로서 제공된다. 짝수단째에는 제어후 제1 게이트 클록 신호(GCK1)가 전하 보충용 클록 신호(CKB)로서 제공되고, 제어후 제2 게이트 클록 신호(GCK2)가 동작 제어용 클록 신호(CKA)로서 제공된다. 또한, 홀수단째 및 짝수단째의 양쪽에는 전단으로부터 출력되는 상태 신호(Q)가 세트 신호(S)로서 제공되고, 다음단으로부터 출력되는 상태 신호(Q)가 리셋 신호(R)로서 제공된다. 단, 1단째(최전단)(40(1))에는 게이트 스타트 펄스 신호(GSP)가 세트 신호(S)로서 제공된다. 한편, m단째(최후단)(40(m))에는 리셋 신호(R)는 제공되지 않는다. 또한, 각 단에는 게이트 앤드 펄스 신호(GEP)가 엔드 신호(ED)로서 공통적으로 제공됨과 함께, 로우 레벨의 직류 전원 전위(Vss)가 공통적으로 제공된다. 또한, 1단째(40(1))를 제외한 각 단에는 게이트 스타트 펄스 신호(GSP)가 스타트 신호로서 제공된다.

이상과 같은 구성에 있어서, 시프트 레지스터(410)의 1단째(40(1))에 세트 신호(S)로서의 게이트 스타트 펄스 신호(GSP)가 제공되면, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)에 기초하여 게이트 스타트 펄스 신호(GSP)에 포함되는 펄스(이 펄스는 각 단으로부터 출력되는 상태 신호(Q)에 포함됨)가 1단째(40(1))부터 m단째(40(m))에 순차적으로 전송된다. 그리고, 이 펄스의 전송에 따라서 1단째(40(1)) 내지 m단째(40(m))로부터 각각 출력되는 상태 신호(Q)가 순차적으로 하이 레벨이 된다. 이것들의 1단째(40(1)) 내지 m단째(40(m))로부터 각각 출력되는 상태 신호(Q)는 주사 신호(GOUT(1) 내지 GOUT(m))로서 게이트 라인(GL1 내지 GLm)에 각각 제공된다. 또한, 1단째(40(1)) 내지 m단째(40(m))로부터 각각 출력되는 상태 신호(Q)는, 레벨 시프터에 의해 전압이 높여진 후, 주사 신호(GOUT(1) 내지 GOUT(m))로서 게이트 라인(GL1 내지 GLm)에 각각 제공되어도 된다. 이상에 의해, 도 6에 도시한 바와 같이, 1수평 주사 기간씩 순차적으로 하이 레벨(액티브)이 되는 주사 신호가 표시부(600) 내의 게이트 라인에 제공된다. 또한, 게이트 드라이버(400)의 자세한 동작에 대해서는 후술한다.

<1.3 쌍안정 회로의 구성>

도 7은, 본 실시 형태에 있어서의 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 7에 도시한 바와 같이, 이 쌍안정 회로는 제1 구동부(61), 제2 구동부(62) 및 출력부(63)에 의해 구성되어 있다. 또한, 이 쌍안정 회로에는, 로우 레벨의 직류 전원 전위(Vss)용의 입력 단자 이외에 6개의 입력 단자(41 내지 44, 46 및 47)와 1개의 출력 단자(출력 노드)(51)가 설치되어 있다. 여기서, 세트 신호(S)를 수취하는 입력 단자에는 부호 41을 붙이고, 리셋 신호(R)를 수취하는 입력 단자에는 부호 42를 붙이고, 엔드 신호(ED)를 수취하는 입력 단자에는 부호 43을 붙이고, 스타트 신호(ST)를 수취하는 입력 단자에는 부호 44를 붙이고, 동작 제어용 클록 신호(CKA)를 수취하는 입력 단자에는 부호 46을 붙이고, 전하 보충용 클록 신호(CKB)를 수취하는 입력 단자에는 부호 47를 붙이고 있다. 또한, 상태 신호(Q)를 출력하는 출력 단자에는 부호 51을 붙이고 있다.

제1 구동부(61)는 3개의 박막 트랜지스터(M1, M5 및 MA)에 의해 구성되어 있다. 제2 구동부(62)는 6개의 박막 트랜지스터(M3, M4, M7 내지 M9 및 MB)와, 1개의 콘덴서(C2)에 의해 구성되어 있다. 출력부(63)는 2개의 박막 트랜지스터(M2 및 M6)와, 1개의 콘덴서(C1)에 의해 구성되어 있다.

이어서, 이 쌍안정 회로 내에 있어서의 구성 요소간의 접속 관계에 대하여 설명한다. 박막 트랜지스터(M1)의 소스 단자, 박막 트랜지스터(M2)의 게이트 단자, 박막 트랜지스터(M5)의 드레인 단자 및 콘덴서(C1)의 일단부는 서로 접속되어 있다. 또한, 이것들이 서로 접속되어 있는 접속점(배선)을 편의상 「제1 노드」라고 한다. 박막 트랜지스터(M3)의 드레인 단자, 박막 트랜지스터(M4)의 드레인 단자, 박막 트랜지스터(M5)의 게이트 단자, 박막 트랜지스터(M6)의 게이트 단자, 박막 트랜지스터(M7)의 소스 단자, 박막 트랜지스터(M8)의 소스 단자, 박막 트랜지스터(M9)의 소스 단자, 박막 트랜지스터(MB)의 드레인 단자, 콘덴서(C2)의 일단부는 서로 접속되어 있다. 또한, 이것들이 서로 접속되어 있는 접속점(배선)을 편의상 「제2 노드」라고 한다. 상기 제1 노드에는 부호 N1을 붙이고, 상기 제2 노드에는 부호 N2를 붙이고 있다. 이와 같이, 제1 구동부(61) 내에 설치된 박막 트랜지스터(M1)의 소스 단자, 박막 트랜지스터(M5)의 드레인 단자 및 박막 트랜지스터(MA)의 드레인 단자는 제1 노드(N1)에 접속되어 있다. 또한, 제2 구동부(62) 내에 설치된 박막 트랜지스터(M3)의 드레인 단자, 박막 트랜지스터(M4)의 드레인 단자, 박막 트랜지스터(M7)의 소스 단자, 박막 트랜지스터(M8)의 소스 단자, 박막 트랜지스터(M9)의 소스 단자, 박막 트랜지스터(MB)의 드레인 단자, 콘덴서(C2)의 일단부는 제2 노드(N2)에 접속되어 있다. 또한, 출력부(63) 내에 설치된 박막 트랜지스터(M2)의 게이트 단자 및 콘덴서(C1)의 일단부가 제1 노드(N1)에 접속되고, 박막 트랜지스터(M6)의 게이트 단자가 제2 노드(N2)에 접속되어 있다.

박막 트랜지스터(M1)에 대해서는, 게이트 단자 및 드레인 단자가 입력 단자(41)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자가 제1 노드(N1)에 접속되어 있다. 박막 트랜지스터(M2)에 대해서는, 게이트 단자가 제1 노드(N1)에 접속되고, 드레인 단자가 입력 단자(46)에 접속되고, 소스 단자가 출력 단자(51)에 접속되어 있다. 박막 트랜지스터(M3)에 대해서는, 게이트 단자가 입력 단자(41)에 접속되고, 드레인 단자가 제2 노드(N2)에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M4)에 대해서는, 게이트 단자가 출력 단자(51)에 접속되고, 드레인 단자가 제2 노드(N2)에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M5)에 대해서는, 게이트 단자가 제2 노드(N2)에 접속되고, 드레인 단자가 제1 노드(N1)에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M6)에 대해서는, 게이트 단자가 제2 노드(N2)에 접속되고, 드레인 단자가 출력 단자(51)에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M7)에 대해서는, 게이트 단자 및 드레인 단자가 입력 단자(42)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자가 제2 노드(N2)에 접속되어 있다. 박막 트랜지스터(M8)에 대해서는, 게이트 단자 및 드레인 단자가 입력 단자(44)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자가 제2 노드(N2)에 접속되어 있다. 박막 트랜지스터(M9)에 대해서는, 게이트 단자 및 드레인 단자가 입력 단자(47)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자가 제2 노드(N2)에 접속되어 있다. 박막 트랜지스터(MA)에 대해서는, 게이트 단자가 입력 단자(43)에 접속되고, 드레인 단자가 제1 노드(N1)에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(MB)에 대해서는, 게이트 단자가 입력 단자(43)에 접속되고, 드레인 단자가 제2 노드(N2)에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 콘덴서(C1)에 대해서는, 일단부가 제1 노드에 접속되고, 타단부가 출력 단자(51)에 접속되어 있다. 콘덴서(C2)에 대해서는, 일단부가 제2 노드(N2)에 접속되고, 타단부가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다.

이어서, 이 쌍안정 회로에 있어서의 각 구성 요소의 기능에 대하여 설명한다. 박막 트랜지스터(M1)는, 세트 신호(S)의 전위가 하이 레벨이 되어 있을 때, 제1 노드(N1)의 전위를 하이 레벨을 향하여 변화시킨다. 박막 트랜지스터(M2)는, 제2 노드(N2)의 전위가 하이 레벨이 되어 있을 때, 동작 제어용 클록 신호(CKA)의 전위를 출력 단자(51)에 제공한다. 박막 트랜지스터(M3)는, 세트 신호(S)의 전위가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 Vss 전위를 향하여 변화시킨다. 박막 트랜지스터(M4)는, 상태 신호(Q)의 전위(출력 단자(51)의 전위)가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 Vss 전위를 향하여 변화시킨다. 박막 트랜지스터(M5)는, 제2 노드(N2)의 전위가 하이 레벨이 되어 있을 때, 제1 노드(N1)의 전위를 Vss 전위를 향하여 변화시킨다. 박막 트랜지스터(M6)는, 제2 노드(N2)의 전위가 하이 레벨이 되어 있을 때, 출력 단자(51)의 전위를 Vss 전위를 향하여 변화시킨다. 박막 트랜지스터(M7)는, 리셋 신호(R)의 전위가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 하이 레벨을 향하여 변화시킨다. 박막 트랜지스터(M8)는, 스타트 신호(ST)의 전위가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 하이 레벨을 향하여 변화시킨다. 박막 트랜지스터(M9)는, 전하 보충용 클록 신호(CKB)의 전위가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 하이 레벨을 향하여 변화시킨다. 박막 트랜지스터(MA)는, 엔드 신호(ED)가 하이 레벨이 되어 있을 때, 제1 노드(N1)의 전위를 Vss 전위를 향하여 변화시킨다. 박막 트랜지스터(MB)는, 엔드 신호(ED)가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 Vss 전위를 향하여 변화시킨다. 콘덴서(C1)는, 이 쌍안정 회로에 접속된 게이트 라인이 선택 상태가 되어 있는 기간중에 제1 노드의 전위를 하이 레벨로 유지하기 위한 보상 용량으로서 기능한다. 콘덴서(C2)는, 통상 동작 기간에 제2 노드(N2)의 전위를 하이 레벨로 유지하기 위한 보상 용량으로서 기능한다.

도 8은, 본 실시 형태에 있어서의 1단째(최전단)의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 8에 도시한 바와 같이, 이 쌍안정 회로에는, 도 7에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로와 달리 박막 트랜지스터(M8) 및 입력 단자(44)가 설치되어 있지 않다. 또한, 이 쌍안정 회로의 그 밖의 구성은, 도 7에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로와 동일하므로, 그 설명을 생략한다.

도 9는, 본 실시 형태에 있어서의 m단째(최후단)의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 9에 도시한 바와 같이, 이 쌍안정 회로에는, 도 7에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로와 달리 박막 트랜지스터(M7) 및 입력 단자(42)가 설치되어 있지 않다. 또한, 이 쌍안정 회로의 그 밖의 구성은, 도 7에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로와 동일하므로, 그 설명을 생략한다.

본 실시 형태에 있어서는, 박막 트랜지스터(M1)에 의해 제1 노드 턴온용 스위칭 소자가 실현되고, 박막 트랜지스터(M2)에 의해 출력 제어용 스위칭 소자가 실현되고, 박막 트랜지스터(M3)에 의해 제1의 제2 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M4)에 의해 제2의 제2 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M5)에 의해 제1 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M6)에 의해 출력 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M7)에 의해 제2 노드 턴온용 스위칭 소자가 실현되고, 박막 트랜지스터(M8)에 의해 스타트용 스위칭 소자가 실현되고, 박막 트랜지스터(M9)에 의해 전하 보충용 스위칭 소자가 실현되고, 박막 트랜지스터(MA)에 의해 제1 엔드용 스위칭 소자가 실현되고, 박막 트랜지스터(MB)에 의해 제2 엔드용 스위칭 소자가 실현되어 있다. 또한, 콘덴서(C1)에 의해 용량 소자가 실현되어 있다.

<1.4 쌍안정 회로의 동작>

도 10은, 본 실시 형태에 있어서의 i단째의 쌍안정 회로(40(i))의 동작을 설명하기 위한 신호 파형도이다. 또한, 다른 쌍안정 회로도 동일한 동작이므로, 설명을 생략한다. 도 10에서는, 시점 t1부터 시점 t2까지의 기간이 선택 기간에 상당한다. 이하에서는, 선택 기간 직전의 1수평 주사 기간을 「세트 기간」이라고 하고, 선택 기간 직후의 1수평 주사 기간을 「리셋 기간」이라고 한다. 또한, 1수직 주사 기간 중, 스타트 신호(ST)(게이트 스타트 펄스 신호(GSP))가 상승되는 시점부터 엔드 신호(ED)(게이트 앤드 펄스 신호(GEP))가 상승되는 시점까지의 기간을 「기입 기간」이라고 한다. 또한, 1수직 주사 기간 중, 엔드 신호(ED)가 상승되는 시점부터 후속의 수직 주사 기간에서 스타트 신호(ST)가 상승되는 시점까지의 기간(소정 기간)을 「수직 귀선 기간」이라고 한다. 또한, 이 수직 귀선 기간 중, 엔드 신호(ED)가 로우 레벨이 되어 있는 기간을 특히 「휴지 기간」이라고 한다. 또한, 기입 기간 중 선택 기간, 세트 기간 및 리셋 기간 이외의 기간을 「통상 동작 기간」이라고 한다.

통상 동작 기간(기입 기간에 있어서, 시점 t0 이전의 기간 및 시점 t3 이후의 기간)에서는, 제2 노드(N2)의 전위는 하이 레벨로 유지되어 있다. 이로 인해, 박막 트랜지스터(M5, M6)는 온 상태가 되어 있다. 박막 트랜지스터(M2)의 게이트-드레인간에는 기생 용량이 존재하므로 동작 제어용 제1 클록(CK1)의 파형의 변동(도 10 참조)에 기인하여 제1 노드(N1)에 노이즈가 발생하지만, 박막 트랜지스터(M5)가 온 상태로 되어 있는 점에서 제1 노드(N1)의 전위는 로우 레벨로 인입된다. 또한, 제1 노드(N1)에 발생한 노이즈나 영상 신호 전압의 변동에 기인하여 상태 신호(Q)(출력 단자(51))에도 노이즈가 발생하지만, 박막 트랜지스터(M6)가 온 상태로 되어 있는 점에서 상태 신호(Q)의 전위는 로우 레벨로 인입된다. 이상에서, 이 기간 중, 제1 노드(N1)의 전위 및 상태 신호(Q)의 전위는 로우 레벨에서 유지된다.

통상 동작 기간에서는, 또한, 전하 보충용 클록 신호(CKB)의 전위가 1수평 기간마다 하이 레벨과 로우 레벨을 반복함으로써, 2수평 주사 기간마다의 1수평 기간에서 박막 트랜지스터(M9)가 온 상태가 된다. 이로 인해, 박막 트랜지스터(M9)를 통하여 제2 노드(N2)에 전하가 공급된다. 이에 의해, 박막 트랜지스터(예를 들어, 박막 트랜지스터(M3))에서의 전류의 누설로 인해 제2 노드(N2)의 전위가 저하되어도, 전하 보충용 클록 신호(CKB)가 하이 레벨이 되어 있는 기간에 제2 노드(N2)의 전위가 상승함과 동시에, 콘덴서(C2)가 충전된다. 따라서, 통상 동작 기간에서는 제2 노드(N2)의 전위가 확실하게 하이 레벨에서 유지된다.

세트 기간이 되면(시점 t0이 되면), 세트 신호(S)가 로우 레벨에서 하이 레벨로 변화한다. 박막 트랜지스터(M1)는 도 7에 도시한 바와 같이 다이오드 접속으로 되어 있으므로, 세트 신호(S)가 하이 레벨이 됨으로써 박막 트랜지스터(M1)는 온 상태가 되고, 콘덴서(C1)가 충전(여기서는 프리차지)된다. 이에 의해, 제1 노드(N1)의 전위는 로우 레벨에서 하이 레벨로 변화하고, 박막 트랜지스터(M2)는 온 상태가 된다. 그러나, 세트 기간에는 동작 제어용 클록 신호(CKA)의 전위가 로우 레벨로 되어 있으므로, 상태 신호(Q)의 전위는 로우 레벨에서 유지된다. 또한, 세트 신호(S)가 하이 레벨이 됨으로써 박막 트랜지스터(M3)가 온 상태가 된다. 이로 인해, 제2 노드(N2)의 전위가 로우 레벨이 된다. 이에 의해, 박막 트랜지스터(M5 및 M6)가 오프 상태가 된다.

선택 기간이 되면(시점 t1이 되면), 세트 신호(S)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1)가 오프 상태가 된다. 이 때, 제2 노드(N2)의 전위는 로우 레벨로 되어 있으므로, 박막 트랜지스터(M5)는 오프 상태가 되어 있다. 따라서, 제1 노드(N1)는 플로팅 상태가 된다. 이 시점 t2에서는 동작 제어용 클록 신호(CKA)의 전위가 로우 레벨에서 하이 레벨로 변화한다. 상술한 바와 같이, 박막 트랜지스터(M2)의 게이트-드레인간에는 기생 용량이 존재하므로, 입력 단자(46)의 전위의 상승에 수반하여 제1 노드(N1)의 전위도 상승한다(제1 노드(N1)가 부트스트랩됨). 그 결과, 박막 트랜지스터(M2)가 완전히 온 상태가 되고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 라인이 선택 상태가 되므로 충분한 레벨까지 상태 신호(Q)의 전위가 상승한다. 이와 같이, 출력부(63)는 제1 노드(N1) 및 제2 노드(N2)의 전위가 각각 하이 레벨(온 레벨) 및 로우 레벨(오프 레벨)이며, 또한, 제1 구동부(61)가 수취하는 신호(박막 트랜지스터(M1)에 제공되는 신호)인 세트 신호(S)가 로우 레벨(오프 레벨)일 때, 액티브한 상태 신호를 출력한다. 또한, 상태 신호(Q)의 전위가 하이 레벨이 됨으로써 박막 트랜지스터(M4)가 온 상태가 되므로, 제2 노드(N2)의 전위가 확실하게 로우 레벨이 된다. 이에 의해, 선택 기간에서 박막 트랜지스터(M5 및 M6)가 확실하게 오프 상태로 유지된다.

리셋 기간이 되면(시점 t2가 되면), 동작 제어용 클록 신호(CKA)의 전위가 하이 레벨에서 로우 레벨로 변화한다. 시점 t4에는 박막 트랜지스터(M2)가 온 상태로 되어 있으므로, 입력 단자(43)의 전위의 저하와 함께 상태 신호(Q)의 전위가 저하한다. 이와 같이 상태 신호(Q)의 전위가 저하됨으로써, 콘덴서(C1)를 통하여 제1 노드(N1)의 전위도 저하된다. 또한, 이 기간에는 리셋 신호(R)가 로우 레벨에서 하이 레벨로 변화한다. 이로 인해, 박막 트랜지스터(M7)가 온 상태가 되고, 제2 노드(N2)의 전위가 하이 레벨이 된다. 이에 의해, 박막 트랜지스터(M5 및 M6)가 온 상태가 된다. 그 결과, 리셋 기간에는 제1 노드(N1)의 전위 및 상태 신호(Q)의 전위는 로우 레벨까지 저하된다. 또한, 제2 노드(N2)의 전위의 상승에 수반하여 콘덴서(C2)가 충전되므로, 이 제2 노드(N2)의 전위(하이 레벨)는 이 리셋 기간 후에도 유지된다. 또한, m단째(최후단)의 쌍안정 회로(40(m))에 대해서는, 리셋 기간에 있어서, 엔드 신호(ED)가 로우 레벨에서 하이 레벨로 변화함으로써, 박막 트랜지스터(M5 및 M6)가 온 상태가 된다. 그 결과, m단째의 쌍안정 회로(40(m))에 대해서도, 리셋 기간에는 제1 노드(N1)의 전위 및 상태 신호(Q)의 전위는 로우 레벨까지 저하한다.

이상, 기입 기간에서의 쌍안정 회로의 동작에 대하여 설명했지만, 수직 귀선 기간에 있어서의 쌍안정 회로의 동작에 대해서는 게이트 드라이버(400)의 상세한 동작과 함께 후술한다.

<1.5 클록 제어 회로의 구성>

도 11은, 본 실시 형태에 있어서의 클록 제어 회로(420)의 구성을 도시하는 블록도이다. 이 클록 제어 회로(420)는 상술한 바와 같이 게이트 드라이버(400) 내에 설치되어 있다. 도 11에 도시한 바와 같이, 이 클록 제어 회로(420)는 제1 제어 신호 생성 회로(71), 제2 제어 신호 생성 회로(72) 및 클록 출력 회로(73)에 의해 구성되어 있다.

제1 제어 신호 생성 회로(71)에는, 표시 제어 회로(200)로부터 게이트 스타트 펄스 신호(GSP) 및 게이트 앤드 펄스 신호(GEP)가 제공된다. 이 제1 제어 신호 생성 회로(71)는, 수취한 게이트 스타트 펄스 신호(GSP) 및 게이트 앤드 펄스 신호(GEP)에 기초하여 제1 제어 신호(CT)를 생성하여 출력한다. 이 제1 제어 신호 생성 회로(71)는, 예를 들어 도 12에 도시한 바와 같이, RS 래치 회로에 의해 실현된다. 이 제1 제어 신호 생성 회로(71)는, 게이트 스타트 펄스 신호(GSP) 및 게이트 앤드 펄스 신호(GEP)를 각각 세트 신호(S) 및 리셋 신호(R)로서 수취하고, 상태 신호(Q)로서 제1 제어 신호(CT1)를 출력한다.

제2 제어 신호 생성 회로(72)에는, 제1 제어 신호 생성 회로(71)로부터 제1 제어 신호(CT)가 제공됨과 함께, 표시 제어 회로(200)로부터 게이트 스타트 펄스 신호(GSP)가 제공된다. 이 제2 제어 신호 생성 회로(72)는, 수취한 제1 제어 신호(CT) 및 게이트 스타트 펄스 신호(GSP)에 기초하여 제2 제어 신호(CT2)를 생성하여 출력한다. 이 제2 제어 신호 생성 회로(72)는, 예를 들어 도 13에 도시한 바와 같이, XOR(익스클루시브 오어) 회로에 의해 실현된다. 이 제2 제어 신호 생성 회로(72)는, 제1 제어 신호(CT1) 및 게이트 앤드 펄스 신호(GEP)를 각각 제1 입력 및 제2가 입력으로서 수취하고, 제2 제어 신호(CT2)를 출력한다.

클록 출력 회로(73)에는, 표시 제어 회로(200)로부터 제어전 게이트 클록 신호(GCKf)(제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2))가 제공됨과 함께, 제2 제어 신호 생성 회로(72)로부터 제2 제어 신호(CT)가 제공된다. 이 클록 출력 회로(73)는, 수취한 제어전 게이트 클록 신호(GCKf) 및 제2 제어 신호(CT)에 기초하여 제어후 게이트 클록 신호(GCK)(제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2))를 생성하여 출력한다. 이 클록 출력 회로(73)는, 예를 들어 도 14에 도시한 바와 같이, 2개의 AND 회로(73a 및 73b)에 의해 실현된다. 또한, 이하에서는 2개의 AND 회로 중 한쪽인 AND 회로(73a)를 「제1 AND 회로」라고 하고, 다른 쪽인 AND 회로(73b)를 「제2 AND 회로」라고 한다. 제1 AND 회로(73a)는 제어전 제1 게이트 클록 신호(GCKf1) 및 제2 제어 신호(CT2)를 수취하고, 이것들의 논리곱을 제어후 제1 게이트 클록 신호(GCK1)로서 출력한다. 마찬가지로, 제2 AND 회로(73b)는 제어전 제2 게이트 클록 신호(GCKf2) 및 제2 제어 신호(CT2)를 수취하고, 이것들의 논리곱을 제어후 제2 게이트 클록 신호(GCK2)로서 출력한다. 제1 AND 회로(73a) 및 제2 AND 회로(73b)로부터 각각 출력된 후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)는 시프트 레지스터(410) 내의 각 쌍안정 회로에 제공된다. 또한, 이상에 나타낸 클록 제어 회로(420)의 구성은 단순한 예시이며, 본 발명은 이것에 한정되지 않는다.

<1.6 클록 제어 회로의 동작>

도 15는, 본 실시 형태에 있어서의 클록 제어 회로(420)의 동작을 설명하기 위한 신호 파형도이다. 도 15에 도시한 바와 같이, 제어전 제1 게이트 클록 신호(GCK1f) 및 제어전 제2 게이트 클록 신호(GCKf2)는 하이 레벨과 로우 레벨을 주기적으로 반복하고 있다.

우선, 기입 기간이 개시하면(시점 ta가 되면), 게이트 스타트 펄스 신호(GSP)가 로우 레벨에서 하이 레벨로 변화한다. 또한, 게이트 앤드 펄스 신호(GEP)는 로우 레벨이 되어 있다. 이 때, 도 12에 도시하는 제1 제어 신호 생성 회로(71)의 세트 신호는 하이 레벨, 리셋 신호(R)는 로우 레벨이 된다. 이로 인해, 도 15에 도시한 바와 같이, 이 제1 제어 신호 생성 회로(71)의 상태 신호(Q)인 제1 제어 신호(CT1)가 하이 레벨이 된다. 이에 의해, 도 13에 도시하는 제2 제어 신호 생성 회로(72)의 제1 입력은 하이 레벨이 되고, 제2 입력은 하이 레벨이 된다. 따라서, 도 15에 도시한 바와 같이, 이 제2 제어 신호 생성 회로(72)의 출력인 제2 제어 신호(CT2)가 로우 레벨이 된다. 그 결과, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)가 로우 레벨이 된다. 즉, 이 때, 제어전 게이트 클록 신호(GCKf)의 각 쌍안정 회로에의 공급이 정지된 상태가 되어 있다.

이어서, 시점 tb가 되면, 게이트 스타트 펄스 신호(GSP)가 하이 레벨에서 로우 레벨로 변화한다. 또한, 게이트 앤드 펄스 신호(GEP)는 로우 레벨이 되어 있다. 이 때, 도 12에 도시하는 제1 제어 신호 생성 회로(71)의 세트 신호는 로우 레벨, 리셋 신호(R)는 로우 레벨이 된다. 이로 인해, 도 15에 도시한 바와 같이, 이 제1 제어 신호 생성 회로(71)의 상태 신호(Q)인 제1 제어 신호(CT1)가, 이전의 상태(시점 ta의 상태)인 하이 레벨을 유지한다. 이에 의해, 도 13에 도시하는 제2 제어 신호 생성 회로(72)의 제1 입력은 하이 레벨이 되고, 제2 입력은 로우 레벨이 된다. 따라서, 도 15에 도시한 바와 같이, 이 제2 제어 신호 생성 회로(72)의 출력인 제2 제어 신호(CT2)가 하이 레벨이 된다. 그 결과, 제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2)가 각각, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)로서 출력된다. 즉, 이 때, 제어전 게이트 클록 신호(GCKf)가 각 쌍안정 회로에 공급되는 상태로 되어 있다. 이 상태는, 게이트 앤드 펄스 신호(GEP)가 로우 레벨에서 하이 레벨로 변화할 때까지(시점 tc까지) 유지된다.

이어서, 시점 tc가 되면, 게이트 앤드 펄스 신호(GEP)가 로우 레벨에서 하이 레벨로 변화한다. 또한, 게이트 스타트 펄스 신호(GSP)는 로우 레벨이 되어 있다. 이 때, 도 12에 도시하는 제1 제어 신호 생성 회로(71)의 세트 신호는 로우 레벨, 리셋 신호(R)는 하이 레벨이 된다. 이로 인해, 도 15에 도시한 바와 같이, 이 제1 제어 신호 생성 회로(71)의 상태 신호(Q)인 제1 제어 신호(CT1)가 로우 레벨이 된다. 이에 의해, 도 13에 도시하는 제2 제어 신호 생성 회로(72)의 제1 입력은 로우 레벨이 되고, 제2 입력은 로우 레벨이 된다. 따라서, 도 15에 도시한 바와 같이, 이 제2 제어 신호 생성 회로(72)의 출력인 제2 제어 신호(CT2)가 로우 레벨이 된다. 그 결과, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)가 로우 레벨이 된다. 즉, 이 때, 제어전 게이트 클록 신호(GCKf)의 각 쌍안정 회로에의 공급이 정지된 상태로 되어 있다. 이 상태는, 후속의 수직 주사 기간의 기입 기간에서 게이트 스타트 펄스 신호(GSP)가 하이 레벨에서 로우 레벨로 변화할 때까지(시점 td까지) 유지된다.

이상과 같이, 본 실시 형태에서는, 1수직 주사 기간 중, 게이트 앤드 펄스 신호(GEP)(엔드 신호(ED))가 하강하는 시점부터 후속의 수직 주사 기간에서 게이트 스타트 펄스 신호(GSP)(스타트 신호(ST))가 상승되는 시점까지의 기간인 수직 귀선 기간에 있어서, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)의 양쪽이 로우 레벨이 된다. 즉, 수직 귀선 기간에서는 제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2)의 각 쌍안정 회로에의 공급이 정지된다. 또한, 이상에 나타낸 클록 제어 회로(420)의 동작은 단순한 예시이며, 본 발명은 이것에 한정되지 않는다.

<1.7 게이트 드라이버의 상세한 동작>

도 16은, 본 실시 형태에 있어서의 게이트 드라이버(400)의 상세한 동작을 설명하기 위한 신호 파형도이다. 본 실시 형태 및 후술하는 각 실시 형태에서는, 1수직 주사 기간을, 일반적인 구동 주파수인 60Hz(약 16.7msec)에서 구동하는 것으로서 설명한다. 도 16에 도시한 바와 같이, 본 실시 형태에서는, 1수직 주사 기간의 약 1/2의 길이인 수직 귀선 기간(약 8.3msec)을 마련하고 있다. 이것에 맞춰서 기입 기간의 구동 주파수를, 일반적인 구동 주파수의 배속인 120Hz(약 8.3msec)로 하고 있다. 즉, 본 실시 형태에서는, 기입 기간의 길이와 수직 귀선 기간의 길이가 서로 거의 동등해져 있다. 또한, 이하에서는, 설명의 편의상, 1단째(40(1)) 내지 m단째(40(m))에서의 제1 노드(N1)를 각각 부호 N1(1) 내지 N1(m)으로 나타내고, 제2 노드(N2)를 각각 부호 N2(1) 내지 N2(m)로 나타낸다. 또한, 제1 노드(N1(1) 내지 N1(m))를 각각 「1단째 제1 노드 내지 m단째 제1 노드」라고 하고, 제2 노드(N2(1) 내지 N2(m))를 각각 「1단째 제2 노드 내지 m단째 제2 노드」라고 한다.

우선, 기입 기간에서의 게이트 드라이버(400)의 동작에 대하여 설명한다. 1단째(40(1))의 세트 기간이 되면, 당해 1단째(40(1))에서의 세트 신호(S)인 게이트 스타트 펄스 신호(GSP)의 전위가 로우 레벨에서 하이 레벨로 변화하므로, 1단째 제1 노드(N1(1))이 프리차지 된다. 또한, 세트 신호(S)가 로우 레벨에서 하이 레벨로 변화하므로, 박막 트랜지스터(M3)가 온 상태가 되고, 1단째 제2 노드(N2(1))가 로우 레벨로 유지된다. 또한, 이 때, 제어후 제1 게이트 클록 신호(GCK1)의 전위 및 제어후 제2 게이트 클록 신호(GCK2)의 전위는 로우 레벨이 되어 있다. 또한, 게이트 스타트 펄스 신호(GSP)의 전위가 로우 레벨에서 하이 레벨로 변화함으로써, 도 7 및 도 8에 도시한 바와 같이, 2단째(40(2)) 내지 m단째(40(m))에서의 박막 트랜지스터(M8)가 온 상태가 된다. 이로 인해, 2단째 제2 노드(N2(2)) 내지 m단째(N2(m))의 전위가 로우 레벨에서 하이 레벨로 변화한다. 이와 같이, 2단째 제2 노드(N2(2)) 내지 m단째(N2(m))의 전위가 하이 레벨이 됨으로써, 2단째 제1 노드(N1(2)) 내지 m단째(N1(m))의 전위를 확실하게 로우 레벨로 유지할 수 있다.

이어서, 1단째(40(1))의 선택 기간(2단째(40(2))의 세트 기간)이 되면, 당해 1단째(40(1))의 동작 제어용 클록 신호(CKA)인 제어후 제1 게이트 클록 신호(GCK1)의 전위가 로우 레벨에서 하이 레벨로 변화함으로써, 1단째 제1 노드(N1(1))가 부트스트랩된다. 그 결과, 1단째(40(1))의 주사 신호(GOUT(1))의 전위가 하이 레벨(액티브)이 된다. 또한, 2단째(40(2))에 대해서는, 세트 신호(S)인 1단째(40(1))의 주사 신호(GOUT(1))의 전위가 로우 레벨에서 하이 레벨로 변화하므로, 2단째 제1 노드(N1(2))가 프리차지 된다. 또한, 세트 신호(S)가 로우 레벨에서 하이 레벨로 변화하므로, 박막 트랜지스터(M3)가 온 상태가 되고, 2단째 제2 노드(N2(2))의 전위가 하이 레벨에서 로우 레벨로 변화한다.

이어서, 1단째(40(1))의 리셋 기간(2단째(40(2))의 선택 기간, 또한, 3단째(40(3))의 세트 기간)이 되면, 당해 1단째(40(1))의 리셋 신호(R)인 2단째(40(2))의 주사 신호선(GOUT(2))의 전위가 로우 레벨에서 하이 레벨로 변화하므로, 1단째 제2 노드(N2(1))의 전위가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 1단째 제1 노드(N1(1))의 전위가 하이 레벨에서 로우 레벨로 변화한다. 따라서, 1단째(40(1))의 주사 신호(GOUT(1))의 전위가 하이 레벨에서 로우 레벨로 변화한다. 또한, 1단째 제2 노드(N2(1))의 전위(하이 레벨)는 기입 기간 종료 시점(게이트 앤드 펄스 신호(GEP)가 상승되는 시점)까지 유지된다. 또한, 2단째(40(2))에 대해서는, 동작 제어용 클록 신호(CKA)인 제어후 제2 게이트 클록 신호(GCK2)의 전위가 로우 레벨에서 하이 레벨로 변화함으로써, 2단째 제1 노드(N1(2))가 부트스트랩된다. 그 결과, 2단째(40(2))의 주사 신호선(GOUT(1))의 전위가 하이 레벨(액티브)이 된다. 또한, 3단째에 대해서는, 세트 신호(S)인 2단째(40(2))의 주사 신호(GOUT(2))가 로우 레벨에서 하이 레벨로 변화하므로, 3단째 제1 노드(N1(3))가 프리차지 된다. 또한, 세트 신호(S)가 로우 레벨에서 하이 레벨로 변화하므로, 박막 트랜지스터(M3)가 온 상태가 되고, 3단째 제2 노드(N2(3))의 전위가 하이 레벨에서 로우 레벨로 변화한다.

이하, 기입 기간 종료 시점까지, m단째(40(m))를 제외한 각 단에서 1수평 주사 기간마다 동일한 동작이 행해진다. m단째(40(m))에는 상술한 바와 같이 박막 트랜지스터(M7) 및 입력 단자(42)가 설치되어 있지 않다. 이로 인해, m단째(40(m))에 있어서의 주사 신호(GOUT(m))를 하이 레벨에서 로우 레벨로 변화시키기 위한 동작은, 리셋 신호(R) 대신에 엔드 신호(ED)(게이트 앤드 펄스 신호(GEP))에 기초하여 행해진다. 또한, 이하에서는, 각 단의 리셋 기간에서 주사 신호를 하이 레벨에서 로우 레벨로 변화시키기 위한 동작을 「리셋 동작」이라고 한다. m단째(40(m))의 리셋 동작은 수직 귀선 기간 중 최초의 1수평 주사 기간에 행해진다.

이어서, 수직 귀선 기간에서의 게이트 드라이버(400)의 동작에 대하여 설명한다. 우선, 수직 귀선 기간이 되면, 게이트 앤드 펄스 신호(GEP)가 로우 레벨에서 하이 레벨로 변화한다. 이로 인해, 이 게이트 앤드 펄스 신호(GEP)를 엔드 신호(ED)로서 수취하는 각 단에 있어서, 박막 트랜지스터(MA 및 MB)가 온 상태가 된다. 이에 의해, 1단째 제1 노드(N1(1)) 내지 m-1단째 제1 노드(N1(m-1))의 전위가 확실하게 로우 레벨로 유지됨과 함께, 1단째 제2 노드(N2(1)) 내지 m-1단째 제2 노드(N2(m-1))의 전위가 하이 레벨에서 로우 레벨로 변화한다. m단째(40(m))에서는 박막 트랜지스터(MA 및 MB)가 온 상태로 됨으로써, m단째 제1 노드(N1(m))의 전위가 하이 레벨에서 로우 레벨로 변화하므로, 주사 신호(GOUT(m))의 전위가 하이 레벨에서 로우 레벨로 변화한다. 이와 같이, m단째(40(m))에서는 다른 단과 달리 엔드 신호(ED)에 기초하여 리셋 동작이 행해진다. 또한, m단째(40(m))에서는 박막 트랜지스터(MA 및 MB)가 온 상태로 됨으로써, m단째 제2 노드(N2(m))의 전위가 로우 레벨로 유지된다. 이와 같이, 게이트 앤드 펄스 신호(GEP)가 로우 레벨에서 하이 레벨로 변화하면, 모든 단에서의 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 로우 레벨이 된다. 또한, 게이트 앤드 펄스 신호(GEP)가 로우 레벨에서 하이 레벨로 변화하면, 상술한 클록 제어 회로(420)에 의해 제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2)의 공급이 정지된다. 즉, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)의 전위가 로우 레벨이 된다.

이어서, 수직 귀선 기간에서 게이트 앤드 펄스 신호(GEP)가 하이 레벨에서 로우 레벨로 변화하면(휴지 기간이 되면), 각 단에서의 박막 트랜지스터(MA 및 MB)가 오프 상태가 된다. 또한, 다른 모든 박막 트랜지스터도 오프 상태가 된다. 이로 인해, 각 단에서 제1 노드(N1) 및 제2 노드(N2)가 플로팅 상태가 된다. 그러나, 수직 귀선 기간에서는 상술한 바와 같이 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)의 전위가 로우 레벨이 되어 있다. 이에 의해, 입력 단자(46)의 전위가 변동하지 않으므로, 당해 입력 단자(46)가 드레인 단자에 접속된 박막 트랜지스터(M2)의 게이트-드레인간의 기생 용량에 기인하는 제1 노드(N1)의 전위 변동이 발생하는 경우는 없다. 마찬가지로, 입력 단자(47)가 드레인 단자에 접속된 박막 트랜지스터(M9)의 게이트-드레인간의 기생 용량에 기인하는 제2 노드(N2)의 전위 변동이 발생하는 경우는 없다. 이와 같이, 다음 수직 주사 기간에서의 기입 기간까지(다음으로 게이트 스타트 펄스 신호(GSP)가 상승될 때까지), 각 단에서의 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 확실하게 로우 레벨로 유지된다. 이상과 같은 동작에 의해, 본 실시 형태에서는 m개의 쌍안정 회로에 제공되는 모든 신호의 전위, 각 단에서의 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 로우 레벨이 되는 휴지 기간이 마련된다.

<1.8 효과>

본 실시 형태에서는, 이상과 같은 동작에 의해, 각 단에서의 제2 노드(N2)의 전위가 당해 단의 세트 기간 및 선택 기간을 제외한 기입 기간에서 하이 레벨이 됨과 함께, 당해 단의 세트 기간과, 선택 기간과, 상기 휴지 기간을 포함하는 수직 귀선 기간에서 로우 레벨이 된다. 또한, 수직 귀선 기간의 길이가 1수직 주사 기간의 약 1/2이 되어 있다. 이로 인해, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/2이 된다. 즉, 박막 트랜지스터(M5)의 게이트 단자 및 박막 트랜지스터(M6)의 게이트 단자에 제공되는 전위의 듀티비가 실질적으로 1/2이 된다. 이에 의해, 이것들의 박막 트랜지스터(M5 및 M6)의 임계값 변동이 억제된다. 따라서, 본 실시 형태에 따르면, 박막 트랜지스터(M5 및 M6)의 신뢰성을 높일 수 있다. 이것들의 박막 트랜지스터(M5 및 M6)의 신뢰성이 높아짐으로써 박막 트랜지스터(M5 및 M6)의 크기를 축소할 수 있다. 이와 같이 박막 트랜지스터(M5 및 M6)의 크기를 축소함으로써 소비 전력을 저감시킬 수 있다. 이상에 의해, 본 실시 형태에 따르면, 소비 전력을 저감시키면서 박막 트랜지스터(M5 및 M6)의 신뢰성을 높일 수 있다. 또한, 박막 트랜지스터(M5 및 M6)의 크기를 축소함으로써 액정 표시 장치의 프레임 면적을 축소할 수 있다.

또한, 본 실시 형태에 따르면, 수직 귀선 기간에 있어서는, 제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2)의 공급이 정지됨으로써, 각 단에서의 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 확실하게 로우 레벨로 유지된다. 이로 인해, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 확실하게 종래보다도 저감된다. 이에 의해, 박막 트랜지스터(M5 및 M6)의 임계값 변동을 확실하게 억제함으로써 이것들의 신뢰성을 확실하게 높일 수 있다.

또한, 일반적으로, 용량성 부하의 구동에 필요로 하는 소비 전력(W)은 전압(진폭)(V)의 2승과 용량값(C)과 주파수(f)의 곱에 비례한다. 게이트 드라이버에서는, 게이트 단자에 클록 신호가 제공되는 박막 트랜지스터의 수가 많아질수록 상기 용량값(C)이 커진다. 즉, 게이트 드라이버에서는, 게이트 단자에 클록 신호가 제공되는 박막 트랜지스터의 수가 많아질수록 소비 전극(W)이 커진다. 특허문헌 2에 기재된 게이트 드라이버에서는, 직접 또는 다른 트랜지스터를 통하여 게이트 단자에 클록 신호가 제공되는 트랜지스터가, 클록 신호(CK1)에 대해서는 트랜지스터 T4, T5, T9 및 T11의 4개, 클록 신호(CK2)에 대해서는 트랜지스터 T6, T8 및 T10의 3개이다. 이에 비해, 본 실시 형태에서는, 직접 또는 다른 트랜지스터를 통하여 게이트 단자에 클록 신호가 제공되는 트랜지스터가, 동작 제어용 클록 신호(CKA)에 대해서는 박막 트랜지스터 T4의 1개, 전하 보충용 클록 신호(CKB)에 대해서는 박막 트랜지스터 M5, M6 및 M9의 3개이다. 이로 인해, 본 실시 형태에 있어서의 게이트 드라이버(400)의 소비 전력(W)은 특허문헌 2에 기재된 게이트 드라이버의 소비 전력보다도 저감된다.

또한, 본 실시 형태에 따르면, 수직 귀선 기간의 길이에 맞춰서 기입 기간에서의 구동 주파수를 높게 하고 있다(기입 기간을 짧게 하고 있음), 즉, 제어전 게이트 클록 신호(GCKf)의 주파수를 높게 하고 있으므로, 1수직 주사 기간의 길이는 종래와 변함없다. 이에 의해, 실질적인 구동 주파수를 저하시키지 않고 박막 트랜지스터(M5 및 M6)의 신뢰성을 높일 수 있다.

또한, 본 실시 형태에 따르면, 클록 제어 회로(420)가 게이트 스타트 펄스 신호(GSP) 및 게이트 앤드 펄스 신호(GEP)에 기초하여 제어전 게이트 클록 신호(GCKf)(제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2))의 쌍안정 회로에의 공급을 제어한다. 이로 인해, 제어전 게이트 클록 신호(GCKf)의 공급의 제어가 확실하게 행해진다. 이에 의해, 회로 동작을 안정시킬 수 있다.

또한, 본 실시 형태에 따르면, 박막 트랜지스터(MB)가 각 단에 설치되므로, 수직 귀선 기간에 개시 시에 있어서 각 단의 제2 노드(N2)의 전위가 확실하게 로우 레벨이 된다. 이에 의해, 박막 트랜지스터(M5)의 게이트 단자 및 박막 트랜지스터(M6)의 게이트 단자에 제공되는 전위의 듀티비가 확실하게 저감됨과 함께, 회로 동작이 안정된다.

또한, 본 실시 형태에 따르면, 박막 트랜지스터(MA)가 각 단에 설치되므로, 수직 귀선 기간의 개시 시에 있어서 각 단의 제1 노드(N1)의 전위가 확실하게 로우 레벨이 된다. 이에 의해, 박막 트랜지스터(M5)의 게이트 단자 및 박막 트랜지스터(M6)의 게이트 단자에 제공되는 전위의 듀티비가 보다 확실하게 저감됨과 함께, 회로 동작이 더욱 안정된다.

또한, 본 실시 형태에 따르면, 박막 트랜지스터(M4)가 설치되므로, 선택 기간에서 제2 노드(N2)의 전위가 확실하게 로우 레벨이 된다. 이에 의해, 회로 동작이 더욱 안정된다.

<1.9 제1 변형예>

도 17은, 상기 제1 실시 형태의 제1 변형예에 있어서의 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 18은, 본 변형예에 있어서의 1단째(최전단)의 쌍안정 회로의 구성을 도시하는 회로도이다. 상기 제1 실시 형태에서는 각 단에서 박막 트랜지스터(MA)가 설치되어 있었지만, 본 변형예에서는, 도 17 및 도 18에 도시한 바와 같이, 1단째(40(1)) 내지 m-1단째(40(m-1))에 박막 트랜지스터(MA)가 설치되어 있지 않다. 수직 귀선 기간의 개시 시에는, 도 16에 도시한 바와 같이 1단째 제1 노드(N1(1)) 내지 m-1단째 제1 노드(N1(m-1))의 전위는 로우 레벨이 되어 있으므로, 1단째(40(1)) 내지 m-1단째(40(m-1))에 박막 트랜지스터(MA)를 설치하지 않는 형태에 있어서도, 수직 귀선 기간에서 1단째 제1 노드(N1(1)) 내지 m-1단째 제1 노드(N1(m-1))의 전위를 로우 레벨로 할 수 있다. 또한, 본 변형예에 있어서의 m단째(40(m))에 대해서는, 상기 제1 실시 형태와 마찬가지로 박막 트랜지스터(MA)가 설치되어 있다. 본 변형예에 따르면, 박막 트랜지스터의 수가 저감되므로, 소비 전력을 더욱 저감시킴과 함께, 게이트 드라이버(400)를 구비하는 액정 표시 장치의 프레임 면적을 더욱 축소할 수 있다.

<1.10 제2 변형예>

도 19는, 상기 제1 실시 형태의 제2 변형예에 있어서의 게이트 드라이버(400)의 상세한 동작을 설명하기 위한 신호 파형도이다. 상기 제1 실시 형태에서는, 1수직 주사 기간을 구동 주파수 60Hz(약 16.7msec)에서 구동하고 있었지만, 본 변형예에서는, 도 19에 도시한 바와 같이, 1수직 주사 기간을 구동 주파수 30Hz(약 33.3msec)에서 구동하고 있다. 예를 들어, 기입 기간의 구동 주파수를 60Hz(약 16.7msec)로 하면, 수직 귀선 기간의 길이가 수직 주사 기간의 길이의 약 1/2인 약 16.7msec가 된다. 이 경우, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/2이 되므로, 상기 제1 실시 형태와 동일한 효과가 얻어진다.

또한, 본 변형예에 있어서 기입 기간의 구동 주파수를 120Hz(약 8.3msec)로 하면, 수직 귀선 기간의 길이가 수직 주사 기간의 길이의 약 3/4인 약 25msec이 된다. 이 경우, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 3배가 되므로, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/4이 된다. 따라서, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 더욱 억제된다.

<1.11 제3 변형예>

도 20은, 상기 제1 실시 형태의 제3 변형예에 있어서의 게이트 드라이버(400)의 상세한 동작을 설명하기 위한 신호 파형도이다. 상기 제1 실시 형태에서는 1수직 주사 기간을 구동 주파수 60Hz(약 16.7msec)에서 구동하고 있었지만, 본 변형예에서는, 도 20에 도시한 바와 같이, 1수직 주사 기간을 구동 주파수 15Hz(약 66.6msec)에서 구동하고 있다. 예를 들어, 기입 기간의 구동 주파수를 상기 제2 변형예와 동일하게 60Hz(약 16.7msec)로 하면, 수직 귀선 기간의 길이가 수직 주사 기간의 길이의 약 3/4인 약 50msec이 된다. 이 경우, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 3배가 되므로, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/4이 된다. 따라서, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 상기 제1 실시 형태보다도 억제된다.

또한, 본 변형예에 있어서 기입 기간의 구동 주파수를 120Hz(약 8.3msec)로 하면, 수직 귀선 기간의 길이가 수직 주사 기간의 길이의 약 7/8인 약 58.3msec이 된다. 이 경우, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 7배가 되므로, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/8이 된다. 따라서, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 더욱 억제된다.

<1.12 제4 변형예>

도 21은, 상기 제1 실시 형태의 제4 변형예에 있어서의 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로의 구성을 도시하는 회로도이다. 상기 제1 실시 형태에서는 각 단에서 박막 트랜지스터(M3 및 M4)가 설치되어 있었지만, 본 변형예에서는, 도 21에 도시한 바와 같이, 이들 박막 트랜지스터(M3 및 M4) 대신에 박막 트랜지스터(M10)가 설치되어 있다. 또한, 1단째(최전단) 및 m단째(최후단)에 대해서도 마찬가지이므로, 그것들에 대한 설명 및 도시는 생략한다. 이 박막 트랜지스터(M10)에 대해서는, 게이트 단자가 제1 노드(N1)에 접속되고, 드레인 단자가 제2 노드에 접속되고, 소스 단자가 직류 전원 전위(Vss)용의 입력 단자에 접속되어 있다. 이 박막 트랜지스터(M10)는, 제1 노드(N1)의 전위가 하이 레벨이 되어 있을 때, 제2 노드(N2)의 전위를 Vss 전위를 향하여 변화시킨다. 본 변형에 있어서는, 박막 트랜지스터(M10)에 의해 제2 노드 턴오프용 스위칭 소자가 실현되어 있다. 본 변형예에 따르면, 박막 트랜지스터(M3 및 M4) 대신에 박막 트랜지스터(M10)를 각 쌍안정 회로에 설치함으로써, 세트 기간 및 선택 기간에서 제2 노드(N2)의 전위를 확실하게 로우 레벨로 유지할 수 있다.

<2. 제2 실시 형태>

<2.1 게이트 드라이버의 상세한 동작>

도 22는, 본 발명의 제2 실시 형태에서의 게이트 드라이버(400)의 상세한 동작을 설명하기 위한 신호 파형도이다. 또한, 액정 표시 장치의 전체 구성 및 동작과, 게이트 드라이버(400)의 구성과, 쌍안정 회로의 구성 및 동작과, 클록 제어 회로(420)의 구성 및 동작에 대해서서는, 본 실시 형태는 상기 제1 실시 형태와 동일하므로 이것들의 설명을 생략한다.

상기 제1 실시 형태에서는, 1수직 주사 기간의 약 1/2의 길이의 수직 귀선 기간(약 8.3msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수(60Hz)의 배속인 120Hz(약 8.3msec)로 하고 있다. 이에 비해, 본 실시 형태에서는, 도 22에 도시한 바와 같이, 1수직 주사 기간의 약 2/3의 길이의 수직 귀선 기간(약 11.1msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수의 3배속인 180Hz(약 5.6msec)로 하고 있다. 즉, 본 실시 형태에서는, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 2배로 되어 있다. 또한, 본 실시 형태에 있어서의 기입 기간 및 수직 귀선 기간의 동작은, 상기 제1 실시 형태에 있어서의 것과 동일하므로, 설명을 생략한다.

<2.2 효과>

본 실시 형태에서는, 각 단에서의 제2 노드(N2)의 전위가, 당해 단의 세트 기간 및 선택 기간을 제외한 기입 기간에서 하이 레벨이 됨과 함께, 당해 단의 세트 기간과, 선택 기간과, 상기 휴지 기간을 포함하는 수직 귀선 기간에서 로우 레벨이 된다. 또한, 본 실시 형태에서는, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 2배로 되어 있다. 이로 인해, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/3이 된다. 즉, 박막 트랜지스터(M5)의 게이트 단자 및 박막 트랜지스터(M6)의 게이트 단자에 제공되는 전위의 듀티비가 실질적으로 1/3이 된다. 따라서, 본 실시 형태에 따르면, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 상기 제1 실시 형태에 비해 더욱 억제된다. 이로 인해, 박막 트랜지스터(M5 및 M6)의 신뢰성이 더욱 높아지므로, 당해 박막 트랜지스터의 크기를 더욱 작게 할 수 있다. 이와 같이 박막 트랜지스터(M5 및 M6)의 크기를 작게 한 경우에는, 소비 전력을 더욱 저감시킴과 함께, 게이트 드라이버(400)를 구비하는 액정 표시 장치의 프레임 면적을 더욱 축소할 수 있다.

<3. 제3 실시 형태>

<3.1 게이트 드라이버의 상세한 동작>

도 23은, 본 발명의 제3 실시 형태에 있어서의 게이트 드라이버(400)의 상세한 동작을 설명하기 위한 신호 파형도이다. 또한, 액정 표시 장치의 전체 구성 및 동작과, 게이트 드라이버(400)의 구성과, 쌍안정 회로의 구성 및 동작과, 클록 제어 회로(420)의 구성 및 동작에 대해서서는, 본 실시 형태는 상기 제1 실시 형태와 동일하므로 이것들의 설명을 생략한다.

상기 제1 실시 형태에서는, 1수직 주사 기간의 약 1/2의 길이의 수직 귀선 기간(약 8.3msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수(60Hz)의 배속인 120Hz(약 8.3msec)로 하고 있다. 또한, 상기 제2 실시 형태에서는, 1수직 주사 기간의 약 2/3의 길이의 수직 귀선 기간(약 11.1msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수의 3배속인 180Hz(약 5.6msec)로 하고 있다. 이것들에 비하여, 본 실시 형태에서는, 1수직 주사 기간의 약 3/4의 길이의 수직 귀선 기간(약 12.5msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수의 4배속인 240Hz(약 4.2msec)로 하고 있다. 즉, 본 실시 형태에서는, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 3배로 되어 있다. 또한, 본 실시 형태에 있어서의 기입 기간 및 수직 귀선 기간의 동작은 상기 제1 실시 형태에 있어서의 것과 동일하므로, 설명을 생략한다.

<3.2 효과>

본 실시 형태에서는, 상기 제1 실시 형태와 마찬가지로, 각 단에서의 제2 노드(N2)의 전위가, 당해 단의 세트 기간 및 선택 기간을 제외한 기입 기간에서 하이 레벨이 됨과 함께, 당해 단의 세트 기간과, 선택 기간과, 상기 휴지 기간을 포함하는 수직 귀선 기간에서 로우 레벨이 된다. 또한, 본 실시 형태에서는, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 3배로 되어 있다. 이로 인해, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 1/4이 된다. 즉, 박막 트랜지스터(M5)의 게이트 단자 및 박막 트랜지스터(M6)의 게이트 단자에 제공되는 전위의 듀티비가 실질적으로 1/4이 된다. 따라서, 본 실시 형태에 따르면, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 상기 제2 실시 형태에 비해 더욱 억제된다. 이로 인해, 박막 트랜지스터의 신뢰성이 더욱 높아지므로, 당해 박막 트랜지스터의 크기를 더욱 작게 할 수 있다. 그 결과, 소비 전력을 더욱 저감시킴과 함께, 게이트 드라이버(400)를 구비하는 액정 표시 장치의 프레임 면적을 더욱 축소할 수 있다.

<4. 제4 실시 형태>

<4.1 게이트 드라이버의 상세한 동작>

도 24는, 본 발명의 제4 실시 형태에 있어서의 게이트 드라이버(400)의 상세한 동작을 설명하기 위한 신호 파형도이다. 또한, 액정 표시 장치의 전체 구성 및 동작과, 게이트 드라이버(400)의 구성과, 쌍안정 회로의 구성 및 동작과, 클록 제어 회로(420)의 구성 및 동작에 대해서서는, 본 실시 형태는 상기 제1 실시 형태와 동일하므로 이것들의 설명을 생략한다.

상기 제1 실시 형태에서는, 1수직 주사 기간의 약 1/2의 길이의 수직 귀선 기간(약 8.3msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수(60Hz)의 배속인 120Hz(약 8.3msec)로 하고 있다. 이에 비해, 본 실시 형태에서는, 도 24에 도시한 바와 같이, 1수직 주사 기간의 약 1/3의 길이의 수직 귀선 기간(약 5.6msec)을 마련함과 함께, 기입 기간의 구동 주파수를 일반적인 구동 주파수의 1.5배속인 90Hz(약 11.1msec)로 하고 있다. 즉, 본 실시 형태에서는, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 1/2배로 되어 있다. 또한, 본 실시 형태에 있어서의 기입 기간 및 수직 귀선 기간의 동작은, 상기 제1 실시 형태에 있어서의 것과 동일하므로, 설명을 생략한다.

<4.2 효과>

본 실시 형태에서는, 각 단에서의 제2 노드(N2)의 전위가, 당해 단의 세트 기간 및 선택 기간을 제외한 기입 기간에서 하이 레벨이 됨과 함께, 당해 단의 세트 기간과, 선택 기간과, 상기 휴지 기간을 포함하는 수직 귀선 기간에서 로우 레벨이 된다. 또한, 본 실시 형태에서는, 수직 귀선 기간의 길이가 기입 기간의 길이의 약 1/2배로 되어 있다. 이로 인해, 각 단에서의 제2 노드(N2)의 전위의 듀티비가 실질적으로 2/3가 된다. 즉, 박막 트랜지스터(M5)의 게이트 단자 및 박막 트랜지스터(M6)의 게이트 단자에 제공되는 전위의 듀티비가 실질적으로 2/3가 된다. 이에 의해, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 종래보다도 억제된다. 또한, 본 실시 형태에 있어서의 기입 기간의 구동 주파수는, 상기 제1 실시 형태에 있어서의 것보다도 저속이 된다. 그 결과, 소비 전력이 더욱 저감됨과 함께, 회로 동작이 더욱 안정된다. 따라서, 본 실시 형태에 따르면, 소비 전력을 더욱 저감시킴과 함께 회로 동작을 더욱 안정시키면서 박막 트랜지스터의 신뢰성을 종래보다도 높일 수 있다.

<5. 제5 실시 형태>

<5.1 게이트 드라이버의 전원 투입 후의 동작>

도 25는, 본 발명의 제5 실시 형태에 있어서의 게이트 드라이버(400)에서의 전원 투입 후부터 최초의 수직 주사 기간의 개시 시점(게이트 스타트 펄스 신호(GSP)가 최초에 로우 레벨에서 하이 레벨로 변화하는 시점)까지의 동작을 설명하기 위한 신호 파형도이다. 또한, 액정 표시 장치의 전체 구성 및 동작과, 게이트 드라이버(400)의 구성 및 전원 투입 직후 이외의 동작과, 쌍안정 회로의 구성 및 동작과, 클록 제어 회로(420)의 구성 및 동작에 대해서서는, 본 실시 형태는 상기 제1 실시 형태와 동일하므로 이것들의 설명을 생략한다.

도 25에 도시한 바와 같이, 전원 투입 직후부터, 제어전 제1 게이트 클록 신호(GCKf1) 및 제어전 제2 게이트 클록 신호(GCKf2)의 게이트 드라이버(400)(클록 출력 회로(73))에의 공급이 개시된다. 본 실시 형태에서는, 전원 투입 후 직후에 게이트 앤드 펄스 신호(GEP)의 전위가 로우 레벨에서 하이 레벨로 변화한다. 이 때, 게이트 스타트 펄스 신호(GSP)의 전위는 로우 레벨이다. 이로 인해, 도 12에 도시하는 제1 제어 신호 생성 회로(71)의 세트 신호는 로우 레벨, 리셋 신호(R)는 하이 레벨이 되고, 이 제1 제어 신호 생성 회로(71)의 상태 신호(Q)인 제1 제어 신호(CT1)가 로우 레벨이 된다. 이에 의해, 도 13에 도시하는 제2 제어 신호 생성 회로(72)의 제1 입력은 로우 레벨이 되고, 제2 입력은 로우 레벨이 되고, 이 제2 제어 신호 생성 회로(72)의 출력인 제2 제어 신호(CT2)가 로우 레벨이 된다. 그 결과, 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)가 로우 레벨이 된다. 즉, 이 때, 제어전 게이트 클록 신호(GCKf)의 각 쌍안정 회로에의 공급이 정지된 상태로 되어 있다. 이 상태는, 최초의 수직 주사 기간의 기입 기간에서 게이트 스타트 펄스 신호(GSP)가 하이 레벨에서 로우 레벨로 변화할 때까지 유지된다.

또한, 전원 투입 직후에 게이트 앤드 펄스 신호(GEP)의 전위가 로우 레벨에서 하이 레벨로 변화할 때, 이 게이트 앤드 펄스 신호(GEP)를 엔드 신호(ED)로서 수취하는 각 단에서 박막 트랜지스터(MA 및 MB)가 온 상태가 된다. 이에 의해, 1단째 제1 노드(N1(1)) 내지 m단째 제1 노드(N1(m))의 전위가 로우 레벨로 리셋됨과 함께, 1단째 제2 노드(N2(1)) 내지 m단째 제2 노드(N2(m))의 전위가 로우 레벨로 리셋된다.

<5.2 효과>

본 실시 형태에 따르면, 전원 투입 후부터 최초의 수직 주사 기간의 개시 시점까지의 기간에서 불안정해지는 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 로우 레벨로 리셋된다. 또한, 전원 투입 후부터 최초의 수직 주사 기간의 개시 시점까지의 기간에는 제어전 게이트 클록 신호(GCKf)의 각 쌍안정 회로에의 공급이 정지된 상태가 된다. 이로 인해, 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위가 확실하게 로우 레벨로 유지된다. 이에 의해, 회로 동작을 더욱 안정시킬 수 있다.

또한, 전원 투입 후부터 최초의 수직 주사 기간의 개시 시점까지의 기간에 있어서는, 게이트 앤드 펄스 신호(GEP) 대신에 전원 투입 직후에 로우 레벨에서 하이 레벨로 변화하는 다른 신호를 사용해도 된다.

<6. 제6 실시 형태>

<6.1 시프트 레지스터의 구성 및 동작>

도 26은, 본 발명의 제6 실시 형태에 있어서의 시프트 레지스터(410)의 최전단 및 최후단 이외의 구성을 도시하는 블록도이다. 도 27은, 본 실시 형태에 있어서의 시프트 레지스터(410)의 최전단측의 구성을 도시하는 블록도이다. 도 28은, 본 실시 형태에 있어서의 시프트 레지스터(410)의 최후단측의 구성을 도시하는 블록도이다. 또한, 액정 표시 장치의 전체 구성 및 동작과, 클록 제어 회로(420)의 구성 및 동작에 대해서서는, 본 실시 형태는 상기 제1 실시 형태와 동일하므로 이것들의 설명을 생략한다.

도 26 내지 도 28에 도시한 바와 같이, 본 실시 형태에 있어서의 각 쌍안정 회로에는, 상기 제1 실시 형태에 있어서의 각 쌍안정 회로와 달리 전하 보충용 클록 신호(CKB)를 수취하기 위한 입력 단자가 설치되어 있지 않다. 본 실시 형태에 있어서의 홀수단째에는, 제어후 제1 게이트 클록 신호(GCK1)가 동작 제어용 클록 신호(CKA)로서 제공되고, 제어후 제2 게이트 클록 신호(GCK2)가 동작 제어용 클록 신호(CKA)로서 제공된다. 또한, 본 실시 형태에 있어서의 각 쌍안정 회로의 그 밖의 단자(입력 단자 및 출력 단자)는, 상기 제1 실시 형태의 각 쌍안정 회로에 있어서의 것과 동일하다. 또한, 본 실시 형태에 있어서의 게이트 드라이버(400)의 기본적인 동작은, 상기 제1 실시 형태에 있어서의 게이트 드라이버(400)의 것과 동일하므로, 설명을 생략한다.

<6.2 쌍안정 회로의 구성>

도 29는, 본 실시 형태에 있어서의 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 29에 도시한 바와 같이, 이 쌍안정 회로는, 상술한 특허문헌 1에 기재된 쌍안정 회로(도 32)에 박막 트랜지스터(M8, MA 및 MB)를 추가한 것이다. 또한, 본 실시 형태에 있어서의 쌍안정 회로에는, 상기 제1 실시 형태에 있어서의 쌍안정 회로와 달리 박막 트랜지스터(M4 및 M9)가 설치되어 있지 않다. 이 쌍안정 회로에는, 로우 레벨의 직류 전원 전위(Vss)용의 입력 단자 이외에 5개의 입력 단자(41 내지 44 및 46)와 1개의 출력 단자(51)가 설치되어 있다. 상술한 바와 같이, 이 쌍안정 회로에는 전하 보충용 클록 신호(CKB)를 수취하기 위한 입력 단자(47)가 설치되어 있지 않다.

제1 구동부(61)는, 상기 제1 실시 형태에 있어서의 것과 마찬가지로, 3개의 박막 트랜지스터(M1, M5 및 MA)에 의해 구성되어 있다. 제2 구동부(62)는, 4개의 박막 트랜지스터(M3, M4, M8, M9 및 MB)와, 1개의 콘덴서(C2)에 의해 구성되어 있다. 출력부(63)는, 상기 제1 실시 형태에 있어서의 것과 마찬가지로, 2개의 박막 트랜지스터(M2 및 M6)와, 1개의 콘덴서(C1)에 의해 구성되어 있다.

제1 구동부(61) 내에 설치된 박막 트랜지스터(M1)의 소스 단자, 박막 트랜지스터(M5)의 드레인 단자 및 박막 트랜지스터(MA)의 드레인 단자는 제1 노드(N1)에 접속되어 있다. 제2 구동부(62) 내에 설치된 박막 트랜지스터(M3)의 드레인 단자, 박막 트랜지스터(M7)의 소스 단자, 박막 트랜지스터(M8)의 소스 단자, 박막 트랜지스터(MB)의 드레인 단자, 콘덴서(C2)의 일단부는 제2 노드(N2)에 접속되어 있다. 출력부(63) 내에 설치된 박막 트랜지스터(M2)의 게이트 단자 및 콘덴서(C1)의 일단부가 제1 노드(N1)에 접속되고, 박막 트랜지스터(M6)의 게이트 단자가 제2 노드(N2)에 접속되어 있다. 또한, 각 박막 트랜지스터 및 각 콘덴서의 접속 및 기능에 대해서는, 상기 제1 실시 형태에 있어서의 것과 동일하므로, 설명을 생략한다.

도 30은, 본 실시 형태에 있어서의 1단째(최전단)의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 30에 도시한 바와 같이, 이 쌍안정 회로에는, 도 29에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로와 달리 박막 트랜지스터(M8) 및 입력 단자(44)가 설치되어 있지 않다. 또한, 이 쌍안정 회로의 그 밖의 구성은, 도 29에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로의 것과 동일하므로, 그 설명을 생략한다.

도 31은, 본 실시 형태에 있어서의 m단째(최후단)의 쌍안정 회로의 구성을 도시하는 회로도이다. 도 31에 도시한 바와 같이, 이 쌍안정 회로에는, 도 29에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로와 달리 박막 트랜지스터(M7) 및 입력 단자(42)가 설치되어 있지 않다. 또한, 이 쌍안정 회로의 그 밖의 구성은, 도 29에 도시하는 1단째(최전단) 및 m단째(최후단) 이외의 쌍안정 회로의 것과 동일하므로, 그 설명을 생략한다.

본 실시 형태에 있어서도, 상기 제1 실시 형태와 마찬가지로, 박막 트랜지스터(M1)에 의해 제1 노드 턴온용 스위칭 소자가 실현되고, 박막 트랜지스터(M2)에 의해 출력 제어용 스위칭 소자가 실현되고, 박막 트랜지스터(M3)에 의해 제1 제2 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M5)에 의해 제1 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M6)에 의해 출력 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M7)에 의해 제2 노드 턴온용 스위칭 소자가 실현되고, 박막 트랜지스터(M8)에 의해 스타트용 스위칭 소자가 실현되고, 박막 트랜지스터(MA)에 의해 제1 엔드용 스위칭 소자가 실현되고, 박막 트랜지스터(MB)에 의해 제2 엔드용 스위칭 소자가 실현되어 있다. 또한, 콘덴서(C1)에 의해 용량 소자가 실현되어 있다.

<6.3 쌍안정 회로의 동작>

본 실시 형태에 있어서의 쌍안정 회로의 기본적인 동작은, 상기 제1 실시 형태에 있어서의 것과 동일하다. 따라서, 본 실시 형태 및 상기 제1 실시 형태에 서로 공통되는 동작의 설명은 생략하고, 서로의 상위점만에 대하여 상기 도 10을 참조하면서 설명한다.

상기 제1 실시 형태에서는, 통상 동작 기간(기입 기간에 있어서, 시점 t0 이전의 기간 및 시점 t3 이후의 기간)에 있어서, 전하 보충용 클록 신호(CKB)의 전위가 1수평 기간마다 하이 레벨과 로우 레벨을 반복함으로써, 2수평 주사 기간마다의 1수평 기간에서 박막 트랜지스터(M9)가 온 상태가 된다. 이로 인해, 박막 트랜지스터(M9)를 통하여 제2 노드(N2)에 전하가 공급된다. 이에 의해, 통상 동작 기간에서는 제2 노드(N2)의 전위가 확실하게 하이 레벨로 유지된다. 이에 비해, 본 실시 형태에서는, 전하 보충용 클록 신호(CKB)를 수취하기 위한 입력 단자(47) 및 박막 트랜지스터(M9)가 설치되어 있지 않으므로, 상기 제1 실시 형태와 같이, 통상 동작 기간에서 제2 노드(N2)에 전하가 공급되는 경우는 없다. 따라서, 통상 동작 기간에 있어서의 제2 노드(N2)의 전위의 안정성에 대해서는, 본 실시 형태는 종래의 것과 다름없다.

또한, 상기 제1 실시 형태에서는, 선택 기간이 되면(시점 t1이 되면), 상태 신호(Q)의 전위가 하이 레벨이 됨으로써 박막 트랜지스터(M4)가 온 상태가 된다. 이로 인해, 선택 기간에서 제2 노드(N2)의 전위가 확실하게 로우 레벨이 된다. 이에 비해, 본 실시 형태에서는, 박막 트랜지스터(M4)가 설치되어 있지 않으므로, 이러한 선택 기간에서 제2 노드(N2)의 전위를 확실하게 로우 레벨로 하기 위한 동작이 이루어지지 않는다. 따라서, 선택 기간에서의 제2 노드(N2)의 전위에 대해서는, 본 실시 형태는 종래의 것과 다름없다.

또한, 본 실시 형태에 있어서의 게이트 드라이버의 상세한 동작에 대해서도, 상술한 통상 동작 기간 및 선택 기간에서의 제2 노드(N2)의 전위가 불안정해지기 쉬운 점을 제외하고, 상기 제1 실시 형태에 있어서의 것과 동일하므로, 설명을 생략한다. 이와 같이, 본 실시 형태에서는, 상기 제1 실시 형태보다도 통상 동작 기간 및 선택 기간에서의 제2 노드(N2)의 전위가 불안정해지므로, 제1 노드(N1)의 전위 및 상태 신호(Q)(주사 신호)의 전위에 노이즈가 발생하기 쉬워진다. 즉, 본 실시 형태에서는 회로 동작이 불안정해지기 쉽다.

<6.4 효과>

그러나, 본 실시 형태에 따라서도, 박막 트랜지스터(M5 및 M6)의 임계값 변동이 종래보다도 억제됨과 함께, 소스 단자에 클록 신호가 제공되는 박막 트랜지스터의 수가 종래보다도 적어진다. 그 결과, 소비 전력을 저감시키면서 박막 트랜지스터(M5 및 M6)의 신뢰성을 높일 수 있다. 게다가, 본 실시 형태에 따르면, 상기 제1 실시 형태와 마찬가지로, 박막 트랜지스터(M5 및 M6)의 신뢰성이 높아짐으로써 이것들의 박막 트랜지스터(M5 및 M6)의 크기를 작게 할 수 있다. 이와 같이 박막 트랜지스터(M5 및 M6)의 크기를 작게 한 경우에는, 소비 전력이 더욱 저감됨과 함께, 게이트 드라이버(400)를 구비한 액정 표시 장치의 프레임 면적을 축소할 수 있다.

또한, 상기 제1 실시 형태의 변형예와 같이, 1단째(40(1)) 내지 m-1단째(40(m-1))에 박막 트랜지스터(MA)를 설치하지 않는 형태로 해도 된다. 이 경우, 박막 트랜지스터의 수가 더욱 저감되므로, 소비 전력을 더욱 저감시킴과 함께, 게이트 드라이버(400)를 구비하는 액정 표시 장치의 프레임 면적을 더욱 축소할 수 있다.

<7. 기타>

본 발명에 있어서의 게이트 드라이버(400)의 구성은, 상기 각 실시 형태에 있어서의 것에 한정되지 않는다. 즉, 게이트 드라이버(400)가, 각 쌍안정 회로 내에 적어도 박막 트랜지스터(M5 및 M6)를 구비하고, 2수평 주사 기간보다도 긴 수직 귀선 기간을 마련함과 함께, 이 수직 귀선 기간에서 각 쌍안정 회로에의 클록 신호의 공급을 정지시키고, 또한, 이 수직 귀선 기간에 있어서, 상기 박막 트랜지스터(M5)의 드레인 단자에 접속된 제1 노드의 전위와 상기 박막 트랜지스터(M5 및 M6)의 게이트 단자에 접속된 제2 노드(N2)의 전위를 오프 레벨로 유지하는 구성으로 되어 있으면 된다. 예를 들어, 상기 제2 종래예에 있어서, 상기 제1 실시 형태에 있어서의 박막 트랜지스터(M8, MA 및 MB)를 추가한 구성으로 해도 된다. 또한, 상기 제2 종래예에서는, 트랜지스터(T4 및 T5)가 본 발명에 있어서의 박막 트랜지스터(M5 및 M6)에 상당한다. 또한, 입력부(920)에 의해 제1 구동부(61)가 실현되고, 풀 다운 구동부(940)에 의해 제2 구동부(62)가 실현되어, 출력부(450)에 의해 출력부(63)가 실현되어 있다. 이러한 형태에 있어서, 기입 기간의 길이 및 수직 귀선 기간의 길이를 상기 제1 실시 형태에 있어서의 것과 동일하게 하면, 제2 노드(N2)가 접속된 트랜지스터(T4 및 T5)의 게이트 단자에는 듀티비가 실질적으로 1/4의 전위가 제공되게 된다. 이에 의해, 이러한 형태에 있어서는, 트랜지스터(T4 및 T5)에 발생하는 임계값 변동을 상기 제2 종래예보다도 억제할 수 있다. 단, 이러한 형태에서는, 제2 노드(N2)의 전위가 기입 기간에서의 듀티비 1/2(기입 기간의 길이 및 수직 귀선 기간의 길이를, 상기 제1 실시 형태에 있어서의 것과 동일하게 하면 1/4)이 되므로, 이 제2 노드(N2)의 전위 변동에 기인하는 노이즈가 제1 노드N2의 전위 및 상태 신호(Q)의 전위에 발생한다. 따라서, 회로 동작의 안정성에 대해서는, 상기 제1 실시 형태의 것보다도 뒤떨어진다.

상기 각 실시 형태에서는, 수직 귀선 기간에서 각 쌍안정 회로에의 클록 신호의 공급을 정지시키고 있지만, 본 발명은 이것에 한정되지 않는다. 수직 귀선 기간에서 각 쌍안정 회로에의 클록 신호의 공급을 정지시키지 않아도, 트랜지스터(M5 및 M6)의 임계값 변동을 종래보다도 억제할 수 있다.

상기 제1 내지 4의 실시 형태에서는, 수직 귀선 기간의 길이를 각각 1수직 주사 기간의 길이의 약 1/2, 약 2/3, 약 3/4 및 약 1/3로 하고 있다. 이와 같이, 박막 트랜지스터의 신뢰성을 높이는 관점에서 수직 귀선 기간의 길이는 충분히 긴 것이 바람직하다.

상기 각 실시 형태 및 각 변형예에서 나타낸 구동 주파수는 예시이며, 다양한 변경이 가능하다.

상기 각 실시 형태에서는, 클록 제어 회로(420)에 의해 클록 신호의 쌍안정 회로에의 공급의 제어를 행하고 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 상술한 클록 제어 회로(420)를 게이트 드라이버(400) 내에 설치하지 않고, 표시 제어 회로(200)가 상술한 제어후 제1 게이트 클록 신호(GCK1) 및 제어후 제2 게이트 클록 신호(GCK2)에 상당하는 클록 신호를 직접 생성하여 쌍안정 회로에 공급하도록 해도 된다.

상기 각 실시 형태에 있어서의 클록 제어 회로(420)는, 게이트 스타트 펄스 신호(GSP) 및 게이트 앤드 펄스 신호(GEP)에 기초하여 제어전 게이트 클록 신호(GCKf)의 공급을 제어하고 있지만, 본 발명은 이것에 한정되지 않는다. 미리 수직 귀선 기간의 길이가 결정되어 있는 경우에는, 게이트 스타트 펄스 신호(GSP) 대신에 수직 귀선 기간의 길이만 지연한 게이트 앤드 펄스 신호(GEP)를, 상기 제1 제어 신호 생성 회로(71) 및 제2 제어 신호 생성 회로(72)에 제공하도록 해도 된다. 또한, 상기 클록 제어 회로(420)의 구성은 특별히 한정되지 않는다.

상기 각 실시 형태에서는, 게이트 드라이버(400) 내에 1개의 클록 제어 회로(420)가 설치되어 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 각 쌍안정 회로 내에 상기 클록 제어 회로(420)에 상당하는 회로가 설치되어 있어도 된다.

상기 각 실시 형태에서는, 쌍안정 회로 내에 설치되어 있는 박막 트랜지스터는 모두 ｎ채널형인 것으로서 설명했지만, 본 발명은 이것에 한정되지 않는다. 쌍안정 회로 내에 설치되어 있는 박막 트랜지스터가 p채널형이어도 본 발명을 적용할 수 있다.

상기 각 실시 형태에서는 액정 표시 장치를 예로 들어 설명했지만, 본 발명은 이것에 한정되지 않는다. 유기 EL(Electro Luminescence) 표시 장치 등의 다른 표시 장치에도 본 발명을 적용할 수 있다. 또한, 그 밖에 본 발명의 취지를 일탈하지 않는 범위에서 상기 각 실시 형태를 여러가지 변형하여 실시할 수 있다.

이상에 의해, 본 발명에 따르면, 소비 전력을 저감시키면서 스위칭 소자의 신뢰성을 높인 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 주사 신호선의 구동 방법을 제공할 수 있다.

본 발명은 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 그 주사 신호선 구동 회로에 의한 주사 신호선의 구동 방법에 적용할 수 있고, 특히, 모놀리식화된 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 그 주사 신호선 구동 회로에 의한 주사 신호선의 구동 방법에 적합하다.

40(1) 내지 40(m) : 쌍안정 회로
41 내지 44, 46, 47 : 입력 단자
51 : 출력 단자(출력 노드)
61 : 제1 구동부
62 : 제2 구동부
63 : 출력부
71 : 제1 제어 신호 생성 회로
72 : 제2 제어 신호 생성 회로
73 : 클록 출력 회로
73a : 제1 AND 회로
73b : 제2 AND 회로
200: 표시 제어 회로
300 : 소스 드라이버(영상 신호선 구동 회로)
400 : 게이트 드라이버(주사 신호선 구동 회로)
410 : 시프트 레지스터
420 : 클록 제어 회로
600 : 표시부
C1, C2 : 콘덴서(용량 소자)
M1 내지 M10, MA, MB : 박막 트랜지스터(스위칭 소자)
N1 : 제1 노드
N2 : 제2 노드
GCKf1 : 제어전 제1 게이트 클록 신호
GCKf2 : 제어후 제2 게이트 클록 신호
GCK1 : 제어후 제1 게이트 클록 신호
GCK2 : 제어후 제2 게이트 클록 신호
GSP : 게이트 스타트 펄스 신호
GEP : 게이트 앤드 펄스 신호
CKA : 동작 제어용 클록 신호
CKB : 전하 보충용 클록 신호
S : 세트 신호
R : 리셋 신호
ST : 스타트 신호
ED : 엔드 신호
GOUT(1) 내지 GOUT(m) : 주사 신호
Vss : 로우 레벨의 직류 전원 전위

Claims

복수의 주사 신호선을 구동하는 주사 신호선 구동 회로로서,
서로 종속 접속된 복수의 쌍안정 회로를 포함하고, 외부로부터 입력되어 온 레벨과 오프 레벨을 주기적으로 반복하는 클록 신호에 기초하여 상기 복수의 쌍안정 회로의 출력 신호를 순차적으로 액티브로 하는 시프트 레지스터를 포함하고,
각 쌍안정 회로는,
제1 노드에 접속되고, 수취한 신호에 기초하여 상기 제1 노드의 전위를 변화시키는 제1 구동부와,
제2 노드에 접속되고, 수취한 신호에 기초하여 상기 제2 노드의 전위를 변화시키는 제2 구동부와,
상기 제1 노드 및 상기 제2 노드에 접속되고, 상기 제1 노드의 전위 및 상기 제2 노드 전위가 각각 온 레벨 및 오프 레벨이며, 또한, 상기 제1 구동부가 수취한 신호의 전위가 오프 레벨일 때, 액티브한 상기 출력 신호를 상기 클록 신호에 기초하여 출력하는 출력부를 포함하고,
상기 제1 구동부는, 상기 제2 노드가 제어 단자에 접속되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 노드 턴오프용 스위칭 소자를 포함하고,
상기 출력부는, 상기 제2 노드가 제어 단자에 접속되고, 상기 출력 신호를 출력하기 위한 출력 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 출력 노드 턴오프용 스위칭 소자를 포함하고,
상기 제1 구동부 및 상기 제2 구동부가, 각 수직 주사 기간 중 2수평 주사 기간 이상의 소정 기간에서 상기 제1 노드의 전위 및 상기 제2 노드의 전위를 각각 오프 레벨로 유지하는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급이 정지되는 것을 특징으로 하는 주사 신호선 구동 회로.
제2항에 있어서, 상기 소정 기간이 길수록 상기 클록 신호의 주파수가 높아지는 것을 특징으로 하는 주사 신호선 구동 회로.
제2항에 있어서, 상기 제1 구동부 및 제2 구동부는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 제1 노드의 전위 및 상기 제2 노드의 전위를 각각 오프 레벨로 유지하고,
전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급이 정지되는 것을 특징으로 하는 주사 신호선 구동 회로.
제2항에 있어서, 상기 시프트 레지스터에 있어서의 최종단의 쌍안정 회로의 출력 신호가 액티브가 된 후에 상기 출력 신호를 비액티브로 하기 위하여 전위가 온 레벨이 되는 엔드 신호에 기초하여, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지시키는 클록 제어 회로를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제2항에 있어서, 최종단의 쌍안정 회로에 있어서의 제1 구동부는, 상기 엔드 신호가 제어 단자에 제공되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 엔드용 스위칭 소자를 더 포함하고,
각 쌍안정 회로에 있어서의 상기 제2 구동부는, 상기 엔드 신호가 제어 단자에 제공되고, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제2 엔드용 스위칭 소자를 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제6항에 있어서, 최종단 이외의 각 단의 쌍안정 회로에 있어서의 제1 구동부는 상기 제1 엔드용 스위칭 소자를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제6항에 있어서, 최전단 이외의 각 단의 쌍안정 회로에 있어서의 제2 구동부는, 각 수직 주사 기간의 개시의 타이밍에서 온 레벨이 되는 스타트 신호에 기초하여 상기 제2 노드의 전위를 온 레벨을 향하여 변화시키는 스타트용 스위칭 소자를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서, 상기 제1 구동부는, 세트 신호에 기초하여 상기 제1 노드의 전위를 온 레벨을 향하여 변화시키는 제1 노드 턴온용 스위칭 소자를 더 포함하고,
최전단의 쌍안정 회로에 있어서의 상기 세트 신호는 상기 스타트 신호이며,
최전단 이외의 쌍안정 회로에 있어서의 상기 세트 신호는 상기 쌍안정 회로의 전단의 쌍안정 회로의 출력 신호인 것을 특징으로 하는 주사 신호선 구동 회로.
제9항에 있어서, 상기 출력부는,
상기 제1 노드가 제어 단자에 접속되고, 상기 클록 신호가 한쪽 도통 단자에 제공되고, 상기 출력 노드가 다른 쪽의 도통 단자에 접속된 출력 제어용 스위칭 소자와,
상기 출력 제어용 스위칭 소자의 상기 제어 단자가 일단부에 접속되고, 상기 출력 노드가 타단부에 접속된 용량 소자를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제10항에 있어서, 상기 제2 구동부는, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제2 노드 턴오프용 스위칭 소자를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제11항에 있어서, 상기 제2 구동부에는, 상기 제2 노드 턴오프용 스위칭 소자로서,
상기 세트 신호가 제어 단자에 제공되고, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1의 제2 노드 턴오프용 스위칭 소자와,
상기 출력 노드가 제어 단자에 접속되고, 상기 제2 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제2의 제2 노드 턴오프용 스위칭 소자가 설치되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제11항에 있어서, 상기 제2 노드 턴오프용 스위칭 소자의 제어 단자는 상기 제1 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제11항에 있어서, 최전단 이외의 각 단의 쌍안정 회로에 있어서의 제2 구동부는, 상기 쌍안정 회로의 후단의 쌍안정 회로의 출력 신호에 기초하여 상기 제2 노드의 전위를 온 레벨을 향하여 변화시키는 제2 노드 턴온용 스위칭 소자를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제11항에 있어서, 상기 클록 신호는, 서로 1수평 주사 기간만큼 위상이 어긋난 제1 클록 신호 및 제2 클록 신호를 포함하여 이루어지고,
상기 출력 제어용 스위칭 소자의 한쪽 도통 단자에는 상기 제1 클록 신호가 제공되고,
상기 제2 구동부는, 상기 제2 클록 신호에 기초하여 상기 제2 노드의 전위를 온 레벨을 향하여 변화시키는 전하 보충용 스위칭 소자를 더 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
복수의 주사 신호선이 배치된 표시부와,
상기 복수의 주사 신호선을 구동하는 주사 신호선 구동 회로와,
상기 주사 신호선 구동 회로에 온 레벨과 오프 레벨을 주기적으로 반복하는 클록 신호를 공급하는 표시 제어 회로를 포함하고,
상기 주사 신호선 구동 회로는, 서로 종속 접속된 복수의 쌍안정 회로를 포함하고, 상기 클록 신호에 기초하여 상기 복수의 쌍안정 회로의 출력 신호를 순차적으로 액티브로 하는 시프트 레지스터를 포함하고,
각 쌍안정 회로는,
제1 노드에 접속되고, 수취한 신호에 기초하여 상기 제1 노드의 전위를 변화시키는 제1 구동부와,
제2 노드에 접속되고, 수취한 신호에 기초하여 상기 제2 노드의 전위를 변화시키는 제2 구동부와,
상기 제1 노드 및 상기 제2 노드에 접속되고, 상기 제1 노드의 전위 및 상기 제2 노드 전위가 각각 온 레벨 및 오프 레벨이며, 또한, 상기 제1 구동부가 수취한 신호의 전위가 오프 레벨일 때, 액티브한 상기 출력 신호를 상기 클록 신호에 기초하여 출력하는 출력부를 포함하고,
상기 제1 구동부는, 상기 제2 노드가 제어 단자에 접속되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 노드 턴오프용 스위칭 소자를 포함하고,
상기 출력부는, 상기 제2 노드가 제어 단자에 접속되고, 상기 출력 신호를 출력하기 위한 출력 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 출력 노드 턴오프용 스위칭 소자를 포함하고,
상기 제1 구동부 및 상기 제2 구동부가, 각 수직 주사 기간 중 2수평 주사 기간 이상의 소정 기간에서 상기 제1 노드의 전위 및 상기 제2 노드의 전위를 각각 오프 레벨로 유지하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급이 정지되는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 주사 신호선 구동 회로는, 상기 시프트 레지스터에 있어서의 최종단의 쌍안정 회로의 출력 신호가 액티브가 된 후에 상기 출력 신호를 비액티브로 하기 위하여 전위가 온 레벨이 되는 엔드 신호에 기초하여, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지시키는 클록 제어 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 표시 제어 회로는, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 표시 제어 회로는, 상기 소정 기간이 길수록 상기 클록 신호의 주파수를 높이는 것을 특징으로 하는 표시 장치.
제16항 내지 제20항 중 어느 한 항에 있어서, 상기 표시부와 상기 주사 신호선 구동 회로는 일체적으로 형성되어 있는 것을 특징으로 하는 표시 장치.
서로 종속 접속된 복수의 쌍안정 회로를 포함하고, 외부로부터 입력되어 온 레벨과 오프 레벨을 주기적으로 반복하는 클록 신호에 기초하여 상기 복수의 쌍안정 회로의 출력 신호를 순차적으로 액티브로 하는 시프트 레지스터를 포함한 주사 신호선 구동 회로에 의한 복수의 주사 신호선의 구동 방법으로서,
각 쌍안정 회로에 있어서 신호를 수취하고, 상기 신호에 기초하여 상기 쌍안정 회로에 있어서의 제1 노드의 전위를 변화시키는 스텝과,
각 쌍안정 회로에 있어서 신호를 수취하고, 상기 신호에 기초하여 상기 쌍안정 회로에 있어서의 제2 노드의 전위를 변화시키는 스텝과,
상기 제1 노드의 전위 및 상기 제2 노드의 전위가 각각 온 레벨 및 오프 레벨이며, 또한, 상기 제1 노드의 전위를 변화시키는 스텝에서 각 쌍안정 회로가 수취한 신호의 전위가 오프 레벨일 때, 액티브한 상기 출력 신호를 출력하는 스텝을 포함하고,
각 쌍안정 회로는,
상기 제2 노드가 제어 단자에 접속되고, 상기 제1 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 제1 노드 턴오프용 스위칭 소자와,
상기 제2 노드가 제어 단자에 접속되고, 상기 출력 신호를 출력하기 위한 출력 노드가 한쪽 도통 단자에 접속되고, 오프 레벨의 전위가 다른 쪽의 도통 단자에 제공된 출력 노드 턴오프용 스위칭 소자를 포함하고,
상기 제1 노드의 전위를 변화시키는 스텝에서는, 각 수직 주사 기간 중 2수평 주사 기간 이상의 소정 기간에서 상기 제1 노드의 전위가 오프 레벨로 유지되고,
상기 제2 노드의 전위를 변화시키는 스텝에서는, 상기 소정 기간에서 상기 제2 노드의 전위가 오프 레벨로 유지되는 것을 특징으로 하는 구동 방법.
제22항에 있어서, 상기 소정 기간에 있어서, 상기 복수의 쌍안정 회로에의 상기 클록 신호의 공급을 정지하는 스텝을 더 포함하는 것을 특징으로 하는 구동 방법.
제23항에 있어서, 상기 소정 기간이 길수록 상기 클록 신호의 주파수가 높아지는 것을 특징으로 하는 구동 방법
제23항에 있어서, 상기 제1 노드의 전위를 변화시키는 스텝에서는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 제1 노드의 전위가 오프 레벨로 유지되고,
상기 제2 노드의 전위를 변화시키는 스텝에서는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 제2 노드의 전위가 오프 레벨로 유지되고,
상기 클록 신호의 공급을 정지하는 스텝에서는, 전원 투입 후부터 최초의 수직 주사 기간의 개시까지의 동안에 또한, 상기 클록 신호의 공급이 정지되는 것을 특징으로 하는 구동 방법.