JP6383575B2 - 表示装置 - Google Patents
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Description
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
すなわち、表示装置は、表示用の共通電極とタッチ検出用の走査電極とが共用するようにされる対向電極と、ゲート線を走査する第1走査回路と、前記対向電極を走査する第2走査回路と、を備える。前記表示装置は、1フレーム期間内に、1画面を連続走査する書込み期間と、前記書込み期間と次のフレームの書込み期間との間にタッチ検出期間とを有する第2モードと、1フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れる第1モードと、を有する。前記第1走査回路は第1シフトレジスタ部を有する。前記第2走査回路は第2シフトレジスタ部とスイッチ部とを有する。前記第1走査回路は、平面視で前記第2シフトレジスタ部と前記スイッチ部との間に配置される。前記第1走査回路および第2走査回路は、それぞれ単チャネル薄膜トランジスタで構成される。
まず、本開示に先立って検討した技術(以下、比較例という。)について図1および図2を用いて説明する。
図1および図2は比較例の方式に係る書込み期間とタッチ検出期間を説明するための図である。
ゲートスキャン(LCD Gate scan)動作Aは、1フレームの画素書込み期間(T4)に、1番目の表示ラインから1280表示ラインまでの画素を書き込む。コモンスキャン(VCOM scan)動作Bは、例えば20ブロックに分割された各ブロックの共通電極におけるタッチパネル検出を行う。なお、図1において、T3は帰線期間、Vsyncは垂直同期信号、Hsyncは水平同期信号である。
図1に示すように、タッチ検出時のコモンスキャン動作(タッチ検出動作)Bは、任意の表示ラインの共通電極をタッチパネル用の走査電極として機能させ、画素書き込みを行うゲートスキャン動作(表示動作)Aとは異なる箇所で行う。共通電極をタッチパネル用の走査電極としても動作させるため、同一の共通電極を使用する表示動作Aと、タッチ位置検出動作Bとは完全に時分割し、同期制御している。
図2に示すように、比較例の方式では、1水平期間(1H)に表示動作(画素書込み)Aと、タッチ検出動作(タッチパネル走査電圧(VTX)の駆動)Bが実行される。ゲートスキャン動作Aと、コモンスキャン動作Bは異なる表示ラインで実施しているが、映像線と共通電極との間、および、ゲート線と共通電極との間には寄生容量があるため、映像線上の映像電圧(VDL)の変動、あるいは、ゲート線上の走査電圧(VGL)の立ち上がり、あるいは、立ち下り時に生じるノイズにより、タッチ検出時の検出感度が低下する。なお、比較例に係る方式は、交流化駆動法として、カラム反転を採用しているため、共通電極に供給されるコモン電圧(Vcom)は、一定の電位である。
そこで、比較例に係る方式では、タッチ検出動作Bは、映像電圧(VDL)の変動、あるいは、走査電圧(VGL)の立ち上がり、あるいは、立ち下りがない期間(図2の第1期間(TA)および第2期間(TB))に実行される。
また、比較例に係る方式では、充電器から発生するノイズ、いわゆるACチャージャノイズ等の外来ノイズ対策として、同じ走査電極にタッチパネル走査電圧(VTX)を複数の水平走査期間に亘って複数回(例えば、32回)に供給する際に、1水平走査期間毎に、タッチパネル走査電圧(VTX)を走査電極に供給するタイミングを、タッチパネル走査開始待ち期間(Txs)を基準にしてレジスタに格納された単位遅延時間ずつ遅らせるようにしている。なお、水平同期信号(Hsync)の立下りを基準にしたタッチパネル走査開始待ち期間(Txs)は、映像線上の映像電圧(VDL)の変動を避けるため、マージンをもって設定される。
しかし、比較例に係る方式では、第1期間(TA)の終わりと第2期間(TB)の始まりの間および第2期間(TB)の終わりと第1期間(TA)の始まりの間はタッチパネル走査電圧(VTX)を供給することができない。したがって、第1期間(TA)の始めと終わり、および第2期間(TB)の始めと終わりに対して、マージンをもってタッチパネル走査電圧(VTX)を供給する必要があり、タッチパネル走査電圧(VTX)を供給するタイミングの制御が難しい。
第1の方式に係る書込み期間とタッチ検出期間について図3および図4を用いて説明する。
図3および図4は第1の方式に係る書込み期間とタッチ検出期間を説明するための図である。
第1の方式は、1垂直期間(1V period)または1フレームの表示期間が、映像信号や走査信号(Sig)を駆動する期間(書込み期間(PIX))と、タッチパネル走査電圧(VTX)を駆動する期間(タッチ検出期間(TP))に分割され、交互に駆動される。これを分割Vブランク駆動という。1フレームの表示期間は、N個の書込み期間(PIX)とN個のタッチ検出期間(TP)を有する。1書込み期間(PIX)では、例えば1280/Nラインがスキャンされ、1タッチ検出期間(TP)では、20/M本の走査電極(共通電極)がスキャンされる。例えば、N=20、M=20の場合、1書込み期間(PIX)では64ラインがスキャンされ、1タッチ検出期間(TP)では1本の走査電極がスキャンされる。1本の走査電極には20〜40回のタッチパネル走査電圧(VTX)が印加される。ここでMは自然数であり、Nよりも大きくても同じでも小さくてもよい。1垂直期間におけるタッチ検出回数を多く(たとえば4回)としたい場合はN=20、M=5とすれば、1垂直期間に4回のタッチ検出を全ての共通電極にて行うことが可能となり、検出精度が上がる。1垂直期間におけるタッチ検出回数を少なく(例えば、1垂直期間に1/2回、すなわち2垂直期間に1回と)したい場合はN=20、M=40とすれば、2垂直期間に1回のタッチ検出を全ての共通電極にて行うこととなり、タッチ検出における消費電力が低減される。このNやMの値は後述するドライバICのレジスタ等の記憶回路にホストコントローラから値が設定されることにより定められる。
表示用の共通電極をタッチ検出用の走査電極として機能させているので、図3および図4に示すように、タッチパネル検出時のコモンスキャン動作は、画素書き込みを行うゲートスキャン動作を行っていない期間で行う。すなわち、書込み期間(PIX)とタッチ検出期間(TP)とが分離されているので、タッチ検出動作が、映像信号線上の電圧(VDL)の変動、あるいは、走査信号線上の電圧(VGL)の立ち上がり、あるいは、立ち下りがない期間に実行することは容易である。また、タッチ検出期間(TP)の始めと終わりを除き、タッチパネル走査電圧(VTX)を供給することができるので、ACチャージャノイズ等の外来ノイズ対策として、タッチパネル走査電圧(VTX)を走査電極に供給するタイミングをずらすことは、比較例の方式に比べて容易である。
第2の方式に係る書込み期間とタッチ検出期間について図5を用いて説明する。
図5は第2の方式に係る書込み期間とタッチ検出期間を説明するための図である。図5(A)は第1の方式に係る書込み期間とタッチ検出期間を示し、図5(B)は第2の方式に係る書込み期間とタッチ検出期間を示している。
第2の方式は、1垂直期間または1フレームの表示期間(1 flame period)が、映像信号や走査信号を駆動する期間(書込み期間(PSP))と、タッチパネル走査電圧(VTX)を駆動する期間(タッチ検出期間(TSP))との2つに分割される。別の言い方をすると、1フレーム期間において、映像信号や走査信号が駆動される期間(PSP)を1回のみとし、タッチパネル走査電圧(VTX)が駆動される期間(TSP)を1回のみとしている。さらに別の言い方をすると、書込み期間(PSP)は連続したN個の書込み期間(PIX)を有し、タッチ検出期間(TSP)は連続したM個のタッチ検出期間(TP)を有することになる。第1の方式と同様に、1書込み期間(PIX)では、例えば1280/Nラインがスキャンされ、1タッチ検出期間(TP)では、20/M本の走査電極(共通電極)がスキャンされる。例えば、N=20、M=20の場合、1書込み期間(PIX)では64ラインがスキャンされ、1タッチ検出期間(TP)では1本の走査電極がスキャンされる。したがって、書込み期間(PSP)では1280ラインがスキャンされ、タッチ検出期間(TSP)では20本の走査電極がスキャンされる。1本の走査電極には20〜40回のタッチパネル走査電圧(VTX)が印加される。ここでMは自然数であり、Nよりも大きくても同じでも小さくてもよい。1垂直期間におけるタッチ検出回数を多く(たとえば4回)としたい場合はN=20、M=5とすれば、1垂直期間に4回のタッチ検出を全ての共通電極にて行うことが可能となり、検出精度が上がる。1垂直期間におけるタッチ検出回数を少なく(たとえば1/2回、2垂直期間に1回)としたい場合はN=20、M=40とすれば、2垂直期間に1回のタッチ検出を全ての共通電極にて行うこととなり、タッチ検出における消費電力が低減される。このNやMの値は後述するドライバICのレジスタ等の記憶回路にホストコントローラから値が設定されることにより定められる。
第2の方式では、書込み期間(PSP)とタッチ検出期間(TSP)が完全に分離されているので、タッチ位置検出動作を、映像信号線上の電圧(VDL)の変動、あるいは、走査信号線上の電圧(VGL)の立ち上がり、あるいは、立ち下りがない期間に実行することは容易である。また、連続するタッチ検出期間(TSP)が第1の方式のタッチ検出期間(TP)に比べて長いので、ACチャージャノイズ等の外来ノイズ対策として、タッチパネル走査電圧(VTX)を走査電極に供給するタイミングをずらすことは、第1の方式に比べて容易である。
実施の形態に係る表示装置は、第1の方式(第1モード)と第2の方式(第2モード)のいずれもでも動作することができるようにされる。ACチャージャノイズ等の外来ノイズ対策として、タッチパネル走査電圧(VTX)を走査電極に供給するタイミングをずらすことが容易行うことができる。第1の方式と第2の方式の指定はドライバICのレジスタ等の記憶回路にホストコントローラから値が設定されることにより定められる。
そこで、他の実施の形態に係る表示装置は、単チャネルトランジスタで構成される回路において、書込み期間と次の書込み期間の間(タッチ検出期間)も出力されるクロック信号またはタッチ期間と次のタッチ期間の間(書込み期間)も出力されるクロック信号を用いて信号ノードを充電しリークを防止するようにされる。ここで、単チャネルトランジスタは例えばnチャネル型薄膜トランジスタである。信号ノードに大きな保持容量を付加しないので、保持容量の面積を縮小でき、回路幅を縮小でき、表示パネルを狭額縁化することができる。また、単チャネルトランジスタで回路を構成することができるので、相補型トランジスタ(CMOS)を用いる必要がなく、製造プロセスが減少し、コストを削減することができる。
図6は実施例に係る表示装置を説明するための断面図である。図7は実施例に係る表示装置の対向基板を説明するための平面図である。図8は実施例に係る表示装置のアレイ基板を説明するための平面図である。
図6に示すように、実施例に係る表示装置100は、表示パネル1と、ドライバIC5と、フレキシブル配線基板6と、フレキシブル配線基板7と、バックライト2と、を有する。表示パネル1は、アレイ基板10と対向基板20とを所定の間隙を隔てて重ね合わせ、アレイ基板10と対向基板20との間の周縁部近傍に枠状に設けたシール材(図示せず)により、アレイ基板10と対向基板20とを貼り合わせると共に、シール材の内側に液晶組成物30を封入、封止し、さらに、アレイ基板10と対向基板20との外側に偏光板40、50を貼り付けて構成される。
図7に示すように、対向基板20上の裏面側透明導電膜を、帯状(ストライプ状)のパターンに分割して、タッチパネルの検出電極(Rx1、Rx2、・・・、Rxj−1、Rxj)21としている。検出電極21はY方向に延在している。タッチパネルの検出電極21は接続部8と接続されている。図8に示すように、アレイ基板10の内部に形成される共通電極(対向電極)11を帯状のパターンに分割、即ち、複数のブロックに分割して、タッチパネルの走査電極として兼用している。これらにより、通常のタッチパネルで使用されるタッチパネル基板を削減している。
また、表示装置100では、タッチパネル駆動用および検出用の回路が、ドライバIC5の内部に設けられる。ドライバIC5は、1つの半導体基板上にCMOSプロセスで形成され、半導体チップの形態でアレイ基板2上にCOG(Chip on Glass)実装される。
表示装置100は、書込み期間とタッチ検出期間に関する上述の第1の方式および第2の方式のいずれでも動作することができる。ドライバIC5のレジスタ等にホストコントローラから値を設定することにより定められる。レジスタ等には、レジスタ、RAM等の揮発性メモリ、EEPROMやフラシュメモリ等の電気的に書き換えが可能な不揮発性メモリ等の記憶回路が含まれる。
図9は実施例に係る表示装置のアレイ基板を説明するための平面図である。図9は図8をさらに詳細に表した図である。図10および図11は実施例に係る表示装置のブロック図である。図10はアレイ基板上に形成される部分の構成図である。図11はタッチ検出部分の構成図である。
ドライバIC5はアレイ基板10上の配線(後述するドレイン線DLm)を介して映像信号を画素部15にマトリックス状に配置された画素(後述する薄膜トランジスタTRmkや画素電極PTmk)に送る。ゲートスキャン回路(GIP)12は、アレイ基板10上の画素部(表示領域)15の近傍に、TFT(Thin Film Transistor)素子を用いて形成されている。この例では、ゲートスキャン回路12は、図7において、アレイ基板10の右側と左側に配置され、ドライバIC5から配線を介して電源電圧や制御信号等の供給を受ける。そして、画素部15にマトリックス状に配置された画素を、両側から駆動することができるようになっている。なお、両側駆動に限定されるものではなく、ゲート線を1本ごと左右から交互に駆動(片側駆動)するようにしてもよい。
コモンスキャン回路13は、シフトレジスタ部(Tx(S/R))13SRとスイッチ部(Tx(SW))13SWとに分割され、ゲートスキャン回路12を挟んで配置されている。コモンスキャン回路13(13SR、13SW)は、アレイ基板10上にTFT素子を用いて形成されている。この例では、コモンスキャン回路13は、図9において、アレイ基板10の右側と左側に配置され、ドライバIC5から配線を介して後述する交流駆動信号(VCOMAC)や直流駆動信号(VCOMDC)等の供給を受ける。そして、コモンスキャン回路13は、並設された複数の共通電極(COM1、COM2,・・・COMn−1,COMn)11のそれぞれを、両側から駆動することができるようになっている。なお、両側駆動に限定されるものではなく、共通電極を1本ごと左右から交互に駆動(片側駆動)するようにしてもよい。後述するように単チャネルトランジスタでコモンスキャン回路13を構成する場合、保持容量等を形成する必要がある。そのため、レイアウトの制約上(レイアウト面積の大きい保持容量をスペースの余裕がある表示パネル端付近に配置し、負荷が大きい共通電極を駆動するスイッチ回路を画素部15に近接して配置する関係で)、表示パネルの端からシフトレジスタ部13SR、ゲートスキャン回路12、スイッチ部(Tx(SW))13SWの順に配置するのが好ましい。
ゲート線GLkとドレイン線DLmを含む隣接するゲート線やドレイン線で囲まれた領域が画素領域Pmkであり、画素領域Pmkには、薄膜トランジスタTRmk、画素電極PTmkが設けられる。薄膜トランジスタTRmkのドレイン電極はドレイン線DLmに接続され、薄膜トランジスタTRmkのゲート電極はゲート線GLkに接続され、薄膜トランジスタTRmkのソース電極は画素電極PTmkにそれぞれ接続されている。また、画素電極PTmkと対向して共通電極(COM1)11が設けられており、共通電極(COM1)11は共通電極信号線CL1に接続されている。画素領域Pmkに限らず隣接するゲート線やドレイン線にて囲まれた領域に画素領域が存在する。よって画素電極はm×n×k個存在する。共通電極(COM1、COM2,・・・COMn−1,COMn)11のそれぞれはm×k個の画素に共通に用いられる。
アレイ基板10の左右縁部にはコモンスキャン回路13が設けられており、コモンスキャン回路13SWにより、互いに平行にX方向に延伸するコモン線CL1〜CLnに共通電極信号(C1〜Cn)が左右両端から駆動される。また、アレイ基板10の左右縁部にはゲートスキャン回路12も設けられており、これらのゲートスキャン回路12により、互いに平行にX方向に延伸するゲート線GL1〜GLnkにゲート信号(G1、・・・、Gk、・・・Gnk)が左右両端から駆動される。さらに、アレイ基板10の下額縁部にはドライバIC5が設けられており、ドライバIC5により、互いに平行にY方向に延伸するドレイン線DL1〜DLmが下端から駆動される。
実施例に係る表示装置のゲートスキャン回路について図12から図18を用いて説明する。
以下の実施例ではゲートスキャン回路は2ライン同時駆動と線順次駆動の両方の機能を有するものについて説明するが、それに限定されるものではない。2ライン同時駆動機能はなく線順次駆動機能だけがあってもよい。ゲートスキャン回路で用いる電源電圧やクロック信号、制御信号等はドライバIC5の電圧生成回路や制御回路等で生成される。ゲートスキャン回路に用いる電源電圧は中間電圧(DDVDH)および低電圧(VGPL)である。中間電圧(DDVDH)はトランジスタを導通させるが、コモンスキャン回路で後述するゲート信号のHigh電圧(高電圧(VGH))より低い電圧である。低電圧(VGPL)はゲート信号のLow電圧であり、中間電圧(DDVDH)よりも低い電圧でトランジスタの導通を遮断する。
図12は実施例に係る表示装置のゲートスキャン回路のブロックである。図13は線順次駆動時のタイミングチャートである。図14は2ライン同時駆動時のタイミングチャートである。
ゲートスキャン回路12は、転送機能のシフトレジスタ部(第1シフトレジスタ部)12Sと各ゲート線へ出力する機能の分割部12Dから構成される。シフトレジスタ部12Sは、シフトレジスタ回路SRn、シフトレジスタ回路SRn+1が縦列接続され、位相の異なる第1シフトクロック信号(SCK1)と第2シフトクロック信号(SCK2)により、順次動作する。分割部12Dはシフトレジスタ回路SRnの出力を2つの分割回路DVn−1および分割回路DVnに分配する。分割回路DVn−1は第1ゲートクロック信号(GCK1)によりゲート線GLn−1にゲート信号(Gn−1)を出力し、分割回路DVnは第2ゲートクロック信号(GCK2)によりゲート線GLnにゲート信号(Gn)を出力する。同様に、分割部12Dはシフトレジスタ回路SRn+1の出力を2つの分割回路DVn+1および分割回路DVn+2に分配する。分割回路DVn+1は第1ゲートクロック信号(GCK1)によりゲート線GLn+1にゲート信号(Gn+1)を出力し、分割回路DVn+2は第2ゲートクロック信号(GCK2)によりゲート線GLn+2にゲート信号(Gn+2)を出力する。なお、図12では図15に記載される信号線等の一部は省略されている。
図13に示すように、線順次駆動時、分割部12Dは、第1シフトクロック信号(SCK1)または第2シフトクロック信号(SCK2)のHigh期間で位相の異なる第1ゲートクロック信号(GCK1)、または第2ゲートクロック信号(GCK2)と同期して各走査信号(Gn−1、Gn、Gn+1…)を順次出力する。
図14に示すように、2ライン同時駆動時、分割部12Dは、第1シフトクロック信号(SCK1)または第2シフトクロック信号(SCK2)のHigh期間で同位相の第1ゲートクロック信号(GCK1)および第2ゲートクロック信号(GCK2)と同期して、各走査信号(Gn−1、Gn)を2ラインごと同時に出力する。
表示装置100は、線順次駆動および2ライン同時駆動のいずれでも動作することができる。ドライバIC5のレジスタ等にホストコントローラから値を設定することにより定められる。なお、ゲートスキャン回路に2ライン同時駆動機能を設けない場合は、分割部12Dは分割回路DVn−1および分割回路DVnのいずれか一方のみあればよい。
図15は実施例に係る表示装置のゲートスキャン回路のシフトレジスタ部の回路図である。図16は第2の方式におけるゲートスキャン回路のシフトレジスタ部のタイミングチャートである。図17は変形例に係るゲートスキャン回路のシフトジスタ部の回路図である。
図15に示されるように、シフトレジスタ部12Sのシフトレジスタ回路SRnは、前段シフトレジスタ回路SRn−1の出力が入力される入力ノードin1、第1シフトクロック信号(SCK1)が入力される入力ノードck1、第2シフトクロック信号(SCK2)が入力される入力ノードck2、スタート信号(VST)が入力される入力ノードrs1、第1制御信号(VRST)が入力される入力ノードrs2を備える。さらに、シフトレジスタ回路SRnは、中間電圧(DDVDH)が入力される電源ノードvdd、低電圧(VGPL)が入力される電源ノードvssを備える。さらに、シフトレジスタ回路SRnは、分割部12Dの分割回路DVn−1の入力ノードin1および分割回路DVnの入力ノードin1に出力する出力ノードo1、次段シフトレジスタ回路SRn+1の入力ノードin1に出力する出力ノードo2、分割回路DVn−1の入力ノードin2および分割回路DVnの入力ノードin2に出力する出力ノードo3を備える。
また、シフトレジスタ回路SRnは、前段シフトレジスタ回路SRn−1の出力の入力回路となるダイオードトランジスタT1と、後述するトランジスタT5のゲート電極を低電圧(VGPL)に固定するトランジスタT2と、保持ノード(第1保持ノード)N3を充電するトランジスタT3と、保持ノードN3のリセット用トランジスタT4とから構成されている。さらに、シフトレジスタ回路SRnは、分割部12Dの分割回路DVn−1、DVnへHigh電圧を出力するためのトランジスタT5と、保持ノードN3により分割回路DVn−1、DVnへLow電圧を出力するためのトランジスタ(第3薄膜トランジスタ)T6と、前段シフトレジスタ回路SRn−1の出力により保持ノードN3をリセットするトランジスタT7と、初期リセット用トランジスタT8と、トランジスタT5のゲート電極リセット用トランジスタT9とから構成されている。さらに、シフトレジスタ回路SRnは、トランジスタT5による昇圧を中間電圧(DDVDH)で制限する電圧緩和用トランジスタT10と、トランジスタT3で充電した電圧を中間電圧(DDVDH)で降圧するトランジスタT11とから構成されている。さらに、シフトレジスタ回路SRnは、次段シフトレジスタ回路SRn+1へHigh電圧を出力するためのトランジスタ(第3薄膜トランジスタ)T14と、保持ノードN3により次段シフトレジスタ回路SRn+1へLow電圧を出力するためのトランジスタT15と、第1制御信号(VRST)により保持ノードN3を充電するトランジスタ(第1薄膜トランジスタ)T18とから構成される。
なお、次段シフトレジスタ回路SRn+1の出力の入力回路となるダイオードトランジスタT12と、次段シフトレジスタ回路SRn+1の出力により保持ノードN3をリセットするトランジスタT13は、双方向スキャン機能を実現するときに使用する。双方向スキャン機能とは、ゲートスキャン回路が画面の上下を反転させても表示できるように、駆動する順を順方向と逆方向との両方で行うことができることである。双方向スキャン機能を使用しないときは、トランジスタT12およびトランジスタT13は不要である。
引き続き、入力ノードck1に入力される第1シフトクロック信号(SCK1)がHigh電圧になると、トランジスタT5およびトランジスタT14のゲートであるノードN2の電圧は、所謂ブートストラップ効果により更に昇圧され、出力ノードo1にHigh電圧が出力された後、第1シフトクロック信号(SCKn)の動作に追従して、Low電圧が出力される。
次に、入力ノードck2に入力される第2シフトクロック信号(SCK2)がHigh電圧になることにより、トランジスタT3が導通し、保持ノードN3をHigh電圧に上げると共に、トランジスタT9が導通するため、ノードN1はLow電圧に下げられる。
ノードN1はトランジスタT10を介してノードN2をLow電圧に下げ、トランジスタT2のソース・ドレイン間にかかる電圧を低減すると共に、保持ノードN3のHigh電圧によりトランジスタT6が導通することにより、出力ノードo1は低電圧(VGPL)が入力される電源ノードvssに接続され、Low電圧に固定される。
ここで、トランジスタT10は、第1シフトクロック信号(SCK1)がHigh電圧になることにより、昇圧された電圧に耐えられるようにトランジスタを2つ重ねて配置するダブルゲート構成として高耐圧化している。他のトランジスタも同様にダブルゲート構成としている。
図18は実施例に係る表示装置のゲートスキャン回路の分割部の回路図である。図18の分割部12Dの分割回路DVDnは、図12の分割回路DVn−1および分割回路DVnの2つを一緒にしたものである。分割回路DVn−1と分割回路DVnは基本的には同じ回路である。
分割回路DVDnは、シフトレジスタ回路SRnの出力ノードo1からの信号が入力される入力ノードin1、シフトレジスタ回路SRnの出力ノードo3からの信号が入力される入力ノードin2、中間電圧(DDVDH)が入力される電源ノードvdd、低電圧(VGPL)が入力される電源ノードvssを備える。さらに、分割回路DVDnは、第1ゲートクロック信号(GCK1)が入力される入力ノードck1、第2ゲートクロック信号(GCK2)が入力される入力ノードck2、ゲート線GLn−1にゲート信号(Gn−1)を出力する出力ノードo1、ゲート線GLnにゲート信号(Gn)を出力する出力ノードo2を備える。また、分割回路DVDnは、シフトレジスタ回路SRnの出力ノードo1からの出力が入力されるトランジスタT21、T22と、ゲート信号(Gn−1、Gn)のLow電圧として低電圧(VGPL)を出力するトランジスタ(第6薄膜トランジスタ)T23、T25と、ゲート信号(Gn−1、Gn)のHighとして第1ゲートクロック信号(GCK1)、第2ゲートクロック信号(GCK2)を出力するトランジスタ(第5薄膜トランジスタ)T24、T26とから構成される。
トランジスタT21、T22のゲート電極には中間電圧(DDVDH)が印加される。トランジスタT21、T22は、トランジスタT24、T26のゲート電極がブートストラップで昇圧された場合、シフトレジスタ回路SRnのトランジスタT6のソース−ドレイン間電圧を緩和する役割がある。
トランジスタT23、T25のゲート電極は、シフトレジスタ回路SRnの出力ノードo3に接続される。分割回路DVDnの入力ノードin2は、第2シフトクロック信号(SCK2)および第1制御信号(VRST)で充電されるシフトレジスタ回路SRnの保持ノードN3に接続されているため、トランジスタT23、T25のゲート電極には保持容量が不要となる。
実施例に係る表示装置のコモンスキャン回路について図19から図23を用いて説明する。
コモンスキャン回路で用いる電源電圧やクロック信号、制御信号等はドライバIC5の電圧生成回路や制御回路等で生成される。コモンスキャン回路に用いる電源電圧は高電圧(VGH)および低電圧(VGPL)である。高電圧(VGH)はゲート信号のHigh電圧であり、トランジスタの導通をさせる。低電圧(VGPL)はゲート信号のLow電圧であり、トランジスタの導通を遮断する。
図19は実施例に係る表示装置のコモンスキャン回路のブロック図である。
図19に示すように、コモンスキャン回路13はシフトレジスタ部(第2シフトレジスタ部)13SRとスイッチ部13SWで構成される。シフトレジスタ部13SRは、第1シフトクロック信号(CMCK1)、第2シフトクロック信号(CMCK2)により順次出力を転送する。転送出力により順次スイッチ部13SWのスイッチSW3、SW4を導通させる。スイッチ部13SWのスイッチSW1、SW2は、第1選択信号(VCOMSEL1)、第2選択信号(VCOMSEL2)により交流駆動信号(VCOMAC)と直流駆動信号(VCOMDC)とを切り替えて共通電極信号(Cn、Cn+1)を出力する。タッチセンス期間(TP)では交流駆動信号(VCOMAC)が供給されない共通電極には直流駆動信号(VCOMDC)が供給される。書込み期間(PSP)では第1シフトクロック信号(CMCK1)、第2シフトクロック信号(CMCK2)が入力されず、シフトレジスタ部13SRは動作しないが、スイッチ部13SWからすべての共通電極に直流駆動信号(VCOMDC)が供給される。なお、図19では図20に記載される信号線等の一部は省略されている。スイッチ部13SW1とスイッチ部13SW2との間にゲートスキャン回路12を配置し、表示パネルの端からシフトレジスタ13SR、スイッチ部13SW2、ゲートスキャン回路12、スイッチ部13SW1の順に配置するようにしてもよい。
図20は実施例に係る表示装置のコモンスキャン回路のシフトレジスタ部の回路図である。図21は実施例に係る表示装置のシフトレジスタ部のタイミングチャートである。
図20に示されるように、シフトレジスタ部13SRのシフトレジスタ回路CSRnは、前段シフトレジスタ回路CSRn−1の出力が入力される入力ノードin1、第1シフトクロック信号(CMCK1)が入力される入力ノードck1、第2シフトクロック信号(CMCK2)が入力される入力ノードck2、スタート信号(CM_RST)が入力される入力ノードrs1、第2制御信号(CM_RST2)が入力される入力ノードrs2を備える。さらに、シフトレジスタ回路CSRnは、高電圧(VGH)が入力される電源ノードvdd、低電圧(VGPL)が入力される電源ノードvssを備える。さらに、シフトレジスタ回路CSRnは、スイッチ部13SWのスイッチ回路CSWnの入力ノードin1に出力する出力ノードo1、次段シフトレジスタ回路CSRn+1の入力ノードin1に出力する出力ノードo2を備える。
また、シフトレジスタ回路CSRnは、前段シフトレジスタ回路CSRn−1の出力からの入力回路となるダイオードトランジスタT31と、後述するトランジスタT35のゲート電極を低電圧(VGPL)に固定するトランジスタT32と、ノードN11をリセットするトランジスタT33と、保持ノード(第2保持ノード)N13のリセット用トランジスタT34とから構成されている。さらに、シフトレジスタ回路CSRnは、スイッチ回路CSWnへHigh電圧を出力するためのトランジスタT35と、保持ノードN13によりスイッチ回路CSWへLow電圧を出力するためのトランジスタ(第4薄膜トランジスタ)T36と、前段シフトレジスタ回路CSRの出力からの入力信号により保持ノードN3をリセットするトランジスタT37と、初期リセット用トランジスタT38と、とから構成されている。さらに、シフトレジスタ回路CSRnは、トランジスタT35による昇圧を高電圧(VGH)で制限する電圧緩和用トランジスタT40と、次段シフトレジスタ回路CSRn+1の出力からの入力信号により保持ノードN13をリセットするトランジスタT42とから構成されている。さらに、シフトレジスタ回路CSRnは、次段シフトレジスタ回路CSRn+1へHigh電圧を出力するためのトランジスタT39と、容量C1と、保持ノードN13により次段シフトレジスタ回路CSRn+1へLow電圧を出力するためのトランジスタ(第4薄膜トランジスタ)T41と、容量C2と、第2制御信号(CM_RST2)により保持ノードN13を充電するトランジスタ(第2薄膜トランジスタ)T43とから構成される。
シフトレジスタ回路CSRn+1は、基本的にシフトレジスタ回路CSRnと同じ回路であるが、入力される信号が一部異なる。シフトレジスタ回路CSRnの入力ノードin1には前段シフトレジスタ回路CSRn−1の出力ノードo2の信号(SROUT_n−1)が入力されるが、シフトレジスタ回路CSRn+1の入力ノードin1にはシフトレジスタ回路CSRnの出力ノードo2の信号(SROUT_n)が入力される。また、シフトレジスタ回路CSRnの入力ノードck1には第1シフトクロック信号(CMCK1)が入力されるが、シフトレジスタ回路CSRn+1の入力ノードck1には第2シフトクロック信号(CMCK2)が入力される。また、シフトレジスタ回路CSRnの入力ノードck2には第2シフトクロック信号(CMCK2)が入力されるが、シフトレジスタ回路CSRn+1の入力ノードck2には第1シフトクロック信号(CMCK1)が入力される。
図22は実施例に係る表示装置のコモンスキャン回路のスイッチ部の回路図である。図23は実施例に係る表示装置のコモンキャン回路のスイッチ部のタイミングチャートである。
図22に示すように、スイッチ部13SWのスイッチ回路CSWnは、シフトレジスタ回路CSRnの出力が入力される入力ノードin1、第1選択信号(VCOMSEL1)が入力される入力ノードin2、第2選択信号(VCOMSEL2)が入力される入力ノードin3を備える。さらに、スイッチ回路CSWnは、スタート信号(CM_RST)が入力される入力ノードrs1、第2シフトクロック信号(CMCK2)が入力される入力ノードrs2、第2制御信号(CM_RST2)が入力される入力ノードrs3を備える。さらに、スイッチ回路CSWnは、交流駆動信号(VCOMAC)が入力される入力ノードin4、直流駆動信号(VCOMDC)が入力される入力ノードin5、昇圧制御信号(VCOMSELBST)が入力される入力ノードin6を備える。さらに、スイッチ回路CSWnは、高電圧(VGH)が入力される電源ノードvdd、低電圧(VGPL)が入力される電源ノードvss、共通電極信号線CLnに共通電極信号(Cn)を出力する出力ノードoutを備える。
また、スイッチ回路CSWnは、シフトレジスタ部13SRのシフトレジスタ回路CSRnの出力が入力されるトランジスタT53、T54と、第1選択信号(VCOMSEL1)および第2選択信号(VCOMSEL2)のそれぞれが入力されるトランジスタ(第10薄膜トランジスタ)T59、トランジスタT60と、昇圧用容量C13、C14とから構成される。スイッチ回路CSWnは、保持ノード(第3保持ノード)N23を高電圧(VGH)に充電するトランジスタT61と、保持ノードN23を初期化充電用トランジスタT62と、保持ノードN23をリセットするトランジスタT63と、保持ノードN23を充電するトランジスタ(第9薄膜トランジスタ)T72と、保持容量C12とから構成される。スイッチ回路CSWnは、ノードN21をリセットするトランジスタT64と、ノード(第1ノード)N22をリセットするトランジスタT65と、ノードN22を充電するダイオードトランジスタT66と、電圧緩和トランジスタT67と、ノードN22を昇圧するトランジスタ(第11薄膜トランジスタ)T71と、昇圧用容量C15とから構成される。スイッチ回路CSWnは、入力ノードin4に入力される交流駆動信号(VCOMAC)を出力するトランジスタ(第8薄膜トランジスタ)T68と、入力ノードin5に入力される直流駆動信号(VCOMDC)を出力するトランジスタ(第7薄膜トランジスタ)T69とから構成される。トランジスタT53、T54は、トランジスタT59、T60のゲート電極がブートストラップで昇圧された場合、シフトレジスタ部13SRのトランジスタT36のソース−ドレイン間電圧を緩和する役割がある。
スイッチ回路CSWn+1は、基本的にスイッチ回路CSWnと同じ回路であるが、入力される信号が一部異なる。スイッチ回路CSWnの入力ノードin1にはシフトレジスタ回路CSRnの出力ノードo1の信号が入力されるが、スイッチ回路CSWn+1の入力ノードin1にはシフトレジスタ回路CSRn+1の出力ノードo1の信号が入力される。また、スイッチ回路CSWnの入力ノードrs2には第2シフトクロック信号(CMCK2)が入力されるが、スイッチ回路CSWn+1の入力ノードrs2には第1シフトクロック信号(CMCK1)が入力される。
スイッチ回路CSWnのうちトランジスタT68やトランジスタT69、入力ノードin4、入力ノードin5、出力ノードoutはスイッチ部13SW1に含まれ、残りのトランジスタや容量、入力ノードはスイッチ部13SW2に含まれる。
まず、スイッチ部13SWは、リセット動作として、スタート信号(CM_RST)のHigh電圧を入力ノードrs1からトランジスタT62に入力して、保持ノードN23をHigh電圧に設定し、トランジスタT64によりノードN21をリセットすると共に、トランジスタT65によりノードN22をリセットする。
次に、シフトレジスタ部13SRの出力ノードo1のHigh電圧が入力ノードin1に入力されることにより、トランジスタT59およびトランジスタT60が導通し、入力ノードin2に入力される第1選択信号(VCOMSEL1)がHigh電圧になると、トランジスタT59のゲートであるノードN24の電圧は、容量C13の所謂ブートストラップ効果により更に昇圧され、ノードN21にはHigh電圧が出力され、後述するようにノードN22が昇圧され、トランジスタT68が導通して交流駆動信号(VCOMAC)が出力ノードoutに出力される。ノードN21にHigh電圧が出力され、トランジスタT63により保持ノードN23がリセットされ、トランジスタT69が遮断する。
図23に示すように、まず第1選択信号(VCOMSEL1)がHigh電圧になると、ノードN22がHigh電圧になる。次に、入力ノードin6に入力される位相差(1)の昇圧制御信号(VCOMSELBST)がHigh電圧になると、トランジスタT71と容量C15によりノードN22は昇圧され更に高いHigh電圧となる(1段昇圧)。次に、入力ノードin4に入力される位相差(3)の交流駆動信号(VCOMAC)がHigh電圧になると、ブートストラップ効果でノードN22は昇圧され更に高いHigh電圧となり(2段昇圧)、交流駆動信号(VCOMAC)を出力ノードoutへ出力する。スイッチ回路CSWnは、2段の昇圧を行うことができるので、表示パネルの低電圧化にも対応することができる。
交流駆動信号(VCOMAC)がLowになり、位相差(4)後、昇圧制御信号(VCOMSELBST)がLow電圧になると、ノードN22は降圧され前記1段昇圧レベルまで下がる。さらに位相差(4)後、第1選択信号(VCOMSEL1)がLow電圧になるとノードN22はLow電圧になり、トランジスタT68は遮断する。シフトレジスタ部13SRの出力ノードo1のLow電圧が入力ノードin1に入力されることにより、トランジスタT59およびトランジスタT60が遮断する。
次に、シフトレジスタ部13SRの出力ノードo1のLow電圧が入力ノードin1に入力されると入力ノードrs2に入力される第2シフトクロック信号(CMCK2)がHigh電圧になるので、トランジスタT61により保持ノードN23をHigh電圧に充電し、トランジスタT64によりノードN21をリセットすると共に、トランジスタT65によりノードN22をリセットする。保持ノードN23のHigh電圧によりトランジスタT69が導通して直流駆動信号(VCOMDC)が出力ノードoutに出力される。一方、ノードN22がリセットされているので、トランジスタT68の遮断は維持される。
まず、スイッチ部13SWは、リセット動作として、スタート信号(CM_RST)の信号のHigh電圧を入力ノードrs1に入力して、保持ノードN23をHigh電圧に設定し、トランジスタT64によりノードN21をリセットすると共に、トランジスタT65によりノードN22をリセットする。
次に、シフトレジスタ部13SRの出力ノードo1のHigh電圧が入力ノードin1に入力されることにより、トランジスタT59およびトランジスタT60が導通し、入力ノードin3に入力される第2選択信号(VCOMSEL2)がHigh電圧になると、トランジスタT60のゲートであるノードN25の電圧は、容量C14の所謂ブートストラップ効果により更に昇圧され、ノードN23にはHigh電圧が出力され、トランジスタT69が導通して入力ノードin5に入力される直流駆動信号(VCOMDC)が出力ノードoutに出力される。ノードN23にHigh電圧が出力されるので、トランジスタT64によりノードN21をリセットすると共に、トランジスタT65によりノードN22をリセットする。ノードN22がリセットされているので、トランジスタT68が遮断する。
次に、シフトレジスタ部13SRの出力ノードo1のLow電圧が入力ノードin1に入力されると第2シフトクロック信号(CMCK2)がHigh電圧になるので、トランジスタT61により保持ノードN23をHigh電圧に充電し、トランジスタT69の導通とトランジスタT68の遮断が維持され、直流駆動信号(VCOMDC)が出力ノードoutに出力される。
しかし、図21に示すように、書込み期間(ゲート回路動作期間(PSP))に第1シフトクロック信号(CMCK1)および第2シフトクロック信号(CMCK2)が入力されないため、その期間、入力ノードrs3に入力される第2制御信号(CM_RST2)をHigh電圧とすることで、トランジスタT72により保持ノードN23をHigh電圧に充電する。保持ノードN23のHigh電圧によりトランジスタT69が導通して直流駆動信号(VCOMDC)が共通電極に出力される。なお、第1の方式で動作する場合は、ドライバIC5のレジスタ等にホストコントローラから値を設定することにより、第2制御信号(CM_RST2)はLow電圧に固定するようにしてもよい。なお、回路構成によってはトランジスタT62を設けなくてもよい。
2・・・バックライト
5・・・ドライバIC
6・・・フレキシブル配線基板
7・・・フレキシブル配線基板
8・・・接続部
9・・・コネクタ
10・・・アレイ基板
11・・・共通電極
12・・・ゲートスキャン回路(GIP)
13・・・コモンスキャン回路(Tx)
13SR・・・シフトレジスタ部(Tx(S/R))
13SW・・・スイッチ部(Tx(SW))
14・・・入力端子
15・・・画素部
20・・・対向基板
21・・・検出電極
30・・・液晶層
40・・・偏光板
50・・・偏光板
100・・・表示装置
CL1、CLn・・・コモン線
DL1、DLm・・・ドレイン線
GL1、GLk・・・ゲート線
Pmk・・・画素領域
PT11、PTm1、PT1k、PTmk・・・画素電極
TR11、TRm1、TR1k、TRmk・・・薄膜トランジスタ
TDL1、TDLj・・・検出電極信号線
SRn、SRn・・・シフトレジスタ回路
SR1A・・・シフトレジスタ回路
DVn−1、DVn、DVn+1、DVn+2・・・分割回路
DVDn・・・分割回路
CSRn、CSRn+1・・・シフトレジスタ回路
CSWn、CSWn+1・・・スイッチ回路
Claims (19)
- 表示装置は、
表示用の共通電極とタッチ検出用の走査電極とが共用するようにされる対向電極と、
ゲート線を走査する第1走査回路と、
前記対向電極を走査する第2走査回路と、
を備え、
前記第1走査回路には、第1シフトクロックと第2シフトクロックとが供給され、
前記第2走査回路には、第3シフトクロックと第4シフトクロックとが供給され、
前記表示装置は、1フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れる第1モードを有し、
前記第1走査回路は第1シフトレジスタ部を有し、
前記第2走査回路は第2シフトレジスタ部とスイッチ部とを有し、
前記第1走査回路および前記第2走査回路は、それぞれ薄膜トランジスタで構成され、
前記第1モードの書込み期間中、前記第2走査回路への、前記第3シフトクロックと前記第4シフトクロックの供給が停止され、前記第2シフトレジスタ部の出力を固定するための第1制御信号が、前記第2走査回路へ入力されることを特徴とする表示装置。 - 請求項1の表示装置において、
1フレーム期間内に、書込み期間とタッチ検出期間とが同じ回数現われることを特徴とする表示装置。 - 請求項2の表示装置において、
前記第2シフトレジスタ部は、第2出力トランジスタを有し、
前記第2シフトレジスタ部は、前記第1制御信号によって、前記第2出力トランジスタのゲート電極に接続する内部ノードを充電するための薄膜トランジスタを有することを特徴とする表示装置。 - 請求項1の表示装置において、
前記第1モードのタッチ検出期間中、前記第1シフトレジスタ部の出力ノードを固定するための第2制御信号が入力されることを特徴とする表示装置。 - 請求項4の表示装置において、
前記第1シフトレジスタ部は、第1出力トランジスタを有し、
前記第1シフトレジスタ部は、前記第2制御信号によって、前記第1出力トランジスタのゲート電極接続する内部ノードを充電するための薄膜トランジスタを有することを特徴とする表示装置。 - 請求項1の表示装置において、
前記表示装置は、アレイ基板と、対向基板とを備え、
前記対向基板はタッチ検出用の検出電極を有することを特徴とする表示装置。 - 表示装置は、
アレイ基板と、
対向基板と、
制御回路と、
を備え、
前記アレイ基板は、
表示用共通電極とタッチ検出用走査電極とが共用するようにされる対向電極と、
ゲート線を走査する第1走査回路と、
前記対向電極を走査する第2走査回路と、
を備え、
前記第1走査回路には、第1シフトクロックと第2シフトクロックとが供給され、
前記第2走査回路には、第3シフトクロックと第4シフトクロックとが供給され、
前記表示装置は、1フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れ、
前記第1走査回路は第1シフトレジスタ部を有し、前記書込み期間中、前記ゲート線を走査し、
前記第2走査回路は第2シフトレジスタ部を有し、前記タッチ検出期間中、前記タッチ検出用走査電極を走査し、
前記第1走査回路および第2走査回路は、それぞれ薄膜トランジスタで構成され、
前記制御回路は、前記タッチ検出期間中、前記第1走査回路への前記第1シフトクロックと前記第2シフトクロックの供給を停止し、前記第1シフトレジスタ部の第1出力ノードを固定するための第1制御信号を出力し、
前記制御回路は、前記書込み期間中、前記第2走査回路への前記第3シフトクロックと前記第4シフトクロックの供給を停止し、前記第2シフトレジスタ部の第2出力ノードを固定するための第2制御信号を出力することを特徴とする表示装置。 - 請求項7の表示装置において、
前記第1シフトレジスタ部は、第1出力トランジスタを有し、
前記第2シフトレジスタ部は、第2出力トランジスタを有し、
前記第1シフトレジスタ部は前記第1制御信号によって、前記第1出力トランジスタのゲート電極に接続される第1保持ノードを充電するための第1薄膜トランジスタを有し、
前記第2シフトレジスタ部は前記第2制御信号によって、前記第2出力トランジスタのゲート電極に接続される第2保持ノードを充電するための第2薄膜トランジスタを有することを特徴とする表示装置。 - 請求項8の表示装置において、
前記充電された第1保持ノードによって前記第1シフトレジスタ部の前記第1出力トランジスタの出力ノードをLow固定し、
前記充電された第2保持ノードによって前記第2シフトレジスタ部の前記第2出力トランジスタの出力ノードをLow固定することを特徴とする表示装置。 - 請求項9の表示装置において、
前記第1シフトレジスタ部は前記第1シフトレジスタ部の出力ノードにLow電圧を出力する第3薄膜トランジスタを有し、前記第1保持ノードが前記第3薄膜トランジスタのゲート電極に接続し、
前記第2シフトレジスタ部は前記第2シフトレジスタ部の出力ノードにLow電圧を出力する第4薄膜トランジスタを有し、前記第2保持ノードが前記第4薄膜トランジスタのゲート電極に接続することを特徴とする表示装置。 - 請求項7の表示装置において、
前記第1走査回路は複数のゲート線を同時駆動する機能と線順次駆動する機能を有することを特徴とする表示装置。 - 請求項11の表示装置において、
前記第1走査回路は前記ゲート線へ出力する機能の分割回路部を有することを特徴とする表示装置。 - 請求項12の表示装置において、
前記第1シフトクロックと前記第2シフトクロックとは位相が異なり、
前記第3シフトクロックと前記第4シフトクロックとは位相が異なることを特徴とする表示装置。 - 請求項13の表示装置において、
線順次駆動時、前記分割回路部は前記第1シフトクロックまたは前記第2シフトクロックのHigh期間で位相の異なる第1ゲートクロックまたは第2ゲートクロックと同期してゲート線へ順次出力することを特徴とする表示装置。 - 請求項14の表示装置において、
前記分割回路部は前記ゲート線にHighを出力する第5薄膜トランジスタと前記ゲート線にLowを出力する第6薄膜トランジスタとを備え、前記第6薄膜トランジスタのゲート電極は前記第2シフトクロックで充電するようにされることを特徴とする表示装置。 - 請求項13の表示装置において、
同時駆動時、前記分割回路部は前記第1シフトクロックまたは前記第2シフトクロックのHigh期間で同位相の第1ゲートクロックまたは第2ゲートクロックと同期して2つの前記ゲート線へ同時出力することを特徴とする表示装置。 - 請求項16の表示装置において、
前記分割回路部は前記ゲート線にHighを出力する第5薄膜トランジスタと前記ゲート線にLowを出力する第6薄膜トランジスタとを備え、前記第6薄膜トランジスタのゲート電極は前記第2シフトクロックで充電するようにされることを特徴とする表示装置。 - 請求項7の表示装置において、
1フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れるモードで動作することができることを特徴とする表示装置。 - 請求項7の表示装置において、
前記第2走査回路はスイッチ部を有し、
前記第1走査回路は、平面視で前記第2シフトレジスタ部と前記スイッチ部との間に配置されることを特徴とする表示装置。
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