KR20120082469A

KR20120082469A - 주사 신호선 구동 회로 및 그것을 구비한 표시 장치

Info

Publication number: KR20120082469A
Application number: KR1020127015246A
Authority: KR
Inventors: 요시히사 다까하시; 야스아끼 이와세
Original assignee: 샤프 가부시키가이샤
Priority date: 2009-12-15
Filing date: 2010-10-14
Publication date: 2012-07-23
Also published as: EP2515290A1; US8508460B2; CN102667909A; EP2515290A4; JPWO2011074316A1; WO2011074316A1; CN102667909B; RU2012130016A; BR112012014473A2; JP5132818B2; RU2514903C2; US20120249502A1; KR101245438B1

Abstract

각 행에 대한 충전 기간의 종료 후에 빠르게 주사 신호를 하강할 수 있는 게이트 드라이버를 실현하는 것을 목적으로 한다. 게이트 드라이버는 2개의 시프트 레지스터에 의해 구성되고, 시프트 레지스터 전체(410)에 있어서의 n단째의 쌍안정 회로(SR(n))는 주사 신호로서 출력 노드(51, 52)로부터 상태 신호(Q)를 출력한다. 출력 노드(51, 52)의 레벨을 제1 클록(CKA)에 기초하여 변화시키기 위한 박막 트랜지스터(T1, T11)의 게이트 단자에 접속된 제1 노드(netA)는 (n-2)단째의 쌍안정 회로(SR(n-2))로부터 출력되는 상태 신호(Q)을 세트 신호(S)로서 입력함으로써 온 레벨이 되고, 출력 노드(51, 52)가 (n+2)단째의 쌍안정 회로(SR(n+2))로부터 출력되는 상태 신호(Q)를 제1 리셋 신호(R1)로서 입력함으로써 오프 레벨이 되고, 제1 노드(netA)는 (n+3)단째의 쌍안정 회로(SR(n+3))로부터 출력되는 상태 신호(Q)를 제2 리셋 신호(R2)로서 입력함으로써 오프 레벨이 된다.

Description

주사 신호선 구동 회로 및 그것을 구비한 표시 장치{SCAN SIGNAL LINE DRIVER CIRCUIT AND DISPLAY APPARATUS HAVING SAME}

본 발명은 표시 장치 및 그 구동 회로에 관한 것으로, 상세하게는, 표시 장치의 표시부에 배치된 주사 신호선을 구동하는 복수의 시프트 레지스터로 이루어지는 주사 신호선 구동 회로에 관한 것이다.

최근 들어, 액정 표시 장치에 있어서, 게이트 버스 라인(주사 신호선)을 구동하기 위한 게이트 드라이버(주사 신호선 구동 회로)의 모놀리식화가 진행되고 있다. 종래, 게이트 드라이버는 액정 패널을 구성하는 기판의 주변부에 IC(Integrated Circuit)칩으로서 탑재되는 경우가 많았지만, 최근 들어, 기판 상에 직접 게이트 드라이버를 형성하는 경우가 서서히 많이 이루어지고 있다. 이러한 게이트 드라이버는 「모놀리식 게이트 드라이버」 등이라 부르고 있다. 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에서는, 종래로부터 아몰퍼스 실리콘(a-Si)을 사용한 박막 트랜지스터(이하 「a-SiTFT」라 함)가 구동 소자로서 채용되고 있지만, 최근 들어, 미결정 실리콘(μc-Si)을 사용한 박막 트랜지스터(이하 「μc-SiTFT」라 함)의 채용이 도모되고 있다. 미결정 실리콘의 이동도는 아몰퍼스 실리콘의 이동도보다도 크고, 또한 μc-SiTFT는 a-SiTFT와 마찬가지의 공정으로 형성된다. 이 때문에, 구동 소자에 μc-SiTFT를 채용함으로써, 프레임 면적의 축소나 드라이버 IC의 칩수의 삭감 등에 의한 비용의 저감, 실장 수율의 향상, 표시 장치의 대형화의 실현 등이 기대된다.

그런데, 액티브 매트릭스형의 액정 표시 장치의 표시부에는, 복수개의 소스 버스 라인(영상 신호선)과, 복수개의 게이트 버스 라인과, 그들 복수개의 소스 버스 라인과 복수개의 게이트 버스 라인과의 교차점에 각각 대응하여 설치된 복수개의 화소 형성부가 포함되어 있다. 이들 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 그 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터나, 화소 전압값을 유지하기 위한 화소 용량 등을 포함하고 있다. 액티브 매트릭스형의 액정 표시 장치에는, 또한 상술한 게이트 드라이버와, 소스 버스 라인을 구동하기 위한 소스 드라이버(영상 신호선 구동 회로)가 설치되어 있다.

화소 전압값을 나타내는 영상 신호는 소스 버스 라인에 의해 전달되지만, 각 소스 버스 라인은 복수행분의 화소 전압값을 나타내는 영상 신호를 일시(동시)에 전달할 수 없다. 이 때문에, 매트릭스 형상으로 배치된 상술한 화소 형성부 내의 화소 용량에의 영상 신호의 기입(충전)은 1행씩 차례로 행해진다. 따라서, 복수개의 게이트 버스 라인이 소정 기간씩 차례로 선택되도록, 게이트 드라이버는 복수단으로 이루어지는 시프트 레지스터에 의해 구성되어 있다. 시프트 레지스터의 각 단은, 각 시점에 있어서 2개의 상태(제1 상태 및 제2 상태) 중 어느 한쪽의 상태가 되어 있고 그 상태를 나타내는 신호(이하, 「상태 신호」라 함)를 주사 신호로서 출력하는 쌍안정 회로가 되어 있다. 그리고, 시프트 레지스터 내의 복수의 쌍안정 회로로부터 차례로 액티브한 주사 신호가 출력됨으로써, 상술한 바와 같이, 화소 용량에의 영상 신호의 기입이 1행씩 차례로 행해진다.

또한, 본원 발명에 관련하여, 이하와 같은 선행 기술이 알려져 있다. 일본의 특허 공개 제2005-94335호 공보에는, 화상 판독 장치 등의 전자 장치에 설치되는 시프트 레지스터에 대한 것으로, 트랜지스터의 임계값 특성의 변동을 억제하는 구성이 개시되어 있다. 일본의 특허 공개 제2003-16794호 공보에는, 전자 장치에 설치되는 시프트 레지스터에 대한 것으로, 트랜지스터의 기생 용량에 기인하는 오동작을 방지하는 구성이 개시되어 있다. 일본의 특허 공개 제2006-106394호 공보에는, 액정 표시 장치에 관한 것으로, 타상 클록을 사용하여 2개의 게이트 드라이버를 동작시키는 구성이 개시되어 있다. 일본의 특허 공개 제2006-107692호 공보에는, 표시 패널에 설치되는 시프트 레지스터에 대한 것으로, 트랜지스터의 임계값 전압의 변동에 기인하는 오동작을 억제하는 구성이 개시되어 있다. 일본의 특허 공개 제2006-127630호 공보에는, 액정 표시 장치에 사용되는 시프트 레지스터에 대한 것으로, 복수의 클록을 사용하여 시프트 레지스터를 동작시키는 구성이 개시되어 있다. 일본의 특허 공개 제2001-52494호 공보에는, 전자 장치에 설치되는 시프트 레지스터에 대한 것으로, 출력 신호의 레벨의 감쇠나 트랜지스터의 임계값 전압 특성의 변동을 방지하는 구성이 개시되어 있다.

특허문헌 1 : 일본의 특허 공개 제2005-94335호 공보 특허문헌 2 : 일본의 특허 공개 제2003-16794호 공보 특허문헌 3 : 일본의 특허 공개 제2006-106394호 공보 특허문헌 4 : 일본의 특허 공개 제2006-107692호 공보 특허문헌 5 : 일본의 특허 공개 제2006-127630호 공보 특허문헌 6 : 일본의 특허 공개 제2001-52494호 공보

그런데, 최근 들어, 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 패널의 대형화나 고정밀화가 진행되고 있다. 패널이 대형화하면, 그에 수반하여 게이트 버스 라인의 부하 용량이 증대한다. 이에 의해, 주사 신호(상태 신호)의 하강에 요하는 시간이 길어진다. 그렇게 하면, 임의의 행에 대한 화소 용량에의 충전 기간의 종료 후, 다음 행에 대한 화소 용량에의 충전 기간이 개시되기까지, 그 임의의 행에 대한 주사 신호가 로우 레벨(화소 형성부 내의 박막 트랜지스터가 오프 상태가 되는 레벨)로까지 하강하지 못하는 경우가 발생할 수 있다. 그 결과, 임의의 행에 표시되어야 할 색과 다음 행에 표시되어야 할 색과의 혼색에 기인하는 표시 불량이 발생한다. 또한, 패널이 고정밀화함에 따라서도, 1라인당 충전 시간이 짧아지므로, 상술한 바와 같은 혼색에 기인하는 표시 불량이 발생한다. 이러한 혼색에 기인하는 표시 불량의 발생에 대해서, 시프트 레지스터에 포함되는 쌍안정 회로의 구성 및 쌍안정 회로의 입출력 신호의 파형을 나타내면서 설명한다. 또한, 이하에 있어서는, 쌍안정 회로 내에 설치되어 있는 박막 트랜지스터는 모두 ｎ채널형인 것으로 하여 설명한다.

도 19는 게이트 드라이버 내의 시프트 레지스터에 포함되는 쌍안정 회로의 구성예를 도시하는 회로도이다. 쌍안정 회로는, 도 19에 도시한 바와 같이, 12개의 박막 트랜지스터 T1 ~ T12와, 캐패시터 CAP를 구비하고 있다. 또한, 이 쌍안정 회로는, 로우 레벨의 전원 전압 VSS용 입력 단자 외에, 7개의 입력 단자(41 ~ 47)와, 상태 신호 Q를 출력하기 위한 2개의 출력 단자(51, 52)를 갖고 있다. 또한, 출력 단자(51)로부터 출력되는 상태 신호 Q는, 이 쌍안정 회로에 대응하는 게이트 버스 라인에 주사 신호 GOUT로서 공급된다. 또한, 출력 단자(52)로부터 출력되는 상태 신호 Q는, 이 쌍안정 회로와는 서로 다른 단의 쌍안정 회로의 동작을 제어하기 위한 신호(이하, 「타단 제어 신호」라 함) Z로서, 그 서로 다른 단의 쌍안정 회로에 공급된다.

박막 트랜지스터 T1의 게이트 단자, 박막 트랜지스터 T2의 소스 단자, 박막 트랜지스터 T3의 드레인 단자, 박막 트랜지스터 T4의 드레인 단자, 박막 트랜지스터 T5의 드레인 단자, 박막 트랜지스터 T7의 게이트 단자, 및 박막 트랜지스터 T11의 게이트 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의 상 「netA」라 한다. 박막 트랜지스터 T5의 게이트 단자, 박막 트랜지스터 T6의 소스 단자, 박막 트랜지스터 T7의 드레인 단자, 및 박막 트랜지스터 T8의 드레인 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의 상 「netB」라 한다.

그런데, 여기에서 설명하는 게이트 드라이버에 대해서는, 2개의 시프트 레지스터가 포함되어 있는 것을 전제로 하고 있다. 그리고, 한쪽의 시프트 레지스터 내의 쌍안정 회로로부터 출력되는 주사 신호 GOUT는 홀수행째의 게이트 버스 라인에 공급되고, 다른 쪽의 시프트 레지스터 내의 쌍안정 회로로부터 출력되는 주사 신호 GOUT는 짝수행째의 게이트 버스 라인에 공급된다. 즉, 「이들 2개의 시프트 레지스터에 의해, 표시부 내의 복수개의 게이트 버스 라인을 1개씩 차례로 선택하는 1개의 시프트 레지스터가 실현되고 있다」고 생각할 수 있다. 따라서, 이하에 있어서는, 복수개의 게이트 버스 라인을 1개씩 차례로 선택하기 위하여 설치된 복수개(여기서는 2개)의 시프트 레지스터를 맞춘 구성을 「시프트 레지스터 전체」라 한다.

이상과 같은 구성에 있어서, 시프트 레지스터 전체의 n단째의 쌍안정 회로는 다음과 같이 동작한다(도 20 참조). 또한, 입력 단자(43, 47, 45, 및 46)에는, 각각 제1 클록 CKA, 제2 클록 CKB, 제3 클록 CKC, 및 제4 클록 CKD가 공급된다. 또한, 입력 단자(41)에는, (n-2)단째의 쌍안정 회로로부터 출력되는 타단 제어 신호 Z(n-2)가 세트 신호 S로서 공급된다. 또한, 입력 단자(44)에는, (n+2)단째의 쌍안정 회로로부터 출력되는 타단 제어 신호 Z(n+2)가 리셋 신호 R로서 공급된다. 또한, 시점 t1에서 시점 t2까지의 기간 및 시점 t3에서 시점 t4까지의 기간은 일반적으로 마련되어 있지 않거나 매우 짧은 기간으로 설정되어 있으며, 도 20에서는, 시점 t1에서 시점 t2까지의 기간 및 시점 t3에서 시점 t4까지의 기간을 본래의 기간보다도 길게 도시하고 있다. 이하, 편의 상, 시점 t1과 시점 t2, 및 시점 t3과 시점 t4를 나누어서 설명한다. 이에 대해서는, 도 3, 도 11, 도 18 및 그들 설명에 대해서도 마찬가지이다.

시점 t0이 되면, 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T2는 온 상태로 되어, 캐패시터 CAP가 충전되고, netA의 전위는 로우 레벨로부터 하이 레벨로 변화한다. 그 결과, 박막 트랜지스터 T1, T11은 온 상태가 된다. 시점 t1이 되면, 세트 신호 S는 하이 레벨로부터 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T2가 오프 상태가 된다. 이때, netA의 전위는, 캐패시터 CAP에 의해 유지되고 있으므로, 하이 레벨로 유지된다.

시점 t2가 되면, 제1 클록 CKA가 로우 레벨로부터 하이 레벨로 변화한다. 이때, 박막 트랜지스터 T1, T11은 온 상태로 되어 있으므로, 입력 단자(43)의 전위의 상승에 수반하여 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)도 상승한다. 출력 단자(51)의 전위가 상승하면, 캐패시터 CAP를 통하여 netA의 전위도 상승한다. 그 결과, 박막 트랜지스터 T1, T11의 게이트 단자에는 큰 전압이 인가되고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태가 되는 데 충분한 레벨로까지 상태 신호 Q의 전위가 상승한다.

시점 t3이 되면, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화한다. 이때, 박막 트랜지스터 T1, T11은 온 상태로 되어 있으므로, 입력 단자(43)의 전위가 저하함으로써 박막 트랜지스터 T1, T11의 소스-드레인 사이에 전류가 흐르고, 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)는 서서히 저하한다. 또한, 출력 단자(51)- netA 사이에는 도 19에 도시한 바와 같이 캐패시터 CAP가 마련되어 있기 때문에, 출력 단자(51)의 전위의 저하에 따라서 netA의 전위도 저하한다. 단, netA의 전위는, 거의 출력 단자(51)의 전위의 저하분만큼 저하하므로, 로우 레벨까지는 저하하지 않고 하이 레벨로 유지된다.

시점 t4가 되면, 리셋 신호 R 및 제2 클록 CKB가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T4, T9, 및 T10은 온 상태가 된다. 박막 트랜지스터 T4가 온 상태가 됨으로써, netA의 전위는 로우 레벨로까지 저하한다. 이때, 박막 트랜지스터 T9, T10이 온 상태가 됨으로써 출력 단자(51)의 전위도 저하하지만, 그 전위 저하는 완만해진다. 그 이유는, 시점 t4가 되면 netA의 전위가 로우 레벨이 되어 박막 트랜지스터 T1이 오프 상태가 되고, 일반적으로 시점 t3에서 시점 t4까지의 기간이 마련되어 있지 않거나 매우 짧은 기간으로 설정되어 있기 때문에, 박막 트랜지스터 T1의 소스-드레인 사이에 전류가 흘러드는 것에 의한 출력 단자(51)의 전위 저하의 효과를 얻지 못하기 때문이다.

이상과 같이, 출력 단자(51)의 전위는 서서히 저하한다. 즉, 각 행에 대한 충전 기간 종료 후에 있어서의 주사 신호 GOUT의 하강은 완만해진다. 이 때문에, 패널의 대형화나 고정밀화가 진행됨에 따라, 상술한 바와 같은 혼색에 기인하는 표시 불량이 발생할 우려가 높아진다.

따라서 본 발명은 혼색에 기인하는 표시 불량의 발생을 억제하기 위해, 각 행에 대한 충전 기간 종료 후에 빠르게 주사 신호를 하강할 수 있는 게이트 드라이버를 실현하는 것을 목적으로 한다.

본 발명의 제1 국면은, 표시부에 배치된 복수의 주사 신호선을 구동하는 표시 장치의 주사 신호선 구동 회로로서,

제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍안정 회로로 이루어지고, 제2 레벨로부터 제1 레벨로 변화하는 제1 레벨 변화와 상기 제1 레벨로부터 상기 제2 레벨로 변화하는 제2 레벨 변화를 주기적으로 반복하는 복수의 클록 신호에 기초하여 동작하는 시프트 레지스터로서, 쌍안정 회로마다 상기 복수의 클록 신호 중 하나가 주사 신호선 구동용 클록 신호로서 공급됨으로써 상기 복수의 쌍안정 회로가 차례로 제1 상태가 되는 시프트 레지스터를 복수개 구비하고,

시프트 레지스터마다 레벨이 변화하는 타이밍이 서로 다른 클록 신호가 상기 주사 신호선 구동용 클록 신호로서 공급되고,

각 쌍안정 회로는,

상기 주사 신호선에 접속되고, 상기 제1 상태 또는 상기 제2 상태 중 어느 하나의 상태를 나타내는 상태 신호를 출력하는 출력 노드와,

제2 전극에 상기 주사 신호선 구동용 클록 신호가 공급되고, 상기 출력 노드에 제3 전극이 접속된 출력 제어용 스위칭 소자와,

상기 각 쌍안정 회로보다도 앞의 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초하여 상기 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드의 레벨을 온 레벨을 향하여 변화시키기 위한 제1 노드 턴온부와,

상기 각 쌍안정 회로보다도 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호를 제1 노드 턴오프용 신호로서 수취하고, 상기 제1 노드 턴오프용 신호에 기초하여 상기 제1 노드의 레벨을 오프 레벨을 향하여 변화시키기 위한 제1 노드 턴오프부

를 갖고,

각 쌍안정 회로에 있어서, 그 각 쌍안정 회로가 상기 제1 상태가 된 후, 상기 주사 신호선 구동용 클록 신호가 상기 제2 레벨 변화를 하고, 그 각 쌍안정 회로를 포함하는 시프트 레지스터에 있어서의 그 각 쌍안정 회로의 다음단의 쌍안정 회로가 상기 제1 상태가 되는 것보다 뒤의 시점으로부터 상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하는 시점까지의 기간에, 상기 제1 노드의 턴오프가 행해지도록 상기 제1 노드 턴오프용 신호의 레벨이 변화하는 것을 특징으로 한다.

본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로는, 그 각 쌍안정 회로보다도 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호를 출력 노드 턴오프용 신호로서 수취하고, 상기 출력 노드 턴오프용 신호에 기초하여 상기 출력 노드를 턴오프하기 위한 출력 노드 턴오프부를 더 갖고,

각 쌍안정 회로에 있어서, 그 각 쌍안정 회로가 상기 제1 상태가 된 후, 상기 출력 노드의 턴오프가 행해지도록 상기 출력 노드 턴오프용 신호의 레벨이 변화하는 시점보다 뒤의 시점으로부터 상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하는 시점까지의 기간에, 상기 제1 노드의 턴오프가 행해지도록 상기 제1 노드 턴오프용 신호의 레벨이 변화하는 것을 특징으로 한다.

본 발명의 제3 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로는,

상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제1 노드 제어용 스위칭 소자와,

상기 복수의 클록 신호 중 상기 주사 신호선 구동용 클록 신호 이외의 클록 신호와 상기 제1 노드의 전위에 기초하여 상기 제1 노드 제어용 스위칭 소자의 제1 전극에 접속된 제2 노드의 전위를 제어하는 제2 노드 제어부

를 더 갖는 것을 특징으로 한다.

본 발명의 제4 국면은, 본 발명의 제1 국면에 있어서,

상기 시프트 레지스터를 2개 구비하고,

상기 2개의 시프트 레지스터는, 상기 복수의 주사 신호선에 대하여 1개씩 교대로 상기 제1 상태의 상기 상태 신호의 출력을 행하고,

상기 2개의 시프트 레지스터로 이루어지는 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에는, 그 각 안정 회로의 3단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호가 상기 제1 노드 턴오프용 신호로서 공급되는 것을 특징으로 한다.

본 발명의 제5 국면은, 본 발명의 제4 국면에 있어서,

상기 2개의 시프트 레지스터로부터 상기 제1 상태의 상기 상태 신호의 출력이 행해지는 타이밍이 거의 1수평 주사 기간과 똑같은 기간만큼 어긋나 있고,

상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하고 나서 상기 제2 레벨 변화를 하기까지의 기간 및 상기 제2 레벨 변화를 하고 나서 상기 제1 레벨 변화를 하기까지의 기간은, 거의 2수평 주사 기간과 똑같은 기간인 것을 특징으로 한다.

본 발명의 제6 국면은, 본 발명의 제4 국면에 있어서,

상기 2개의 시프트 레지스터는, 한쪽의 시프트 레지스터의 1단째의 쌍안정 회로에 상기 주사 신호선 구동용 클록 신호로서 공급되는 제1 클록 신호, 상기 제1 클록 신호와는 위상이 180도 어긋나 있는 제2 클록 신호, 상기 제1 클록 신호보다도 위상이 90도 지연되고 있는 제3 클록 신호, 및 상기 제3 클록 신호와는 위상이 180도 어긋나 있는 제4 클록 신호에 기초하여 동작하는 것을 특징으로 한다.

본 발명의 제7 국면은, 본 발명의 제1 국면에 있어서,

상기 시프트 레지스터를 m개 구비하고,

상기 m개의 시프트 레지스터는, 상기 복수의 주사 신호선에 대하여 1개씩 차례로 상기 제1 상태의 상기 상태 신호의 출력을 행하고,

상기 m개의 시프트 레지스터로 이루어지는 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에는, 그 각 안정 회로의 k단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호가 상기 제1 노드 턴오프용 신호로서 공급되고,

m과 k의 관계가 하기의 식을 만족하는 것을 특징으로 한다.

m+1≤k≤2m-1

여기서, m은 2 이상의 정수이다.

본 발명의 제8 국면은, 본 발명의 제7 국면에 있어서,

상기 m개의 시프트 레지스터로부터 상기 제1 상태의 상기 상태 신호의 출력이 행해지는 타이밍이 거의 1수평 주사 기간과 똑같은 기간씩 어긋나 있고,

상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하고 나서 상기 제2 레벨 변화를 하기까지의 기간 및 상기 제2 레벨 변화를 하고 나서 상기 제1 레벨 변화를 하기까지의 기간은, 거의 m수평 주사 기간과 똑같은 기간인 것을 특징으로 한다.

본 발명의 제9 국면은, 본 발명의 제7 국면에 있어서,

각 쌍안정 회로에 상기 제1 노드 턴오프용 신호로서 공급되어야 할 신호용 배선은, 그 각 쌍안정 회로의 (k-m)단 뒤의 단의 쌍안정 회로에 상기 출력 노드 턴오프용 신호로서 공급되어야 할 신호용 배선으로부터 분기하도록 하여 형성되어 있는 것을 특징으로 한다.

본 발명의 제10 국면은, 본 발명의 제1 국면에 있어서,

상기 복수의 클록 신호를 포함하는, 상기 복수개의 시프트 레지스터를 동작시키기 위한 복수의 구동용 신호를 전달하기 위한 배선은, 상기 복수개의 시프트 레지스터에 공통적으로 설치되어 있는 것을 특징으로 한다.

본 발명의 제11 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로에 포함되는 스위칭 소자는, 모두가 동일 채널의 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제12 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로에 포함되는 스위칭 소자는, 아몰퍼스 실리콘으로 이루어지는 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제13 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로에 포함되는 스위칭 소자는, 미결정 실리콘으로 이루어지는 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제14 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로에 포함되는 스위칭 소자는, 다결정 실리콘으로 이루어지는 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제15 국면은, 본 발명의 제1 국면에 있어서,

각 쌍안정 회로에 포함되는 스위칭 소자는, 산화물 반도체로 이루어지는 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제16 국면은, 표시 장치로서,

본 발명의 제1 국면에 관한 주사 신호선 구동 회로를 구비하고 있는 것을 특징으로 한다.

본 발명의 제17 국면은, 제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍안정 회로로 이루어지고, 제2 레벨로부터 제1 레벨로 변화하는 제1 레벨 변화와 상기 제1 레벨로부터 상기 제2 레벨로 변화하는 제2 레벨 변화를 주기적으로 반복하는 복수의 클록 신호에 기초하여 동작하는 시프트 레지스터로서, 쌍안정 회로마다 상기 복수의 클록 신호 중 하나가 주사 신호선 구동용 클록 신호로서 공급됨으로써 상기 복수의 쌍안정 회로가 차례로 제1 상태가 되는 시프트 레지스터를 복수개 구비한 주사 신호선 구동 회로에 의해, 표시부에 배치된 복수의 주사 신호선을 구동하는 방법으로서,

각 쌍안정 회로를 상기 제2 상태로부터 상기 제1 상태로 변화시키기 위한 제1 구동 스텝과,

각 쌍안정 회로를 상기 제1 상태로부터 상기 제2 상태로 변화시키기 위한 제2 구동 스텝

을 포함하고,

각 쌍안정 회로는,

상기 주사 신호선에 접속되고, 온 레벨인 상기 제1 상태 또는 오프 레벨인 상기 제2 상태 중 어느 하나의 상태를 나타내는 상태 신호를 출력하는 출력 노드와,

상기 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드

를 갖고,

각 쌍안정 회로에 대해서,

상기 제1 구동 스텝은,

상기 각 쌍안정 회로보다도 앞의 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초하여 상기 제1 노드의 레벨을 온 레벨을 향하여 변화시키는 제1 노드 턴온 스텝과,

상기 주사 신호선 구동용 클록 신호의 상기 제1 레벨 변화에 의해 상기 상태 신호의 레벨을 온 레벨을 향하여 변화시키는 상태 신호 턴온 스텝

을 포함하고,

상기 제2 구동 스텝은,

상기 주사 신호선 구동용 클록 신호의 상기 제2 레벨 변화에 의해 상기 상태 신호의 레벨을 오프 레벨을 향하여 변화시키는 상태 신호 턴오프 스텝과,

상기 각 쌍안정 회로보다도 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호를 제1 노드 턴오프용 신호로서 수취하고, 상기 제1 노드 턴오프용 신호에 기초하여 상기 제1 노드의 레벨을 오프 레벨을 향하여 변화시키는 제1 노드 턴오프 스텝

을 포함하고,

상기 상태 신호 턴온 스텝의 종료 후, 상기 상태 신호 턴오프 스텝이 개시되고, 상기 각 쌍안정 회로를 포함하는 시프트 레지스터에 있어서의 그 각 쌍안정 회로의 다음단의 쌍안정 회로가 상기 상태 신호 턴온 스텝을 완료하는 것보다 뒤의 시점으로부터 상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하는 시점까지의 기간에, 상기 제1 노드 턴오프 스텝이 개시되는 것을 특징으로 한다.

본 발명의 제18 국면은, 본 발명의 제17 국면에 있어서,

상기 주사 신호선 구동 회로는 상기 시프트 레지스터를 2개 구비하고,

본 발명의 제19 국면은, 본 발명의 제18 국면에 있어서,

본 발명의 제20 국면은, 본 발명의 제17 국면에 있어서,

상기 주사 신호선 구동 회로는 상기 시프트 레지스터를 m개 구비하고,

m과 k의 관계가 하기의 식을 만족하는 것을 특징으로 한다.

여기서, m은 2 이상의 정수이다.

본 발명의 제21 국면은, 본 발명의 제20 국면에 있어서,

본 발명의 제1 국면에 따르면, 주사 신호선 구동 회로를 구성하는 복수의 시프트 레지스터의 각 쌍안정 회로에 있어서, 주사 신호선 구동용 클록 신호가 제1 레벨로부터 제2 레벨로 변화하는 것에 의한 출력 노드의 전위 저하의 개시 후, 각 시프트 레지스터의 위상차에 해당하는 기간, 제1 노드는 온 레벨의 상태로 유지된다. 이 때문에, 출력 노드의 전위 저하의 개시 후, 각 시프트 레지스터의 위상차에 해당하는 기간, 출력 제어용 스위칭 소자는 온 상태로 유지된다. 이에 의해, 주사 신호선 구동용 클록 신호의 레벨의 변화에 기초하는 출력 노드의 전위 저하의 효과가 충분히 얻어진다. 따라서, 각 출력 노드로부터 출력되는 주사 신호의 전위는, 대응하는 주사 신호선에 대한 선택 기간 종료 후, 빠르게 오프 레벨로 저하한다. 그 결과, 예를 들면 임의의 행에 표시되어야 할 색과 다음 행에 표시되어야 할 색과의 혼색에 기인하는 표시 불량의 발생이 억제된다. 또한, 출력 제어용 스위칭 소자가 온 상태로 유지되는 기간이 길어지기 때문에, 패널의 대형화 등에 의해 주사 신호선의 부하 용량이 증대해도, 주사 신호의 파형 둔화에 기인하는 표시 불량의 발생이 억제된다.

본 발명의 제2 국면에 따르면, 제1 노드 턴오프부에 의한 제1 노드의 턴오프가 개시되기 전에, 출력 노드 턴오프부에 의한 출력 노드의 턴오프가 개시된다. 이 때문에, 출력 노드의 전위는 보다 빠르게 저하한다. 이에 의해, 표시 불량의 발생이 효과적으로 억제된다.

본 발명의 제3 국면에 따르면, 제1 노드의 전위가 오프 레벨로 되어 있는 기간에, 클록 신호를 사용하여 제2 노드의 전위를 소정 기간마다 온 레벨로 할 수 있다. 이에 의해, 제1 노드의 전위가 오프 레벨로 되어 있는 기간 중, 소정 기간마다 제1 노드 제어용 스위칭 소자가 온 상태가 된다. 이 때문에, 예를 들면 출력 제어용 스위칭 소자의 임계값 전압의 시프트가 발생하여 그 스위칭 소자에 있어서의 누설 전류가 커진 경우에도, 소정 기간마다 제1 노드의 전위를 확실하게 오프 레벨로 할 수 있으며, 출력 노드로부터의 이상 펄스의 출력이 억제된다.

본 발명의 제4 국면에 따르면, 각 쌍안정 회로가 제1 상태로 유지되어야 할 기간은 시프트 레지스터 출력의 온 기간이 되고, 그 각 쌍안정 회로가 제2 상태로부터 제1 상태로 변화하고 나서 시프트 레지스터 출력의 온 기간에 2개의 시프트 레지스터 사이의 위상차를 더한 기간 후에 제1 노드의 턴오프가 개시된다. 이 때문에, 제1 노드는 온 레벨의 상태로 비교적 긴 기간 유지되고, 본 발명의 제1 국면과 마찬가지로, 주사 신호선 구동용 클록 신호의 레벨의 변화에 기초하는 출력 노드의 전위 저하의 효과가 충분히 얻어진다.

본 발명의 제5 국면에 따르면, 시프트 레지스터의 짝홀수단 각각의 수평 주사 기간을 똑같은 기간으로 한 뒤, 본 발명의 제4 국면과 마찬가지로, 주사 신호선 구동용 클록 신호의 레벨의 변화에 기초하는 출력 노드의 전위 저하의 효과가 충분히 얻어진다.

본 발명의 제6 국면에 따르면, 90도씩 위상이 어긋난 4상의 클록 신호에 기초하여 동작하는 복수의 시프트 레지스터로 이루어지는 주사 신호선 구동 회로에 있어서, 본 발명의 제4 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제7 국면에 따르면, 각 쌍안정 회로가 제1 상태로 유지되어야 할 기간은 시프트 레지스터 출력의 온 기간이 되고, 그 각 쌍안정 회로가 제2 상태로부터 제1 상태로 변화하고 나서 시프트 레지스터 출력의 온 기간에 각각의 시프트 레지스터 사이의 위상차를 더한 기간 후에 제1 노드의 턴오프가 개시된다. 이 때문에, 제1 노드는 온 레벨의 상태로 비교적 긴 기간 유지되고, 본 발명의 제1 국면과 마찬가지로, 주사 신호선 구동용 클록 신호의 레벨의 변화에 기초하는 출력 노드의 전위 저하의 효과가 충분히 얻어진다.

본 발명의 제8 국면에 따르면, 시프트 레지스터의 각 단 각각의 수평 주사 기간을 똑같은 기간으로 한 뒤, 본 발명의 제7 국면과 마찬가지로, 주사 신호선 구동용 클록 신호의 레벨의 변화에 기초하는 출력 노드의 전위 저하의 효과가 충분히 얻어진다.

본 발명의 제9 국면에 따르면, 제1 노드 턴오프용 신호를 전달하기 위한 배선의 면적을 작게 할 수 있어, 본 발명의 제7 국면에 관한 주사 신호선 구동 회로를 구비한 표시 장치의 소형화가 가능하게 된다.

본 발명의 제10 국면에 따르면, 시프트 레지스터의 구동용 신호를 전달하기 위한 배선의 면적을 작게 할 수 있어, 본 발명의 제1 국면에 관한 주사 신호선 구동 회로를 구비한 표시 장치의 소형화가 가능하게 된다.

본 발명의 제11 국면에 따르면, 주사 신호선 구동 회로의 제조 비용을 내릴 수 있다.

본 발명의 제12 국면에 따르면, 아몰퍼스 실리콘으로 이루어지는 박막 트랜지스터를 스위칭 소자로서 채용하는 주사 신호선 구동 회로에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제13 국면에 따르면, 미결정 실리콘으로 이루어지는 박막 트랜지스터를 스위칭 소자로서 채용하는 주사 신호선 구동 회로에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제14 국면에 따르면, 다결정 실리콘으로 이루어지는 박막 트랜지스터를 스위칭 소자로서 채용하는 주사 신호선 구동 회로에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제15 국면에 따르면, 산화물 반도체로 이루어지는 박막 트랜지스터를 스위칭 소자로서 채용하는 주사 신호선 구동 회로에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제16 국면에 따르면, 본 발명의 제1 국면과 마찬가지의 효과가 얻어지는 주사 신호선 구동 회로를 구비한 표시 장치가 실현된다.

도 1은 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치에 있어서, 「시프트 레지스터 전체」에 대하여 설명하기 위한 블록도이다.
도 2는 각 실시 형태에 있어서의 쌍안정 회로의 구성의 주요부를 도시하는 회로도이다.
도 3은 각 실시 형태에 있어서의 쌍안정 회로의 동작의 개요를 설명하기 위한 신호 파형도이다.
도 4는 상기 제1 실시 형태에 있어서, 액정 표시 장치의 전체 구성을 도시하는 블록도이다.
도 5는 상기 제1 실시 형태에 있어서, 게이트 드라이버의 구성을 설명하기 위한 블록도이다.
도 6은 상기 제1 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 7은 상기 제1 실시 형태에 있어서의 제1 내지 제4 게이트 클록 신호의 파형도이다.
도 8은 상기 제1 실시 형태에 있어서, 시프트 레지스터 전체의 n단째의 쌍안정 회로의 입출력 신호에 대하여 설명하기 위한 도면이다.
도 9는 상기 제1 실시 형태에 있어서, 게이트 드라이버의 동작을 설명하기 위한 신호 파형도이다.
도 10은 상기 제1 실시 형태에 있어서, 시프트 레지스터에 포함되는 쌍안정 회로의 구성을 도시하는 회로도이다.
도 11은 상기 제1 실시 형태에 있어서, 시프트 레지스터의 각 단의 동작을 설명하기 위한 신호 파형도이다.
도 12의 (A) 및 (B)는 상기 제1 실시 형태에 있어서의 효과에 대하여 설명하기 위한 도면이다.
도 13은 상기 제1 실시 형태에 있어서의 효과에 대하여 설명하기 위한 도면이다.
도 14는 상기 제1 실시 형태의 변형예에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 15는 본 발명의 제2 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치의 게이트 드라이버 내의 시프트 레지스터의 개략 구성을 도시하는 블록도이다.
도 16은 상기 제2 실시 형태에 있어서의 제1 내지 제6 게이트 클록 신호의 파형도이다.
도 17은 상기 제2 실시 형태에 있어서, 각 시프트 레지스터에 대한 제1 내지 제6 게이트 클록 신호와 제1 내지 제4 클록과의 대응 관계의 예를 나타내는 도면이다.
도 18은 상기 제2 실시 형태에 있어서, 쌍안정 회로의 동작에 대하여 설명하기 위한 신호 파형도이다.
도 19는 게이트 드라이버 내의 시프트 레지스터에 포함되는 쌍안정 회로의 구성예를 도시하는 회로도이다.
도 20은 시프트 레지스터의 각 단의 동작을 설명하기 위한 신호 파형도이다.

이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다. 또한, 이하의 설명에 있어서는, 박막 트랜지스터의 게이트 단자(게이트 전극)는 제1 전극에 상당하고, 드레인 단자(드레인 전극)는 제2 전극에 상당하고, 소스 단자(소스 전극)는 제3 전극에 상당한다. 또한, 쌍안정 회로 내에 설치되어 있는 박막 트랜지스터는 모두 ｎ채널형인 것으로 하여 설명한다.

<1. 실시 형태에 있어서의 사고 방식>

처음에, 이하에 설명하는 각 실시 형태에 있어서의 사고 방식에 대해서, 도 2 및 도 3을 참조하면서 설명한다. 도 2는 각 실시 형태에 있어서의 시프트 레지스터의 1단분의 구성(쌍안정 회로의 구성)의 주요부를 도시하는 회로도이다. 또한, 도 3은 그 쌍안정 회로의 동작의 개요를 설명하기 위한 신호 파형도이다.

도 2에 도시한 바와 같이, 쌍안정 회로는 5개의 박막 트랜지스터 T1, T2, T4, T9, 및 T11을 구비하고 있다. 또한, 쌍안정 회로는 로우 레벨의 전원 전압 VSS용 입력 단자 외에, 4개의 입력 단자(41, 43, 44, 및 48)와 2개의 출력 단자(51, 52)를 갖고 있다. 박막 트랜지스터 T1의 게이트 단자, 박막 트랜지스터 T11의 게이트 단자, 박막 트랜지스터 T2의 소스 단자, 및 박막 트랜지스터 T4의 드레인 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의 상 「netA」(제1 노드)라 한다.

박막 트랜지스터 T1에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 입력 단자(43)에 접속되고, 소스 단자는 출력 단자(51)에 접속되어 있다. 박막 트랜지스터 T2에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(41)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자는 netA에 접속되어 있다. 박막 트랜지스터 T4에 대해서는, 게이트 단자는 입력 단자(48)에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압 VSS에 접속되어 있다. 박막 트랜지스터 T9에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 출력 단자(51)에 접속되고, 소스 단자는 전원 전압 VSS에 접속되어 있다. 박막 트랜지스터 T11에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 입력 단자(43)에 접속되고, 소스 단자는 출력 단자(52)에 접속되어 있다. 또한, 이하의 각 실시 형태에 있어서는, 상태 신호 Q를 출력하기 위한 단자로서 2개의 출력 단자(51, 52)가 설치되어 있지만, 본 발명은 이에 한정되지 않고, 1개의 출력 단자(51)가 설치되는 구성이어도 된다.

이상과 같은 구성에 있어서, 쌍안정 회로는 다음과 같이 동작한다(도 3 참조). 시점 t0가 되면, 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T2는 온 상태로 되고, netA의 전위는 로우 레벨로부터 하이 레벨로 변화한다. 그 결과, 박막 트랜지스터 T1, T11은 온 상태가 된다. 단, 시점 t0 ~ 시점 t2의 기간 중, 제1 클록 CKA는 로우 레벨로 되어 있으므로, 상태 신호 Q는 로우 레벨로 유지된다.

시점 t1에 제2 클록 CKB가 하이 레벨로부터 로우 레벨로 변화한 후, 시점 t2가 되면, 제1 클록 CKA가 로우 레벨로부터 하이 레벨로 변화한다. 이때, 박막 트랜지스터 T1, T11은 온 상태로 되어 있으므로, 입력 단자(43)의 전위의 상승과 함께 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)는 상승한다. 이에 의해, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태가 된다. 시점 t3이 되면, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화한다. 이때, 박막 트랜지스터 T1, T11은 온 상태로 되어 있으므로, 입력 단자(43)의 전위가 저하함으로써 박막 트랜지스터 T1, T11의 소스-드레인 사이에 전류가 흐르고, 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)가 저하한다.

시점 t4가 되면, 제1 리셋 신호 R1이 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T9은 온 상태로 되고, 출력 단자(51)의 전위는 저하한다. 이때, 제2 리셋 신호 R2는 로우 레벨로 유지되고 있으므로, 박막 트랜지스터 T4는 오프 상태로 되어 있다. 따라서, 상태 신호 Q가 하이 레벨로부터 로우 레벨로 변화하고 있는 기간 중, netA의 전위는 하이 레벨로 유지되고 있다. 이 때문에, 시점 t4 이후도 박막 트랜지스터 T1은 온 상태로 유지되고, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화하는 것에 기초하는 상태 신호 Q의 전위 저하의 효과가 충분히 얻어진다. 그 결과, 출력 단자(51)의 전위는 빠르게 로우 레벨로까지 저하한다.

시점 t5가 되면, 제2 리셋 신호 R2가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T4는 온 상태로 되고, netA의 전위는 하이 레벨로부터 로우 레벨로 변화한다.

이상과 같이, 각 실시 형태에서는, 출력 단자(51)의 전위를 저하시키기 위한 신호와 netA의 전위를 저하시키기 위한 신호와는 서로 다른 신호가 채용되며, 출력 단자(51)의 전위가 하이 레벨로부터 로우 레벨로 변화하는 타이밍보다도 netA의 전위가 하이 레벨로부터 로우 레벨로 변화하는 타이밍쪽이 늦어지게 되고 있다. 상세하게는, 출력 단자(51)의 전위를 저하시키기 위한 제1 리셋 신호 R1보다도 늦어진 타이밍으로 로우 레벨로부터 하이 레벨로 변화하는 제2 리셋 신호 R2에 기초하여 netA의 전위가 저하하도록, 이하의 각 실시 형태에서는, 각 쌍안정 회로의 제1 리셋 신호 R1에 상당하는 상태 신호(주사 신호) Q에 의해 구동되는 행보다도 뒤의 행을 구동하는 상태 신호(주사 신호) Q가 제2 리셋 신호 R2로서 그 각 쌍안정 회로에 공급되는 구성으로 되어 있다. 이와 같은 구성에 의해, netA의 전위가 하이 레벨로 유지되는 기간이 종래보다도 길어져, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화하는 것에 기초하는 상태 신호 Q의 전위 저하의 효과가 충분히 얻어진다. 따라서, 각 행에 대한 충전 기간 종료 후, 그 각 행의 구동용 주사 신호의 전위는 빠르게 로우 레벨로까지 저하한다.

<2. 제1 실시 형태>

<2.1 전체 구성 및 동작>

도 4는 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치의 전체 구성을 도시하는 블록도이다. 도 4에 도시한 바와 같이, 이 액정 표시 장치는 전원(100)과 DC/DC 컨버터(110)와 표시 제어 회로(200)와 소스 드라이버(영상 신호선 구동 회로)(300)와 게이트 드라이버(주사 신호선 구동 회로)(400)와 공통 전극 구동 회로(500)와 표시부(600)를 구비하고 있다. 또한, 게이트 드라이버(400)는 아몰퍼스 실리콘, 다결정 실리콘, 미결정 실리콘, 산화물 반도체(예를 들면 IGZO) 등을 사용하여, 표시부(600)를 포함하는 표시 패널 상에 형성되어 있다. 즉, 본 실시 형태에 있어서는, 게이트 드라이버(400)가 모놀리식화된 구성으로 되어 있다.

표시부(600)에는 복수개(j개)의 소스 버스 라인(영상 신호선) SL1 ~ SLj와, 복수개(i개)의 게이트 버스 라인(주사 신호선) GL1 ~ GLi와, 그들의 소스 버스 라인 SL1 ~ SLj와 게이트 버스 라인 GL1 ~ GLi와의 교차점에 각각 대응하여 설치된 복수개(i×j개)의 화소 형성부가 포함되어 있다. 이들 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 그 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(TFT)(60)와, 그 박막 트랜지스터(60)의 드레인 단자에 접속된 화소 전극과, 상기 복수개의 화소 형성부에 공통적으로 설치된 대향 전극인 공통 전극 Ec와, 상기 복수개의 화소 형성부에 공통적으로 설치되어 화소 전극과 공통 전극 Ec 사이에 협지된 액정층으로 이루어진다. 그리고, 화소 전극과 공통 전극 Ec에 의해 형성되는 액정 용량에 의해, 화소 용량 Cp가 구성된다. 또한 통상, 화소 용량 Cp에 확실하게 전압을 유지하기 위해, 액정 용량에 병렬로 보조 용량이 구비되지만, 보조 용량은 본 발명에는 직접 관여하지 않으므로 그 설명 및 도시를 생략한다.

전원(100)은, DC/DC 컨버터(110)와 표시 제어 회로(200)와 공통 전극 구동 회로(500)에 소정의 전원 전압을 공급한다. DC/DC 컨버터(110)는 소스 드라이버(300) 및 게이트 드라이버(400)를 동작시키기 위한 소정의 직류 전압을 전원 전압으로부터 생성하고, 그것을 소스 드라이버(300) 및 게이트 드라이버(400)에 공급한다. 공통 전극 구동 회로(500)는, 공통 전극 Ec에 소정의 전위 Vcom을 공급한다.

표시 제어 회로(200)는 외부로부터 보내지는 화상 신호 DAT 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군 TG를 수취하고, 디지털 영상 신호 DV와, 표시부(600)에 있어서의 화상 표시를 제어하기 위한 소스 스타트 펄스 신호 SSP, 소스 클록 신호 SCK, 래치 스트로브 신호 LS, 게이트 스타트 펄스 신호 GSP, 게이트 클록 신호 GCK, 및 클리어 신호 CLR을 출력한다. 또한, 게이트 클록 신호 GCK는, 후술하는 바와 같이 4상의 클록 신호 GCK1, GCK2, GCK3, 및 GCK4로 구성되어 있다. 또한, 게이트 스타트 펄스 신호 GSP는, 제1 게이트 스타트 펄스 신호 GSP1과 제2 게이트 스타트 펄스 신호 GSP2로 구성되어 있다.

소스 드라이버(300)는 표시 제어 회로(200)로부터 출력되는 디지털 영상 신호 DV, 소스 스타트 펄스 신호 SSP, 소스 클록 신호 SCK, 및 래치 스트로브 신호 LS를 수취하고, 각 소스 버스 라인 SL1 ~ SLj에 구동용 영상 신호 S(1) ~ S(j)를 인가한다.

게이트 드라이버(400)는 표시 제어 회로(200)로부터 출력되는 게이트 스타트 펄스 신호 GSP, 게이트 클록 신호 GCK, 및 클리어 신호 CLR에 기초하여, 액티브한 주사 신호 GOUT(1) ~ GOUT(i)의 각 게이트 버스 라인 GL1 ~ GLi에의 인가를 1 수직 주사 기간을 주기로 하여 반복한다. 또한, 이 게이트 드라이버(400)에 대한 상세한 설명은 후술한다.

이상과 같이 하여, 각 소스 버스 라인 SL1 ~ SLj에 구동용 영상 신호 S(1) ~ S(j)가 인가되고, 각 게이트 버스 라인 GL1 ~ GLi에 주사 신호 GOUT(1) ~ GOUT(i)가 인가됨으로써, 외부로부터 보내진 화상 신호 DAT에 기초하는 화상이 표시부(600)에 표시된다.

<2.2 게이트 드라이버의 구성 및 동작>

다음으로, 도 1, 도 5, 및 도 6을 참조하면서, 본 실시 형태에 있어서의 게이트 드라이버(400)의 구성에 대하여 설명한다. 도 5에 도시한 바와 같이, 게이트 드라이버(400)에는 2개의 시프트 레지스터(제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412))가 포함되어 있다. 표시부(600)에는 i행×j열의 화소 매트릭스가 형성되어 있는 바, 화소 매트릭스의 홀수행째의 각 행과 1대1로 대응하도록 제1 시프트 레지스터(411)의 각 단이 구비되고, 화소 매트릭스의 짝수행째의 각 행과 1대1로 대응하도록 제2 시프트 레지스터(412)의 각 단이 구비되어 있다. 따라서, 제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412)는, 모두 (i/2)단으로 구성되어 있다. 또한, 제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412)의 각 단은, 각 시점에 있어서 2개의 상태(제1 상태 및 제2 상태) 중 어느 한쪽의 상태가 되어 있어 그 상태를 나타내는 신호(상태 신호)를 주사 신호로서 출력하는 쌍안정 회로로 되어 있다. 이와 같이, 제1 시프트 레지스터(411)는 (i/2)개의 쌍안정 회로 SR1(1) ~ SR1(i/2)로 구성되고, 제2 시프트 레지스터(412)는 (i/2)개의 쌍안정 회로 SR2(1) ~ SR2(i/2)로 구성되어 있다. 또한, 본 실시 형태에 있어서는, 쌍안정 회로가 제1 상태로 되어 있으면, 그 쌍안정 회로로부터는 하이 레벨(H 레벨)의 상태 신호가 주사 신호로서 출력되고, 쌍안정 회로가 제2 상태로 되어 있으면, 그 쌍안정 회로로부터는 로우 레벨(L 레벨)의 상태 신호가 주사 신호로서 출력된다. 또한, 각 쌍안정 회로로부터 출력되는 상태 신호는, 그 각 쌍안정 회로와는 서로 다른 단의 쌍안정 회로의 동작을 제어하는 타단 제어 신호로서도 기능한다.

도 6은 게이트 드라이버(400) 내의 제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412)의 구성을 도시하는 블록도이다. 도 6에 도시한 바와 같이, 각 쌍안정 회로에는, 4상의 클록 신호 CKA(이하 「제1 클록」이라 함), CKB(이하 「제2 클록」이라 함), CKC(이하 「제3 클록」이라 함), 및 CKD(이하 「제4 클록」이라 함)를 각각 수취하기 위한 입력 단자와, 클리어 신호 CLR을 수취하기 위한 입력 단자와, 로우 레벨의 전원 전압 VSS를 수취하기 위한 입력 단자와, 주사 개시용 신호인 세트 신호 S를 수취하기 위한 입력 단자와, 주사 종료용 신호인 제1 리셋 신호 R1 및 제2 리셋 신호 R2를 각각 수취하기 위한 입력 단자와, 상태 신호 Q를 출력하기 위한 출력 단자가 설치되어 있다. 제1 시프트 레지스터(411) 내의 쌍안정 회로의 출력 단자는 홀수행째의 게이트 버스 라인에 접속되고, 제2 시프트 레지스터(412) 내의 쌍안정 회로의 출력 단자는 짝수행째의 게이트 버스 라인에 접속되어 있다.

상술한 구성에 의해, 홀수행째의 게이트 버스 라인은 제1 시프트 레지스터(411)에 의해 구동되고, 짝수행째의 게이트 버스 라인은 제2 시프트 레지스터(412)에 의해 구동된다. 또한, 제1 게이트 스타트 펄스 신호 GSP1이 제1 시프트 레지스터(411)의 1단째 SR1(1)에 공급되고, 제2 게이트 스타트 펄스 신호 GSP2가 제2 시프트 레지스터(412)의 1단째 SR2(1)에 공급됨으로써, 표시부(600) 내의 게이트 버스 라인은 1개씩 차례로 선택된다. 이러한 관점에서, 「제1 시프트 레지스터(411)와 제2 시프트 레지스터(412)로, i개의 게이트 버스 라인 GL1 ~ GLi를 1개씩 차례로 선택하는 1개의 시프트 레지스터가 실현되고 있다」고 생각할 수 있다. 따라서, 이하에 있어서는, 제1 시프트 레지스터(411)와 제2 시프트 레지스터(412)를 맞춘 구성을 「시프트 레지스터 전체」라 하고, 참조 부호 410을 붙인다. 또한, 도 1에 도시한 바와 같이, 시프트 레지스터 전체(410)에 있어서의 n단째의 쌍안정 회로에는 참조 부호 SR(n)을 붙인다.

제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412)에는, 게이트 클록 신호 GCK로서 4상의 클록 신호 GCK1(이하 「제1 게이트 클록 신호」라 함), GCK2(이하 「제2 게이트 클록 신호」라 함), GCK3(이하 「제3 게이트 클록 신호」라 함), 및 GCK4(이하 「제4 게이트 클록 신호」라 함)가 공급된다. 도 7에 도시한 바와 같이, 제1 내지 제4 게이트 클록 신호 GCK1 ~ GCK4에 대해서는, 모두 온 기간(하이 레벨의 상태로 유지되는 기간)이 거의 2수평 주사 기간(2H)으로 되어 있다. 또한, 각 신호에 대해서, 하이 레벨이 제1 레벨에 상당하고, 로우 레벨이 제2 레벨에 상당한다.

제1 게이트 클록 신호 GCK1과 제3 게이트 클록 신호 GCK3은 서로 위상이 180도 어긋나게 하고 있다. 또한, 제2 게이트 클록 신호 GCK2와 제4 게이트 클록 신호 GCK4는 서로 위상이 180도 어긋나게 하고 있다. 또한, 제1 게이트 클록 신호 GCK1의 위상은 제2 게이트 클록 신호 GCK2의 위상보다도 90도만큼 앞서고 있다. 또한, 이 90도의 위상차는 거의 1수평 주사 기간(1H)에 상당한다.

각 단(각 쌍안정 회로)의 입력 단자에 공급되는 신호는 다음과 같이 되어 있다(도 6 참조). 제1 시프트 레지스터(411)에 있어서는, 제1 게이트 클록 신호 GCK1 또는 제3 게이트 클록 신호 GCK3의 한쪽이 제1 클록 CKA로서 공급되고, 다른 쪽이 제2 클록 CKB로서 공급된다. 가령 홀수단째에 있어서 제3 게이트 클록 신호 GCK3이 제1 클록 CKA로서 공급되면, 짝수단째에서는 제1 게이트 클록 신호 GCK1이 제1 클록 CKA로서 공급된다. 또한, 제1 시프트 레지스터(411)에 있어서는, 제2 게이트 클록 신호 GCK2 또는 제4 게이트 클록 신호 GCK4의 한쪽이 제3 클록 CKC로서 공급되고, 다른 쪽이 제4 클록 CKD로서 공급된다. 제2 시프트 레지스터(412)에 있어서는, 제2 게이트 클록 신호 GCK2 또는 제4 게이트 클록 신호 GCK4의 한쪽이 제1 클록 CKA로서 공급되고, 다른 쪽이 제2 클록 CKB로서 공급된다. 또한, 제2 시프트 레지스터(412)에 있어서는, 제1 게이트 클록 신호 GCK1 또는 제3 게이트 클록 신호 GCK3의 한쪽이 제3 클록 CKC로서 공급되고, 다른 쪽이 제4 클록 CKD로서 공급된다. 클리어 신호 CLR 및 로우 레벨의 전원 전압 VSS에 대해서는, 모든 쌍안정 회로에 공통적으로 공급된다.

세트 신호 S, 제1 리셋 신호 R1, 및 제2 리셋 신호 R2에 대해서는, 다음과 같아지고 있다(도 8 참조). 시프트 레지스터 전체(410)의 n단째 SR(n)에 착안하면, 2단 앞의 단으로부터 출력되는 타단 제어 신호 Z(n-2)가 세트 신호 S로서 공급되고, 2단 뒤의 단으로부터 출력되는 타단 제어 신호 Z(n+2)가 제1 리셋 신호 R1로서 공급되고, 3단 뒤의 단으로부터 출력되는 타단 제어 신호 Z(n+3)이 제2 리셋 신호 R2로서 공급된다. 예를 들면, 시프트 레지스터 전체(410)의 7단째 SR(7)에 착안하면, 5단째 SR(5)로부터 출력되는 타단 제어 신호 Z(5)가 세트 신호 S로서 공급되고, 9단째 SR(9)로부터 출력되는 타단 제어 신호 Z(9)가 제1 리셋 신호 R1로서 공급되고, 10단째 SR(10)로부터 출력되는 타단 제어 신호 Z(10)이 제2 리셋 신호 R2로서 공급된다. 바꾸어 말하면, 제1 시프트 레지스터(411)의 4단째 SR1(4)에 착안하면, 제1 시프트 레지스터(411)의 3단째 SR1(3)로부터 출력되는 상태 신호 Q가 세트 신호 S로서 공급되고, 제1 시프트 레지스터(411)의 5단째 SR1(5)로부터 출력되는 상태 신호 Q가 제1 리셋 신호 R1로서 공급되고, 제2 시프트 레지스터(412)의 5단째 SR2(5)로부터 출력되는 상태 신호 Q가 제2 리셋 신호 R2로서 공급된다.

다음으로, 각 단(각 쌍안정 회로)의 출력 단자로부터 출력되는 신호에 대하여 설명한다. 도 8에 도시한 바와 같이, 시프트 레지스터 전체(410)의 n단째 SR(n)의 출력 단자로부터는, n행째의 게이트 버스 라인 GLn에 대한 구동용 주사 신호 GOUT(n)이 되는 상태 신호 Q가 출력된다. 상기 상태 신호 Q는, 제1 리셋 신호 R1로서 (n-2)단째 SR(n-2)에 공급되고, 제2 리셋 신호 R2로서 (n-3)단째 SR(n-3)에 공급되고, 세트 신호 S로서 (n+2)단째 SR(n+2)에 공급된다.

이상과 같은 구성에 있어서, 제1 시프트 레지스터(411)의 1단째 SR1(1)에 세트 신호 S로서의 제1 게이트 스타트 펄스 신호 GSP1의 펄스가 공급되고, 제2 시프트 레지스터(412)의 1단째 SR2(1)에 세트 신호 S로서의 제2 게이트 스타트 펄스 신호 GSP2의 펄스가 공급되면, 상기 제1 내지 제4 게이트 클록 신호 GCK1 ~ 4에 기초하여, 제1 시프트 레지스터(411) 내에서 제1 게이트 스타트 펄스 신호 GSP1의 펄스가 1단씩 차례로 전송되고, 제2 시프트 레지스터(412) 내에서 제2 게이트 스타트 펄스 신호 GSP2의 펄스가 1단씩 차례로 전송된다. 그리고, 그들의 펄스의 전송에 따라서, 시프트 레지스터 전체(410)의 각 단으로부터 출력되는 상태 신호 Q가 차례로 하이 레벨이 된다. 이에 의해, 도 9에 도시한 바와 같이, 하이 레벨의 상태가 거의 2수평 주사 기간 유지되는 주사 신호 GOUT(1) ~ GOUT(i)가 표시부(600) 내의 게이트 버스 라인 GL1 ~ GLi에 거의 1수평 주사 기간마다 차례로 공급된다.

또한, 본 실시 형태에 있어서는, 제1 클록 CKA가 주사 신호선 구동용 클록 신호에 상당하고, 제1 리셋 신호 R1이 출력 노드 턴오프용 신호에 상당하고, 제2 리셋 신호 R2가 제1 노드 턴오프용 신호에 상당한다.

<2.3 쌍안정 회로의 구성>

도 10은 본 실시 형태에 있어서의 쌍안정 회로의 구성(제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412)의 일단분의 구성)을 도시하는 회로도이다. 도 10에 도시한 바와 같이, 이 쌍안정 회로는, 12개의 박막 트랜지스터 T1 ~ T12와, 캐패시터 CAP를 구비하고 있다. 또한, 이 쌍안정 회로는, 로우 레벨의 전원 전압 VSS용 입력 단자 외에, 8개의 입력 단자(41 ~ 48)와 2개의 출력 단자(51, 52)를 갖고 있다. 여기서, 세트 신호 S를 수취하는 입력 단자에는 참조 부호 41을 붙이고, 클리어 신호 CLR을 수취하는 입력 단자에는 참조 부호 42를 붙이고, 제1 클록 CKA를 수취하는 입력 단자에는 참조 부호 43을 붙이고, 제1 리셋 신호 R1을 수취하는 입력 단자에는 참조 부호 44를 붙이고, 제3 클록 CKC를 수취하는 입력 단자에는 참조 부호 45를 붙이고, 제4 클록 CKD를 수취하는 입력 단자에는 참조 부호 46을 붙이고, 제2 클록 CKB을 수취하는 입력 단자에는 참조 부호 47을 붙이고, 제2 리셋 신호 R2를 수취하는 입력 단자에는 참조 부호 48을 붙이고 있다. 또한, 상태 신호 Q를 주사 신호 GOUT로서 출력하는 출력 단자에는 참조 부호 51을 붙이고, 상태 신호 Q를 타단 제어 신호 Z로서 출력하는 출력 단자에는 참조 부호 52를 붙이고 있다.

다음으로, 이 쌍안정 회로 내에 있어서의 구성 요소 사이의 접속 관계에 대하여 설명한다. 박막 트랜지스터 T1의 게이트 단자, 박막 트랜지스터 T2의 소스 단자, 박막 트랜지스터 T3의 드레인 단자, 박막 트랜지스터 T4의 드레인 단자, 박막 트랜지스터 T5의 드레인 단자, 박막 트랜지스터 T7의 게이트 단자, 및 박막 트랜지스터 T11의 게이트 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의 상 「netA」(제1 노드)라 한다. 박막 트랜지스터 T5의 게이트 단자, 박막 트랜지스터 T6의 소스 단자, 박막 트랜지스터 T7의 드레인 단자, 및 박막 트랜지스터 T8의 드레인 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의 상 「netB」(제2 노드)라 한다.

박막 트랜지스터 T1에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 입력 단자(43)에 접속되고, 소스 단자는 출력 단자(51)에 접속되어 있다. 박막 트랜지스터 T2에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(41)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자는 netA에 접속되어 있다. 박막 트랜지스터 T3에 대해서는, 게이트 단자는 입력 단자(42)에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다. 박막 트랜지스터 T4에 대해서는, 게이트 단자는 입력 단자(48)에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다. 박막 트랜지스터 T5에 대해서는, 게이트 단자는 netB에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다.

박막 트랜지스터 T6에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(45)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자는 netB에 접속되어 있다. 박막 트랜지스터 T7에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 netB에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다. 박막 트랜지스터 T8에 대해서는, 게이트 단자는 입력 단자(46)에 접속되고, 드레인 단자는 netB에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다. 박막 트랜지스터 T9에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 출력 단자(51)에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다. 박막 트랜지스터 T10에 대해서는, 게이트 단자는 입력 단자(47)에 접속되고, 드레인 단자는 출력 단자(51)에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다.

박막 트랜지스터 T11에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 입력 단자(43)에 접속되고, 소스 단자는 출력 단자(52)에 접속되어 있다. 박막 트랜지스터 T12에 대해서는, 게이트 단자는 입력 단자(41)에 접속되고, 드레인 단자는 출력 단자(52)에 접속되고, 소스 단자는 전원 전압 Vss에 접속되어 있다. 캐패시터 CAP에 대해서는, 일단부는 netA에 접속되고, 타단부는 출력 단자(51)에 접속되어 있다.

다음으로, 각 구성 요소의 이 쌍안정 회로에 있어서의 기능에 대하여 설명한다. 박막 트랜지스터 T1은 netA의 전위가 하이 레벨로 되어 있을 때, 제1 클록 CKA의 전위를 출력 단자(51)에 공급한다. 박막 트랜지스터 T2는 세트 신호 S가 하이 레벨로 되어 있을 때, netA의 전위를 하이 레벨로 한다. 박막 트랜지스터 T3는 클리어 신호 CLR가 하이 레벨로 되어 있을 때, netA의 전위를 로우 레벨로 한다. 박막 트랜지스터 T4는 제2 리셋 신호 R2가 하이 레벨로 되어 있을 때, netA의 전위를 로우 레벨로 한다. 박막 트랜지스터 T5는 netB의 전위가 하이 레벨로 되어 있을 때, netA의 전위를 로우 레벨로 한다. 박막 트랜지스터 T6는 제3 클록 CKC가 하이 레벨로 되어 있을 때, netB의 전위를 하이 레벨로 한다. 박막 트랜지스터 T7은 netA의 전위가 하이 레벨로 되어 있을 때, netB의 전위를 로우 레벨로 한다. 박막 트랜지스터 T8은 제4 클록 CKD가 하이 레벨로 되어 있을 때, netB의 전위를 로우 레벨로 한다. 박막 트랜지스터 T9은 제1 리셋 신호 R1이 하이 레벨로 되어 있을 때, 출력 단자(51)의 전위를 로우 레벨로 한다. 박막 트랜지스터 T10은 제2 클록 CKB가 하이 레벨로 되어 있을 때, 출력 단자(51)의 전위를 로우 레벨로 한다. 박막 트랜지스터 T11은 netA의 전위가 하이 레벨로 되어 있을 때, 제1 클록 CKA의 전위를 출력 단자(52)에 공급한다. 박막 트랜지스터 T12는 세트 신호 S가 하이 레벨로 되어 있을 때, 출력 단자(52)의 전위를 로우 레벨로 한다. 캐패시터 CAP는 이 쌍안정 회로에 접속된 게이트 버스 라인이 선택 상태로 되어 있는 기간 중에 netA의 전위를 하이 레벨로 유지하기 위한 보상 용량으로서 기능한다.

또한, 본 실시 형태에 있어서는, 박막 트랜지스터 T1에 의해 출력 제어용 스위칭 소자가 실현되고, 박막 트랜지스터 T5에 의해 제1 노드 제어용 스위칭 소자가 실현되고 있다. 또한, 박막 트랜지스터 T2에 의해 제1 노드 턴온부가 실현되고, 박막 트랜지스터 T4에 의해 제1 노드 턴오프부가 실현되고, 박막 트랜지스터 T9에 의해 출력 노드 턴오프부가 실현되고, 박막 트랜지스터 T6 ~ T8에 의해 제2 노드 제어부가 실현되고 있다.

<2.4 쌍안정 회로의 동작>

다음으로, 도 10 및 도 11을 참조하면서, 본 실시 형태에 있어서의 쌍안정 회로의 동작에 대하여 설명한다. 액정 표시 장치의 동작 중, 이 쌍안정 회로에는 도 11에 도시한 바와 같은 파형의 제1 클록 CKA, 제2 클록 CKB, 제3 클록 CKC, 및 제4 클록 CKD가 공급된다. 또한, 클리어 신호 CLR에 대해서는 1 프레임 기간마다 소정 기간만큼 하이 레벨이 되고, 이에 의해 모든 쌍안정 회로에서 netA의 전위가 1 프레임 기간마다 로우 레벨이 된다.

시점 t0 이전의 기간에는, netA의 전위 및 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)는 로우 레벨이 되어 있다. 또한, 시점 t0 이전의 기간에는, 제3 클록 CKC가 로우 레벨로부터 하이 레벨로 변화하면, netB의 전위는 로우 레벨로부터 하이 레벨로 변화하고, 제4 클록 CKD가 로우 레벨로부터 하이 레벨로 변화하면, netB의 전위는 하이 레벨로부터 로우 레벨로 변화한다. 이와 같이 netB의 전위가 소정 기간마다 하이 레벨이 되어 박막 트랜지스터 T5가 온 상태가 되므로, 시점 t0 이전의 기간에는, netA의 전위는 로우 레벨로 유지된다.

시점 t0가 되면, 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화한다. 박막 트랜지스터 T2는 도 10에 도시한 바와 같이 다이오드 접속으로 되어 있으므로, 세트 신호 S가 하이 레벨이 됨에 따라 박막 트랜지스터 T2는 온 상태로 되어, 캐패시터 CAP가 충전된다. 이에 의해, netA의 전위는 로우 레벨로부터 하이 레벨로 변화하고, 박막 트랜지스터 T1, T11은 온 상태가 된다. 시점 t1이 되면, 세트 신호 S는 하이 레벨로부터 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T2가 오프 상태가 된다. 이때, netA의 전위는 캐패시터 CAP에 의해 유지되고 있으므로, 박막 트랜지스터 T2가 오프 상태가 된 것에 기인하여 netA의 전위가 변동하지는 않는다.

그런데, 시점 t0 ~ 시점 t2의 기간 중, 제1 클록 CKA는 로우 레벨이 되어 있다. 이 때문에, 이 기간 중, 상태 신호 Q는 로우 레벨로 유지된다. 또한, 박막 트랜지스터 T7의 게이트 단자는 netA에 접속되어 있으므로, 시점 t0 ~ 시점 t2의 기간 중, 박막 트랜지스터 T7은 온 상태로 유지된다. 이에 의해, 이 기간 중, netB의 전위는 로우 레벨로 유지되고, 그 결과, 박막 트랜지스터 T5는 오프 상태로 유지된다. 또한, 이 기간 중, 제2 리셋 신호 R2는 로우 레벨로 유지되고 있으므로, 박막 트랜지스터 T4는 오프 상태로 유지된다. 이상으로, netA의 전위가 시점 t0 ~ 시점 t2의 기간 중에 저하하는 일은 없다.

시점 t2가 되면, 제1 클록 CKA가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 입력 단자(43)의 전위의 상승에 수반하여 박막 트랜지스터 T1, T11의 드레인 전위가 상승한다. 이때, 박막 트랜지스터 T1, T11은 온 상태로 되어 있으므로, 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)도 상승한다. 출력 단자(51)의 전위가 상승하면, 캐패시터 CAP를 통하여 netA의 전위도 상승한다. 그 결과, 박막 트랜지스터 T1, T11의 게이트 단자에는 큰 전압이 인가되고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태가 되는데 충분한 레벨로까지 상태 신호 Q의 전위가 상승한다. 제1 클록 CKA가 하이 레벨로 된 상태는 시점 t3까지 유지되므로, 시점 t2 ~ 시점 t3의 기간 중, 상태 신호 Q는 하이 레벨로 유지된다. 따라서, 이 기간 중에, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인에 대응하는 행의 화소 형성부에 있어서 화소 용량 Cp에의 영상 신호의 기입(충전)이 행해진다.

시점 t3이 되면, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화한다. 이때, 박막 트랜지스터 T1, T11은 온 상태로 되어 있으므로, 입력 단자(43)의 전위의 저하와 함께 상태 신호 Q의 전위(출력 단자(51, 52)의 전위)는 저하한다. 출력 단자(51)의 전위가 저하함으로써, 캐패시터 CAP를 통하여 netA의 전위도 저하한다. 단, netA의 전위는, 거의 출력 단자(51)의 전위의 저하분만큼 저하하므로, 로우 레벨까지는 저하하지 않고 하이 레벨로 유지된다.

시점 t4가 되면, 제1 리셋 신호 R1 및 제2 클록 CKB가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T9, T10은 온 상태로 되고, 출력 단자(51)의 전위는 저하한다. 이때, 제2 리셋 신호 R2는 로우 레벨로 유지되고 있으므로, 박막 트랜지스터 T4는 오프 상태로 되어 있다. 따라서, 상태 신호 Q가 하이 레벨로부터 로우 레벨로 변화하고 있는 기간 중, netA의 전위는 하이 레벨로 유지되고 있다. 이 때문에, 시점 t4 이후도 박막 트랜지스터 T1은 온 상태로 유지되고, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화하는 것에 기초하는 상태 신호 Q의 전위 저하의 효과가 충분히 얻어진다. 그 결과, 출력 단자(51)의 전위는 빠르게 로우 레벨로까지 저하한다.

시점 t5가 되면, 제2 리셋 신호 R2가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T4는 온 상태로 되고, netA의 전위는 하이 레벨로부터 로우 레벨로 변화한다. 또한, 제3 클록 CKC가 로우 레벨로부터 하이 레벨로 변화한다. 박막 트랜지스터 T6는 도 10에 도시한 바와 같이 다이오드 접속으로 되어 있으므로, 제3 클록 CKC가 하이 레벨이 됨에 따라 박막 트랜지스터 T6는 온 상태가 되고, netB의 전위는 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 T5는 온 상태가 되므로, netA의 전위는 확실하게 로우 레벨이 된다.

시점 t5 이후의 기간에 대해서는, 다음으로 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화하기까지, 시점 t0 이전의 기간과 마찬가지의 동작이 반복된다.

또한, 본 실시 형태에 있어서는, 시점 t0에 있어서의 개시 신호 S의 레벨의 변화에 의해 제1 노드 턴온 스텝이 실현되고, 시점 t2에 있어서의 제1 클록 CKA의 레벨의 변화에 의해 상태 신호 턴온 스텝이 실현되고, 시점 t3에 있어서의 제1 클록 CKA의 레벨의 변화에 의해 상태 신호 턴오프 스텝이 실현되고, 시점 t5에 있어서의 제2 리셋 신호 R2의 레벨의 변화에 의해 제1 노드 턴오프 스텝이 실현되고 있다.

<2.5 효과>

본 실시 형태에 따르면, 도 10에 도시한 바와 같이, 시프트 레지스터의 각 단에, 상태 신호 Q의 전위를 제어하기 위한 출력 제어용 스위칭 소자로서, netA에 게이트 단자가 접속되고, 제1 클록 CKA가 공급되는 입력 단자(43)에 드레인 단자가 접속되고, 상태 신호 Q를 출력하는 출력 단자(51)에 소스 단자가 접속된 박막 트랜지스터 T1이 설치되어 있다. 그리고, netA의 전위는 세트 신호 S에 기초하여 하이 레벨이 되고, 제2 리셋 신호 R2에 기초하여 로우 레벨이 된다. 이와 같은 구성에 있어서, 시프트 레지스터 전체(410)에 있어서의 각 단 SR(n)에는, 2단 앞의 단 SR(n-2)로부터 출력되는 타단 제어 신호 Z(n-2)가 세트 신호 S로서 공급된다. 또한, 90도씩 위상이 어긋난 4상의 클록 신호(제1 내지 제4 게이트 클록 신호 GCK1 ~ GCK4)이 시프트 레지스터 전체(410)에 공급되고, 각 단 SR(n)은 전단 SR(n-1)에 공급되는 클록 신호보다도 위상이 90도 늦어진 클록 신호에 기초하여 동작한다. 그런데, 온 기간이 2수평 주사 기간인 상태 신호(주사 신호) Q를 출력하는 2개의 시프트 레지스터를 구비한 구성에 있어서, 시프트 레지스터 전체(410)에 있어서의 각 단 SR(n)에 대해서, 가령 2단 뒤의 단 SR(n+2)로부터 출력되는 타단 제어 신호 Z(n+2)에 기초하여 netA의 전위를 하이 레벨로부터 로우 레벨로 저하시키면, 상태 신호 Q의 전위가 충분히 저하하기 전에 netA의 전위가 로우 레벨로까지 저하한다. 이 때문에, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화하는 것에 기초하는 상태 신호 Q의 전위 저하의 효과가 충분히 얻어지지 못하여, 상태 신호 Q의 전위는 빠르게는 로우 레벨까지 저하하지 못한다. 이러한 점에서, 본 실시 형태에 따르면, 시프트 레지스터 전체(410)에 있어서의 각 단 SR(n)에 대해서, 3단 뒤의 단 SR(n+3)으로부터 출력되는 타단 제어 신호 Z(n+3)이 netA의 전위를 로우 레벨로 저하시키기 위한 신호(상술한 제2 리셋 신호 R2)로서 공급된다. 이 때문에, netA의 전위가 하이 레벨로 유지되는 기간이 길어져, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화하는 것에 기초하는 상태 신호 Q의 전위 저하의 효과가 충분히 얻어진다. 즉, 각 행에 대한 충전 기간 종료 후, 주사 신호의 전위는 빠르게 로우 레벨로까지 저하한다. 그 결과, 임의의 행에 표시되어야 할 색과 다음의 행에 표시되어야 할 색과의 혼색에 기인하는 표시 불량의 발생이 억제된다. 또한, netA의 전위가 하이 레벨로 유지되는 기간이 길어지기 때문에, 패널의 대형화 등에 의해 게이트 버스 라인의 부하 용량이 증대해도, 주사 신호의 파형 둔화에 기인하는 표시 불량의 발생이 억제된다.

또한, 본 실시 형태에 따르면, netA의 전위, 제3 클록 CKC의 전위, 및 제4 클록 CKD의 전위에 의해 제어되는 박막 트랜지스터 T5가 온 상태가 되면, netA의 전위는 로우 레벨이 된다. 이 때문에, 예를 들면 박막 트랜지스터 T1의 임계값 전압의 시프트가 발생하여 그 박막 트랜지스터 T1에 있어서의 누설 전류가 커진 경우에도, 소정 기간마다 netA의 전위를 확실하게 로우 레벨로 할 수 있고, 출력 단자(51)로부터의 이상 펄스의 출력이 억제된다.

다음으로, 시뮬레이션 결과를 나타내고, 본 실시 형태에 있어서의 효과에 대하여 설명한다. 도 12의 (A)는 종래예에 있어서의 신호 파형도이며, 도 12의 (B)는 본 실시 형태에 있어서의 신호 파형도이다. 도 12의 (A)에 있어서, 참조 부호 61의 굵은 점선은 주사 신호의 파형을 나타내고, 참조 부호 62의 가는 점선은 netA의 파형을 나타내고 있다. 또한, 도 12의 (B)에 있어서, 참조 부호 63의 굵은 실선은 주사 신호의 파형을 나타내고, 참조 부호 64의 가는 실선은 netA의 파형을 나타내고 있다. 도 13은 도 12의 (A) 및 도 12의 (B)에 있어서 참조 부호 60으로 나타내는 부분의 확대도이다. 도 12의 (A) 및 도 12의 (B)에서 파악되듯이, 본 실시 형태에 있어서는, 종래예와 비교하여 netA의 전위가 하이 레벨로 유지되는 기간이 길어지고 있다. 그 결과, 도 13에 도시한 바와 같이, 종래에 있어서는 주사 신호가(90)퍼센트 하강하는 데 요하는 시간 Ta가 3.4㎲이었던데 반해, 본 실시 형태에 있어서는 주사 신호가 90퍼센트 하강하는 데 요하는 시간 Tb가 2.5㎲로 되어 있다. 즉, 본 실시 형태에 있어서는, 종래예와 비교하여, 주사 신호가 하강하는 데 요하는 시간이 약 26퍼센트 단축되고 있다. 이와 같이, 본 실시 형태에 따르면, 종래예와 비교하여, 각 행에 대한 충전 기간 종료 후에 주사 신호가 빠르게 하강한다.

<2.6 변형예>

상기 제1 실시 형태에 있어서는, 제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412) 각각에 대해서, 제1 내지 제4 게이트 클록 신호 GCK1 ~ GCK4용 배선, 클리어 신호 CLR용 배선, 및 로우 레벨의 전원 전압 VSS용 배선이 설치되어 있었다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들면 시프트 레지스터 전체의 각 단을 도 14에 도시한 바와 같이 배치함으로써, 제1 내지 제4 게이트 클록 신호 GCK1 ~ GCK4용 배선, 클리어 신호 CLR용 배선, 및 로우 레벨의 전원 전압 VSS용 배선을 각각 1개씩으로 하는 것이 가능하게 된다. 이에 의해, 시프트 레지스터의 구동 신호용 배선 면적을 작게 할 수 있어, 표시 장치의 소형화가 가능하게 된다.

또한, 예를 들면 n단째에 대한 제2 리셋 신호 R2용 배선에 대한 것으로, 도 14에서 참조 부호 419로 나타낸 바와 같이, (n+1)단째에 대한 제1 리셋 신호 R1용 배선으로부터 분기하도록 하여 n단째에 대한 제2 리셋 신호 R2용 배선을 형성해도 된다. 이와 같은 구성에 의해, 제2 리셋 신호 R2용 배선의 길이를 비교적 짧게 하는 것이 가능하게 된다.

<3. 제2 실시 형태>

<3.1 시프트 레지스터의 구성>

도 15는 본 발명의 제2 실시 형태에 따른 액정 표시 장치에 있어서의 시프트 레지스터의 개략 구성을 도시하는 블록도이다. 또한, 액정 표시 장치의 전체 구성에 대해서는 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다(도 4 참조). 상기 제1 실시 형태에 있어서는 게이트 드라이버(400)에는 2개의 시프트 레지스터가 포함되어 있었지만, 본 실시 형태에 있어서는 게이트 드라이버(400)에는 3개의 시프트 레지스터(제1 시프트 레지스터(421), 제2 시프트 레지스터(422), 및 제3 시프트 레지스터(423))가 포함되어 있다. 즉, 도 15에 도시한 바와 같이, 제1 시프트 레지스터(421), 제2 시프트 레지스터(422), 및 제3 시프트 레지스터(423)에 의해, 표시부(600) 내의 게이트 버스 라인 GL1 ~ GLi를 1개씩 구동하기 위한 시프트 레지스터 전체(420)가 실현되어 있다.

각 쌍안정 회로에는, 상기 제1 실시 형태와 마찬가지로, 4상의 클록 신호 CKA, CKB, CKC, 및 CKD를 각각 수취하기 위한 입력 단자와, 클리어 신호 CLR을 수취하기 위한 입력 단자와, 로우 레벨의 전원 전압 VSS를 수취하기 위한 입력 단자와, 세트 신호 S를 수취하기 위한 입력 단자와, 제1 리셋 신호 R1을 수취하기 위한 입력 단자와, 제2 리셋 신호 R2를 수취하기 위한 입력 단자와, 상태 신호 Q를 출력하기 위한 출력 단자가 설치되어 있다. 단, 도 15에 있어서는, 설명의 편의 상, 제2 리셋 신호 R2를 수취하기 위한 입력 단자 및 상태 신호 Q를 출력하기 위한 출력 단자만을 나타내고 있다. 각 쌍안정 회로의 회로 구성에 대해서도, 상기 제1 실시 형태와 마찬가지이다(도 10 참조). 또한, 제1 시프트 레지스터(421) 내의 쌍안정 회로의 출력 단자는 게이트 버스 라인 GL1, GL4, GL7, …에 접속되고, 제2 시프트 레지스터(422) 내의 쌍안정 회로의 출력 단자는 게이트 버스 라인 GL2, GL5, GL8, …에 접속되고, 제3 시프트 레지스터(423) 내의 쌍안정 회로의 출력 단자는 게이트 버스 라인 GL3, GL6, GL9, …에 접속되어 있다.

본 실시 형태에 있어서는, 6상의 클록 신호인 제1 내지 제6 게이트 클록 신호 GCK1 ~ GCK6이 표시 제어 회로(200)로부터 게이트 드라이버(400)에 공급된다(도 16 참조). 도 16에 도시한 바와 같이, 제1 내지 제6 게이트 클록 신호 GCK1 ~ GCK6에 대해서는, 모두 온 기간이 거의 3수평 주사 기간(3H)으로 되어 있다. 제1 게이트 클록 신호 GCK1과 제4 게이트 클록 신호 GCK4는 서로 위상이 180도 어긋나게 하고 있다. 제2 게이트 클록 신호 GCK2와 제5 게이트 클록 신호 GCK5는 서로 위상이 180도 어긋나게 하고 있다. 제3 게이트 클록 신호 GCK3과 제6 게이트 클록 신호 GCK6은 서로 위상이 180도 어긋나게 하고 있다. 제1 게이트 클록 신호 GCK1의 위상은, 제2 게이트 클록 신호 GCK2의 위상보다도 60도만큼 앞서고 있다. 제2 게이트 클록 신호 GCK2의 위상은, 제3 게이트 클록 신호 GCK3의 위상보다도 60도만큼 앞서고 있다. 또한, 이 60도의 위상차는 거의 1수평 주사 기간(1H)에 상당한다.

도 17은 각 시프트 레지스터에 대한 제1 내지 제6 게이트 클록 신호 GCK1 ~ GCK6과 제1 내지 제4 클록 CKA 내지 CKD의 대응 관계의 예를 나타내는 도면이다. 도 17에서, 예를 들면 다음의 것이 파악된다. 제1 시프트 레지스터(421)의 홀수단째에 대해서는, 제1 게이트 클록 신호 GCK1이 제1 클록 CKA로서 공급되고, 제4 게이트 클록 신호 GCK4가 제2 클록 CKB로서 공급되고, 제5 게이트 클록 신호 GCK5가 제3 클록 CKC로서 공급되고, 제2 게이트 클록 신호 GCK2가 제4 클록 CKD로서 공급된다.

<3.2 쌍안정 회로의 동작>

도 18은 본 실시 형태에 있어서의 쌍안정 회로의 동작에 대하여 설명하기 위한 신호 파형도이다. 본 실시 형태에 있어서는, 세트 신호 S, 제1 리셋 신호 R1, 및 제2 리셋 신호 R2로서 쌍안정 회로에 공급되는 신호가 상기 제1 실시 형태와는 서로 다르다. 구체적으로는, 시프트 레지스터 전체의 n단째 SR(n)에는, (n-3)단째 SR(n-3)으로부터 출력되는 타단 제어 신호 Z(n-3)이 세트 신호 S로서 공급되고, (n+3)단째 SR(n+3)으로부터 출력되는 타단 제어 신호 Z(n+3)이 제1 리셋 신호 R1로서 공급되고, (n+4)단째 SR(n+4)로부터 출력되는 타단 제어 신호 Z(n+4)가 제2 리셋 신호 R2로서 공급된다.

도 11 및 도 18에서 파악되듯이, 본 실시 형태에 있어서의 쌍안정 회로에서는, 상기 제1 실시 형태에 있어서의 쌍안정 회로와 마찬가지의 동작이 행해진다. 즉, 시점 t3이 되면, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화함으로써, 상태 신호 Q의 전위(출력 단자(51, 52)의 전위) 및 netA의 전위가 서서히 저하한다. 그 후, 시점 t4가 되면, 제1 리셋 신호 R1 및 제2 클록 CKB가 로우 레벨로부터 하이 레벨로 변화함으로써, 박막 트랜지스터 T9, T10이 온 상태로 되고, 출력 단자(51)의 전위가 더욱 저하한다. 이때, 제2 리셋 신호 R2는 로우 레벨로 유지되고 있으므로, 박막 트랜지스터 T4는 오프 상태로 되어 있다. 따라서, 시점 t4 이후도, netA의 전위는 하이 레벨로 유지되고, 박막 트랜지스터 T1은 온 상태로 유지된다.

<3.3 효과>

본 실시 형태에 따르면, 상기 제1 실시 형태와 마찬가지로, 각 쌍안정 회로에 대하여 netA의 전위가 하이 레벨로 유지되는 기간이 길어져, 제1 클록 CKA가 하이 레벨로부터 로우 레벨로 변화하는 것에 기초하는 상태 신호 Q의 전위 저하의 효과가 충분히 얻어진다. 이에 의해, 각 행에 대한 충전 기간 종료 후, 주사 신호 GOUT는 빠르게 하강한다. 그 결과, 임의의 행에 표시되어야 할 색과 다음 행에 표시되어야 할 색과의 혼색에 기인하는 표시 불량의 발생이나 패널의 대형화 등에 수반하는 주사 신호 GOUT의 파형 둔화에 기인하는 표시 불량의 발생이 억제된다.

<4. 기타>

<4.1 구성의 일반화>

상기 제1 실시 형태에 있어서는, 게이트 드라이버(400)는 2개의 시프트 레지스터(제1 시프트 레지스터(411) 및 제2 시프트 레지스터(412))로 이루어지고, 시프트 레지스터 전체(410)에 있어서의 각 쌍안정 회로에 대하여 3단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호 Q에 기초하여 netA의 전위가 로우 레벨로까지 저하하는 구성으로 되어 있었다. 또한, 상기 제2 실시 형태에 있어서는, 게이트 드라이버(400)는 3개의 시프트 레지스터(제1 시프트 레지스터(421), 제2 시프트 레지스터(422), 및 제3 시프트 레지스터(423))로 이루어지고, 시프트 레지스터 전체(420)에 있어서의 각 쌍안정 회로에 대하여 4단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호 Q에 기초하여 netA의 전위가 로우 레벨로까지 저하하는 구성으로 되어 있었다. 그러나, 본 발명은 이에 한정되지 않고, 다음과 같이 일반화할 수 있다.

1수평 주사 기간마다 차례로 게이트 버스 라인을 구동하는, m개의 시프트 레지스터로 이루어지는 게이트 드라이버(400)에 있어서, 하기의 수학식 1을 만족하는 것 및 각 쌍안정 회로로부터 출력되는 상태 신호 Q의 온 기간이 m수평 주사 기간(mH)인 것을 전제로 하여, 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에 대하여 k단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호 Q에 기초하여 netA의 전위를 로우 레벨로 저하시키는 구성으로 할 수 있다.

예를 들면, 상기 제1 실시 형태와 같이 게이트 드라이버(400)가 2개의 시프트 레지스터에 의해 구성되는 경우, 상기 수학식 1에서 「3≤k≤3」이 된다. 따라서, 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에 대해서, 상기 각 쌍안정 회로의 3단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호 Q에 기초하여 netA의 전위를 로우 레벨로 저하시키는 구성으로 하면 된다. 또한, 예를 들면 상기 제2 실시 형태와 같이 게이트 드라이버(400)가 3개의 시프트 레지스터에 의해 구성되는 경우, 상기 수학식 1에서 「4≤k≤5」가 된다. 따라서, 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에 대해서, 상기 각 쌍안정 회로의 4단 뒤 또는 5단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호 Q에 기초하여 netA의 전위를 로우 레벨로 저하시키는 구성으로 하면 된다. 또한, 예를 들면 게이트 드라이버(400)가 4개의 시프트 레지스터에 의해 구성되는 경우, 상기 수학식 1에서 「5≤k≤7」이 된다. 따라서, 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에 대해서, 상기 각 쌍안정 회로의 5 내지 7단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호 Q에 기초하여 netA의 전위를 로우 레벨로 저하시키는 구성으로 하면 된다.

<4.2 액정 표시 장치이외의 표시 장치에의 적용>

상기 각 실시 형태에 있어서는 액정 표시 장치를 예로 들어 설명했지만, 본 발명은 이에 한정되지 않는다. 유기 EL(Electro Luminescence) 등의 다른 표시 장치에도 본 발명을 적용할 수 있다.

41 ~ 48 : (쌍안정 회로의) 입력 단자
51, 52 : (쌍안정 회로의) 출력 단자
200 : 표시 제어 회로
300 : 소스 드라이버(영상 신호선 구동 회로)
400 : 게이트 드라이버(주사 신호선 구동 회로)
410, 420 : 시프트 레지스터 전체
411, 421 : 제1 시프트 레지스터
412, 422 : 제2 시프트 레지스터
423 : 제3 시프트 레지스터
600 : 표시부
SR, SR1, SR2 : 쌍안정 회로
CAP : 캐패시터(용량 소자)
T1 ~ T12 : 박막 트랜지스터
GL1 ~ GLi : 게이트 버스 라인
SL1 ~ SLj : 소스 버스 라인
GCK1 ~ GCK6 : 제1 내지 제6 게이트 클록 신호
CKA, CKB, CKC, CKD : 제1 클록, 제2 클록, 제3 클록, 제4 클록
S : 세트 신호
R1 : 제1 리셋 신호
R2 : 제2 리셋 신호
Q : 상태 신호
GOUT : 주사 신호
Z : 타단 제어 신호
VSS : 로우 레벨의 전원 전압

Claims

표시부에 배치된 복수의 주사 신호선을 구동하는 표시 장치의 주사 신호선 구동 회로로서,
제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍안정 회로로 이루어지고, 제2 레벨로부터 제1 레벨로 변화하는 제1 레벨 변화와 상기 제1 레벨로부터 상기 제2 레벨로 변화하는 제2 레벨 변화를 주기적으로 반복하는 복수의 클록 신호에 기초하여 동작하는 시프트 레지스터로서, 쌍안정 회로마다 상기 복수의 클록 신호 중 하나가 주사 신호선 구동용 클록 신호로서 공급됨으로써 상기 복수의 쌍안정 회로가 차례로 제1 상태가 되는 시프트 레지스터를 복수개 구비하고,
시프트 레지스터마다 레벨이 변화하는 타이밍이 서로 다른 클록 신호가 상기 주사 신호선 구동용 클록 신호로서 공급되고,
각 쌍안정 회로는,
상기 주사 신호선에 접속되고, 상기 제1 상태 또는 상기 제2 상태 중 어느 하나의 상태를 나타내는 상태 신호를 출력하는 출력 노드와,
제2 전극에 상기 주사 신호선 구동용 클록 신호가 공급되고, 상기 출력 노드에 제3 전극이 접속된 출력 제어용 스위칭 소자와,
상기 각 쌍안정 회로보다도 앞의 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초하여 상기 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드의 레벨을 온 레벨을 향하여 변화시키기 위한 제1 노드 턴온부와,
상기 각 쌍안정 회로보다도 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호를 제1 노드 턴오프용 신호로서 수취하고, 상기 제1 노드 턴오프용 신호에 기초하여 상기 제1 노드의 레벨을 오프 레벨을 향하여 변화시키기 위한 제1 노드 턴오프부
를 갖고,
각 쌍안정 회로에 있어서, 그 각 쌍안정 회로가 상기 제1 상태가 된 후, 상기 주사 신호선 구동용 클록 신호가 상기 제2 레벨 변화를 하고, 그 각 쌍안정 회로를 포함하는 시프트 레지스터에 있어서의 그 각 쌍안정 회로의 다음단의 쌍안정 회로가 상기 제1 상태가 되는 것보다 뒤의 시점으로부터 상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하는 시점까지의 기간에, 상기 제1 노드의 턴오프가 행해지도록 상기 제1 노드 턴오프용 신호의 레벨이 변화하는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로는, 그 각 쌍안정 회로보다도 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호를 출력 노드 턴오프용 신호로서 수취하고, 상기 출력 노드 턴오프용 신호에 기초하여 상기 출력 노드를 턴오프하기 위한 출력 노드 턴오프부를 더 갖고,
각 쌍안정 회로에 있어서, 그 각 쌍안정 회로가 상기 제1 상태가 된 후, 상기 출력 노드의 턴오프가 행해지도록 상기 출력 노드 턴오프용 신호의 레벨이 변화하는 시점보다 뒤의 시점으로부터 상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하는 시점까지의 기간에, 상기 제1 노드의 턴오프가 행해지도록 상기 제1 노드 턴오프용 신호의 레벨이 변화하는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로는,
상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제1 노드 제어용 스위칭 소자와,
상기 복수의 클록 신호 중 상기 주사 신호선 구동용 클록 신호 이외의 클록 신호와 상기 제1 노드의 전위에 기초하여 상기 제1 노드 제어용 스위칭 소자의 제1 전극에 접속된 제2 노드의 전위를 제어하는 제2 노드 제어부
를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 시프트 레지스터를 2개 구비하고,
상기 2개의 시프트 레지스터는, 상기 복수의 주사 신호선에 대하여 1개씩 교대로 상기 제1 상태의 상기 상태 신호의 출력을 행하고,
상기 2개의 시프트 레지스터로 이루어지는 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에는, 그 각 안정 회로의 3단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호가 상기 제1 노드 턴오프용 신호로서 공급되는 것을 특징으로 하는 주사 신호선 구동 회로.
제4항에 있어서,
상기 2개의 시프트 레지스터로부터 상기 제1 상태의 상기 상태 신호의 출력이 행해지는 타이밍이 거의 1수평 주사 기간과 똑같은 기간만큼 어긋나 있고,
상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하고 나서 상기 제2 레벨 변화를 하기까지의 기간 및 상기 제2 레벨 변화를 하고 나서 상기 제1 레벨 변화를 하기까지의 기간은, 거의 2수평 주사 기간과 똑같은 기간인 것을 특징으로 하는 주사 신호선 구동 회로.
제4항에 있어서,
상기 2개의 시프트 레지스터는, 한쪽의 시프트 레지스터의 1단째의 쌍안정 회로에 상기 주사 신호선 구동용 클록 신호로서 공급되는 제1 클록 신호, 상기 제1 클록 신호와는 위상이 180도 어긋나 있는 제2 클록 신호, 상기 제1 클록 신호보다도 위상이 90도 지연되고 있는 제3 클록 신호, 및 상기 제3 클록 신호와는 위상이 180도 어긋나 있는 제4 클록 신호에 기초하여 동작하는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 시프트 레지스터를 m개 구비하고,
상기 m개의 시프트 레지스터는, 상기 복수의 주사 신호선에 대하여 1개씩 차례로 상기 제1 상태의 상기 상태 신호의 출력을 행하고,
상기 m개의 시프트 레지스터로 이루어지는 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에는, 그 각 안정 회로의 k단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호가 상기 제1 노드 턴오프용 신호로서 공급되고,
m과 k의 관계가 하기의 식을 만족하는 것을 특징으로 하는 주사 신호선 구동 회로.

여기서, m은 2 이상의 정수이다.
제7항에 있어서,
상기 m개의 시프트 레지스터로부터 상기 제1 상태의 상기 상태 신호의 출력이 행해지는 타이밍이 거의 1수평 주사 기간과 똑같은 기간씩 어긋나 있고,
상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하고 나서 상기 제2 레벨 변화를 하기까지의 기간 및 상기 제2 레벨 변화를 하고 나서 상기 제1 레벨 변화를 하기까지의 기간은, 거의 m수평 주사 기간과 똑같은 기간인 것을 특징으로 하는 주사 신호선 구동 회로.
제7항에 있어서,
각 쌍안정 회로에 상기 제1 노드 턴오프용 신호로서 공급되어야 할 신호용 배선은, 그 각 쌍안정 회로의 (k-m)단 뒤의 단의 쌍안정 회로에 상기 출력 노드 턴오프용 신호로서 공급되어야 할 신호용 배선으로부터 분기하도록 하여 형성되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 복수의 클록 신호를 포함하는, 상기 복수개의 시프트 레지스터를 동작시키기 위한 복수의 구동용 신호를 전달하기 위한 배선은, 상기 복수개의 시프트 레지스터에 공통적으로 설치되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로에 포함되는 스위칭 소자는, 모두가 동일 채널의 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로에 포함되는 스위칭 소자는, 아몰퍼스 실리콘으로 이루어지는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로에 포함되는 스위칭 소자는, 미결정 실리콘으로 이루어지는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로에 포함되는 스위칭 소자는, 다결정 실리콘으로 이루어지는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍안정 회로에 포함되는 스위칭 소자는, 산화물 반도체로 이루어지는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
상기 표시부를 포함하고, 제1항에 기재된 주사 신호선 구동 회로를 구비하고 있는 것을 특징으로 하는 표시 장치.
제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍안정 회로로 이루어지고, 제2 레벨로부터 제1 레벨로 변화하는 제1 레벨 변화와 상기 제1 레벨로부터 상기 제2 레벨로 변화하는 제2 레벨 변화를 주기적으로 반복하는 복수의 클록 신호에 기초하여 동작하는 시프트 레지스터로서, 쌍안정 회로마다 상기 복수의 클록 신호 중 하나가 주사 신호선 구동용 클록 신호로서 공급됨으로써 상기 복수의 쌍안정 회로가 차례로 제1 상태가 되는 시프트 레지스터를 복수개 구비한 주사 신호선 구동 회로에 의해, 표시부에 배치된 복수의 주사 신호선을 구동하는 방법으로서,
각 쌍안정 회로를 상기 제2 상태로부터 상기 제1 상태로 변화시키기 위한 제1 구동 스텝과,
각 쌍안정 회로를 상기 제1 상태로부터 상기 제2 상태로 변화시키기 위한 제2 구동 스텝
을 포함하고,
시프트 레지스터마다 레벨이 변화하는 타이밍이 서로 다른 클록 신호가 상기 주사 신호선 구동용 클록 신호로서 공급되고,
각 쌍안정 회로는,
상기 주사 신호선에 접속되고, 온 레벨인 상기 제1 상태 또는 오프 레벨인 상기 제2 상태 중 어느 하나의 상태를 나타내는 상태 신호를 출력하는 출력 노드와,
제2 전극에 상기 주사 신호선 구동용 클록 신호가 공급되고, 상기 출력 노드에 제3 전극이 접속된 출력 제어용 스위칭 소자와,
상기 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드
를 갖고,
각 쌍안정 회로에 대해서,
상기 제1 구동 스텝은,
상기 각 쌍안정 회로보다도 앞의 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초하여 상기 제1 노드의 레벨을 온 레벨을 향하여 변화시키는 제1 노드 턴온 스텝과,
상기 주사 신호선 구동용 클록 신호의 상기 제1 레벨 변화에 의해 상기 상태 신호의 레벨을 온 레벨을 향하여 변화시키는 상태 신호 턴온 스텝
을 포함하고,
상기 제2 구동 스텝은,
상기 주사 신호선 구동용 클록 신호의 상기 제2 레벨 변화에 의해 상기 상태 신호의 레벨을 오프 레벨을 향하여 변화시키는 상태 신호 턴오프 스텝과,
상기 각 쌍안정 회로보다도 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호를 제1 노드 턴오프용 신호로서 수취하고, 상기 제1 노드 턴오프용 신호에 기초하여 상기 제1 노드의 레벨을 오프 레벨을 향하여 변화시키는 제1 노드 턴오프 스텝
을 포함하고,
상기 상태 신호 턴온 스텝의 종료 후, 상기 상태 신호 턴오프 스텝이 개시되고, 상기 각 쌍안정 회로를 포함하는 시프트 레지스터에 있어서의 그 각 쌍안정 회로의 다음단의 쌍안정 회로가 상기 상태 신호 턴온 스텝을 완료하는 것보다 뒤의 시점으로부터 상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하는 시점까지의 기간에, 상기 제1 노드 턴오프 스텝이 개시되는 것을 특징으로 하는 구동 방법.
제17항에 있어서,
상기 주사 신호선 구동 회로는 상기 시프트 레지스터를 2개 구비하고,
상기 2개의 시프트 레지스터는, 상기 복수의 주사 신호선에 대하여 1개씩 교대로 상기 제1 상태의 상기 상태 신호의 출력을 행하고,
상기 2개의 시프트 레지스터로 이루어지는 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에는, 그 각 안정 회로의 3단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호가 상기 제1 노드 턴오프용 신호로서 공급되는 것을 특징으로 하는 구동 방법.
제18항에 있어서,
상기 2개의 시프트 레지스터로부터 상기 제1 상태의 상기 상태 신호의 출력이 행해지는 타이밍이 거의 1수평 주사 기간과 똑같은 기간만큼 어긋나 있고,
상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하고 나서 상기 제2 레벨 변화를 하기까지의 기간 및 상기 제2 레벨 변화를 하고 나서 상기 제1 레벨 변화를 하기까지의 기간은 거의 2수평 주사 기간과 똑같은 기간인 것을 특징으로 하는 구동 방법.
제17항에 있어서,
상기 주사 신호선 구동 회로는 상기 시프트 레지스터를 m개 구비하고,
상기 m개의 시프트 레지스터는, 상기 복수의 주사 신호선에 대하여 1개씩 차례로 상기 제1 상태의 상기 상태 신호의 출력을 행하고,
상기 m개의 시프트 레지스터로 이루어지는 시프트 레지스터 전체에 있어서의 각 쌍안정 회로에는, 그 각 안정 회로의 k단 뒤의 단의 쌍안정 회로로부터 출력되는 상태 신호가 상기 제1 노드 턴오프용 신호로서 공급되고,
m과 k의 관계가 하기의 식을 만족하는 것을 특징으로 하는 구동 방법.

여기서, m은 2 이상의 정수이다.
제20항에 있어서,
상기 m개의 시프트 레지스터로부터 상기 제1 상태의 상기 상태 신호의 출력이 행해지는 타이밍이 거의 1수평 주사 기간과 똑같은 기간씩 어긋나 있고,
상기 주사 신호선 구동용 클록 신호가 상기 제1 레벨 변화를 하고 나서 상기 제2 레벨 변화를 하기까지의 기간 및 상기 제2 레벨 변화를 하고 나서 상기 제1 레벨 변화를 하기까지의 기간은, 거의 m수평 주사 기간과 똑같은 기간인 것을 특징으로 하는 구동 방법.