JP5398831B2 - シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法 - Google Patents

シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法 Download PDF

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Description

本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタおよびその駆動方法に関する。
従来より、複数本のゲートバスライン（走査信号線）と複数本のソースバスライン（映像信号線）とが格子状に配置され、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応して複数の画素形成部がマトリクス状に配置されたアクティブマトリクス型の表示装置が知られている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子であるＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）や、画素値を保持するための画素容量などを含んでいる。アクティブマトリクス型の表示装置には、また、上述の複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と上述の複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられている。
画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。
図８は、従来のゲートドライバに含まれているシフトレジスタ８１０の構成例を示すブロック図である（日本の特表平６−５０５６０５号公報を参照）。図８に示すように、ゲートドライバはｎ段のシフトレジスタ８１０によって構成されている。シフトレジスタ８１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号ＧＯＵＴとして出力する双安定回路となっている。このように、シフトレジスタ８１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。このシフトレジスタ８１０には、３相のクロック信号ＧＣＫ１，ＧＣＫ２，およびＧＣＫ３と、ゲートバスラインの走査を開始するための信号であるゲートスタートパルス信号ＧＳＰとが与えられる。各双安定回路には、３相のクロック信号のいずれかを第１クロックＣＫＡとして受け取るための入力端子と、３相のクロック信号のいずれかを第２クロックＣＫＢとして受け取るための入力端子と、ゲートスタートパルス信号ＧＳＰまたは前段から出力される状態信号ＯＵＴをセット信号ＳＥＴとして受け取るための入力端子と、状態信号ＯＵＴを出力するための出力端子とが設けられている。
図９は、上述した従来のシフトレジスタ８１０の１段分（１つの双安定回路）の構成例を示す回路図である。この双安定回路は、６個の薄膜トランジスタＴ８１〜Ｔ８６と、キャパシタＣ８１とを備えている。また、この双安定回路は、比較的高レベルの電位ＶＧＨを供給する電源ラインＶＤＤ用の入力端子および比較的低レベルの電位ＶＧＬを供給する電源ラインＶＳＳ用の入力端子のほか、３個の入力端子８１〜８３と１個の出力端子８９とを有している。なお、第１クロックＣＫＡを受け取る入力端子には符号８１を付し、セット信号ＳＥＴを受け取る入力端子には符号８２を付し、第２クロックＣＫＢを受け取る入力端子には符号８３を付している。また、上記電位ＶＧＨは画素形成部内の薄膜トランジスタをオン状態にする電位に相当し、上記電位ＶＧＬは当該薄膜トランジスタをオフ状態にする電位に相当する。
薄膜トランジスタＴ８１のゲート端子，薄膜トランジスタＴ８２のソース端子，および薄膜トランジスタＴ８３のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。また、薄膜トランジスタＴ８３のゲート端子，薄膜トランジスタＴ８４のゲート端子，薄膜トランジスタＴ８５のソース端子，および薄膜トランジスタＴ８６のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。
薄膜トランジスタＴ８１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子８１に接続され、ソース端子は出力端子８９に接続されている。薄膜トランジスタＴ８２については、ゲート端子は入力端子８２に接続され、ドレイン端子は電源ラインＶＤＤに接続され、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ８３については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ８４については、ゲート端子はｎｅｔＢに接続され、ドレイン端子は出力端子８９に接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ８５については、ゲート端子は入力端子８３に接続され、ドレイン端子は電源ラインＶＤＤに接続され、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ８６については、ゲート端子は入力端子８２に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源ラインＶＳＳに接続されている。キャパシタＣ８１については、一端はｎｅｔＡに接続され、他端は出力端子８９に接続されている。
以上のような構成において、シフトレジスタ８１０には、図１０（Ａ）〜（Ｃ）に示す波形の３相のクロック信号ＧＣＫ１，ＧＣＫ２，およびＧＣＫ３と、図１０（Ｄ）に示す波形のゲートスタートパルス信号ＧＳＰとが与えられる。そして、図１０（Ｅ）〜（Ｇ）に示すように、１水平走査期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）がシフトレジスタ８１０から出力される。
以下、図９および図１１（Ａ）〜（Ｆ）を参照しつつ、シフトレジスタ８１０の各段（双安定回路）の動作について説明する。なお、図１１（Ａ）〜（Ｆ）には１段目の双安定回路ＳＲ（１）における波形を示しており、２段目以降の双安定回路ＳＲ（２）〜ＳＲ（ｎ）については、図１１（Ａ）〜（Ｆ）に示す波形と同様の波形が１水平走査期間ずつ遅れて現れる。すなわち、ｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）では、タイミングを除いて同様の動作が行われる。従って、以下においては、１段目の双安定回路ＳＲ（１）のみに着目して説明する。
表示装置の動作中、入力端子８１には図１１（Ａ）に示す波形の第１クロックＣＫＡが与えられ、入力端子８３には図１１（Ｂ）に示す波形の第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、セット信号ＳＥＴ，ｎｅｔＡ，および状態信号ＯＵＴの電位はＶＧＬとなっていて、ｎｅｔＢの電位はＶＧＨとなっている。
時点ｔ０になると、入力端子８２にセット信号ＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ８２およびＴ８６はオン状態（導通状態）となる。また、時点ｔ０には、入力端子８３に与えられる第２クロックＣＫＢの電位がＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ８５がオン状態となる。薄膜トランジスタＴ８２がオン状態となることにより、ｎｅｔＡの電位はＶＧＨとなり、薄膜トランジスタＴ８１はオン状態となる。また、薄膜トランジスタＴ８５がオン状態となるが、薄膜トランジスタＴ８６もオン状態となることにより、薄膜トランジスタＴ８５のドレイン端子から薄膜トランジスタＴ８６のソース端子へと電流が流れる。このため、ｎｅｔＢの電位はＶＧＬとなる。これにより、薄膜トランジスタＴ８３およびＴ８４はオフ状態（非導通状態）となる。薄膜トランジスタＴ８３がオフ状態となることにより、ｔ０〜ｔ１の期間には、ｎｅｔＡの電位が低下することはない。
また、薄膜トランジスタＴ８１は上述のように時点ｔ０にオン状態となるが、ｔ０〜ｔ１の期間中、入力端子８１に与えられる第１クロックＣＫＡの電位はＶＧＬとなっている。このため、出力端子８９から出力される状態信号ＯＵＴの電位はＶＧＬで維持される。このとき、薄膜トランジスタＴ８１のゲート−ソース間（キャパシタＣ８１の両端子間）には、「ＶＧＨ−ＶＧＬ」の大きさの電圧が印加されている。
時点ｔ１になると、セット信号ＳＥＴおよび第２クロックＣＫＢの電位がＶＧＨからＶＧＬに変化する。これにより、薄膜トランジスタＴ８２，Ｔ８５，およびＴ８６はオフ状態となる。また、時点ｔ１には、第１クロックＣＫＡの電位がＶＧＬからＶＧＨに変化する。このとき、薄膜トランジスタＴ８１のゲート−ソース間の電圧はキャパシタＣ８１によって「ＶＧＨ−ＶＧＬ」で維持されているので、薄膜トランジスタＴ８１はオン状態となっている。また、薄膜トランジスタＴ８１のゲート−ドレイン間には寄生容量（不図示）が形成されている。以上より、入力端子８１の電位の上昇に伴い薄膜トランジスタＴ８１のドレイン電位が上昇し、上記寄生容量を介してｎｅｔＡの電位がＶＧＨから更に上昇する。その結果、薄膜トランジスタＴ８１のゲート端子には大きな電圧が印加され、状態信号ＯＵＴの電位は、第１クロックＣＫＡの電位ＶＧＨにまで上昇する。これにより、この双安定回路の出力端子８９に接続されているゲートバスラインが選択状態となる。ところで、ｔ１〜ｔ２の期間中、薄膜トランジスタＴ８５はオフ状態となっているので、ｎｅｔＢの電位はＶＧＬで維持される。このため、この期間中、薄膜トランジスタＴ８３はオフ状態で維持され、ｎｅｔＡの電位も維持される。なお、時点ｔ１におけるｎｅｔＡの電位の上昇については、理想的にはＶＧＨの２倍の電位にまで上昇するが、ｎｅｔＡ，入力端子８１，出力端子８９，および薄膜トランジスタＴ８１のそれぞれの寄生容量や抵抗などの存在により、実際にはＶＧＨの２倍の電位にまでは上昇しない。
時点ｔ２になると、第１クロックＣＫＡの電位がＶＧＨからＶＧＬに変化する。時点ｔ２においてはｎｅｔＡの電位はＶＧＨよりも高くなっているので、入力端子８１の電位の低下に伴い薄膜トランジスタＴ８１のドレイン電位が低下すると、薄膜トランジスタＴ８１のソース端子からドレイン端子へと電流が流れる。これにより、出力端子８９の電位すなわち状態信号ＯＵＴの電位はＶＧＬにまで低下する。従って、この双安定回路の出力端子８９に接続されているゲートバスラインは非選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢの電位はＶＧＬとなっていて薄膜トランジスタＴ８５はオフ状態となっているので、ｎｅｔＢの電位はＶＧＬで維持される。このため、この期間中、薄膜トランジスタＴ８３はオフ状態で維持され、ｎｅｔＡの電位も維持される。
時点ｔ３になると、第２クロックＣＫＢの電位がＶＧＬからＶＧＨに変化する。このため、薄膜トランジスタＴ８５はオン状態となる。これにより、ｎｅｔＢの電位はＶＧＨとなり、薄膜トランジスタＴ８３およびＴ８４はオン状態となる。薄膜トランジスタＴ８３がオン状態となることにより、ｎｅｔＡの電位はＶＧＬとなり、薄膜トランジスタＴ８１はオフ状態となる。また、薄膜トランジスタＴ８４がオン状態となることにより、状態信号ＯＵＴの電位はＶＧＬで維持される。
以上のような動作が、１水平走査期間ずつタイミングが遅れて上記ｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で順次に行われる。これにより、各フレーム期間において、ｎ本のゲートバスラインＧＬ１〜ＧＬｎが１水平走査期間ずつ順次に選択状態となる。
また、別の例として、日本の特開昭６２−２３４２９８号公報に開示されているシフトレジスタ回路を表示装置のゲートドライバに適用した場合について図１２，図１３，図１４（Ａ）〜（Ｊ），および図１５（Ａ）〜（Ｄ）を参照しつつ説明する。図１２は、このゲートドライバに含まれるシフトレジスタ９１０の構成を示すブロック図である。図１２に示すように、シフトレジスタ９１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。このシフトレジスタ９１０には、２相のクロック信号ＧＣＫ１およびＧＣＫ２と、ゲートバスラインの走査を開始するための信号であるゲートスタートパルス信号ＧＳＰとが与えられる。各双安定回路には、２相のクロック信号のいずれかを第１クロックＣＫＡとして受け取るための入力端子と、ゲートスタートパルス信号ＧＳＰまたは前段から出力される状態信号ＯＵＴをセット信号ＳＥＴとして受け取るための入力端子と、状態信号ＯＵＴを出力するための出力端子とが設けられている。
図１３は、シフトレジスタ９１０の１段分（１つの双安定回路）の構成を示す回路図である。この双安定回路は、６個の薄膜トランジスタＴ９０〜Ｔ９５と、キャパシタＣ９０とを備えている。また、この双安定回路は、比較的高レベルの電位ＶＧＨを供給する電源ラインＶＤＤ用の入力端子および比較的低レベルの電位ＶＧＬを供給する電源ラインＶＳＳ用の入力端子のほか、３個の入力端子９１〜９３と１個の出力端子９９とを有している。なお、セット信号ＳＥＴを受け取る入力端子には符号９１を付し、第１クロックＣＫＡを受け取る入力端子の一方には符号９２を付し、第１クロックＣＫＡを受け取る入力端子の他方には符号９３を付している。
薄膜トランジスタＴ９０のソース端子，薄膜トランジスタＴ９１のゲート端子，およびキャパシタＣ９０の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。また、薄膜トランジスタＴ９３のソース端子，薄膜トランジスタＴ９４のドレイン端子，および薄膜トランジスタＴ９５のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。さらに、薄膜トランジスタＴ９１のソース端子，薄膜トランジスタＴ９２のドレイン端子，薄膜トランジスタＴ９４のゲート端子，薄膜トランジスタＴ９５のドレイン端子，およびキャパシタＣ９０の他端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＣ」という。
薄膜トランジスタＴ９０については、ゲート端子は入力端子９２に接続され、ドレイン端子は入力端子９１に接続され、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ９１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は電源ラインＶＤＤに接続され、ソース端子はｎｅｔＣに接続されている。薄膜トランジスタＴ９２については、ゲート端子は入力端子９２に接続され、ドレイン端子はｎｅｔＣに接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ９３については、ゲート端子は入力端子９３に接続され、ドレイン端子は電源ラインＶＤＤに接続され、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ９４については、ゲート端子はｎｅｔＣおよび出力端子９９に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ９５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＣに接続され、ソース端子は電源ラインＶＳＳに接続されている。キャパシタＣ９０については、一端はｎｅｔＡに接続され、他端はｎｅｔＣに接続されている。
以上のような構成において、シフトレジスタ９１０には、図１４（Ａ）および（Ｂ）に示す波形の２相のクロック信号ＧＣＫ１およびＧＣＫ２と、図１４（Ｃ）に示す波形のゲートスタートパルス信号ＧＳＰとが与えられる。そして、図１４（Ｄ）〜（Ｊ）に示すように、１水平走査期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）がシフトレジスタ９１０から出力される。
以下、図１３，図１４（Ａ）〜（Ｊ），および図１５（Ａ）〜（Ｄ）を参照しつつ、シフトレジスタ９１０の各段（双安定回路）の動作について説明する。なお、図１５（Ａ）〜（Ｄ）には１段目の双安定回路ＳＲ（１）における波形を示しており、２段目以降の双安定回路ＳＲ（２）〜ＳＲ（ｎ）については、図１５（Ａ）〜（Ｄ）に示す波形と同様の波形が１水平走査期間ずつ遅れて現れる。すなわち、ｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）では、タイミングを除いて同様の動作が行われる。従って、以下においては、１段目の双安定回路ＳＲ（１）のみに着目して説明する。
表示装置の動作中、入力端子９１には図１５（Ａ）に示す波形の第１クロックＣＫＡが与えられる。時点ｔ０以前の期間には、セット信号ＳＥＴ，ｎｅｔＡ，および状態信号ＯＵＴの電位はＶＧＬとなっていている。
時点ｔ０になると、第１クロックＣＫＡの電位はＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ９０，Ｔ９２，およびＴ９３はオン状態となる。薄膜トランジスタＴ９３がオン状態となることにより、ｎｅｔＢの電位が電源ラインＶＤＤの電位ＶＧＨにまで上昇し、薄膜トランジスタＴ９５はオン状態となる。また、時点ｔ０には、セット信号ＳＥＴの電位がＶＧＬからＶＧＨに変化する。上述のように薄膜トランジスタＴ９０はオン状態となっているので、ｎｅｔＡの電位がセット信号ＳＥＴの電位ＶＧＨにまで上昇する。このとき、薄膜トランジスタＴ９１のゲート−ソース間（キャパシタＣ９０の両端子間）の電圧は「ＶＧＨ−ＶＧＬ」となるので、薄膜トランジスタＴ９１はオン状態となる。しかしながら、薄膜トランジスタＴ９２およびＴ９５がオン状態になっているため、出力端子９９の電位（状態信号ＯＵＴの電位）はＶＧＬで維持される。
時点ｔ１になると、セット信号ＳＥＴおよび第１クロックＣＫＡの電位がＶＧＨからＶＧＬに変化する。これにより、薄膜トランジスタＴ９０，Ｔ９２，Ｔ９３，およびＴ９５はオフ状態となる。このとき、薄膜トランジスタＴ９１のゲート−ソース間の電圧は、キャパシタＣ９０によって「ＶＧＨ−ＶＧＬ」で維持されている。このため、薄膜トランジスタＴ９１はオン状態で維持されている。ここで、上述のように薄膜トランジスタＴ９２およびＴ９５はオフ状態となっているので、当該薄膜トランジスタＴ９２およびＴ９５のドレイン−ソース間には電流が流れず、出力端子９９の電位は電源ラインＶＤＤの電位ＶＧＨにまで上昇する。これにより、この双安定回路の出力端子９９に接続されているゲートバスラインが選択状態となる。
時点ｔ２になると、第１クロックＣＫＡの電位はＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ９０，Ｔ９２，Ｔ９３，およびＴ９５はオン状態となる。このとき、セット信号ＳＥＴの電位はＶＧＬとなっているので、ｎｅｔＡの電位はＶＧＨからＶＧＬに低下し、薄膜トランジスタＴ９１はオフ状態となる。また、上述のように薄膜トランジスタＴ９２およびＴ９５はオン状態となっているので、ｎｅｔＣに蓄積されている電荷は薄膜トランジスタＴ９２およびＴ９５を介して電源ラインＶＳＳへと流れ、出力端子９９の電位はＶＧＨからＶＧＬに低下する。
以上のような動作が、１水平走査期間ずつタイミングが遅れて上記ｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で順次に行われる。これにより、各フレーム期間において、ｎ本のゲートバスラインＧＬ１〜ＧＬｎが１水平走査期間ずつ順次に選択状態となる。
日本の特表平６−５０５６０５号公報 日本の特開昭６２−２３４２９８号公報
ところが、日本の特表平６−５０５６０５号公報に開示された構成（図９参照）によると、シフトレジスタに与えられるクロック信号の電位の変化と薄膜トランジスタのオーバーラップ容量とに起因してクロストークが生じることがある。これについて、以下に説明する。
図１６は、一般的なアモルファスシリコンＴＦＴ７０の断面図である。図１６に示すように、アモルファスシリコンＴＦＴ７０は、ガラス基板（不図示）上に形成されるゲート電極７１と、ゲート電極７１を覆うように形成されるゲート絶縁膜７２と、ゲート絶縁膜７２上に形成されるアモルファスシリコン７３と、アモルファスシリコン７３上に形成されるｎ+アモルファスシリコン７４と、ｎ+アモルファスシリコン７４上に形成されるドレイン電極７５およびソース電極７６と、ドレイン電極７５およびソース電極７６上に形成される保護膜７７とによって構成されている。ここで、図１６で符号７８で示す領域では、ソース電極７６とゲート電極７１とが平面視で重なる（ゲート絶縁膜７２等を介してソース電極７６とゲート電極７１とが上下に配置される）ので、ソース電極７６−ゲート電極７１間にオーバーラップ容量Ｃｇｓが生じる。同様に、図１６で符号７９で示す領域では、ドレイン電極７５−ゲート電極７１間にオーバーラップ容量Ｃｇｄが生じる。なお、オーバーラップ容量Ｃｇｓ，Ｃｇｄの大きさは、通常、チャネル面積に比例する。より詳しくは、チャネル長のうち図１６で符号７８で示す距離をＬｇｓ，符号７９で示す距離をＬｇｄとし、チャネル幅をＷとすると、オーバーラップ容量Ｃｇｓの大きさは「Ｗ×Ｌｇｓ」に比例し、オーバーラップ容量Ｃｇｄの大きさは「Ｗ×Ｌｇｄ」に比例する。
ここで、図９に示した構成において、薄膜トランジスタＴ８１に着目する。薄膜トランジスタＴ８１のドレイン端子には第１クロックＣＫＡの電位が与えられる。図１１（Ａ）に示したように、第１クロックＣＫＡのデューティ比（ここでの「デューティ比」とは、ハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合のことである。）は３分の１となっている。すなわち、第１クロックＣＫＡの電位は、この薄膜トランジスタＴ８１を含む双安定回路の出力端子８９に接続されているゲートバスラインを選択状態にすべき期間にのみＶＧＨ（ハイレベル）となるのではなく、表示装置が動作している期間を通じて３水平走査期間毎にＶＧＨとなる。
ところで、第１クロックＣＫＡの電位がＶＧＬからＶＧＨに変化すると、薄膜トランジスタＴ８１のドレイン電位が上昇するので、当該薄膜トランジスタＴ８１のオーバーラップ容量Ｃｇｄを介してｎｅｔＡの電位が上昇する。しかし、図１１（Ｅ）に示したようにｔ０〜ｔ３以外の期間にはｎｅｔＢの電位はＶＧＨとなっていて薄膜トランジスタＴ８３がオン状態となっているので、図１７で符号６８で示すように、ｎｅｔＡの電位はすぐにＶＧＬにまで低下する。ところが、このようなｎｅｔＡの電位の上昇によって薄膜トランジスタＴ８１のゲート−ソース間の電圧が閾値電圧よりも大きくなると、薄膜トランジスタＴ８１がオン状態となる。これにより、図１７で符号６９で示すように、選択期間（各双安定回路の出力端子に接続されているゲートバスラインが選択状態とされるべき期間）以外の期間に、状態信号ＯＵＴの電位が一時的にハイレベルとなる。そして、そのハイレベルとなった状態信号ＯＵＴを伝達するゲートバスラインに接続された画素形成部内の薄膜トランジスタがオン状態となる。このようにして、表示装置にクロストークが生じ、表示品位が低下する。なお、このような現象は、図９に示した構成のシフトレジスタのみで生じるものではなく、出力用トランジスタ（双安定回路内において導通端子の一方が出力端子に接続されたトランジスタであって、当該トランジスタの制御端子の電位を変動させることによって状態信号の電位を制御するためのトランジスタ）の導通端子の他方に駆動用のクロック信号（図９に示した例では第１クロックＣＫＡ）が与えられる構成のシフトレジスタにおいて起こり得る現象である。
また、日本の特開昭６２−２３４２９８号公報に開示された構成（図１３参照）によると、出力用トランジスタとして機能する薄膜トランジスタＴ９１のドレイン端子には、駆動用のクロック信号ではなくハイレベルの一定の電位ＶＤＤが与えられる。このため、薄膜トランジスタＴ９１のドレイン電位の変動に起因して表示装置にクロストークが生じることはない。ところが、選択期間直前の１水平走査期間を通じて薄膜トランジスタＴ９１がオン状態となるため、選択期間が開始するまでの期間、薄膜トランジスタＴ９１を介して電源ラインＶＤＤからｎｅｔＣへと流れる電流は、薄膜トランジスタＴ９２およびＴ９５を介して電源ラインＶＳＳへと流れなければならない。そのようにするためには、薄膜トランジスタＴ９２およびＴ９５のチャネル面積を大きくする必要があり、ゲートドライバを搭載するための額縁のサイズが大きくなる。また、選択期間直前の水平走査期間には薄膜トランジスタＴ９２およびＴ９５を介して不必要に電流を流すことになるので、消費電力が増大する。
そこで本発明は、額縁サイズの増大や消費電力の増大をもたらすことなく、クロストークによる表示品位の低下を抑制することのできる表示装置を実現することを目的とする。
本発明の第１の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号からなる２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極にハイレベルの電位が与えられ、前記出力ノードに第３電極が接続された第１のトランジスタと、
第１電極に前記第１のクロック信号が与えられ、前記第１のトランジスタの第１電極に接続された第１ノードに第３電極が接続された第２のトランジスタと、
前記第２のトランジスタの第２電極に接続された第２ノードを当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第２ノード充電部と、
前記第２ノードを当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて放電するための第２ノード放電部と、
前記第２のクロック信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
前記第２のクロック信号に基づいて前記出力ノードを放電するための出力ノード放電部と
を備えることを特徴とする。
本発明の第２の局面は、本発明の第１の局面において、
前記第１のトランジスタのチャネル面積は、前記第２のトランジスタのチャネル面積よりも大きいことを特徴とする。
本発明の第３の局面は、本発明の第１の局面において、
各双安定回路は、前記第２ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に備えることを特徴とする。
本発明の第４の局面は、本発明の第１の局面において、
各双安定回路において、
前記第２ノード放電部は、第１電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、第２電極に前記第２ノードが接続され、第３電極にローレベルの電位が与えられる第３のトランジスタを含み、
前記第１ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記第１ノードが接続され、第３電極にローレベルの電位が与えられる第４のトランジスタを含み、
前記出力ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記出力ノードが接続され、第３電極にローレベルの電位が与えられる第５のトランジスタを含むことを特徴とする。
本発明の第５の局面は、本発明の第１の局面において、
各双安定回路において、
前記第２ノード充電部は、第１電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、第２電極にハイレベルの電位が与えられ、第３電極に前記第２ノードが接続された第６のトランジスタを含むことを特徴とする。
本発明の第６の局面は、本発明の第１の局面において、
各双安定回路において、
前記第２ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、第３電極に前記第２ノードが接続された第７のトランジスタを含むことを特徴とする。
本発明の第７の局面は、本発明の第１の局面において、
各双安定回路に含まれるトランジスタはすべてｎチャネル型の薄膜トランジスタであることを特徴とする。
本発明の第８の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
本発明の第１から第７までのいずれかの局面に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。
本発明の第９の局面は、表示装置であって、
前記表示部を含み、本発明の第８の局面に係る走査信号線駆動回路を備えたことを特徴とする。
本発明の第１０の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号からなる２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタの駆動方法であって、
各双安定回路を前記第２の状態から前記第１の状態に変化させるための予備状態にする第１駆動ステップと、
前記予備状態となっている双安定回路を前記第１の状態にする第２駆動ステップと、
各双安定回路を前記第１の状態から前記第２の状態に変化させる第３駆動ステップと
を含み、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極にハイレベルの電位が与えられ、前記出力ノードに第３電極が接続された第１のトランジスタと、
第１電極に前記第１のクロック信号が与えられ、前記第１のトランジスタの第１電極に接続された第１ノードに第３電極が接続され、前記第１のトランジスタよりも小さなチャネル面積を有する第２のトランジスタと、
前記第２のトランジスタの第２電極に接続された第２ノードを所定のセット信号に基づいて充電するための第２ノード充電部と、
所定のリセット信号に基づいて前記第２ノードを放電するための第２ノード放電部と、
前記第２のクロック信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
前記第２のクロック信号に基づいて前記出力ノードを放電するための出力ノード放電部と
を備え、
前記第１駆動ステップでは、前記セット信号に基づき前記第２ノード充電部によって前記第２ノードが充電され、
前記第２駆動ステップでは、前記第１のクロック信号に基づき前記第２のトランジスタが導通状態とされることによって前記第１ノードが充電され、
前記第３駆動ステップでは、前記リセット信号に基づき前記第２ノード放電部によって前記第２ノードが放電され、前記第２のクロック信号に基づき、前記第１ノード放電部によって前記第１ノードが放電されるとともに前記出力ノード放電部によって前記出力ノードが放電されることを特徴とする。
本発明の第１１の局面は、本発明の第１０の局面において、
各双安定回路において、
前記第２ノード放電部は、第１電極に前記リセット信号が与えられ、第２電極に前記第２ノードが接続され、第３電極にローレベルの電位が与えられる第３のトランジスタを含み、
前記第１ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記第１ノードが接続され、第３電極にローレベルの電位が与えられる第４のトランジスタを含み、
前記出力ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記出力ノードが接続され、第３電極にローレベルの電位が与えられる第５のトランジスタを含み、
前記第３駆動ステップでは、
前記リセット信号に基づき、前記第３のトランジスタが導通状態とされ、
前記第２のクロック信号に基づき、前記第４のトランジスタが導通状態とされるとともに前記第５のトランジスタが導通状態とされることを特徴とする。
本発明の第１２の局面は、本発明の第１０の局面において、
前記第２ノード充電部は、第１電極に前記セット信号が与えられ、第２電極にハイレベルの電位が与えられ、第３電極に前記第２ノードが接続された第６のトランジスタを含み、
前記第１駆動ステップでは、前記セット信号に基づき、前記第６のトランジスタが導通状態とされることを特徴とする。
本発明の第１３の局面は、本発明の第１０の局面において、
前記第２ノード充電部は、第１電極および第２電極に前記セット信号が与えられ、第３電極に前記第２ノードが接続された第７のトランジスタを含み、
前記第１駆動ステップでは、前記セット信号に基づき、前記第７のトランジスタが導通状態とされることを特徴とする。
本発明の第１の局面によれば、出力用トランジスタとして機能する第１のトランジスタの第２電極（典型的には、薄膜トランジスタのドレイン電極）には一定のハイレベルの電位が与えられる。このため、選択期間以外の期間に、その第１のトランジスタの第２電極の電位の変化に起因して当該第１のトランジスタがオン状態（導通状態）となることはない。また、第１のトランジスタの第１電極は第１ノードに接続され、第１ノードに第３電極が接続された第２のトランジスタについては、第１電極には第１のクロック信号が与えられ、第２電極は第２ノードに接続されている。ここで、第２ノードは、各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電され、各双安定回路の次段の双安定回路から出力される状態信号に基づいて放電される。従って、第２ノードの電位は大半の期間においてローレベルで維持される。このため、選択期間以外の期間に、第１のクロック信号に基づいて第２のトランジスタがオン状態となることに起因して第１ノードの電位が上昇することはない。すなわち、選択期間以外の期間に、第１のトランジスタがオン状態となることはない。これにより、クロック信号の電位の変化とトランジスタのオーバーラップ容量とに起因して従来生じていたクロストークの発生が抑制され、表示装置における表示品位の低下が抑制される。
本発明の第２の局面によれば、第１のトランジスタのチャネル面積は、第２のトランジスタのチャネル面積よりも大きくされている。このため、第２のトランジスタにオーバーラップ容量が生じていても、第１のクロック信号の電位の変化と第２のトランジスタのオーバーラップ容量が第１ノードに与える影響は比較的小さなものとなり、従来例とは異なり、選択期間以外の期間に、第１のトランジスタをオン状態にするほど第１ノードの電位が高められることはない。これにより、クロック信号の電位の変化とトランジスタのオーバーラップ容量とに起因して従来生じていたクロストークの発生が確実に防止され、表示装置における表示品位の低下が効果的に抑制される。
本発明の第３の局面によれば、各双安定回路には、第２ノードに一端が接続され出力ノードに他端が接続されたキャパシタが設けられている。ところで、上記第２ノードは、各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電される。このとき、第２ノードの電位がハイレベルの電位となるようにキャパシタが充電されれば良く、従来例における構成とは異なり、いずれかのトランジスタを介して電流を電源ラインへと流す必要はない。従って、従来例とは異なり、大きなチャネル面積を有するトランジスタを備える必要がない。以上より、消費電力の増大や額縁サイズの増大をもたらすことなく、クロストークによる表示品位の低下を抑制することのできる表示装置が実現される。
本発明の第４の局面によれば、第２ノード放電部，第１ノード放電部，および出力ノード放電部にトランジスタを含めた構成において、本発明の第１の局面と同様の効果が得られる。
本発明の第５の局面によれば、第２ノード充電部にトランジスタを含めた構成において、本発明の第１の局面と同様の効果が得られる。
本発明の第６の局面によれば、第２ノード充電部にダイオード接続のトランジスタを含めた構成において、本発明の第１の局面と同様の効果が得られる。
本発明の第７の局面によれば、ｎチャネル型の薄膜トランジスタとｐチャネル型の薄膜トランジスタとが混在する構成と比較して、ＴＦＴアレイ基板の製造工程で使用されるフォトマスクの枚数を少なくすることができる。
本発明の第８の局面によれば、本発明の第１から第７までのいずれかの局面と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。
本発明の第９の局面によれば、本発明の第８の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。
本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 Ａ−Ｈは、上記実施形態におけるシフトレジスタの入出力信号のタイミングチャートである。 Ａ−Ｇは、上記実施形態において、シフトレジスタの各段（双安定回路）の動作について説明するためのタイミングチャートである。 上記実施形態の変形例における双安定回路の構成を示す回路図である。 従来例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 従来例において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 Ａ−Ｇは、従来例におけるシフトレジスタの入出力信号のタイミングチャートである。 Ａ−Ｆは、従来例において、シフトレジスタの各段（双安定回路）の動作について説明するためのタイミングチャートである。 別の従来例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 別の従来例において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 Ａ−Ｊは、別の従来例におけるシフトレジスタの入出力信号のタイミングチャートである。 Ａ−Ｄは、別の従来例において、シフトレジスタの各段（双安定回路）の動作について説明するためのタイミングチャートである。 一般的なアモルファスシリコンＴＦＴの断面図である。 従来例におけるクロストークの発生について説明するための図である。
以下、添付図面を参照しつつ、本発明の一実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。
＜１．全体構成および動作＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０と表示信号生成回路１５とシステムコントローラ２０とソースドライバ（映像信号線駆動回路）３０とゲートドライバ（走査信号線駆動回路）４０とを備えている。
表示部１０には、複数本（ｍ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｍと、複数本（ｎ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｎと、それらソースバスラインＳＬ１〜ＳＬｍとゲートバスラインＧＬ１〜ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。
上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１と、その薄膜トランジスタ１１のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
表示信号生成回路１５は、外部から送られるデジタル映像信号ＤＶを受け取り、当該デジタル映像信号ＤＶから輝度階調信号成分とタイミング信号成分とを抽出する。そして、表示信号生成回路１５は、輝度階調信号成分を表示データＤＡＴとしてソースドライバ３０に与えるとともに、タイミング信号成分をタイミング信号ＴＧとしてシステムコントローラ２０に与える。
システムコントローラ２０は、表示信号生成回路１５から出力されるタイミング信号ＴＧに基づいて、表示部１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫを生成し、それらを出力する。
ソースドライバ３０は、表示信号生成回路１５から出力される表示データＤＡＴと、システムコントローラ２０から出力されるソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳとを受け取り、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）を印加する。
ゲートドライバ４０は、システムコントローラ２０から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）の各ゲートバスラインＧＬ１〜ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４０についての詳しい説明は後述する。
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｎに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）が印加されることにより、外部から送られるデジタル映像信号ＤＶに基づく画像が表示部１０に表示される。
＜２．ゲートドライバの構成および動作＞
次に、図３，図４，および図５（Ａ）〜（Ｈ）を参照しつつ、本実施形態におけるゲートドライバ４０の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４０はｎ段のシフトレジスタ４１０によって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ４１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路に接続されているゲートバスラインは選択状態となり、双安定回路が第２の状態となっていれば、当該双安定回路に接続されているゲートバスラインは非選択状態となる。
図４は、ゲートドライバ４０内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。図４に示すように、このシフトレジスタ４１０には、２相のゲートクロック信号ＧＣＫ１（以下、「第１ゲートクロック信号」という。）およびＧＣＫ２（以下、「第２ゲートクロック信号」という。）と、ゲートバスラインの走査を開始するための信号であるゲートスタートパルス信号ＧＳＰと、ゲートバスラインの走査を終了するための信号であるゲートエンドパルス信号ＧＥＰとが与えられる。各双安定回路には、第１ゲートクロック信号ＧＣＫ１または第２ゲートクロック信号ＧＣＫ２の一方を第１クロックＣＫＡとして受け取るための入力端子と、第１ゲートクロック信号ＧＣＫ１または第２ゲートクロック信号ＧＣＫ２の他方を第２クロックＣＫＢとして受け取るための入力端子と、ゲートスタートパルス信号ＧＳＰまたは前段から出力される状態信号ＯＵＴをセット信号ＳＥＴとして受け取るための入力端子と、ゲートエンドパルス信号ＧＥＰまたは次段から出力される状態信号ＯＵＴをリセット信号ＲＳＴとして受け取るための入力端子と、状態信号ＯＵＴを走査信号ＧＯＵＴとして出力するための出力端子とが設けられている。なお、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは、互いに位相が１８０度だけずれている。
本実施形態においては、各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目の双安定回路ＳＲ（１）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、ゲートスタートパルス信号ＧＳＰがセット信号ＳＥＴとして与えられ、次段の状態信号ＯＵＴがリセット信号ＲＳＴとして与えられる。２段目の双安定回路ＳＲ（２）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、前段の状態信号ＯＵＴがセット信号ＳＥＴとして与えられ、次段の状態信号ＯＵＴがリセット信号ＲＳＴとして与えられる。３段目の双安定回路ＳＲ（３）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、前段の状態信号ＯＵＴがセット信号ＳＥＴとして与えられ、次段の状態信号ＯＵＴがリセット信号ＲＳＴとして与えられる。４段目から（ｎ−１）段目までの双安定回路ＳＲ（４）〜ＳＲ（ｎ−１）については、上述した２段目および３段目の構成と同様の構成が２段ずつ繰り返される。ｎ段目の双安定回路ＳＲ（ｎ）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、前段の状態信号ＯＵＴがセット信号ＳＥＴとして与えられ、ゲートエンドパルス信号ＧＥＰがリセット信号ＲＳＴとして与えられる。
次に、各段（各双安定回路）の出力端子から出力される信号について説明する。１段目の双安定回路ＳＲ（１）から出力される状態信号ＯＵＴは、１行目のゲートバスラインＧＬ１を選択状態にするための走査信号ＧＯＵＴ（１）になるとともに、２段目の双安定回路ＳＲ（２）にセット信号ＳＥＴとして与えられる。ｎ段目の双安定回路ＳＲ（ｎ）から出力される状態信号ＯＵＴは、ｎ行目のゲートバスラインＧＬｎを選択状態にするための走査信号ＧＯＵＴ（ｎ）になるとともに、（ｎ−１）段目の双安定回路ＳＲ（ｎ−１）にリセット信号ＲＳＴとして与えられる。それ以外の段から出力される状態信号ＯＵＴは、対応する行のゲートバスラインを選択状態にするための走査信号になるとともに、セット信号ＳＥＴとして次段に与えられ、リセット信号ＲＳＴとして前段に与えられる。
図５（Ａ）〜（Ｈ）は、本実施形態におけるシフトレジスタ４１０の入出力信号のタイミングチャートである。この液晶表示装置の動作中、ゲートドライバ４０内のシフトレジスタ４１０には、図５（Ａ）および（Ｂ）に示すように、互いに位相が１８０度だけずれた第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とが与えられる。時点ｔ０になると、ゲートスタートパルス信号ＧＳＰ（図５（Ｃ）参照）のパルスがシフトレジスタ４１０の１段目の双安定回路ＳＲ（１）に与えられる。このパルスに基づいて１段目の双安定回路ＳＲ（１）が後述するように動作し、時点ｔ１に、１段目の双安定回路ＳＲ（１）から出力される状態信号がハイレベルとなる。２段目以降については、各段の前段から出力される状態信号に基づいて、当該各段から出力される状態信号がハイレベルとなる。これにより、図５（Ｄ）〜（Ｇ）に示すように、１水平走査期間ずつ順次にハイレベルとなる状態信号が走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）として表示部１０内のゲートバスラインＧＬ１〜ＧＬｎに与えられる。時点ｔｎにｎ段目の双安定回路ＳＲ（ｎ）から出力される状態信号がハイレベルとなった後、時点ｔ（ｎ＋１）になると、ゲートエンドパルス信号ＧＥＰ（図５（Ｈ）参照）のパルスがシフトレジスタ４１０のｎ段目の双安定回路ＳＲ（ｎ）に与えられる。これにより、１フレーム分の画像表示を行うための動作が終了する。
＜３．双安定回路の構成＞
図１は、上述したシフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。図１に示すように、この双安定回路は、６個の薄膜トランジスタ（ここではｎ型ＴＦＴとする）Ｔ１〜Ｔ６（第１〜第６のトランジスタ）と、キャパシタＣ１とを備えている。薄膜トランジスタＴ１〜Ｔ６については、特に限定されないが、例えば、アモルファスシリコンＴＦＴ，低温ポリシリコンＴＦＴ，ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ）シリコンＴＦＴなどが採用される。また、この双安定回路は、比較的高レベルの電位ＶＧＨを供給する電源ラインＶＤＤ用の入力端子および比較的低レベルの電位ＶＧＬを供給する電源ラインＶＳＳ用の入力端子のほか、４個の入力端子４１〜４４と１個の出力端子（出力ノード）４９とを有している。電位ＶＧＨは表示部１０の画素形成部内の薄膜トランジスタ１１をオン状態にする電位に相当し、電位ＶＧＬは当該薄膜トランジスタ１１をオフ状態にする電位に相当する。なお、第１クロックＣＫＡを受け取る入力端子には符号４１を付し、第２クロックＣＫＢを受け取る入力端子には符号４２を付し、セット信号ＳＥＴを受け取る入力端子には符号４３を付し、リセット信号ＲＳＴを受け取る入力端子には符号４４を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。
薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のソース端子，および薄膜トランジスタＴ４のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。薄膜トランジスタＴ２のドレイン端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ６のソース端子，およびキャパシタＣ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＺ」（第２ノード）という。
薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は電源ラインＶＤＤに接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子４１に接続され、ドレイン端子はｎｅｔＺに接続され、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＺに接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ５については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は電源ラインＶＳＳに接続されている。薄膜トランジスタＴ６については、ゲート端子は入力端子４３に接続され、ドレイン端子は電源ラインＶＤＤに接続され、ソース端子はｎｅｔＺに接続されている。キャパシタＣ１については、一端はｎｅｔＺに接続され、他端は出力端子４９に接続されている。
ところで、本実施形態においては、薄膜トランジスタＴ１のチャネル面積が薄膜トランジスタＴ２のチャネル面積よりも大きくなるように構成されている。すなわち、薄膜トランジスタＴ１のチャネル幅をＷ１、薄膜トランジスタＴ１のチャネル長をＬ１、薄膜トランジスタＴ２のチャネル幅をＷ２、薄膜トランジスタＴ２のチャネル長をＬ２とすると、次式（１）が成立している。
Ｗ１×Ｌ１＞Ｗ２×Ｌ２ ・・・（１）
なお、本実施形態においては、薄膜トランジスタＴ３によって第２ノード放電部が実現され、薄膜トランジスタＴ４によって第１ノード放電部が実現され、薄膜トランジスタＴ５によって出力ノード放電部が実現されている。
＜４．シフトレジスタの動作＞
次に、図１および図６（Ａ）〜（Ｇ）を参照しつつ、本実施形態におけるシフトレジスタ４１０の各段（双安定回路）の動作について説明する。なお、図６（Ａ）〜（Ｇ）には１段目の双安定回路ＳＲ（１）における波形を示しており、２段目以降の双安定回路ＳＲ（２）〜ＳＲ（ｎ）については、図６（Ａ）〜（Ｇ）に示す波形と同様の波形が１水平走査期間ずつ遅れて現れる。すなわち、ｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）では、タイミングを除いて同様の動作が行われる。従って、以下においては、１段目の双安定回路ＳＲ（１）のみに着目して説明する。
表示装置の動作中、入力端子４１には図６（Ａ）に示す波形の第１クロックＣＫＡが与えられ、入力端子４２には図６（Ｂ）に示す波形の第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、図６（Ｃ）〜（Ｇ）に示すように、セット信号ＳＥＴ，リセット信号ＲＳＴ，ｎｅｔＺ，ｎｅｔＡ，および状態信号ＯＵＴの電位はいずれもＶＧＬとなっている。
時点ｔ０になると、入力端子４３にセット信号ＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ６はオン状態となる。薄膜トランジスタＴ６がオン状態となることにより、ｎｅｔＺの電位は電源ラインＶＤＤの電位ＶＧＨにまで上昇する。また、時点ｔ０には、第２クロックＣＫＢの電位がＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ４およびＴ５はオン状態となる。薄膜トランジスタＴ４がオン状態となることにより、ｎｅｔＡの電位はＶＧＬで維持される。また、薄膜トランジスタＴ５がオン状態となることにより、出力端子４９の電位すなわち状態信号ＯＵＴの電位はＶＧＬで維持される。以上より、キャパシタＣ１の両端子間の電圧は「ＶＧＨ−ＶＧＬ」となる。
時点ｔ１になると、セット信号ＳＥＴの電位がＶＧＨからＶＧＬに変化する。これにより、薄膜トランジスタＴ６はオフ状態となる。また、時点ｔ１には、第２クロックＣＫＢの電位がＶＧＨからＶＧＬに変化する。これにより、薄膜トランジスタＴ４およびＴ５はオフ状態となる。さらに、時点ｔ１には、第１クロックＣＫＡの電位がＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ２はオン状態となる。時点ｔ１の直前の時点にはｎｅｔＺの電位はＶＧＨとなっているので、薄膜トランジスタＴ２がオン状態となることにより、ｎｅｔＡの電位はＶＧＨにまで上昇する。これにより、薄膜トランジスタＴ１がオン状態となる。その結果、状態信号ＯＵＴの電位は、電源ラインＶＤＤの電位ＶＧＨにまで上昇する。これにより、この双安定回路の出力端子４９に接続されているゲートバスラインが選択状態となる。
ここで、キャパシタＣ１の一端はｎｅｔＺに接続され他端は出力端子４９に接続されているので、出力端子４９の電位の上昇に伴ってｎｅｔＺの電位も上昇する。また、上述のように薄膜トランジスタＴ２はオン状態となっているので、ｎｅｔＺの電位の上昇に伴ってｎｅｔＡの電位も上昇する。これにより、ｔ１〜ｔ２の期間中に、ｎｅｔＺの電位およびｎｅｔＡの電位は「２×ＶＧＨ」にまで上昇する。
時点ｔ２になると、第１クロックＣＫＡの電位がＶＧＨからＶＧＬに変化する。これにより、薄膜トランジスタＴ２はオフ状態となる。また、時点ｔ２には、第２クロックＣＫＢの電位がＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ４およびＴ５はオン状態となる。薄膜トランジスタＴ２がオフ状態かつ薄膜トランジスタＴ４がオン状態となることにより、ｎｅｔＡの電位はＶＧＬにまで低下する。これにより、薄膜トランジスタＴ１はオフ状態となる。また、薄膜トランジスタＴ５がオン状態となることにより、状態信号ＯＵＴの電位はＶＧＬにまで低下する。従って、この双安定回路の出力端子４９に接続されているゲートバスラインは非選択状態となる。さらに、時点ｔ２には、この双安定回路の次段の双安定回路から出力される状態信号ＯＵＴのパルスが、この双安定回路の入力端子４４にリセット信号ＲＳＴのパルスとして与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＺの電位はＶＧＬにまで低下する。
時点ｔ３になると、第１クロックＣＫＡの電位がＶＧＬからＶＧＨに変化する。これにより、薄膜トランジスタＴ２はオン状態となる。また、時点ｔ３には、リセット信号ＲＳＴの電位がＶＧＨからＶＧＬに変化する。これにより、薄膜トランジスタＴ３はオフ状態となる。ここで、セット信号ＳＥＴの電位については、時点ｔ１以降ＶＧＬで維持されている。このため、時点ｔ１以降、薄膜トランジスタＴ６はオフ状態となっている。また、状態信号ＯＵＴの電位については、時点ｔ２以降ＶＧＬで維持されている。以上より、ｎｅｔＺについては、時点ｔ３直前の電位ＶＧＬが時点ｔ３以降も維持される。従って、薄膜トランジスタＴ２がオン状態となっても、ｎｅｔＡの電位は時点ｔ３以降もＶＧＬで維持される。その結果、時点ｔ３以降、薄膜トランジスタＴ１はオフ状態で維持され、状態信号ＯＵＴの電位もＶＧＬで維持される。そして、ｎｅｔＺについては、次のフレーム期間の時点ｔ０になるまでの期間、時点ｔ３における電位ＶＧＬが維持される。また、ｎｅｔＡおよび状態信号については、次のフレーム期間の時点ｔ１になるまでの期間、時点ｔ３における電位ＶＧＬが維持される。
以上のような動作が、１水平走査期間ずつタイミングが遅れて上記ｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で順次に行われる。これにより、各フレーム期間において、ｎ本のゲートバスラインＧＬ１〜ＧＬｎが１水平走査期間ずつ順次に選択状態となる。
なお、本実施形態においては、時点ｔ０の動作によって第１駆動ステップが実現され、時点ｔ１の動作によって第２駆動ステップが実現され、時点ｔ２の動作によって第３駆動ステップが実現されている。また、ｔ０〜ｔ１の期間のようにｎｅｔＡの電位がＶＧＬかつｎｅｔＺの電位がＶＧＨとなっている状態が予備状態に相当する。
＜５．効果＞
本実施形態によれば、図９に示した従来例における構成とは異なり、薄膜トランジスタＴ１のドレイン端子には一定の電位ＶＧＨが与えられる。このため、選択期間（ｔ１〜ｔ２の期間）以外の期間に、薄膜トランジスタＴ１のドレイン端子の電位の変化に起因して当該薄膜トランジスタＴ１がオン状態となることはない。また、図６（Ｅ）に示すように大半の期間（ｔ０〜ｔ２の以外の期間）においてｎｅｔＺの電位はＶＧＬで維持されるので、選択期間以外の期間に、第１クロックＣＫＡに基づいて薄膜トランジスタＴ２がオン状態となることに起因して薄膜トランジスタＴ１がオン状態となることもない。但し、薄膜トランジスタＴ２のオーバーラップ容量Ｃｇｓを考慮すると、第１クロックＣＫＡの電位の変化に基づいてｎｅｔＡの電位が上昇することが考えられる。この点に関し、本実施形態では、薄膜トランジスタＴ１のチャネル面積が薄膜トランジスタＴ２のチャネル面積よりも大きくなるように構成されている。このため、第１クロックＣＫＡの電位の変化と薄膜トランジスタＴ２のオーバーラップ容量ＣｇｓとがｎｅｔＡの電位に与える影響は比較的小さなものとなり、従来例とは異なり、選択期間以外の期間に、出力用トランジスタである薄膜トランジスタＴ１をオン状態にするほどｎｅｔＡの電位が高められることはない。
以上のように、選択期間以外の期間には、出力用トランジスタである薄膜トランジスタＴ１はオン状態となることはない。すなわち、本実施形態によれば、クロック信号の電位の変化と薄膜トランジスタのオーバーラップ容量とに起因して従来生じていたクロストークの発生が防止され、表示装置における表示品位の低下が抑制される。
また、本実施形態においては、セット信号ＳＥＴがハイレベル（ＶＧＨ）になることによって薄膜トランジスタＴ６がオン状態となり、当該薄膜トランジスタＴ６のドレイン端子からソース端子へと電源ラインＶＤＤから電流が流れることになる。このとき、当該電流によってｎｅｔＺの電位がＶＧＨとなるようにキャパシタＣ１が充電されれば良く、図１３に示した従来例における構成とは異なり、いずれかの薄膜トランジスタを介して当該電流を電源ラインＶＳＳへと流す必要はない。このため、従来例のように消費電力が増大することはない。また、比較的大きなチャネル面積を有する薄膜トランジスタ（図１３に示した例では、薄膜トランジスタＴ９２およびＴ９５）を備える必要もないので、ゲートドライバを搭載するための額縁領域を拡大させる必要がない。
以上のように、本実施形態によれば、消費電力の増大や額縁サイズの増大をもたらすことなく、クロストークによる表示品位の低下を抑制することのできる表示装置が実現される。
＜６．変形例など＞
上記実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。シフトレジスタを備えた構成であれば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｎｃｅ）素子や発光ダイオード（ＬＥＤ）等の自己発光型の発光素子を配列した表示装置など、液晶表示装置以外の表示装置にも本発明を適用することができる。
また、上記実施形態においては、ガラス基板などの絶縁基板上に形成されるＭＯＳトランジスタ（ここではシリコンゲートＭＯＳ構造も含めてＭＯＳトランジスタと称する）であるＴＦＴ（薄膜トランジスタ）がトランジスタとして用いられている例を挙げて説明しているが、本発明はこれに限定されない。電流制御端子に印加する制御電圧により出力電流を制御する電圧制御型の駆動素子であって、制御電圧に出力電流の有無を決定する閾値電圧が存在する素子であれば、本発明を適用することができる。
さらに、上記実施形態における薄膜トランジスタＴ６の構成に関し、薄膜トランジスタのゲート端子とドレイン端子とが短絡された構成（すなわち、ダイオード接続された構成）であっても良い。すなわち、図１に示す薄膜トランジスタＴ６に代えて図７に示す薄膜トランジスタＴ７を備える構成であっても良い。この構成の場合、セット信号ＳＥＴの電位すなわち薄膜トランジスタＴ７のゲート電位がＶＧＨになると、当該薄膜トランジスタＴ７はオン状態となって、ソース電位すなわちｎｅｔＺの電位がＶＧＨとなる。
また、上記実施形態においては、薄膜トランジスタＴ１およびＴ６のドレイン端子に接続された電源ラインＶＤＤの電位と第１クロックＣＫＡおよび第２クロックＣＫＢのハイレベル側の電位とが共にＶＧＨであることを前提に説明しているが、これらの電位が互いに異なる値に設定されていても良い。
さらに、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
１０…表示部
１５…表示信号生成回路
２０…システムコントローラ
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
４１〜４４…（双安定回路の）入力端子
４９…（双安定回路の）出力端子
４１０…シフトレジスタ
ＳＲ（１）〜ＳＲ（ｎ）…双安定回路
Ｔ１〜Ｔ７…薄膜トランジスタ
Ｃ１…キャパシタ
ＧＬ１〜ＧＬｎ…ゲートバスライン
ＳＬ１〜ＳＬｍ…ソースバスライン
ＧＳＰ…ゲートスタートパルス信号
ＧＥＰ…ゲートエンドパルス信号
ＧＣＫ１…第１ゲートクロック信号
ＧＣＫ２…第２ゲートクロック信号
ＣＫＡ…第１クロック
ＣＫＢ…第２クロック
ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）…走査信号
ＯＵＴ…状態信号
ＳＥＴ…セット信号
ＲＳＴ…リセット信号

Claims (13)

  1. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号からなる２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
    各双安定回路は、
    前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
    第２電極にハイレベルの電位が与えられ、前記出力ノードに第３電極が接続された第１のトランジスタと、
    第１電極に前記第１のクロック信号が与えられ、前記第１のトランジスタの第１電極に接続された第１ノードに第３電極が接続された第２のトランジスタと、
    前記第２のトランジスタの第２電極に接続された第２ノードを当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第２ノード充電部と、
    前記第２ノードを当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて放電するための第２ノード放電部と、
    前記第２のクロック信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
    前記第２のクロック信号に基づいて前記出力ノードを放電するための出力ノード放電部と
    を備えることを特徴とする、シフトレジスタ。
  2. 前記第１のトランジスタのチャネル面積は、前記第２のトランジスタのチャネル面積よりも大きいことを特徴とする、請求項１に記載のシフトレジスタ。
  3. 各双安定回路は、前記第２ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に備えることを特徴とする、請求項１に記載のシフトレジスタ。
  4. 各双安定回路において、
    前記第２ノード放電部は、第１電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、第２電極に前記第２ノードが接続され、第３電極にローレベルの電位が与えられる第３のトランジスタを含み、
    前記第１ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記第１ノードが接続され、第３電極にローレベルの電位が与えられる第４のトランジスタを含み、
    前記出力ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記出力ノードが接続され、第３電極にローレベルの電位が与えられる第５のトランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ。
  5. 各双安定回路において、
    前記第２ノード充電部は、第１電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、第２電極にハイレベルの電位が与えられ、第３電極に前記第２ノードが接続された第６のトランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ。
  6. 各双安定回路において、
    前記第２ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、第３電極に前記第２ノードが接続された第７のトランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ。
  7. 各双安定回路に含まれるトランジスタはすべてｎチャネル型の薄膜トランジスタであることを特徴とする、請求項１に記載のシフトレジスタ。
  8. 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
    請求項１から７までのいずれか１項に記載のシフトレジスタを備え、
    前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
    各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
  9. 前記表示部を含み、請求項８に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
  10. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号からなる２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタの駆動方法であって、
    各双安定回路を前記第２の状態から前記第１の状態に変化させるための予備状態にする第１駆動ステップと、
    前記予備状態となっている双安定回路を前記第１の状態にする第２駆動ステップと、
    各双安定回路を前記第１の状態から前記第２の状態に変化させる第３駆動ステップと
    を含み、
    各双安定回路は、
    前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
    第２電極にハイレベルの電位が与えられ、前記出力ノードに第３電極が接続された第１のトランジスタと、
    第１電極に前記第１のクロック信号が与えられ、前記第１のトランジスタの第１電極に接続された第１ノードに第３電極が接続され、前記第１のトランジスタよりも小さなチャネル面積を有する第２のトランジスタと、
    前記第２のトランジスタの第２電極に接続された第２ノードを所定のセット信号に基づいて充電するための第２ノード充電部と、
    所定のリセット信号に基づいて前記第２ノードを放電するための第２ノード放電部と、
    前記第２のクロック信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
    前記第２のクロック信号に基づいて前記出力ノードを放電するための出力ノード放電部と
    を備え、
    前記第１駆動ステップでは、前記セット信号に基づき前記第２ノード充電部によって前記第２ノードが充電され、
    前記第２駆動ステップでは、前記第１のクロック信号に基づき前記第２のトランジスタが導通状態とされることによって前記第１ノードが充電され、
    前記第３駆動ステップでは、前記リセット信号に基づき前記第２ノード放電部によって前記第２ノードが放電され、前記第２のクロック信号に基づき、前記第１ノード放電部によって前記第１ノードが放電されるとともに前記出力ノード放電部によって前記出力ノードが放電されることを特徴とする、シフトレジスタの駆動方法。
  11. 各双安定回路において、
    前記第２ノード放電部は、第１電極に前記リセット信号が与えられ、第２電極に前記第２ノードが接続され、第３電極にローレベルの電位が与えられる第３のトランジスタを含み、
    前記第１ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記第１ノードが接続され、第３電極にローレベルの電位が与えられる第４のトランジスタを含み、
    前記出力ノード放電部は、第１電極に前記第２のクロック信号が与えられ、第２電極に前記出力ノードが接続され、第３電極にローレベルの電位が与えられる第５のトランジスタを含み、
    前記第３駆動ステップでは、
    前記リセット信号に基づき、前記第３のトランジスタが導通状態とされ、
    前記第２のクロック信号に基づき、前記第４のトランジスタが導通状態とされるとともに前記第５のトランジスタが導通状態とされることを特徴とする、請求項１０に記載の駆動方法。
  12. 前記第２ノード充電部は、第１電極に前記セット信号が与えられ、第２電極にハイレベルの電位が与えられ、第３電極に前記第２ノードが接続された第６のトランジスタを含み、
    前記第１駆動ステップでは、前記セット信号に基づき、前記第６のトランジスタが導通状態とされることを特徴とする、請求項１０に記載の駆動方法。
  13. 前記第２ノード充電部は、第１電極および第２電極に前記セット信号が与えられ、第３電極に前記第２ノードが接続された第７のトランジスタを含み、
    前記第１駆動ステップでは、前記セット信号に基づき、前記第７のトランジスタが導通状態とされることを特徴とする、請求項１０に記載の駆動方法。
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