JP6033225B2 - 表示装置および走査信号線の駆動方法 - Google Patents
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Description
複数の走査信号線を含み、画像を表示するための表示部と、
前記表示部と一体的に形成され、前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
前記走査信号線駆動回路にオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
前記出力信号を出力するための第1出力ノードと、
前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数が低く、かつ、前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする。
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする。
前記休止期間が前記走査期間よりも長いことを特徴とする。
各双安定回路は、
該双安定回路の前段の双安定回路の出力信号をセット信号として受け取るための第3入力ノードと、
該双安定回路の後段の双安定回路の出力信号をリセット信号として受け取るための第4入力ノードと、
前記セット信号に基づいて、前記第1ノードの電位をオンレベルに向けて変化させる第1ノードプルアップ用スイッチング素子と、
前記第4入力ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられたリセット時第1ノードプルダウン用スイッチング素子とをさらに有することを特徴とする。
各双安定回路は、前記第1ノードに一端が接続され、前記第1出力ノードに他端が接続された容量素子をさらに有することを特徴とする。
各双安定回路は、オンレベルの前記走査信号を前記第1出力ノードに与えるための動作が行われる期間以外において、内部の第2ノードの電位に基づいて前記第1ノードの電位をオフレベルに維持するための第1ノードプルダウン駆動部をさらに有することを特徴とする。
前記第1ノードプルダウン駆動部は、
前記第2クロック信号に基づいて、前記第2ノードの電位をオンレベルに向けて変化させる第2ノードプルアップ用スイッチング素子と、
前記第1入力ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2ノードプルダウン用スイッチング素子と、
前記第1ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2ノードプルダウン用スイッチング素子と、
前記第2ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた非選択時第1ノードプルダウン用スイッチング素子とを有することを特徴とする。
各双安定回路は、前記休止期間の終了時にオンレベルになる初期化信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた初期化時第1ノードプルダウン用スイッチング素子をさらに有することを特徴とする。
各双安定回路は第2出力ノードをさらに有し、
前記出力信号が、第1出力信号および第2出力信号からなり、
前記第1出力信号および前記第2出力信号が前記第1出力ノードおよび前記第2出力ノードからそれぞれ出力され、
各双安定回路の前段の双安定回路の前記第1出力信号が前記セット信号であり、
各双安定回路の後段の双安定回路の前記第1出力信号が前記リセット信号であり、
各双安定回路は、
前記第1ノードに制御端子が接続され、所定の電位が第1導通端子に与えられ、前記第2出力ノードに第2導通端子が接続された第2出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2出力ノードプルダウン用スイッチング素子とを有することを特徴とする。
各双安定回路は、前記第4入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2出力ノードプルダウン用スイッチング素子をさらに有することを特徴とする。
前記所定の電位が固定電位であることを特徴とする。
前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする。
前記走査信号線駆動回路は、
前記表示部に対して一方に位置する第1走査信号線駆動回路と、
前記表示部に対して他方に位置する第2走査信号線駆動回路とにより構成されることを特徴とする。
前記走査信号線駆動回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。
前記走査信号線駆動回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。
前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数を低くするステップとを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
前記出力信号を出力するための第1出力ノードと、
前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする。
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする。
前記休止期間が前記走査期間よりも長いことを特徴とする。
前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする。
<1.1 全体構成および動作>
図1は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図1に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と共通電極駆動回路500と表示部600とを備えている。ゲートドライバ400は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて、表示部600を含む液晶表示パネル700上に形成されている。すなわち、本実施形態に係る液晶表示装置は、ゲートドライバ400と表示部600とが同一基板(液晶表示パネルを構成する2枚の基板のうちの一方の基板であるアレイ基板)上に形成されたゲートドライバモノリシック型の液晶表示装置である。これにより、液晶表示装置の額縁面積を縮小することができる。なお、ソースドライバ300も、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて液晶表示パネル700上に形成されていても良い。これらのアモルファスシリコンおよびIGZOを用いた具体的な実現例については後述する。
図2は、本実施形態におけるゲートドライバ400の構成を説明するためのブロック図である。図2に示すように、ゲートドライバ400は、m個(段)の双安定回路40(1)〜40(m)、および1個(段)のダミー用双安定回路40(m+1)(以下「ダミー段」という)からなるシフトレジスタ410により構成されている。
図7は、本実施形態における各双安定回路の構成を示す回路図である。図7に示すように、この双安定回路は、4個の薄膜トランジスタ(スイッチング素子)M1〜M4、コンデンサ(容量素子)C1、4個の入力端子41〜44、ローレベルの直流電源電位Vss用の入力端子、および出力端子51により構成されている。ここで、第1クロック信号CK1を受け取る入力端子には符号41を付し、第2クロック信号CK2を受け取る入力端子には符号42を付し、セット信号Sを受け取る入力端子には符号43を付し、リセット信号Rを受け取る入力端子には符号44を付している。また、状態信号Zを出力する出力端子には符号51を付している。
図8は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に後述の走査期間T1での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。i段目では第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2がそれぞれ第1クロック信号CK1および第2クロック信号CK2に相当する。図8における時点t1から時点t2までの期間は選択期間に相当する。以下では、選択期間直前の1水平走査期間のことを「セット期間」といい、選択期間直後の1水平走査期間のことを「リセット期間」という。また、1フレーム期間のうち、ゲートスタートパルス信号GSPが立ち上がる時点(走査開始時点)から、ダミー段の走査信号GOUT(m+1)が立ち上がる時点までの期間を「走査期間」といい、符号T1を付す。この走査期間T1は、複数(m本)のゲートラインGL(1)〜GL(m)を1回走査する期間である。また、1フレーム期間のうち、ダミー段の走査信号GOUT(m+1)が立ち上がる時点から後続のフレーム期間においてゲートスタートパルス信号GSPが立ち上がる時点までの期間を「休止期間」といい、符号T2を付す。この休止期間T2は、ダミー段40(m+1)を除く双安定回路40(1)〜40(m)の出力信号のいずれもがローレベル電位となる期間である。また、走査期間T1のうちの、選択期間、セット期間、およびリセット期間以外の期間のことを「通常動作期間」という。
図9は、本実施形態におけるゲートドライバ400の動作のうち、特に休止期間T2の動作を説明するための信号波形図である。図9に示すように、本実施形態では、1フレーム期間が走査期間T1と、当該走査期間T1の後に設けられた休止期間T2とからなっている。すなわち、走査期間T1と休止期間T2とが1フレーム期間を周期として交互に現れる。走査期間T1では、上述のように、1段目40(1)〜m段目40(m)からそれぞれ出力される状態信号Zである走査信号GOUT(1)〜GOUT(m)が、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2に基づいて順次にハイレベル電位になる。
例えば図7に示す双安定回路により構成されたシフトレジスタをゲートドライバ内に含む、ゲートドライバモノリシック型の液晶表示装置に対して上記特許文献2に記載の駆動方法を適用した場合、休止期間T2においてゲートラインの電位をローレベルに維持するために、薄膜トランジスタM1をオフ状態に維持する、もしくは、薄膜トランジスタM2をオン状態に維持する必要がある。
本実施形態における双安定回路中の各薄膜トランジスタの半導体層には、例えば、a−Siまたは酸化物半導体等を用いることができる。なお、酸化物半導体としては、典型的には、インジウム、ガリウム、亜鉛、および酸素を主成分とする酸化物半導体であるInGaZnOx(以下、「IGZO」という)が用いられるが本発明はこれに限定されるものではない。例えば、インジウム、ガリウム、亜鉛、銅、珪素、錫、アルミニウム、カルシウム、ゲルマニウム、および鉛のうち少なくとも1つを含む酸化物半導体であれば良い。
本実施形態によれば、ゲートドライバモノリシック型の液晶表示装置において、1フレーム期間が走査期間T1および休止期間T2からなる。この休止期間T2においてゲートドライバ400内のシフトレジスタ410に与えられる第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の周波数である休止期間周波数fck2は、走査期間T1においてシフトレジスタ410に与えられる第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の周波数である走査期間周波数fck1よりも低い。このため、休止期間T2において、第2クロック信号CK2の電位が休止期間周期tck2毎にハイレベルになることにより、薄膜トランジスタM2が休止期間周期tck2毎にオン状態になる。これにより、休止期間T2中にゲートラインが受けるノイズ等の影響および薄膜トランジスタM2におけるしきい値変動が低減される。したがって、表示品位の低下を抑制すると共に、薄膜トランジスタM2の信頼性低下を抑制することができる。また、1フレーム期間が走査期間T1および休止期間T2からなることにより、1フレーム期間全体の駆動周波数が低減される。その結果、消費電力が低減される。さらに、ゲートドライバ400がモノリシック化されて形成されているので、液晶表示パネル700の額縁面積が縮小されると共に、ゲートドライバ400のコストが低減される。
<2.1 休止期間の動作>
図12は、本発明の第2の実施形態におけるゲートドライバ400の動作のうち、特に休止期間T2の動作を説明するための信号波形図である。なお、本実施形態は、休止期間の動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。図12に示すように、本実施形態における休止期間振幅Vck2は走査期間振幅Vck1よりも小さい。なお、休止期間T2において薄膜トランジスタM2を確実にオン状態にするためには、この休止期間振幅Vck2は薄膜トランジスタM2のしきい値電圧よりも大きい必要がある。すなわち、本実施形態における休止期間振幅Vck2は、走査期間振幅Vck1よりも小さく且つ薄膜トランジスタM2のしきい値電圧よりも大きい。
本実施形態によれば、休止期間T2における第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の振幅である休止期間振幅Vck2が、走査期間T1における第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の振幅である走査期間振幅Vck1よりも小さい。このため、さらなる低消費電力化を図ることができる。また、休止期間T2に薄膜トランジスタM2に掛かるゲートバイアスストレスがさらに低減されるので、この薄膜トランジスタM2のさらなる高信頼性化を図ることができる。
<3.1 双安定回路の構成>
図13は、本発明の第3の実施形態における各双安定回路の構成を示す回路図である。なお、本実施形態は、双安定回路の構成および動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。図13に示すように、本実施形態における双安定回路は、第1の実施形態における双安定回路に第1ノードプルダウン駆動部61、薄膜トランジスタ(スイッチング素子)M9、および入力端子45が加わったものである。ここで、入力端子45は、後述の初期化信号RSTを受け取るための端子である。第1ノードプルダウン駆動部61は、4個の薄膜トランジスタM5〜M8により構成されている。
図14は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に走査期間T1での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。
本実施形態によれば、第1ノードプルダウン駆動部61により、ハイレベル電位の走査信号を出力端子51に与えるための動作が行われる期間以外において、すなわち、リセット期間、通常動作期間、および休止期間T2において、第1ノードN1の電位をオフレベルに維持する動作が行われる。このため、回路動作の安定化を図ることができる。特に、薄膜トランジスタM1のサイズが大きいとき、ゲート−ドレイン間の寄生容量が大きくなるためクロックノイズを受けやすいが、そういった場合でも第1ノードN1の電位を安定的にオフレベルに維持することが可能となる。
<4.1 双安定回路の構成>
図16は、本発明の第4の実施形態における各双安定回路の構成を示す回路図である。なお、本実施形態は、双安定回路の構成および動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。図16に示すように、本実施形態における双安定回路は、第1の実施形態における双安定回路に出力バッファ部62、出力端子52、および直流電源電位Vdd(この電位の大きさのことを上記「Vdd電位」ともいう)を受け取るための入力端子が加わったものである。出力バッファ部62は、3個の薄膜トランジスタ(スイッチング素子)M10〜M12により構成されている。本実施形態における双安定回路は、上記第1の実施形態における状態信号Zに加えて状態信号Qを出力する構成となっている。出力端子52は、この状態信号Qを出力するための端子である。本実施形態における状態信号Zは、後段のセット信号Sおよび前段のリセット信号としてのみ用いられる。一方、状態信号Qは、走査信号としてゲートラインに与えられる。
図17は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に走査期間T1での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。
本実施形態では、各双安定回路において、後段のセット信号Sおよび前段のリセット信号として用いられる状態信号Zが薄膜トランジスタM1を介して出力端子51から出力され、走査信号としてゲートラインに与えられる状態信号Qが薄膜トランジスタM10を介して出力端子52から出力される。このように、ゲートラインを駆動するための薄膜トランジスタM10と前段および後段の双安定回路を駆動するための薄膜トランジスタM1とが別個に設けられているので、薄膜トランジスタM1のサイズを小さくすることができる。このため、ゲートクロック信号GCKに対する負荷容量が小さくなるので、さらなる低消費電力化を図ることができる。また、さらなる狭額縁化を図ることができる。
<5.1 シフトレジスタの構成および動作>
図18は、本発明の第5の実施形態におけるシフトレジスタ410の構成を示すブロック図である。なお、本実施形態は、シフトレジスタ410の構成および動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。本実施形態では、表示制御回路200からゲートドライバ400に与えられるゲートクロック信号GCKが、3相のゲートクロック信号GCK1〜GCK3からなっている。以下では、ゲートクロック信号GCK3を「第3ゲートクロック信号」という。これらの第1ゲートクロック信号GCK1、第2ゲートクロック信号GCK2、および第3ゲートクロック信号GCK3は互いに1水平走査期間だけ位相がずれており、いずれも3水平走査期間中の1水平走査期間だけハイレベル電位(Vdd電位)になる(ただし、休止期間T2を除く)。
一般に、ゲートドライバの駆動に要する消費電力W(以下単に「消費電力W」という)は、下記の式(1)により求められる。
W=n×f×(Cp+Ct)×V2 …(1)
ここで、nはゲートクロック信号GCKの相数を、fはゲートクロック信号GCKの周波数を、Cpは配線容量を、Ctは薄膜トランジスタの負荷容量を表す。
W=2×f×(Cp+Ct)×V2 …(2)
W=3×f×(Cp+(2/3)×Ct)×V2 …(3)
W=2.67×f×Ct×V2 …(4)
W=2×f×Ct×V2 …(5)
本実施形態によれば、ゲートクロック信号GCKの相数が3となる。このため、各相が与えられる双安定回路の入力端子41または42の数(接続数)が、上記第1の実施形態における接続数よりも少なくなる。このため、各相に対する薄膜トランジスタの負荷容量が小さくなる。したがって、さらなる低消費電力化を図ることができる。
<6.1 ゲートドライバの構成>
図20は、本発明の第6の実施形態におけるゲートドライバ400の構成を説明するためのブロック図である。なお、本実施形態は、ゲートドライバ400の構成を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。上記第1の実施形態では表示部600の片側にゲートドライバ400が設けられているが(図1および図2を参照)、本実施形態では、図20に示すように表示部600の両側にゲートドライバがそれぞれ設けられている。すなわち、本実施形態におけるゲートドライバ400は、表示部600に対して一方(図面左側)に位置するゲートドライバ400a(以下「第1ゲートドライバ」という)および表示部600に対して他方(図面右側)に位置するゲートドライバ400b(以下「第2ゲートドライバ」という)により構成されている。
本実施形態によれば、シフトレジスタ1段あたりのレイアウトピッチ(ソースラインの延びる方向におけるサイズ)が画素サイズの約2倍になる。このため、上記第1の実施形態よりも、画素アレイの設計に際してレイアウトパターンの自由度が増す。これにより、例えば、さらなる狭額縁化を図ることができる。
上記各実施形態において、ゲートクロック信号GCKの周波数および振幅の制御は表示制御回路200において行われることが望ましいが、ゲートドライバ400においてこのような制御が行われる構成としても良い。
40(m+1)…双安定回路(ダミー段)
41〜45…入力端子(入力ノード)
51、52…出力端子(出力ノード)
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
400a…第1ゲートドライバ(第1走査信号線駆動回路)
400b…第2ゲートドライバ(第2走査信号線駆動回路)
410…シフトレジスタ
600…表示部
700…液晶表示パネル
M1〜M12…薄膜トランジスタ(スイッチング素子)
C1…コンデンサ(容量素子)
N1…第1ノード
N2…第2ノード
GSP…ゲートスタートパルス信号
S…セット信号
R…リセット信号
RST…初期化信号
GOUT(1)〜GOUT(m)…走査信号
T1…走査期間
T2…休止期間
tck1…走査期間周期
tck2…休止期間周期
fck1…走査期間周波数
fck2…休止期間周波数
Vck1…走査期間振幅
Vck2…休止期間振幅
Vss…ローレベルの直流電源電位
Vdd…ハイレベルの直流電源電位
Claims (19)
- 複数の走査信号線を含み、画像を表示するための表示部と、
前記表示部と一体的に形成され、前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
前記走査信号線駆動回路にオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
前記出力信号を出力するための第1出力ノードと、
前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数が低く、かつ、前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする、表示装置。 - 前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする、請求項1に記載の表示装置。
- 前記休止期間が前記走査期間よりも長いことを特徴とする、請求項1に記載の表示装置。
- 各双安定回路は、
該双安定回路の前段の双安定回路の出力信号をセット信号として受け取るための第3入力ノードと、
該双安定回路の後段の双安定回路の出力信号をリセット信号として受け取るための第4入力ノードと、
前記セット信号に基づいて、前記第1ノードの電位をオンレベルに向けて変化させる第1ノードプルアップ用スイッチング素子と、
前記第4入力ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられたリセット時第1ノードプルダウン用スイッチング素子とをさらに有することを特徴とする、請求項1に記載の表示装置。 - 各双安定回路は、前記第1ノードに一端が接続され、前記第1出力ノードに他端が接続された容量素子をさらに有することを特徴とする、請求項4に記載の表示装置。
- 各双安定回路は、オンレベルの前記走査信号を前記第1出力ノードに与えるための動作が行われる期間以外において、内部の第2ノードの電位に基づいて前記第1ノードの電位をオフレベルに維持するための第1ノードプルダウン駆動部をさらに有することを特徴とする、請求項5に記載の表示装置。
- 前記第1ノードプルダウン駆動部は、
前記第2クロック信号に基づいて、前記第2ノードの電位をオンレベルに向けて変化させる第2ノードプルアップ用スイッチング素子と、
前記第1入力ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2ノードプルダウン用スイッチング素子と、
前記第1ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2ノードプルダウン用スイッチング素子と、
前記第2ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた非選択時第1ノードプルダウン用スイッチング素子とを有することを特徴とする、請求項6に記載の表示装置。 - 各双安定回路は、前記休止期間の終了時にオンレベルになる初期化信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた初期化時第1ノードプルダウン用スイッチング素子をさらに有することを特徴とする、請求項4に記載の表示装置。
- 各双安定回路は第2出力ノードをさらに有し、
前記出力信号が、第1出力信号および第2出力信号からなり、
前記第1出力信号および前記第2出力信号が前記第1出力ノードおよび前記第2出力ノードからそれぞれ出力され、
各双安定回路の前段の双安定回路の前記第1出力信号が前記セット信号であり、
各双安定回路の後段の双安定回路の前記第1出力信号が前記リセット信号であり、
各双安定回路は、
前記第1ノードに制御端子が接続され、所定の電位が第1導通端子に与えられ、前記第2出力ノードに第2導通端子が接続された第2出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2出力ノードプルダウン用スイッチング素子とを有することを特徴とする、請求項4に記載の表示装置。 - 各双安定回路は、前記第4入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2出力ノードプルダウン用スイッチング素子をさらに有することを特徴とする、請求項9に記載の表示装置。
- 前記所定の電位が固定電位であることを特徴とする、請求項9に記載の表示装置。
- 前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする、請求項1に記載の表示装置。
- 前記走査信号線駆動回路は、
前記表示部に対して一方に位置する第1走査信号線駆動回路と、
前記表示部に対して他方に位置する第2走査信号線駆動回路とにより構成されることを特徴とする、請求項1に記載の表示装置。 - 前記走査信号線駆動回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項1から13までのいずれか1項に記載の表示装置。
- 前記走査信号線駆動回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項1から13までのいずれか1項に記載の表示装置。
- 複数の走査信号線を含み、画像を表示するための表示部と、該表示部と一体的に形成され、該複数の走査信号線を駆動するための走査信号線駆動回路と、該走査信号線駆動回路に第1レベルと第2レベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備える表示装置における該複数の走査信号線の駆動方法であって、
前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数を低くするステップとを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
前記出力信号を出力するための第1出力ノードと、
前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする、駆動方法。 - 前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする、請求項16に記載の駆動方法。
- 前記休止期間が前記走査期間よりも長いことを特徴とする、請求項16に記載の駆動方法。
- 前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする、請求項16に記載の駆動方法。
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