JP6033225B2 - 表示装置および走査信号線の駆動方法 - Google Patents

表示装置および走査信号線の駆動方法 Download PDF

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Description

本発明は、表示装置および当該表示装置内の走査信号線の駆動方法に関し、特に、ドライバモノリシック型の表示装置、および当該表示装置内の走査信号線の駆動方法に関する。
従来、液晶表示装置のゲートライン(走査信号線)を駆動するためのゲートドライバ(走査信号線駆動回路)は、液晶パネルを構成する基板の周辺部にIC(Integrated Circuit)チップとして搭載されることが多かった。しかし近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」等と呼ばれている。このモノリシックゲートドライバを備えた液晶表示装置(以下「ゲートドライバモノリシック型の液晶表示装置」という)は、例えば特許文献1に開示されている。このゲートドライバモノリシック型の液晶表示装置によれば、狭額縁化および低コスト化を図ることができる。なお、このゲートドライバモノリシック型の液晶表示装置では、従来よりアモルファスシリコン(a−Si)を半導体層に用いた薄膜トランジスタ(以下「a−SiTFT」という)が駆動素子として採用されている。
ところで、特許文献2には、ゲートラインを走査する走査期間T1の後に、全てのゲートラインを非走査状態にする休止期間T2を設ける表示装置の駆動方法が開示されている。この休止期間T2では、ゲートドライバにクロック信号等が与えられない。このため、走査期間T1においてゲートラインを60Hzで走査したとしても、例えばこの走査期間T1の同じ長さの休止期間T2を設けることにより、全体としてのゲートラインの駆動周波数が30Hz程度になる。このため、低消費電力化を図ることができる。
日本の特開2004−78172号公報 日本の特開2001−312253号公報
しかし、上記ゲートドライバモノリシック型の液晶表示装置に特許文献2に記載の駆動方法を用いた場合、ゲートラインの電位をローレベルに維持するために、ゲートラインの電位をハイレベルにするためのa−SiTFT(以下「プルアップ用a−SiTFT」という)を上記休止期間T2においてオフ状態に維持する必要がある。または、ゲートラインの電位をローレベルに維持するために、ゲートラインの電位をローレベルにするためのa−SiTFT(以下「プルダウン用a−SiTFT」という)を上記休止期間T2においてオン状態に維持する必要がある。なお、プルアップ用a−SiTFTのドレイン端子にはクロック信号が与えられ、ソース端子はゲートラインに接続されている。また、プルダウン用a−SiTFTのドレイン端子にはゲートラインが接続され、ソース端子にはローレベル電位が与えられている。ここで、プルアップ用a−SiTFTおよびプルダウン用a−SiTFTはnチャネル型であるものとする。
プルアップ用a−SiTFTを上記休止期間T2においてオフ状態に維持する場合、ゲートラインがフローティング状態になる。このため、休止期間T2においてゲートラインがノイズ等の影響を受けやすくなってしまう。その結果、表示品位の低下を招くおそれがある。
一方、プルダウン用a−SiTFTを上記休止期間T2においてオン状態に維持する場合、このプルダウン用a−SiTFTのゲート端子にハイレベルの電位を与え続ける必要がある。このため、このプルダウン用a−SiTFTにゲートバイアスストレスが長時間掛かることとなるので、このプルダウン用a−SiTFTにおけるしきい値変動が大きくなる。その結果、このプルダウン用a−SiTFTの駆動能力(信頼性)が低下する。
そこで、本発明は、表示品位の低下および走査信号線駆動回路内のスイッチング素子の信頼性低下を抑制しつつ、消費電力を低減した表示装置、および当該表示装置内の走査信号線の駆動方法を提供することを目的とする。
本発明の第1の局面は、表示装置であって、
複数の走査信号線を含み、画像を表示するための表示部と、
前記表示部と一体的に形成され、前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
前記走査信号線駆動回路にオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
前記出力信号を出力するための第1出力ノードと、
前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数が低く、かつ、前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする。
本発明の第2の局面は、本発明の第1の局面において、
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする。
本発明の第3の局面は、本発明の第1の局面において、
前記休止期間が前記走査期間よりも長いことを特徴とする。
本発明の第4の局面は、本発明の第1の局面において、
各双安定回路は、
該双安定回路の前段の双安定回路の出力信号をセット信号として受け取るための第3入力ノードと、
該双安定回路の後段の双安定回路の出力信号をリセット信号として受け取るための第4入力ノードと、
前記セット信号に基づいて、前記第1ノードの電位をオンレベルに向けて変化させる第1ノードプルアップ用スイッチング素子と、
前記第4入力ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられたリセット時第1ノードプルダウン用スイッチング素子とをさらに有することを特徴とする。
本発明の第5の局面は、本発明の第4の局面において、
各双安定回路は、前記第1ノードに一端が接続され、前記第1出力ノードに他端が接続された容量素子をさらに有することを特徴とする。
本発明の第6の局面は、本発明の第5の局面において、
各双安定回路は、オンレベルの前記走査信号を前記第1出力ノードに与えるための動作が行われる期間以外において、内部の第2ノードの電位に基づいて前記第1ノードの電位をオフレベルに維持するための第1ノードプルダウン駆動部をさらに有することを特徴とする。
本発明の第7の局面は、本発明の第6の局面において、
前記第1ノードプルダウン駆動部は、
前記第2クロック信号に基づいて、前記第2ノードの電位をオンレベルに向けて変化させる第2ノードプルアップ用スイッチング素子と、
前記第1入力ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2ノードプルダウン用スイッチング素子と、
前記第1ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2ノードプルダウン用スイッチング素子と、
前記第2ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた非選択時第1ノードプルダウン用スイッチング素子とを有することを特徴とする。
本発明の第8の局面は、本発明の第4の局面において、
各双安定回路は、前記休止期間の終了時にオンレベルになる初期化信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた初期化時第1ノードプルダウン用スイッチング素子をさらに有することを特徴とする。
本発明の第9の局面は、本発明の第4の局面において、
各双安定回路は第2出力ノードをさらに有し、
前記出力信号が、第1出力信号および第2出力信号からなり、
前記第1出力信号および前記第2出力信号が前記第1出力ノードおよび前記第2出力ノードからそれぞれ出力され、
各双安定回路の前段の双安定回路の前記第1出力信号が前記セット信号であり、
各双安定回路の後段の双安定回路の前記第1出力信号が前記リセット信号であり、
各双安定回路は、
前記第1ノードに制御端子が接続され、所定の電位が第1導通端子に与えられ、前記第2出力ノードに第2導通端子が接続された第2出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2出力ノードプルダウン用スイッチング素子とを有することを特徴とする。
本発明の第10の局面は、本発明の第9の局面において、
各双安定回路は、前記第4入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2出力ノードプルダウン用スイッチング素子をさらに有することを特徴とする。
本発明の第11の局面は、本発明の第9の局面において、
前記所定の電位が固定電位であることを特徴とする。
本発明の第12の局面は、本発明の第1の局面において、
前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする。
本発明の第13の局面は、本発明の第1の局面において、
前記走査信号線駆動回路は、
前記表示部に対して一方に位置する第1走査信号線駆動回路と、
前記表示部に対して他方に位置する第2走査信号線駆動回路とにより構成されることを特徴とする。
本発明の第14の局面は、本発明の第1の局面から第13の局面までのいずれかにおいて、
前記走査信号線駆動回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。
本発明の第15の局面は、本発明の第1の局面から第13の局面までのいずれかにおいて、
前記走査信号線駆動回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。
本発明の第16の局面は、複数の走査信号線を含み、画像を表示するための表示部と、該表示部と一体的に形成され、該複数の走査信号線を駆動するための走査信号線駆動回路と、該走査信号線駆動回路に第1レベルと第2レベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備える表示装置における該複数の走査信号線の駆動方法であって、
前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数を低くするステップとを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
前記出力信号を出力するための第1出力ノードと、
前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする。

本発明の第17の局面は、本発明の第16の局面において、
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする。
本発明の第18の局面は、本発明の第16の局面において、
前記休止期間が前記走査期間よりも長いことを特徴とする。
本発明の第19の局面は、本発明の第16の局面において、
前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする。
本発明の第1の局面によれば、表示部と走査信号線駆動回路とが一体的に形成された表示装置において、1フレーム期間が上記走査期間および上記休止期間からなる。この休止期間においてシフトレジスタに与えられる複数のクロック信号の周波数は、走査期間においてシフトレジスタに与えられる複数のクロック信号の周波数よりも低い。このため、休止期間における第2クロック信号の電位が、走査期間における周期よりも長い周期でオンレベルになることにより、当該周期で、第1出力ノードプルダウン用スイッチング素子がオン状態になる。これにより、休止期間中に走査信号線が受けるノイズ等の影響および第1出力ノードプルダウン用スイッチング素子におけるしきい値変動が低減される。したがって、表示品位の低下を抑制すると共に、走査信号線駆動回路内のスイッチング素子(第1出力ノードプルダウン用スイッチング素子)の信頼性低下を抑制することができる。また、1フレーム期間が走査期間および休止期間からなることにより、1フレーム期間全体の駆動周波数が低減される。その結果、消費電力が低減される。さらに、表示部と走査信号線駆動回路とが一体的に形成されているので、額縁面積が縮小されると共に、走査信号線駆動回路のコストが低減される。
本発明の第2の局面によれば、休止期間における複数のクロック信号の振幅が、走査期間における該複数のクロック信号の振幅よりも低くなる。このため、さらなる低消費電力化を図ることができる。また、休止期間に、第1出力ノードプルダウン用スイッチング素子に掛かる負荷が低減されるので、この第1出力ノードプルダウン用スイッチング素子のさらなる高信頼性化を図ることができる。
本発明の第3の局面によれば、休止期間が走査期間により長くなる。このため、さらなる低消費電力化を図ることができる。
本発明の第4の局面によれば、第1ノードプルアップ用スイッチング素子を用いて第1ノードの電位を確実にオンレベルにし、また、リセット時第1ノードプルダウン用スイッチング素子を用いて第1ノードの電位を確実にオフレベルにすることができる。
本発明の第5の局面によれば、第1ノードの電位を確実に保持することができる。
本発明の第6の局面によれば、第1ノードプルダウン駆動部により、オンレベルの走査信号を第1出力ノードに与えるための動作が行われる期間以外において第1ノードの電位を確実にオフレベルに維持することができる。
本発明の第7の局面によれば、第2ノードプルアップ用スイッチング素子を用いて第2ノードの電位を確実にオンレベルにし、第1の第2ノードプルダウン用スイッチング素子を用いて第2ノードの電位を確実にオフレベルにし、第2の第2ノードプルダウン用スイッチング素子を用いて第2ノードの電位を確実にオフレベルにし、非選択時第1ノードプルダウン用スイッチング素子を用いて第1ノードの電位を確実にオフレベルにすることができる。このため、回路動作の安定化を図ることができる。
本発明の第8の局面によれば、初期化時第1ノードプルダウン用スイッチング素子を用いてリセット動作を行うことができる。このため、回路動作の安定化を図ることができる。
本発明の第9の局面によれば、第1出力信号が後段の双安定回路のセット信号および前段の双安定回路のリセット信号として用いられ、第2出力信号が走査信号線を駆動するための信号となる。このように、走査信号線を駆動するための第2出力ノードプルアップ用スイッチング素子と、前段および後段の双安定回路を駆動するための第1出力ノードプルアップ用スイッチング素子とが別途に設けられるので、第1出力ノードプルアップ用スイッチング素子および第2出力ノードプルアップ用スイッチング素子のそれぞれのサイズを小さくすることができる。このため、複数のクロック信号に対する負荷容量が小さくなるので、さらなる低消費電力化を図ると共に、さらなる狭額縁化を図ることができる。
本発明の第10の局面によれば、第2の第2出力ノードプルダウン用スイッチング素子により第2出力ノードの電位を確実にオフレベルにすることができる。
本発明の第11の局面によれば、上記所定の電位を固定電位とすることにより、本発明の第9の局面と同様の効果を奏することができることができる。
本発明の第12の局面によれば、複数のクロック信号の相数を3相以上にすることにより、各相に対する、双安定回路内のスイッチング素子の負荷容量が十分に小さくなる。このため、さらなる低消費電力化を図ることができる。
本発明の第13の局面によれば、シフトレジスタ1段あたりのレイアウトピッチが画素サイズの約2倍になる。このため、画素アレイの設計に際してレイアウトパターンの自由度が増す。これにより、例えば、さらなる狭額縁化を図ることができる。
本発明の第14の局面によれば、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて走査信号線駆動回路が実現される。この薄膜トランジスタのリーク電流は十分に小さいので、休止期間における複数のクロック信号の周波数をさらに低くすることができる。このため、さらなる低消費電力化を図ることができる。また、酸化物半導体により半導体層が形成された薄膜トランジスタのオン電流は十分に大きいので、この薄膜トランジスタのサイズを十分に小さくすることができる。これにより、さらなる狭額縁化を図ることができる。
本発明の第15の局面によれば、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて走査信号線駆動回路が実現される。このため、さらなる低コスト化を図ることができる。
本発明の第16の局面から第19の局面までによれば、走査信号線の駆動方法において、本発明の第1の局面から第3の局面までおよび本発明の第12の局面とそれぞれ同様の効果を奏することができる。
本発明の第1の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第1の実施形態におけるゲートドライバの構成を説明するためのブロック図である。 上記第1の実施形態におけるシフトレジスタの構成を示すブロック図である。 上記第1の実施形態におけるシフトレジスタの最前段側の構成を示すブロック図である。 上記第1の実施形態におけるシフトレジスタの最後段側の構成を示すブロック図である。 上記第1の実施形態におけるゲートドライバの動作を説明するための信号波形図である。 上記第1の実施形態における双安定回路の構成を示す回路図である。 上記第1の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。 上記第1の実施形態におけるゲートドライバの、休止期間時の動作を説明するための信号波形図である。 上記第1の実施形態における双安定回路の、休止期間時の動作を説明するための信号波形図である。 a−SiTFTおよびIGZOTFTのドレイン電流−ゲート電圧特性を示す図である。 本発明の第2の実施形態におけるゲートドライバの、休止期間時の動作を説明するための信号波形図である。 本発明の第3の実施形態における双安定回路の構成を示す回路図である。 上記第3の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。 上記第3の実施形態における双安定回路の、休止期間時の動作を説明するための信号波形図である。 本発明の第4の実施形態における双安定回路の構成を示す回路図である。 上記第4の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。 本発明の第5の実施形態におけるシフトレジスタの構成を示すブロック図である。 上記第5の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。 本発明の第6の実施形態におけるゲートドライバの構成を説明するためのブロック図である。 上記第6の実施形態におけるシフトレジスタの構成を説明するためのブロック図である。
以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子は制御端子に相当し、ドレイン端子は第1導通端子に相当し、ソース端子は第2導通端子に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてnチャネル型であるものとして説明する。
<1.第1の実施形態>
<1.1 全体構成および動作>
図1は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図1に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と共通電極駆動回路500と表示部600とを備えている。ゲートドライバ400は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて、表示部600を含む液晶表示パネル700上に形成されている。すなわち、本実施形態に係る液晶表示装置は、ゲートドライバ400と表示部600とが同一基板(液晶表示パネルを構成する2枚の基板のうちの一方の基板であるアレイ基板)上に形成されたゲートドライバモノリシック型の液晶表示装置である。これにより、液晶表示装置の額縁面積を縮小することができる。なお、ソースドライバ300も、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて液晶表示パネル700上に形成されていても良い。これらのアモルファスシリコンおよびIGZOを用いた具体的な実現例については後述する。
表示部600には、n本のソースライン(映像信号線)SL1〜SLnと、m本のゲートライン(走査信号線)GL1〜GLmと、これらのソースラインSL1〜SLnとゲートラインGL1〜GLmとの交差点にそれぞれ対応して設けられたm×n個の画素形成部とが形成されている。上記m×n個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ80と、その薄膜トランジスタ80のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ecと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ecとにより形成される液晶容量により、画素容量Cpが構成される。なお通常、画素容量Cpに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
電源100は、DC/DCコンバータ110と表示制御回路200と共通電極駆動回路500とに所定の電源電圧を供給する。DC/DCコンバータ110は、ソースドライバ300およびゲートドライバ400を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ300およびゲートドライバ400に供給する。共通電極駆動回路500は、共通電極Ecに所定の電位Vcomを与える。
表示制御回路200は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、表示部600における画像表示を制御するためのソーススタートパルス信号SSP、ソースクロック信号SCK、ラッチストローブ信号LS、ゲートスタートパルス信号GSP、およびゲートクロック信号GCKを出力する。ゲートクロック信号GCKのハイレベル側の電位はVdd電位、ローレベル側の電位はVss電位となっている。本実施形態においては、このゲートクロック信号GCKは2相のゲートクロック信号GCK1およびGCK2からなっている。以下では、ゲートクロック信号GCK1を「第1ゲートクロック信号」といい、ゲートクロック信号GCK2を「第2ゲートクロック信号」という。これらの第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2は、互いに1水平走査期間だけ位相がずれており、いずれも2水平走査期間中の1水平走査期間だけハイレベル電位(Vdd電位)になる(ただし、後述の休止期間T2を除く)。
ソースドライバ300は、表示制御回路200から出力されるデジタル映像信号DV、ソーススタートパルス信号SSP、ソースクロック信号SCK、およびラッチストローブ信号LSを受け取り、ソースラインSL1〜SLnにそれぞれD/A変換されたアナログ映像信号SS(1)〜SS(n)を印加する。
ゲートドライバ400は、表示制御回路200から出力されるゲートスタートパルス信号GSPおよびゲートクロック信号GCKに基づいて、オンレベルの走査信号GOUT(1)〜GOUT(m)のゲートラインGL1〜GLmそれぞれへの印加を1フレーム期間を周期として繰り返す。なお、このゲートドライバ400についての詳しい説明は後述する。
以上のようにして、ソースラインSL1〜SLnに映像信号SS(1)〜SS(n)がそれぞれ印加され、ゲートラインGL1〜GLmに走査信号GOUT(1)〜GOUT(m)がそれぞれ印加されることにより、外部から送られた画像信号DATに基づく画像が表示部600に表示される。
<1.2 ゲートドライバの構成および動作>
図2は、本実施形態におけるゲートドライバ400の構成を説明するためのブロック図である。図2に示すように、ゲートドライバ400は、m個(段)の双安定回路40(1)〜40(m)、および1個(段)のダミー用双安定回路40(m+1)(以下「ダミー段」という)からなるシフトレジスタ410により構成されている。
表示部600には上述のようにm行×n列の画素マトリクスが形成されており、これらの画素マトリクスの各行と1対1で対応するように各段において上記双安定回路が設けられている。この双安定回路は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号(以下「状態信号」という。)を出力する。本実施形態では、双安定回路が第1の状態となっていれば、当該双安定回路からはハイレベル(オンレベル)電位の状態信号が出力され、双安定回路が第2の状態となっていれば、当該双安定回路からはローレベル(オフレベル)電位の状態信号が出力される。また、以下においては、双安定回路からハイレベル電位の状態信号が出力され当該双安定回路に対応するゲートラインにハイレベル電位の走査信号が印加される期間のことを「選択期間」という。
図3は、本実施形態におけるシフトレジスタ410の、最前段および最後段以外の構成を示すブロック図である。図4は、本実施形態におけるシフトレジスタ410の最前段側の構成を示すブロック図である。図5は、本実施形態におけるシフトレジスタ410の最後段側の構成を示すブロック図である。なお、以下の説明では、x段目(x=1〜m+1)の双安定回路のことを、単に「x段目」ということがある。上述のように、このシフトレジスタ410は、m個の双安定回路40(1)〜40(m)と、1個のダミー用双安定回路40(m+1)からなっている。図3にはi−2段目40(i−2)〜i+1段目40(i+1)を、図4には1段目40(1)および2段目40(2)を、図5にはm−1段目40(m−1)およびm段目40(m)とダミー段40(m+1)を示している。
各双安定回路には、クロック信号CK1(以下「第1クロック信号」という)を受け取るための入力端子、クロック信号CK2(以下「第2クロック信号」という)を受け取るための入力端子、ローレベルの直流電源電位Vss(この電位の大きさのことを上記「Vss電位」ともいう)を受け取るための入力端子、セット信号Sを受け取るための入力端子、リセット信号Rを受け取るための入力端子、および状態信号Zを出力するための出力端子が設けられている。
シフトレジスタ410には、ゲートクロック信号GCKとして、上述のように2相の第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2が与えられる。
シフトレジスタ410の各段(各双安定回路)の入力端子に与えられる信号は次のようになっている。なお、以下ではiが奇数、mが偶数であると仮定する。図3〜図5に示すように、奇数段目には、第1ゲートクロック信号GCK1が第1クロック信号CK1として与えられ、第2ゲートクロック信号GCK2が第2クロック信号CK2として与えられる。偶数段目には、第1ゲートクロック信号GCK1が第2クロック信号CK2として与えられ、第2ゲートクロック信号GCK2が第1クロック信号CK1として与えられる。また、各段にはローレベルの直流電源電位Vssが共通的に与えられる。
各段には、前段から出力される状態信号Zがセット信号Sとして与えられ、次段から出力される状態信号Zがリセット信号Rとして与えられる。ただし、1段目(最前段)40(1)には、ゲートスタートパルス信号GSPがセット信号Sとして与えられる。また、m段目(最後段)40(m)には、ダミー段40(m+1)から出力される状態信号がリセット信号Rとして与えられる。なお、ダミー段40(m+1)には、m段目40(m)から出力される状態信号Zがセット信号Sとして与えられ、自身の状態信号Zがリセット信号Rとして与えられる。このため、ダミー段40(m+1)の状態信号Zがハイレベル電位になっている期間は、他の段の状態信号Zがハイレベル電位になっている期間よりも短い。このようなダミー段40(m+1)を設けることに代えて、m段目40(m)にリセット信号Rとして、ゲートエンドパルス信号GEPを与えても良い。このゲートエンドパルス信号は、走査期間T1終了後の1水平走査期間においてハイレベル電位になる信号である。
以上のような構成において、シフトレジスタ410の1段目40(1)にセット信号Sとしてのゲートスタートパルス信号GSPが与えられると、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2に基づいて、ゲートスタートパルス信号GSPに含まれるパルス(このパルスは各段から出力される状態信号Zに含まれる)が1段目40(1)からm段目40(m)へと順次に転送される。そして、このパルスの転送に応じて、1段目40(1)〜m段目40(m)からそれぞれ出力される状態信号Zが順次にハイレベル電位となる。これらの1段目40(1)〜m段目40(m)からそれぞれ出力される状態信号Zは、走査信号GOUT(1)〜GOUT(m)としてゲートラインGL1〜GLmにそれぞれ与えられる。なお、1段目40(1)〜m段目40(m)からそれぞれ出力される状態信号Zは、レベルシフタにより電圧が高められた後に、走査信号GOUT(1)〜GOUT(m)としてゲートラインGL1〜GLmにそれぞれ与えられても良い。以上により、図6に示すように、1水平走査期間ずつ順次にハイレベル電位となる走査信号が表示部600内のゲートラインに与えられる。なお、ゲートドライバ400の詳しい動作については後述する。
<1.3 双安定回路の構成>
図7は、本実施形態における各双安定回路の構成を示す回路図である。図7に示すように、この双安定回路は、4個の薄膜トランジスタ(スイッチング素子)M1〜M4、コンデンサ(容量素子)C1、4個の入力端子41〜44、ローレベルの直流電源電位Vss用の入力端子、および出力端子51により構成されている。ここで、第1クロック信号CK1を受け取る入力端子には符号41を付し、第2クロック信号CK2を受け取る入力端子には符号42を付し、セット信号Sを受け取る入力端子には符号43を付し、リセット信号Rを受け取る入力端子には符号44を付している。また、状態信号Zを出力する出力端子には符号51を付している。
次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタM1のゲート端子、薄膜トランジスタM3のソース端子、薄膜トランジスタM4のドレイン端子、およびコンデンサC1の一端は互いに接続されている。以下では、これらが互いに接続されている接続点(配線)のことを便宜上「第1ノード」という。この第1ノードには符号N1を付す。
薄膜トランジスタM1については、ゲート端子が第1ノードN1に接続され、ドレイン端子が入力端子41に接続され、ソース端子が出力端子51に接続されている。薄膜トランジスタM2については、ゲート端子が入力端子42に接続され、ドレイン端子が出力端子51に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。薄膜トランジスタM3については、ゲート端子およびドレイン端子が入力端子43に接続され(すなわち、ダイオード接続となっている)、ソース端子が第1ノードN1に接続されている。薄膜トランジスタM4については、ゲート端子が入力端子44に接続され、ドレイン端子が第1ノードN1に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。コンデンサC1については、一端が第1ノードN1に接続され、他端が出力端子51に接続されている。
次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタM1は、第1ノードN1の電位がハイレベルになっているときに、第1クロック信号CKの電位を出力端子51に与える。薄膜トランジスタM2は、第2クロック信号CK2の電位がハイレベルになっているときに、出力端子51の電位をVss電位に向けて変化させる。薄膜トランジスタM3は、セット信号Sの電位がハイレベルになっているときに、第1ノードN1の電位をハイレベルに向けて変化させる。薄膜トランジスタM4は、リセット信号Rの電位がハイレベルになっているときに、第1ノードN1の電位をVss電位に向けて変化させる。コンデンサC1は、第1ノードN1がブートストラップされるときの補助容量として機能する。
本実施形態においては、薄膜トランジスタM1によって第1出力ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタM2によって第1出力ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタM3によって第1ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタM4によって第1ノードプルダウン用スイッチング素子が実現され、コンデンサC1によって容量素子が実現されている。また、入力端子41によって第1入力ノードが実現され、入力端子42によって第2入力ノードが実現され、入力端子43によって第3入力ノードが実現され、入力端子44によって第4入力ノードが実現されている。また、ゲートクロック信号GCKのハイレベル(Vdd電位)によってオンレベルの電位が実現され、Vss電位によってオフレベルの電位が実現されている。
<1.4 双安定回路の動作>
図8は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に後述の走査期間T1での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。i段目では第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2がそれぞれ第1クロック信号CK1および第2クロック信号CK2に相当する。図8における時点t1から時点t2までの期間は選択期間に相当する。以下では、選択期間直前の1水平走査期間のことを「セット期間」といい、選択期間直後の1水平走査期間のことを「リセット期間」という。また、1フレーム期間のうち、ゲートスタートパルス信号GSPが立ち上がる時点(走査開始時点)から、ダミー段の走査信号GOUT(m+1)が立ち上がる時点までの期間を「走査期間」といい、符号T1を付す。この走査期間T1は、複数(m本)のゲートラインGL(1)〜GL(m)を1回走査する期間である。また、1フレーム期間のうち、ダミー段の走査信号GOUT(m+1)が立ち上がる時点から後続のフレーム期間においてゲートスタートパルス信号GSPが立ち上がる時点までの期間を「休止期間」といい、符号T2を付す。この休止期間T2は、ダミー段40(m+1)を除く双安定回路40(1)〜40(m)の出力信号のいずれもがローレベル電位となる期間である。また、走査期間T1のうちの、選択期間、セット期間、およびリセット期間以外の期間のことを「通常動作期間」という。
セット期間になると(時点t0になると)、セット信号Sの電位がローレベルからハイレベルに変化する。薄膜トランジスタM3が図7に示すようにダイオード接続となっているので、セット信号Sの電位がハイレベルになることによって薄膜トランジスタM3がオン状態になり、コンデンサC1が充電(ここではプリチャージ)される。これにより、第1ノードN1の電位がローレベルからハイレベルに変化し、薄膜トランジスタM1がオン状態となる。しかし、セット期間では、第1ゲートクロック信号GCK1(第1クロック信号CK1)の電位がローレベルとなっているので、状態信号Zの電位はローレベルで維持される。
選択期間になると(時点t1になると)、セット信号Sがハイレベルからローレベルに変化する。これにより、薄膜トランジスタM3がオフ状態になる。このとき、第1ノードN1はフローティング状態になる。この時点t1では、第1ゲートクロック信号GCK1の電位がローレベルからハイレベルに変化する。薄膜トランジスタM1はオン状態でありゲート容量が存在するので、入力端子41の電位の上昇に伴って第1ノードN1の電位も上昇する(第1ノードN1がブートストラップされる)。この際、コンデンサC1は第1ノードN1の電位上昇を促進するように働く。その結果、薄膜トランジスタM1のゲート電位は十分に高いレベルになるので、第1ゲートクロック信号GCK1のハイレベル(Vdd電位)まで状態信号Zの電位が上昇する。
リセット期間になると(時点t2になると)、第1ゲートクロック信号GCK1の電位がハイレベルからローレベルに変化する。時点t2には薄膜トランジスタM1がオン状態となっているので、入力端子41の電位の低下と共に状態信号Zの電位が低下する。このように状態信号Zの電位が低下することによって、コンデンサC1を介して第1ノードN1の電位も低下する。また、リセット期間には、リセット信号Rがローレベルからハイレベルに変化する。このため、薄膜トランジスタM4がオン状態になる。その結果、リセット期間には、第1ノードN1の電位が確実にローレベルに低下する。さらに、リセット期間には、第2ゲートクロック信号GCK2(第2クロック信号CK2)がローレベルからハイレベルに変化する。このため、薄膜トランジスタM2がオン状態になるので、状態信号Zの電位が確実にローレベルに低下する。
通常動作期間(走査期間T1において、時点t0以前の期間および時点t3以降の期間)では、第2ゲートクロック信号GCK2の電位が1水平走査期間毎にハイレベルとローレベルとを繰り返すことにより、薄膜トランジスタM2が1水平走査期間毎にオン状態になる。このため、状態信号Zの電位をローレベルに維持することができる。
なお、以下の説明では、走査期間T1における、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2のそれぞれの周期(以下「走査期間周期」という)を符号tck1で表す。また、走査期間T1における、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2のそれぞれの周波数(以下「走査期間周波数」という)を符号fck1で表す。さらに、走査期間T1における、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2のそれぞれの振幅(以下「走査期間振幅」という)を符号Vck1で表す。
<1.5 休止期間の動作>
図9は、本実施形態におけるゲートドライバ400の動作のうち、特に休止期間T2の動作を説明するための信号波形図である。図9に示すように、本実施形態では、1フレーム期間が走査期間T1と、当該走査期間T1の後に設けられた休止期間T2とからなっている。すなわち、走査期間T1と休止期間T2とが1フレーム期間を周期として交互に現れる。走査期間T1では、上述のように、1段目40(1)〜m段目40(m)からそれぞれ出力される状態信号Zである走査信号GOUT(1)〜GOUT(m)が、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2に基づいて順次にハイレベル電位になる。
一方休止期間T2では、走査期間T1と異なる動作が行われる。ここで、休止期間T2における、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2のそれぞれの周期(以下「休止期間周期」という)を符号tck2で表す。また、休止期間T2における、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2のそれぞれの周波数(以下「休止期間周波数」という)を符号fck2で表す。さらに、休止期間T2における、第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2のそれぞれの振幅(以下「休止期間振幅」という)を符号Vck2で表す。
本実施形態では、休止期間T2が走査期間T1よりも長く設けられている。ただし、本発明はこれに限定されるものではなく、休止期間T2が走査期間T1よりも短くても良い。
図9に示すように、休止期間周期tck2は走査期間周期tck1よりも長い。すなわち、休止期間周波数fck2は走査期間周波数fck1よりも低い。ここで、走査期間周波数fck1は休止期間周波数fck2の整数倍であることが望ましい。これにより、表示制御回路200等を簡易な構成とすることができる。また、走査期間周波数fck1は休止期間周波数fck2の2倍以上であることが望ましい。言い換えると、休止期間周波数fck2は走査期間周波数fck1の1/2倍以下であることが望ましい。これにより、ゲートドライバ400の駆動に要する消費電力を十分に低減することができる。このようなゲートクロック信号GCKの周波数(周期)の制御は、例えば表示制御回路200において行われる。なお、本実施形態では、休止期間振幅Vck2および走査期間振幅Vck1は互いに同じ大きさである。
図10は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に休止期間T2での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。図10に示すように、休止期間T2では、第2ゲートクロック信号GCK2(第2クロック信号CK2)の電位が休止期間周期tck2毎にハイレベルになることにより、薄膜トランジスタM2が休止期間周期tck2毎にオン状態になる。このため、休止期間T2において状態信号Zの電位を確実にローレベルに維持することができる。なお、休止期間T2では、第1ゲートクロック信号GCK1(第1クロック信号CK1)の電位も休止期間周期tck2毎にハイレベルになるが、第1ノードN1の電位がローレベルであることにより薄膜トランジスタM1がオフ状態になっているので、第1ゲートクロック信号GCK1の電位は出力端子51に与えられない。
このようにして、休止期間T2では走査信号GOUT(1)〜GOUT(m)はローレベル電位に維持される。すなわち、この休止期間T2ではゲートラインGL1〜GLmのいずれもが非選択状態となる。
<1.6 考察>
例えば図7に示す双安定回路により構成されたシフトレジスタをゲートドライバ内に含む、ゲートドライバモノリシック型の液晶表示装置に対して上記特許文献2に記載の駆動方法を適用した場合、休止期間T2においてゲートラインの電位をローレベルに維持するために、薄膜トランジスタM1をオフ状態に維持する、もしくは、薄膜トランジスタM2をオン状態に維持する必要がある。
休止期間T2においてゲートラインの電位をローレベルに維持するために薄膜トランジスタM1をオフ状態に維持する場合、この休止期間T2において出力端子51(ゲートライン)がフローティング状態となる。このため、休止期間T2においてゲートラインがノイズ等の影響を受けやすくなってしまう。その結果、表示品位の低下を招くおそれがある。これに対して、本実施形態では上述のように、休止期間T2において、第2クロック信号CK2の電位が休止期間周期tck2毎にハイレベルになることにより、薄膜トランジスタM2が休止期間周期tck2毎にオン状態になる。このため、休止期間周期tck2毎に出力端子51(ゲートライン)にローレベル電位が与えられることとなる。これにより、本実施形態では、休止期間T2において出力端子51(ゲートライン)がフローティング状態になることによりゲートラインが受けるノイズ等の影響が低減される。その結果、表示品位の低下を抑制することができる。
一方、休止期間T2においてゲートラインの電位をローレベルに維持するために薄膜トランジスタM2をオン状態に維持する場合、この休止期間T2において薄膜トランジスタM2のゲート端子にハイレベルの電位を与え続ける必要がある。このため、この薄膜トランジスタM2にゲートバイアスストレスが長時間掛かることとなるので、この薄膜トランジスタM2におけるしきい値変動が大きくなる。その結果、この薄膜トランジスタM2の駆動能力(信頼性)が低下することとなる。これに対して、本実施形態では上述のように、休止期間T2において、第2クロック信号CK2の電位が休止期間周期tck2毎にハイレベルになることにより、薄膜トランジスタM2が休止期間周期tck2毎にオン状態になる。すなわち、薄膜トランジスタM2のゲート端子には休止期間周期tck2毎にハイレベル電位が与えられるのみである。これにより、本実施形態では、薄膜トランジスタM2に掛かるゲートバイアスストレスが低減されるので、この薄膜トランジスタM2におけるしきい値変動が低減される。その結果、この薄膜トランジスタM2の駆動能力(信頼性)の低下を抑制することができる。
<1.7 実現例>
本実施形態における双安定回路中の各薄膜トランジスタの半導体層には、例えば、a−Siまたは酸化物半導体等を用いることができる。なお、酸化物半導体としては、典型的には、インジウム、ガリウム、亜鉛、および酸素を主成分とする酸化物半導体であるInGaZnOx(以下、「IGZO」という)が用いられるが本発明はこれに限定されるものではない。例えば、インジウム、ガリウム、亜鉛、銅、珪素、錫、アルミニウム、カルシウム、ゲルマニウム、および鉛のうち少なくとも1つを含む酸化物半導体であれば良い。
図11は、a−SiTFTおよびIGZOを半導体層に用いたTFT(以下「IGZOTFT」という)のドレイン電流−ゲート電圧特性を示す図である。図11において、横軸はゲート電圧Vgを表し、縦軸はドレイン電流Idsを表している。図11に示すように、IGZOTFTのリーク電流はa−SiTFTのリーク電流の1/1000以下であると共に、IGZOTFTのオン電流はa−SiTFTのオン電流の約20倍である。
a−SiTFTを用いた場合、フレーム周波数を例えば45Hz程度まで低くすることができる。これに対して、IGZOTFTを本実施形態における双安定回路の各薄膜トランジスタとして用いた場合、IGZOTFTは上述のようにリーク電流が小さいので、画素TFTからのリーク電流が小さく、画素電位の保持時間を長くすることができるため、フレーム周波数を例えば0.2Hz程度まで低くすることができる。このため、IGZOTFTを用いた場合、a−SiTFTを用いた場合に比べてゲートドライバ400の駆動電力を1/100以下にすることができる。なお、より詳細には、IGZOTFTを用いた場合、走査期間周波数fck1を60Hzに設定すると、休止期間周波数fck2を1〜0.1Hz程度に設定することができる。
また、IGZOTFTは上述のようにオン電流が大きいので、IGZOTFTを用いた場合、a−SiTFTを用いた場合に比べてTFTのサイズを1/20程度に小さくすることができる。
なお、a−SiTFTを用いた場合は、IGZOTFTを用いた場合よりも低コストで本実施形態を実現することができる。
<1.8 効果>
本実施形態によれば、ゲートドライバモノリシック型の液晶表示装置において、1フレーム期間が走査期間T1および休止期間T2からなる。この休止期間T2においてゲートドライバ400内のシフトレジスタ410に与えられる第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の周波数である休止期間周波数fck2は、走査期間T1においてシフトレジスタ410に与えられる第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の周波数である走査期間周波数fck1よりも低い。このため、休止期間T2において、第2クロック信号CK2の電位が休止期間周期tck2毎にハイレベルになることにより、薄膜トランジスタM2が休止期間周期tck2毎にオン状態になる。これにより、休止期間T2中にゲートラインが受けるノイズ等の影響および薄膜トランジスタM2におけるしきい値変動が低減される。したがって、表示品位の低下を抑制すると共に、薄膜トランジスタM2の信頼性低下を抑制することができる。また、1フレーム期間が走査期間T1および休止期間T2からなることにより、1フレーム期間全体の駆動周波数が低減される。その結果、消費電力が低減される。さらに、ゲートドライバ400がモノリシック化されて形成されているので、液晶表示パネル700の額縁面積が縮小されると共に、ゲートドライバ400のコストが低減される。
また、本実施形態によれば、休止期間T2が走査期間T1よりも長く設けられているので、さらなる消費電力化を図ることができる。
IGZOTFTを本実施形態における双安定回路の各薄膜トランジスタとして用いた場合には、IGZOTFTのリーク電流が十分に小さいので、休止期間周波数fck2をさらに低くすることができる。このため、消費電力を低減することができる。また、この場合、IGZOTFTのオン電流が十分に大きいので、TFTサイズを十分に小さくすることができる。これにより、さらなる狭額縁化を図ることができる。
一方、a−SiTFTを本実施形態における双安定回路の各薄膜トランジスタとして用いた場合には、さらなる低コスト化を図ることができる。
<2.第2の実施形態>
<2.1 休止期間の動作>
図12は、本発明の第2の実施形態におけるゲートドライバ400の動作のうち、特に休止期間T2の動作を説明するための信号波形図である。なお、本実施形態は、休止期間の動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。図12に示すように、本実施形態における休止期間振幅Vck2は走査期間振幅Vck1よりも小さい。なお、休止期間T2において薄膜トランジスタM2を確実にオン状態にするためには、この休止期間振幅Vck2は薄膜トランジスタM2のしきい値電圧よりも大きい必要がある。すなわち、本実施形態における休止期間振幅Vck2は、走査期間振幅Vck1よりも小さく且つ薄膜トランジスタM2のしきい値電圧よりも大きい。
<2.2 効果>
本実施形態によれば、休止期間T2における第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の振幅である休止期間振幅Vck2が、走査期間T1における第1ゲートクロック信号GCKおよび第2ゲートクロック信号GCK2の振幅である走査期間振幅Vck1よりも小さい。このため、さらなる低消費電力化を図ることができる。また、休止期間T2に薄膜トランジスタM2に掛かるゲートバイアスストレスがさらに低減されるので、この薄膜トランジスタM2のさらなる高信頼性化を図ることができる。
<3.第3の実施形態>
<3.1 双安定回路の構成>
図13は、本発明の第3の実施形態における各双安定回路の構成を示す回路図である。なお、本実施形態は、双安定回路の構成および動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。図13に示すように、本実施形態における双安定回路は、第1の実施形態における双安定回路に第1ノードプルダウン駆動部61、薄膜トランジスタ(スイッチング素子)M9、および入力端子45が加わったものである。ここで、入力端子45は、後述の初期化信号RSTを受け取るための端子である。第1ノードプルダウン駆動部61は、4個の薄膜トランジスタM5〜M8により構成されている。
次に、この双安定回路内における構成要素間の接続関係について説明する。なお、上記第1の実施形態と共通する事項については説明を省略する。薄膜トランジスタM5のソース端子、薄膜トランジスタM6のドレイン端子、薄膜トランジスタM7のドレイン端子、および薄膜トランジスタM8のゲート端子は互いに接続されている。以下では、これらが互いに接続されている接続点(配線)のことを便宜上「第2ノード」という。この第2ノードには符号N2を付す。このように、第1ノードプルダウン駆動部61の内部にはこの第2ノードN2が含まれている。
薄膜トランジスタM5については、ゲート端子およびドレイン端子が入力端子42に接続され(すなわち、ダイオード接続になっている)、ソース端子が第2ノードN2に接続されている。薄膜トランジスタM6については、ゲート端子が入力端子41に接続され、ドレイン端子が第2ノードN2に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。薄膜トランジスタM7については、ゲート端子が第1ノードN1に接続され、ドレイン端子が第2ノードN2に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。薄膜トランジスタM8については、ゲート端子が第2ノードN2に接続され、ドレイン端子が第1ノードN1に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。薄膜トランジスタM9については、ゲート端子が入力端子45に接続され、ドレイン端子が第1ノードN1に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。
次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタM5は、第2クロック信号CK2の電位がハイレベルになっているときに、第2ノードN2の電位をハイレベルに向けて変化させる。薄膜トランジスタM6は、第1クロック信号CK1の電位がハイレベルになっているときに、第2ノードN2の電位をVss電位に向けて変化させる。薄膜トランジスタM7は、第1ノードN1の電位がハイレベルになっているときに、第2ノードN2の電位をVss電位に向けて変化させる。薄膜トランジスタM8は、第2ノードN2の電位がハイレベルになっているときに、第1ノードN1の電位をVss電位に向けて変化させる。薄膜トランジスタM9は、初期化信号RSTの電位がハイレベルになっているときに、第1ノードN1の電位をVss電位に向けて変化させる。
初期化信号RSTは、各走査期間T1の開始直前の1水平走査期間(言い換えると、休止期間T2の最後の1水平走査期間)においてハイレベル電位になる。なお、これに代えて、この初期化信号RSTが、各走査期間T1の終了直後の1水平走査期間(言い換えると、休止期間T2の最初の1水平走査期間)においてハイレベル電位となるようにしても良い。この場合、この初期化信号RSTとして、上述のダミー段40(m+1)の状態信号Zまたはゲートエンドパルス信号GEPを用いることができる。
本実施形態においては、薄膜トランジスタM5によって第2ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタM6によって第1の第2ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタM7によって第2の第2ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタM8によって非選択時第1ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタM9によって初期化時第1ノードプルダウン用スイッチング素子が実現されている。
<3.2 双安定回路の動作>
図14は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に走査期間T1での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。
走査期間T1の開始直前の1水平走査期間、すなわち、先行のフレーム期間における休止期間T2の最後の1水平走査期間では、初期化信号RSTの電位がローレベルからハイレベルに変化する。このため、薄膜トランジスタM9がオン状態になる。これにより、第1ノードN1の電位が確実にローレベルになる。このように、本実施形態では各双安定回路において初期化動作が行われる。そして、走査期間T1が開始すると、初期化信号RSTの電位がハイレベルからローレベルに変化するので、薄膜トランジスタM9がオフ状態になることにより初期化動作が終了する。
セット期間になると(時点t0になると)、セット信号Sの電位がローレベルからハイレベルに変化する。薄膜トランジスタM3が図13に示すようにダイオード接続となっているので、セット信号Sの電位がハイレベルになることによって薄膜トランジスタM3がオン状態になり、コンデンサC1が充電(ここではプリチャージ)される。これにより、第1ノードN1の電位がローレベルからハイレベルに変化し、薄膜トランジスタM1がオン状態となる。しかし、セット期間では、第1ゲートクロック信号GCK1(第1クロック信号CK1)の電位がローレベルとなっているので、状態信号Zの電位はローレベルで維持される。またこのとき、本実施形態では、第2ゲートクロック信号GCK2(第2クロック信号CK2)の電位がハイレベルになることにより薄膜トランジスタM5がオン状態になるが、一方で、上述のように第1ノードN1の電位がハイレベルになることにより薄膜トランジスタM7もオン状態になる。このため、第2ノードN2の電位はハイレベルとはならない(ただし、図14に示すように僅かに電位が上昇する)。なお、薄膜トランジスタM7のオン抵抗は、薄膜トランジスタM5のオン抵抗よりも十分に小さいことが望ましい。より具体的には、薄膜トランジスタM7のチャネル幅を薄膜トランジスタM5のチャネル幅よりも十分に大きく設計する。
選択期間になると(時点t1になると)、セット信号Sがハイレベルからローレベルに変化する。これにより、薄膜トランジスタM3がオフ状態になる。このとき、第1ノードN1はフローティング状態になる。この時点t1では、第1ゲートクロック信号GCK1の電位がローレベルからハイレベルに変化する。薄膜トランジスタM1はオン状態でありゲート容量が存在するので、入力端子41の電位の上昇に伴って第1ノードN1の電位も上昇する(第1ノードN1がブートストラップされる)。この際、コンデンサC1は第1ノードN1の電位上昇を促進するように働く。その結果、薄膜トランジスタM1のゲート電位は十分に高いレベルになるので、第1ゲートクロック信号GCK1のハイレベル(Vdd電位)まで状態信号Zの電位が上昇する。またこのとき、第1ゲートクロック信号GCK1の電位がハイレベルになることにより薄膜トランジスタM6がオン状態になる。このため、第2ノードN2の電位が確実にローレベルに維持される。
リセット期間になると(時点t2になると)、第1ゲートクロック信号GCK1の電位がハイレベルからローレベルに変化する。時点t2には薄膜トランジスタM1がオン状態となっているので、入力端子41の電位の低下と共に状態信号Zの電位が低下する。このように状態信号Zの電位が低下することによって、コンデンサC1を介して第1ノードN1の電位も低下する。また、リセット期間には、リセット信号Rがローレベルからハイレベルに変化する。このため、薄膜トランジスタM4がオン状態になる。その結果、リセット期間には、第1ノードN1の電位が確実にローレベルに低下する。さらに、リセット期間には、第2ゲートクロック信号GCK2(第2クロック信号CK2)がローレベルからハイレベルに変化する。このため、薄膜トランジスタM2がオン状態になるので、状態信号Zの電位が確実にローレベルに低下する。また、本実施形態ではさらに、薄膜トランジスタM5がオン状態になることにより第2ノードN2の電位がハイレベルになる。このため、薄膜トランジスタM8がオン状態になる。これにより、第1ノードN1の電位がより確実にローレベルに低下する。
通常動作期間では、第2ゲートクロック信号GCK2の電位が1水平走査期間毎にハイレベルとローレベルとを繰り返すことにより、薄膜トランジスタM2が1水平走査期間毎にオン状態になる。このため、状態信号Zの電位を確実にローレベルに維持することができる。
ところで、通常動作期間では第1ノードN1がフローティング状態となっているので、薄膜トランジスタM1のゲート−ドレイン間の寄生容量の存在により、第1クロック信号CKの電位変動に起因して第1ノードN1の電位が変動し得る。しかし本実施形態では、薄膜トランジスタM5およびM6が互いに1水平走査期間だけずれて1水平走査期間毎にオン状態とオフ状態とを繰り返すことにより、第2ノードN2の電位が1水平走査期間毎にオンレベルとオフレベルとを繰り返す。このため、薄膜トランジスタM8が1水平走査期間毎にオン状態とオフ状態とを繰り返す。これにより、通常動作期間において第1ノードの電位をローレベルに維持することができる。
図15は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に休止期間T2での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。図15に示すように、上記第1の実施形態と異なり本実施形態では、第2ノードN2の電位が休止期間周期tck2毎にハイレベルになる。このため、薄膜トランジスタM8が休止期間周期tck2毎にオン状態になる。これにより、上記通常動作期間のみならず休止期間T2においても、第1ノードN1の電位が確実にローレベルに維持される。
以上のように、第1ノードプルダウン駆動部61は、当該第1ノードプルダウン駆動部61を構成する薄膜トランジスタM5〜M8が接続された第2ノードN2の電位に基づいて、ハイレベル電位の走査信号を出力端子51に与えるための動作が行われる期間以外において、すなわち、リセット期間、通常動作期間、および休止期間T2において、第1ノードN1の電位をオフレベルに維持する動作を行う。
<3.3 効果>
本実施形態によれば、第1ノードプルダウン駆動部61により、ハイレベル電位の走査信号を出力端子51に与えるための動作が行われる期間以外において、すなわち、リセット期間、通常動作期間、および休止期間T2において、第1ノードN1の電位をオフレベルに維持する動作が行われる。このため、回路動作の安定化を図ることができる。特に、薄膜トランジスタM1のサイズが大きいとき、ゲート−ドレイン間の寄生容量が大きくなるためクロックノイズを受けやすいが、そういった場合でも第1ノードN1の電位を安定的にオフレベルに維持することが可能となる。
また、本実施形態によれば、各走査期間T1の開始直前の1水平走査期間において薄膜トランジスタM9により第1ノードN1の電位がオフレベルにリセットされる。このため、回路動作のさらなる安定化を図ることができる。
<4.第4の実施形態>
<4.1 双安定回路の構成>
図16は、本発明の第4の実施形態における各双安定回路の構成を示す回路図である。なお、本実施形態は、双安定回路の構成および動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。図16に示すように、本実施形態における双安定回路は、第1の実施形態における双安定回路に出力バッファ部62、出力端子52、および直流電源電位Vdd(この電位の大きさのことを上記「Vdd電位」ともいう)を受け取るための入力端子が加わったものである。出力バッファ部62は、3個の薄膜トランジスタ(スイッチング素子)M10〜M12により構成されている。本実施形態における双安定回路は、上記第1の実施形態における状態信号Zに加えて状態信号Qを出力する構成となっている。出力端子52は、この状態信号Qを出力するための端子である。本実施形態における状態信号Zは、後段のセット信号Sおよび前段のリセット信号としてのみ用いられる。一方、状態信号Qは、走査信号としてゲートラインに与えられる。
次に、この双安定回路内における構成要素間の接続関係について説明する。なお、上記第1の実施形態と共通する事項については説明を省略する。薄膜トランジスタM10については、ゲート端子が第1ノードN1に接続され、ドレイン端子が直流電源電位Vdd用の入力端子に接続され、ソース端子が出力端子52に接続されている。薄膜トランジスタM11については、ゲート端子が入力端子42に接続され、ドレイン端子が出力端子52に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。薄膜トランジスタM12については、ゲート端子が入力端子44に接続され、ドレイン端子が出力端子52に接続され、ソース端子が直流電源電位Vss用の入力端子に接続されている。なお、薄膜トランジスタM10のドレイン端子に与える電位は上記直流電源電位Vddに限定されるものではなく、例えば、Vdd電位よりも高い固定電位であっても良い。また、薄膜トランジスタM10のドレイン端子に与える電位は選択期間において少なくとも固定電位であれば良い。
次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタM10は、第1ノードN1の電位がハイレベルになっているときに、出力端子52の電位をVdd電位に向けて変化させる。薄膜トランジスタM11は、第2クロック信号CK2の電位がハイレベルになっているときに、出力端子52の電位をVss電位に向けて変化させる。薄膜トランジスタM12は、リセット信号Rの電位がハイレベルになっているときに、出力端子52の電位をVss電位に向けて変化させる。
本実施形態においては、薄膜トランジスタM10によって第2出力ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタM11によって第1の第2出力ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタM12によって第2の第2出力ノードプルダウン用スイッチング素子が実現されている。また、出力端子52によって第2出力ノードが実現されている。また、状態信号Zによって第1出力信号が実現され、状態信号Qによって第2出力信号が実現されている。
<4.2 双安定回路の動作>
図17は、本実施形態におけるi段目の双安定回路40(i)の動作のうち、特に走査期間T1での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。
セット期間になると(時点t0になると)、セット信号Sの電位がローレベルからハイレベルに変化する。薄膜トランジスタM3が図17に示すようにダイオード接続となっているので、セット信号Sがハイレベルになることによって薄膜トランジスタM3がオン状態になり、コンデンサC1が充電(ここではプリチャージ)される。これにより、第1ノードN1の電位がローレベルからハイレベルに変化し、薄膜トランジスタM1がオン状態となる。しかし、セット期間では、第1ゲートクロック信号GCK1(第1クロック信号CK1)の電位がローレベルとなっているので、状態信号Zの電位はローレベルで維持される。またこのとき、本実施形態では、セット信号Sの電位がハイレベルになることによって、薄膜トランジスタM10がオン状態になる。このため、図17に示すように状態信号Q(出力端子52)の電位が上昇する。より詳細には、このとき第2クロック信号CK2がハイレベルになることにより薄膜トランジスタM11がオン状態になっているので、状態信号Qは、Vdd電位とVss電位との電位差を薄膜トランジスタM10のオン抵抗と薄膜トランジスタM11のオン抵抗とで抵抗分割した電位まで上昇する。この出力端子52の電位上昇により、この出力端子52に接続されているゲートラインに対応する画素形成部にセット期間においてソース信号が書き込まれる可能性がある。しかし、セット期間の後続の選択期間において所望のソース信号がこの画素形成部に書き込まれるので、表示品位には影響しない。
選択期間になると(時点t1になると)、セット信号Sがハイレベルからローレベルに変化する。これにより、薄膜トランジスタM3がオフ状態になる。このとき、第1ノードN1はフローティング状態になる。この時点t1では、第1ゲートクロック信号GCK1の電位がローレベルからハイレベルに変化する。薄膜トランジスタM1はオン状態でありゲート容量が存在するので、入力端子41の電位の上昇に伴って第1ノードN1の電位も上昇する(第1ノードN1がブートストラップされる)。この際、コンデンサC1は第1ノードN1の電位上昇を促進するように働く。その結果、薄膜トランジスタM1のゲート電位は十分に高いレベルになるので、第1ゲートクロック信号GCK1のハイレベル(Vdd電位)まで状態信号Zの電位が上昇する。これと同時に、薄膜トランジスタM10が完全にオン状態になるので、この双安定回路の出力端子52に接続されているゲートラインが選択状態となるために十分なレベル(Vdd電位)にまで状態信号Qの電位が上昇する。
リセット期間になると(時点t2になると)、第1ゲートクロック信号GCK1の電位がハイレベルからローレベルに変化する。時点t2には薄膜トランジスタM1がオン状態となっているので、入力端子41の電位の低下と共に状態信号Zの電位が低下する。このように状態信号Zの電位が低下することによって、コンデンサC1を介して第1ノードN1の電位も低下する。また、リセット期間には、リセット信号Rがローレベルからハイレベルに変化する。このため、薄膜トランジスタM4がオン状態になる。その結果、リセット期間には、第1ノードN1の電位が確実にローレベルに低下する。さらに、リセット期間には、第2ゲートクロック信号GCK2(第2クロック信号CK2)がローレベルからハイレベルに変化する。このため、薄膜トランジスタM2およびM11がオン状態になるので、状態信号Zの電位および状態信号Qの電位がそれぞれ確実にローレベルに低下する。
通常動作期間では、第2ゲートクロック信号GCK2の電位が1水平走査期間毎にハイレベルとローレベルとを繰り返すことにより、薄膜トランジスタM2およびM11が1水平走査期間毎にオン状態になる。このため、状態信号Zの電位および状態信号Qの電位をそれぞれ確実にローレベルに維持することができる。
なお、休止期間T2においては、上記第1の実施形態と同様に、第2ゲートクロック信号GCK2(第2クロック信号CK2)の電位が休止期間周期tck2毎にハイレベルになる。このため、薄膜トランジスタM2およびM11が休止期間周期tck2毎にオン状態になる。このため、休止期間T2において状態信号ZおよびQのそれぞれの電位を確実にローレベルに維持することができる。
<4.3 効果>
本実施形態では、各双安定回路において、後段のセット信号Sおよび前段のリセット信号として用いられる状態信号Zが薄膜トランジスタM1を介して出力端子51から出力され、走査信号としてゲートラインに与えられる状態信号Qが薄膜トランジスタM10を介して出力端子52から出力される。このように、ゲートラインを駆動するための薄膜トランジスタM10と前段および後段の双安定回路を駆動するための薄膜トランジスタM1とが別個に設けられているので、薄膜トランジスタM1のサイズを小さくすることができる。このため、ゲートクロック信号GCKに対する負荷容量が小さくなるので、さらなる低消費電力化を図ることができる。また、さらなる狭額縁化を図ることができる。
<5.第5の実施形態>
<5.1 シフトレジスタの構成および動作>
図18は、本発明の第5の実施形態におけるシフトレジスタ410の構成を示すブロック図である。なお、本実施形態は、シフトレジスタ410の構成および動作を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。本実施形態では、表示制御回路200からゲートドライバ400に与えられるゲートクロック信号GCKが、3相のゲートクロック信号GCK1〜GCK3からなっている。以下では、ゲートクロック信号GCK3を「第3ゲートクロック信号」という。これらの第1ゲートクロック信号GCK1、第2ゲートクロック信号GCK2、および第3ゲートクロック信号GCK3は互いに1水平走査期間だけ位相がずれており、いずれも3水平走査期間中の1水平走査期間だけハイレベル電位(Vdd電位)になる(ただし、休止期間T2を除く)。
シフトレジスタ410の各段(各双安定回路)の入力端子に与えられる信号は次のようになっている。i−2段目には、第1ゲートクロック信号GCK1が第1クロック信号CK1として与えられ、第2ゲートクロック信号GCK2が第2クロック信号CK2として与えられる。i−1段目には、第2ゲートクロック信号GCK2が第1クロック信号CK1として与えられ、第3ゲートクロック信号GCK3が第2クロック信号CK2として与えられる。i段目には、第3ゲートクロック信号GCK3が第1クロック信号CK1として与えられ、第1ゲートクロック信号GCK1が第2クロック信号CK2として与えられる。なお、セット信号Sおよびリセット信号Rを受け取るための端子に与えられる信号については上記第1の実施形態と同様であるので説明を省略する。
以上のような構成において、シフトレジスタ410の1段目40(1)にセット信号Sとしてのゲートスタートパルス信号GSPが与えられると、第1ゲートクロック信号GCK1、第2ゲートクロック信号GCK2、および第3ゲートクロック信号GCK3に基づいて、図19に示すように、1水平走査期間ずつ順次にハイレベル電位となる走査信号が表示部600内のゲートラインに与えられる。
<5.2 消費電力>
一般に、ゲートドライバの駆動に要する消費電力W(以下単に「消費電力W」という)は、下記の式(1)により求められる。
W=n×f×(Cp+Ct)×V2 …(1)
ここで、nはゲートクロック信号GCKの相数を、fはゲートクロック信号GCKの周波数を、Cpは配線容量を、Ctは薄膜トランジスタの負荷容量を表す。
上記第1の実施形態では、ゲートクロック信号GCKの相数が2である。このため、上記式(1)より、上記第1の実施形態における消費電力Wは下記の式(2)により表すことができる。
W=2×f×(Cp+Ct)×V2 …(2)
一方、本実施形態では、ゲートクロック信号GCKの相数が3である。また、ゲートクロック信号GCKの各相(以下単に「各相」という)に着目した場合に、本実施形態における、当該各相が与えられる双安定回路の入力端子41または42の数(以下「接続数」という)が、上記第1の実施形態における接続数よりも少なくなる。これは、各相に対する薄膜トランジスタの負荷容量が小さくなることを意味する。上記第1の実施形態では、各相が、1段毎に入力端子41または42に交互に与えられているので、接続数はmである。なお、ここでは便宜上ダミー段40(m+1)を考慮していない。一方本実施形態では、各相が、1段おきに且つ1段毎に入力端子41または42に交互に与えられているので、接続数は(2/3)×mである。すなわち、本実施形態における各相に対する薄膜トランジスタの負荷容量は、上記第1の実施形態における負荷容量の2/3になる。したがって、上記式(1)により、本実施形態における消費電力Wは下記の式(3)により表すことができる。
W=3×f×(Cp+(2/3)×Ct)×V2 …(3)
ここで、Cp=Ct/3であると仮定すると、上記式(2)および式(3)をそれぞれ下記の式(4)および(5)により表すことができる。
W=2.67×f×Ct×V2 …(4)
W=2×f×Ct×V2 …(5)
上記式(4)および(5)から、本実施形態では、上記第1の実施形態よりも30%程度消費電力Wを低減できることがわかる。
<5.3 効果>
本実施形態によれば、ゲートクロック信号GCKの相数が3となる。このため、各相が与えられる双安定回路の入力端子41または42の数(接続数)が、上記第1の実施形態における接続数よりも少なくなる。このため、各相に対する薄膜トランジスタの負荷容量が小さくなる。したがって、さらなる低消費電力化を図ることができる。
<6.第6の実施形態>
<6.1 ゲートドライバの構成>
図20は、本発明の第6の実施形態におけるゲートドライバ400の構成を説明するためのブロック図である。なお、本実施形態は、ゲートドライバ400の構成を除き上記第1の実施形態と同様であるので、当該同様の部分についての説明を省略する。上記第1の実施形態では表示部600の片側にゲートドライバ400が設けられているが(図1および図2を参照)、本実施形態では、図20に示すように表示部600の両側にゲートドライバがそれぞれ設けられている。すなわち、本実施形態におけるゲートドライバ400は、表示部600に対して一方(図面左側)に位置するゲートドライバ400a(以下「第1ゲートドライバ」という)および表示部600に対して他方(図面右側)に位置するゲートドライバ400b(以下「第2ゲートドライバ」という)により構成されている。
図20に示すように、第1ゲートドライバ400aはシフトレジスタ410a(以下「第1シフトレジスタ」という)により構成されている。第2ゲートドライバ400bはシフトレジスタ410b(以下「第2シフトレジスタ」という)により構成されている。
図21は、本実施形態におけるシフトレジスタ(第1シフトレジスタ410aおよび第2シフトレジスタ410b)の構成を説明するためのブロック図である。図20および図21に示すように、第1シフトレジスタ410aは、上記第1の実施形態におけるシフトレジスタ410内の、奇数段目の双安定回路およびダミー段40(m+1)により構成されている。第2シフトレジスタ410bは、上記第1の実施形態におけるシフトレジスタ410内の、偶数段目の双安定回路により構成されている。なお、各双安定回路に入出力される信号については、上記第1の実施形態と同様であるのでその説明を省略する。
<6.2 効果>
本実施形態によれば、シフトレジスタ1段あたりのレイアウトピッチ(ソースラインの延びる方向におけるサイズ)が画素サイズの約2倍になる。このため、上記第1の実施形態よりも、画素アレイの設計に際してレイアウトパターンの自由度が増す。これにより、例えば、さらなる狭額縁化を図ることができる。
<7.その他>
上記各実施形態において、ゲートクロック信号GCKの周波数および振幅の制御は表示制御回路200において行われることが望ましいが、ゲートドライバ400においてこのような制御が行われる構成としても良い。
本発明における双安定回路の構成は上記各実施形態に例示されたものに限定されるものではなく、種々変形可能である。
上記第1の実施形態ではゲートクロック信号GCKが2相からなり、上記第5の実施形態ではゲートクロック信号GCKが3相からなっているが、本発明はこれに限定されるものではない。ゲートクロック信号GCKが4相以上からなっていても良い。
上記各実施形態では、双安定回路内に設けられている薄膜トランジスタはすべてnチャネル型であるものとして説明したが、本発明はこれに限定されるものではない。双安定回路内に設けられている薄膜トランジスタがpチャネル型であっても本発明を適用することができる。
上記各実施形態では液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機EL(Electro Luminescence)表示装置等の他の表示装置にも本発明を適用することができる。また、その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。
以上により、本発明によれば、表示品位の低下および走査信号線駆動回路内のスイッチング素子の信頼性低下を抑制しつつ、消費電力を低減した表示装置、および当該表示装置内の走査信号線の駆動方法を提供することができる。
本発明は、ドライバモノリシック型の表示装置に適用することができる。
40(1)〜40(m)…双安定回路
40(m+1)…双安定回路(ダミー段)
41〜45…入力端子(入力ノード)
51、52…出力端子(出力ノード)
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
400a…第1ゲートドライバ(第1走査信号線駆動回路)
400b…第2ゲートドライバ(第2走査信号線駆動回路)
410…シフトレジスタ
600…表示部
700…液晶表示パネル
M1〜M12…薄膜トランジスタ(スイッチング素子)
C1…コンデンサ(容量素子)
N1…第1ノード
N2…第2ノード
GSP…ゲートスタートパルス信号
S…セット信号
R…リセット信号
RST…初期化信号
GOUT(1)〜GOUT(m)…走査信号
T1…走査期間
T2…休止期間
tck1…走査期間周期
tck2…休止期間周期
fck1…走査期間周波数
fck2…休止期間周波数
Vck1…走査期間振幅
Vck2…休止期間振幅
Vss…ローレベルの直流電源電位
Vdd…ハイレベルの直流電源電位

Claims (19)

  1. 複数の走査信号線を含み、画像を表示するための表示部と、
    前記表示部と一体的に形成され、前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
    前記走査信号線駆動回路にオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備え、
    前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
    各双安定回路は、
    前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
    前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
    前記出力信号を出力するための第1出力ノードと、
    前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
    前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
    前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数が低く、かつ、前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする、表示装置。
  2. 前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする、請求項1に記載の表示装置。
  3. 前記休止期間が前記走査期間よりも長いことを特徴とする、請求項1に記載の表示装置。
  4. 各双安定回路は、
    該双安定回路の前段の双安定回路の出力信号をセット信号として受け取るための第3入力ノードと、
    該双安定回路の後段の双安定回路の出力信号をリセット信号として受け取るための第4入力ノードと、
    前記セット信号に基づいて、前記第1ノードの電位をオンレベルに向けて変化させる第1ノードプルアップ用スイッチング素子と、
    前記第4入力ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられたリセット時第1ノードプルダウン用スイッチング素子とをさらに有することを特徴とする、請求項1に記載の表示装置。
  5. 各双安定回路は、前記第1ノードに一端が接続され、前記第1出力ノードに他端が接続された容量素子をさらに有することを特徴とする、請求項4に記載の表示装置。
  6. 各双安定回路は、オンレベルの前記走査信号を前記第1出力ノードに与えるための動作が行われる期間以外において、内部の第2ノードの電位に基づいて前記第1ノードの電位をオフレベルに維持するための第1ノードプルダウン駆動部をさらに有することを特徴とする、請求項5に記載の表示装置。
  7. 前記第1ノードプルダウン駆動部は、
    前記第2クロック信号に基づいて、前記第2ノードの電位をオンレベルに向けて変化させる第2ノードプルアップ用スイッチング素子と、
    前記第1入力ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2ノードプルダウン用スイッチング素子と、
    前記第1ノードに制御端子が接続され、前記第2ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2ノードプルダウン用スイッチング素子と、
    前記第2ノードに制御端子が接続され、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた非選択時第1ノードプルダウン用スイッチング素子とを有することを特徴とする、請求項6に記載の表示装置。
  8. 各双安定回路は、前記休止期間の終了時にオンレベルになる初期化信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた初期化時第1ノードプルダウン用スイッチング素子をさらに有することを特徴とする、請求項4に記載の表示装置。
  9. 各双安定回路は第2出力ノードをさらに有し、
    前記出力信号が、第1出力信号および第2出力信号からなり、
    前記第1出力信号および前記第2出力信号が前記第1出力ノードおよび前記第2出力ノードからそれぞれ出力され、
    各双安定回路の前段の双安定回路の前記第1出力信号が前記セット信号であり、
    各双安定回路の後段の双安定回路の前記第1出力信号が前記リセット信号であり、
    各双安定回路は、
    前記第1ノードに制御端子が接続され、所定の電位が第1導通端子に与えられ、前記第2出力ノードに第2導通端子が接続された第2出力ノードプルアップ用スイッチング素子と、
    前記第2入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1の第2出力ノードプルダウン用スイッチング素子とを有することを特徴とする、請求項4に記載の表示装置。
  10. 各双安定回路は、前記第4入力ノードに制御端子が接続され、前記第2出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第2の第2出力ノードプルダウン用スイッチング素子をさらに有することを特徴とする、請求項9に記載の表示装置。
  11. 前記所定の電位が固定電位であることを特徴とする、請求項9に記載の表示装置。
  12. 前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする、請求項1に記載の表示装置。
  13. 前記走査信号線駆動回路は、
    前記表示部に対して一方に位置する第1走査信号線駆動回路と、
    前記表示部に対して他方に位置する第2走査信号線駆動回路とにより構成されることを特徴とする、請求項1に記載の表示装置。
  14. 前記走査信号線駆動回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項1から13までのいずれか1項に記載の表示装置。
  15. 前記走査信号線駆動回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項1から13までのいずれか1項に記載の表示装置。
  16. 複数の走査信号線を含み、画像を表示するための表示部と、該表示部と一体的に形成され、該複数の走査信号線を駆動するための走査信号線駆動回路と、該走査信号線駆動回路に第1レベルと第2レベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備える表示装置における該複数の走査信号線の駆動方法であって、
    前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
    前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数を低くするステップとを備え、
    前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
    各双安定回路は、
    前記複数のクロック信号のうちの1つを第1クロック信号として受け取るための第1入力ノードと、
    前記複数のクロック信号のうちの1つを第2クロック信号として受け取るための第2入力ノードと、
    前記出力信号を出力するための第1出力ノードと、
    前記第1入力ノードに第1導通端子が接続され、前記第1出力ノードに第2導通端子が接続され、制御端子が接続された第1ノードの電位に基づいて前記出力信号を前記第1出力ノードに与える第1出力ノードプルアップ用スイッチング素子と、
    前記第2入力ノードに制御端子が接続され、前記第1出力ノードに第1導通端子が接続され、オフレベルの電位が第2導通端子に与えられた第1出力ノードプルダウン用スイッチング素子とを有し、
    前記休止期間において前記第1出力ノードプルダウン用スイッチング素子が前記第2クロック信号により周期的にオン状態となることを特徴とする、駆動方法。
  17. 前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする、請求項16に記載の駆動方法。
  18. 前記休止期間が前記走査期間よりも長いことを特徴とする、請求項16に記載の駆動方法。
  19. 前記複数のクロック信号が、互いに位相の異なる3相以上のクロック信号であることを特徴とする、請求項16に記載の駆動方法。
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