JP6246976B2 - シフトレジスタ回路およびそれを備えた表示装置 - Google Patents

シフトレジスタ回路およびそれを備えた表示装置 Download PDF

Info

Publication number
JP6246976B2
JP6246976B2 JP2017502086A JP2017502086A JP6246976B2 JP 6246976 B2 JP6246976 B2 JP 6246976B2 JP 2017502086 A JP2017502086 A JP 2017502086A JP 2017502086 A JP2017502086 A JP 2017502086A JP 6246976 B2 JP6246976 B2 JP 6246976B2
Authority
JP
Japan
Prior art keywords
internal node
output
clock signal
node
shift register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017502086A
Other languages
English (en)
Other versions
JPWO2016136528A1 (ja
Inventor
小川　康行
康行 小川
山本　薫
薫 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JPWO2016136528A1 publication Critical patent/JPWO2016136528A1/ja
Application granted granted Critical
Publication of JP6246976B2 publication Critical patent/JP6246976B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)

Description

本発明は、シフトレジスタ回路およびそれを備えた表示装置に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動するためのシフトレジスタ回路に関する。
近年、液晶表示装置等の表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは表示パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた表示装置では、従来、典型的には、アモルファスシリコン（ａ−Ｓｉ）を用いた薄膜トランジスタが駆動素子として採用されていた。しかしながら、近年、多結晶シリコン，微結晶シリコン，酸化物半導体（例えば、酸化インジウムガリウム亜鉛）などを用いた薄膜トランジスタが駆動素子として採用されつつある。特に酸化物半導体を用いた薄膜トランジスタを駆動素子として採用することにより、低消費電力化や高精細化が進められている。
ところで、アクティブマトリクス型の表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。例えば、液晶表示装置においては、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。また、液晶表示装置には、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタ回路によって構成されている。そして、シフトレジスタ回路の各段（以下、シフトレジスタ回路の各段を構成する回路のことを「単位回路」という）から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。
図２１は、従来の単位回路の最も簡単な構成を示す回路図である。この単位回路は、４個の薄膜トランジスタＭ８１〜Ｍ８４と、１個のブートストラップ容量Ｃｂとを備えている。また、この単位回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、３個の入力端子８１〜８３と１個の出力端子８８とを有している。ここで、入力信号Ｓを受け取る入力端子には符号８１を付し、クロック信号ＣＫＡを受け取る入力端子には符号８２を付し、リセット信号Ｒを受け取る入力端子には符号８３を付し、出力信号Ｑを出力する出力端子には符号８８を付している。薄膜トランジスタＭ８１のソース端子，薄膜トランジスタＭ８２のドレイン端子，薄膜トランジスタＭ８３のゲート端子，およびブートストラップ容量Ｃｂの一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「内部ノード」という。この内部ノードには符号ＶＣを付している。
以上のような構成において、内部ノードＶＣがプリチャージされた状態の時にクロック信号ＣＫＡがローレベル（オフレベル）からハイレベル（オンレベル）に変化すると、ブートストラップ容量Ｃｂによるブートストラップ効果によって内部ノードＶＣの電位が大きく上昇し、薄膜トランジスタＭ８３のゲート端子には大きな電圧が印加される。これにより、ハイレベルのクロック信号ＣＫＡがそのままのレベルで薄膜トランジスタＭ８３を通過して出力端子８８に与えられる。このようにして、この単位回路の出力端子８８に接続されたゲートバスラインが選択状態となる。
ところが、クロック信号ＣＫＡはクロック動作を繰り返しているので、この単位回路の出力端子８８に接続されたゲートバスラインが非選択状態で維持されるべき期間（以下、「非選択期間」という。）に、薄膜トランジスタＭ８３の寄生容量の存在に起因してクロック信号ＣＫＡのノイズ（クロックノイズ）が内部ノードＶＣに混入することがある。これにより内部ノードＶＣの電位が上昇すると、薄膜トランジスタＭ８３にリーク電流が流れて出力端子８８の電位が上昇する。その結果、動作不良が生じる。
そこで、一般的には、動作不良の発生を防止するために、内部ノードＶＣの電位や出力端子８８の電位を適宜のタイミングでローレベルに引き込むための回路素子が単位回路内に設けられている。しかしながら、近年、高精細化や狭額縁化の要求が高まっている。例えば、４００ｐｐｉを超える解像度を有する高精細パネルや１ｍｍ未満の額縁を有する狭額縁パネルの実現が望まれている。そこで、比較的少ない数の回路素子によってクロックノイズへの対策を施した（シフトレジスタ回路の）単位回路の構成として、図２２に示すような構成が提案されている。
図２２に示す単位回路は、クロック信号ＣＫＡに基づいて内部ノードＶＣ−出力端子９８間の電気的な接続状態を制御する薄膜トランジスタＭ９４と、クロック信号ＣＫＡとは逆位相のクロック信号ＣＫＢに基づいて内部ノードＶＣ−入力端子９１間の電気的な接続状態を制御する薄膜トランジスタＭ９３とを有することを特徴とする。このような構成において、クロック信号ＣＫＡがハイレベルの期間中には、薄膜トランジスタＭ９４がオン状態となり、内部ノードＶＣ−出力端子９８間が電気的に接続された状態となる。また、クロック信号ＣＫＡがローレベルの期間中には、薄膜トランジスタＭ９３がオン状態となり、内部ノードＶＣ−入力端子９１間が電気的に接続された状態となる。このようにして、クロックノイズによる内部ノードＶＣの電位の上昇が抑制されている。
日本の特開２００５−０５０５０２号公報
ところが、図２２に示した構成によれば、薄膜トランジスタＭ９５がデプレッション特性を有する場合に動作不良が生じることがある。これについて、図２３を参照しつつ、以下に説明する。ここでは、ｎ段目の内部ノードＶＣに着目する。なお、（ｎ−１）段目にクロック信号ＣＫＡとして与えられる信号とｎ段目にクロック信号ＣＫＢとして与えられる信号とは同じ信号であり、（ｎ−１）段目にクロック信号ＣＫＢとして与えられる信号とｎ段目にクロック信号ＣＫＡとして与えられる信号とは同じ信号である。
薄膜トランジスタＭ９５がデプレッション特性を有する場合、（ｎ−１）段目において、クロック信号ＣＫＡがハイレベルになると、薄膜トランジスタＭ９５にリーク電流が流れる。これにより、（ｎ−１）段目の出力端子９８の電位が上昇する。このとき、ｎ段目では、クロック信号ＣＫＢがハイレベルとなっているため薄膜トランジスタＭ９３はオン状態となる。これにより、上記リーク電流がｎ段目の内部ノードＶＣに流れ込む（図２３で符号９０１で示す矢印を参照）。また、各単位回路内の薄膜トランジスタＭ９６のゲート端子にはリセット信号（次段の出力端子９８から出力される出力信号）Ｒが与えられているので、薄膜トランジスタＭ９６がオン状態となるのは１垂直走査期間中に１回だけである。従って、ｎ段目の内部ノードＶＣが（ｎ−１）段目の薄膜トランジスタＭ９６を介してプルダウンされることは期待できない（図２３で符号９０２で示す矢印を参照）。以上より、（ｎ−１）段目からｎ段目に上記リーク電流が流れることにより、ｎ段目の内部ノードＶＣの電位が上昇する。同様の動作が繰り返されることにより、後段に大きなノイズが与えられる。以上のように、図２２に示した構成によれば、動作不良を生ずるおそれがある。
そこで本発明は、できるだけ少ない素子数で動作不良を生ずることなく表示装置の高精細化を可能とするシフトレジスタ回路を実現することを目的とする。
本発明の第１の局面は、表示装置の表示部に配設された複数の走査信号線を駆動するための複数の段からなるシフトレジスタ回路であって、
各段を構成する単位回路は、
内部ノードと、
対応する走査信号線に接続された出力ノードと、
前記内部ノードに制御端子が接続され、出力制御用クロック信号が第１の導通端子に与えられ、前記出力ノードに第２の導通端子が接続された出力制御用トランジスタと、
自段よりも前の段の出力ノードから出力されるオンレベルの信号に基づいて前記内部ノードをプリチャージする内部ノードプリチャージ部と、
前記内部ノードをプルダウンさせるための内部ノードプルダウン部と、
前記出力ノードをプルダウンさせるための出力ノードプルダウン部と
を含み、
前記内部ノードプルダウン部は、
前段の出力ノードがプルダウンされている期間の少なくとも一部の期間に、自段の内部ノードと前段の出力ノードとを電気的に接続することによって自段の内部ノードをプルダウンさせ、
前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号がオンレベルとなっている期間を通じて、自段の内部ノードと前段の出力ノードとを電気的に非接続とすることを特徴とする。
本発明の第２の局面は、本発明の第１の局面において、
前記内部ノードプルダウン部は、４相のクロック信号に含まれる位相の異なる複数のクロック信号に基づいて、クロック周期のおよそ４分の１の期間に前記内部ノードをプルダウンさせることを特徴とする。
本発明の第３の局面は、本発明の第２の局面において、
前記内部ノードプルダウン部は、自段の内部ノードと前段の出力ノードとの間に直列に接続された２個のトランジスタによって構成されていることを特徴とする。
本発明の第４の局面は、本発明の第３の局面において、
前記内部ノードプルダウン部は、前記２個のトランジスタとして、
前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号とは逆位相のクロック信号が制御端子に与えられる第１の内部ノードプルダウン用トランジスタと、
前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号よりも位相が９０度遅れているクロック信号が制御端子に与えられる第２の内部ノードプルダウン用トランジスタと
を含むことを特徴とする。
本発明の第５の局面は、本発明の第４の局面において、
前記出力ノードプルダウン部は、前記出力制御用クロック信号とは逆位相のクロック信号に基づいて、クロック周期のおよそ２分の１の期間に前記出力ノードをプルダウンさせることを特徴とする。
本発明の第６の局面は、本発明の第５の局面において、
前記出力ノードプルダウン部は、前記出力制御用クロック信号とは逆位相のクロック信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、前記出力制御用クロック信号が第２の導通端子に与えられる出力ノードプルダウン用トランジスタによって構成されていることを特徴とする。
本発明の第７の局面は、本発明の第１の局面において、
各段を構成する単位回路は、前記内部ノードに第１の導通端子が接続され、前記出力ノードに第２の導通端子が接続された第３の内部ノードプルダウン用トランジスタを更に含むことを特徴とする。
本発明の第８の局面は、本発明の第７の局面において、
前記第３の内部ノードプルダウン用トランジスタの制御端子には、前記出力制御用クロック信号が与えられることを特徴とする。
本発明の第９の局面は、本発明の第１の局面において、
前記内部ノードプリチャージ部は、前記内部ノードを、２段前の段の内部ノードのレベルを示す信号と前段の出力ノードから出力される信号とに基づいてプリチャージすることを特徴とする。
本発明の第１０の局面は、本発明の第１の局面において、
前記内部ノードプリチャージ部は、前段の出力ノードに制御端子および第１の導通端子が接続され、自段の内部ノードに第２の導通端子が接続された内部ノードプリチャージ用トランジスタを含むことを特徴とする。
本発明の第１１の局面は、本発明の第１の局面において、
各段を構成する単位回路は、前記内部ノードおよび前記出力ノードの双方をプルダウンさせる初期化部を更に含むことを特徴とする。
本発明の第１２の局面は、本発明の第１１の局面において、
前記初期化部は、
初期化信号が制御端子に与えられ、前記内部ノードに第１の導通端子が接続され、前記出力ノードに第２の導通端子が接続された第１の初期化用トランジスタと、
初期化信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、前記出力制御用クロック信号が第２の導通端子に与えられる第２の初期化用トランジスタとによって構成されていることを特徴とする。
本発明の第１３の局面は、本発明の第１の局面において、
前記出力制御用トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする。
本発明の第１４の局面は、本発明の第１の局面に係るシフトレジスタ回路を備えた表示装置である。
本発明の第１５の局面は、表示装置の表示部に配設された複数の走査信号線を駆動するための複数の段からなるシフトレジスタ回路であって、
各段を構成する単位回路は、
内部ノードと、
対応する走査信号線に接続された出力ノードと、
前記内部ノードに制御端子が接続され、出力制御用クロック信号が第１の導通端子に与えられ、前記出力ノードに第２の導通端子が接続された出力制御用トランジスタと、
自段よりも前の段の出力ノードから出力されるオンレベルの信号に基づいて前記内部ノードをプリチャージする内部ノードプリチャージ部と、
前記内部ノードをプルダウンさせるための内部ノードプルダウン部と、
前記出力ノードをプルダウンさせるための出力ノードプルダウン部と
を含み、
前記内部ノードプルダウン部は、
前段の出力制御用トランジスタの第１の導通端子に出力制御用クロック信号として与えられるクロック信号を受け取るクロック端子を含み、
前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号がオフレベルになっている期間の少なくとも一部の期間に、前記内部ノードと前記クロック端子とを電気的に接続することによって前記内部ノードをプルダウンさせ、
前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号がオンレベルとなっている期間を通じて、前記内部ノードと前記クロック端子とを電気的に非接続とすることを特徴とする。
本発明の第１６の局面は、本発明の第１５の局面に係るシフトレジスタ回路を備えた表示装置である。
本発明の第１の局面によれば、或る段において出力制御用クロック信号がオンレベルとなっている期間には、当該段の出力ノードと次段の内部ノードとは電気的に切り離された状態となる。このため、出力制御用トランジスタがデプレッション特性を有している場合でも、出力制御用トランジスタに生じたリーク電流は次段の単位回路の動作に影響を及ぼさない。また、或る段の内部ノードと前段の出力ノードとが電気的に接続されている時には、前段の出力ノードがプルダウンされている。このため、前段のクロックノイズや前段の出力ノードに生じたノイズに関わらず、自段の内部ノードのプルダウンが確実に行われる。以上より、比較的簡易な構成でクロックノイズなどのノイズに起因する動作不良の発生を抑制することのできるシフトレジスタ回路が実現される。
本発明の第２の局面によれば、本発明の第１の局面と同様の効果が得られる。
本発明の第３の局面によれば、少ない素子数で動作不良を生ずることなく表示装置の高精細化を可能とするシフトレジスタ回路が実現される。
本発明の第４の局面によれば、本発明の第３の局面と同様の効果が得られる。
本発明の第５の局面によれば、各単位回路において２分の１クロック周期毎に出力ノードがプルダウンされるので、ノイズに起因する動作不良の発生が抑制される。
本発明の第６の局面によれば、単位回路に設けられる端子の数を少なくしつつノイズに起因する動作不良の発生を抑制することが可能となる。
本発明の第７の局面によれば、非選択期間中に随時内部ノード−出力ノード間を電気的に接続された状態にすることにより、非選択期間中に出力制御用トランジスタをオフ状態で維持することが可能となる。これにより、出力制御用トランジスタの特性劣化が抑制される。
本発明の第８の局面によれば、内部ノードの電位が上昇しようとするタイミングで内部ノード−出力ノード間が電気的に接続された状態となるので、出力制御用トランジスタの特性劣化が効果的に抑制される。
本発明の第９の局面によれば、単位回路内の内部ノードは、ダイオード接続のトランジスタを介することなく充電される。このため、ブートストラップ動作が行われる前の内部ノードの充電電圧がきわめて高くなる。これにより、充分な大きさの電圧マージンが確保され、表示装置の信頼性を向上させることが可能となる。
本発明の第１０の局面によれば、ブートストラップ動作が行われる際に内部ノードからの電流のリークが防止される。
本発明の第１１の局面によれば、例えばシフトレジスタ回路の動作開始直前あるいは動作終了直後に、全ての単位回路を初期化すること（内部ノードや出力ノードの電荷を除去すること）が可能となる。これにより、単位回路内のトランジスタの特性劣化が抑制され、シフトレジスタ回路に関して安定した回路動作が実現される。
本発明の第１２の局面によれば、少ない数の回路素子で単位回路内のトランジスタの特性劣化を抑制することが可能となる。
本発明の第１３の局面によれば、低消費電力化や高精細化が可能となる。
本発明の第１４の局面によれば、本発明の第１の局面の効果を奏するシフトレジスタ回路を備えた表示装置が実現される。
本発明の第１５の局面によれば、前段の出力制御用トランジスタの第１の導通端子に出力制御用クロック信号として与えられるクロック信号を受け取るクロック端子と内部ノードとの電気的な接続状態を適宜に制御することにより、ノイズが生じても内部ノードのプルダウンが確実に行われる。また、各単位回路の出力ノードの負荷が小さくなる。これにより、動作電圧マージンを大きくすることが可能となり、シフトレジスタ回路の信頼性が向上する。
本発明の第１６の局面によれば、本発明の第１５の局面の効果を奏するシフトレジスタ回路を備えた表示装置が実現される。
本発明の第１の実施形態に係る液晶表示装置において、ゲートドライバ内のシフトレジスタ回路に含まれる単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバを形成するシフトレジスタ回路の構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、単位回路の動作を説明するための信号波形図である。 上記第１の実施形態において、非選択期間にクロック信号ＣＫＡがハイレベルになった時の単位回路の動作について説明するための図である。 本発明の第２の実施形態において、ゲートドライバを形成するシフトレジスタ回路の構成を示すブロック図である。 上記第２の実施形態における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 上記第２の実施形態において、単位回路の動作を説明するための信号波形図である。 本発明の第３の実施形態における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 上記第３の実施形態の変形例における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 本発明の第４の実施形態において、ゲートドライバを形成するシフトレジスタ回路の構成を示すブロック図である。 上記第４の実施形態における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 上記第４の実施形態において、単位回路の初期化について説明するための図である。 上記第４の実施形態の変形例における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 本発明の第５の実施形態において、ゲートドライバを形成するシフトレジスタ回路の構成を示すブロック図である。 上記第５の実施形態における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 上記第５の実施形態において、単位回路の動作を説明するための信号波形図である。 上記第５の実施形態の変形例における単位回路の構成（シフトレジスタ回路の一段分の構成）を示す回路図である。 従来の単位回路の最も簡単な構成を示す回路図である。 日本の特開２００５−０５０５０２号公報に開示された単位回路と同等の単位回路の構成を示す回路図である。 従来技術において、動作不良が生じることについて説明するための図である。
以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１の導通端子に相当し、ソース端子（ソース電極）は第２の導通端子に相当する。また、シフトレジスタ内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。また、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えば、酸化インジウムガリウム亜鉛）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。
表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉとが配設されている。ソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの各交差点に対応して、画素を形成する画素形成部６が設けられている。すなわち、表示部６００には、複数個（ｉ×ｊ個）の画素形成部６が含まれている。上記複数個の画素形成部６はマトリクス状に配置されてｉ行×ｊ列の画素マトリクスを構成している。各画素形成部６には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子であるＴＦＴ６０と、そのＴＦＴ６０のドレイン端子に接続された画素電極６１と、上記複数個の画素形成部６に共通的に設けられた共通電極６４および補助容量電極６５と、画素電極６１と共通電極６４とによって形成される液晶容量６２と、画素電極６１と補助容量電極６５とによって形成される補助容量６３とが含まれている。液晶容量６２と補助容量６３とによって画素容量６６が構成されている。なお、図２における表示部６００内には、１つの画素形成部６に対応する構成要素のみを示している。
電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極６４に所定の電位Ｖｃｏｍを与える。
表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するためのゲート制御信号ＧＣＴＬとを出力する。典型的には、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれている。また、典型的には、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。
ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶおよびソース制御信号ＳＣＴＬを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。
ゲートドライバ４００は、表示制御回路２００から出力されるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。
以上のようにして、ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号が印加され、ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。なお、以下においては、各ゲートバスラインに印加される走査信号にはゲートバスラインと同じ符号を付す。例えば、１行目のゲートバスラインＧＬ１に印加される走査信号には符号ＧＬ１を付す。
ところで、本実施形態においては、表示部６００内のＴＦＴ６０はすべてｎチャネル型である。また、本実施形態においては、ＴＦＴ６０には、酸化物ＴＦＴ（酸化物半導体をチャネル層に用いた薄膜トランジスタ）が採用されている。但し、本発明は、酸化物ＴＦＴ以外のＴＦＴの使用を排除するものではない。
以下、酸化物ＴＦＴに含まれる酸化物半導体層について説明する。酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は、特に限定されない。例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでもよい。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコンＴＦＴに比べて２０倍を超える移動度）と低いリーク電流（アモルファスシリコンＴＦＴに比べて１００分の１未満のリーク電流）を有するので、表示部６００内のＴＦＴ６０として好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することができる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよく、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば日本の特開２０１２−１３４４７５号公報に開示されている。
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体に代えて、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
＜１．２ ゲートドライバの構成および動作＞
次に、図３〜図５を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ回路４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ回路４１０の各段（各単位回路）が設けられている。すなわち、シフトレジスタ回路４１０は、ｉ個の単位回路ＳＲ（１）〜ＳＲ（ｉ）で構成されている。各単位回路ＳＲは、対応するゲートバスラインＧＬに接続されている。
図４は、本実施形態におけるゲートドライバ４００を形成するシフトレジスタ回路４１０の構成を示すブロック図である。上述したように、このシフトレジスタ回路４１０はｉ個の単位回路ＳＲ（１）〜ＳＲ（ｉ）で構成されている。なお、図４には、１段目から４段目までの単位回路ＳＲ（１）〜ＳＲ（４）を示している。各単位回路ＳＲには、クロック信号ＣＫＡを受け取るための入力端子と、クロック信号ＣＫＢを受け取るための入力端子と、クロック信号ＣＫＣを受け取るための入力端子と、入力信号Ｓを受け取るための入力端子と、出力信号Ｑを出力するための出力端子とが設けられている。なお、各単位回路ＳＲには、後述するようにローレベルの直流電源電位ＶＳＳ用の入力端子も設けられているが、当該入力端子は図４では省略している（図８についても同様）。
シフトレジスタ回路４１０には、ゲートクロック信号として、４相のクロック信号ＣＫ１〜ＣＫ４が与えられる。図５に示すように、クロック信号ＣＫ１とクロック信号ＣＫ２とは互いに位相が１８０度ずれており、クロック信号ＣＫ３とクロック信号ＣＫ４とは互いに位相が１８０度ずれている。クロック信号ＣＫ１の位相は、クロック信号ＣＫ３の位相よりも９０度進んでいる。また、全てのクロック信号ＣＫ１〜ＣＫ４のデューティ比はほぼ５０パーセントとなっている。
次に、シフトレジスタ回路４１０の各段（各単位回路）の入出力信号について説明する。各単位回路ＳＲには、次のようにクロック信号が入力される（図４参照）。１段目の単位回路ＳＲ（１）については、クロック信号ＣＫ１がクロック信号ＣＫＡとして与えられ、クロック信号ＣＫ２がクロック信号ＣＫＢとして与えられ、クロック信号ＣＫ３がクロック信号ＣＫＣとして与えられる。２段目の単位回路ＳＲ（２）については、クロック信号ＣＫ３がクロック信号ＣＫＡとして与えられ、クロック信号ＣＫ４がクロック信号ＣＫＢとして与えられ、クロック信号ＣＫ２がクロック信号ＣＫＣとして与えられる。３段目の単位回路ＳＲ（３）については、クロック信号ＣＫ２がクロック信号ＣＫＡとして与えられ、クロック信号ＣＫ１がクロック信号ＣＫＢとして与えられ、クロック信号ＣＫ４がクロック信号ＣＫＣとして与えられる。４段目の単位回路ＳＲ（４）については、クロック信号ＣＫ４がクロック信号ＣＫＡとして与えられ、クロック信号ＣＫ３がクロック信号ＣＫＢとして与えられ、クロック信号ＣＫ１がクロック信号ＣＫＣとして与えられる。以上のような構成が、シフトレジスタ回路４１０の全ての段を通して４段ずつ繰り返される。各単位回路ＳＲからは、出力信号Ｑが出力される。また、１段目以外の全ての段の単位回路ＳＲ（２）〜ＳＲ（ｉ）には、前段から出力される出力信号Ｑが入力信号Ｓとして与えられる。１段目の単位回路ＳＲ（１）には、ゲートスタートパルス信号ＳＰが入力信号Ｓとして与えられる。
以上のような構成において、シフトレジスタ回路４１０の１段目の単位回路ＳＲ（１）に入力信号Ｓとして与えられるゲートスタートパルス信号ＳＰのパルスが立ち上がると、上記クロック信号ＣＫ１〜ＣＫ４に基づいて、ゲートスタートパルス信号ＳＰに含まれるパルス（このパルスは各段の単位回路ＳＲから出力される出力信号Ｑに含まれる）が１段目の単位回路ＳＲ（１）からｉ段目の単位回路ＳＲ（ｉ）へと順次に転送される。そして、このパルスの転送に応じて、１〜ｉ段目の単位回路ＳＲ（１）〜ＳＲ（ｉ）から出力される出力信号Ｑが順次にハイレベルとなる。そして、それら１〜ｉ段目の単位回路ＳＲ（１）〜ＳＲ（ｉ）から出力される出力信号Ｑは、走査信号ＧＬ１〜ＧＬｉとしてゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図５に示すように、順次にハイレベル（アクティブ）となる走査信号ＧＬが表示部６００内のゲートバスラインＧＬに与えられる。
＜１．３ 単位回路の構成＞
図１は、本実施形態における単位回路ＳＲの構成（シフトレジスタ回路４１０の一段分の構成）を示す回路図である。図１に示すように、この単位回路ＳＲは、６個の薄膜トランジスタＭ１〜Ｍ６と、１個のブートストラップ容量Ｃｂとを備えている。また、この単位回路ＳＲは、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、４個の入力端子４１，４３，４４，および４５と、１個の出力端子（出力ノード）４８とを有している。ここで、入力信号Ｓを受け取る入力端子には符号４１を付し、クロック信号ＣＫＡを受け取る入力端子には符号４３を付し、クロック信号ＣＫＢを受け取る入力端子には符号４４を付し、クロック信号ＣＫＣを受け取る入力端子には符号４５を付し、出力信号Ｑを出力する出力端子には符号４８を付している。なお、薄膜トランジスタＭ３のゲート端子および薄膜トランジスタＭ６のゲート端子には、ともにクロック信号ＣＫＢが与えられるが、図１では、便宜上、クロック信号ＣＫＢ用の入力端子４４を別々に図示している。同様に、薄膜トランジスタＭ４のゲート端子および薄膜トランジスタＭ５のドレイン端子には、ともにクロック信号ＣＫＡが与えられるが、図１では、便宜上、クロック信号ＣＫＡ用の入力端子４３を別々に図示している。
次に、この単位回路ＳＲ内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子，薄膜トランジスタＭ３のドレイン端子，薄膜トランジスタＭ４のドレイン端子，薄膜トランジスタＭ５のゲート端子，およびブートストラップ容量Ｃｂの一端は内部ノードＶＣを介して互いに接続されている。
薄膜トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は内部ノードＶＣに接続されている。薄膜トランジスタＭ２については、ゲート端子は入力端子４５に接続され、ドレイン端子は薄膜トランジスタＭ３のソース端子に接続され、ソース端子は入力端子４１に接続されている。薄膜トランジスタＭ３については、ゲート端子は入力端子４４に接続され、ドレイン端子は内部ノードＶＣに接続され、ソース端子は薄膜トランジスタＭ２のドレイン端子に接続されている。薄膜トランジスタＭ４については、ゲート端子は入力端子４３に接続され、ドレイン端子は内部ノードＶＣに接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＭ５については、ゲート端子は内部ノードＶＣに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＭ６については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４８に接続され、ソース端子はローレベルの直流電源電位ＶＳＳ用の入力端子に接続されている。ブートストラップ容量Ｃｂについては、一端は薄膜トランジスタＭ５のゲート端子に接続され、他端は薄膜トランジスタＭ５のソース端子に接続されている。
なお、本実施形態においては、薄膜トランジスタＭ１によって内部ノードプリチャージ部が実現され、薄膜トランジスタＭ２および薄膜トランジスタＭ３によって内部ノードプルダウン部が実現され、薄膜トランジスタＭ６によって出力ノードプルダウン部が実現されている。また、薄膜トランジスタＭ１によって内部ノードプリチャージ用トランジスタが実現され、薄膜トランジスタＭ３によって第１の内部ノードプルダウン用トランジスタが実現され、薄膜トランジスタＭ２によって第２の内部ノードプルダウン用トランジスタが実現され、薄膜トランジスタＭ４によって第３の内部ノードプルダウン用トランジスタが実現され、薄膜トランジスタＭ５によって出力制御用トランジスタが実現され、薄膜トランジスタＭ６によって出力ノードプルダウン用トランジスタが実現されている。
＜１．４ 単位回路の動作＞
次に、図１および図６を参照しつつ、本実施形態における単位回路ＳＲの動作について説明する。ここでは、ｎ段目の単位回路に着目する。なお、図６では、時点ｔ２から時点ｔ４までの期間が、ｎ行目の画素形成部６で駆動用映像信号に基づく充電が行われるべき期間（選択期間）である。
時点ｔ１以前の期間には、入力信号Ｓの電位，内部ノードＶＣの電位，および出力信号Ｑの電位はローレベルで維持されている。時点ｔ１になると、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）から出力される出力信号Ｑがローレベルからハイレベルに変化する。すなわち、ｎ段目の単位回路ＳＲ（ｎ）において、入力信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１はオン状態となり、ｔ１〜ｔ２の期間中にブートストラップ容量Ｃｂへの充電が行われて内部ノードＶＣの電位が上昇する。なお、このときの充電電圧は、入力信号Ｓの電圧よりも薄膜トランジスタＭ１の閾値電圧だけ低い電圧となる。
時点ｔ２になると、クロック信号ＣＫＡがローレベルからハイレベルに変化する。これにより、入力端子４３の電位の上昇に伴い薄膜トランジスタＭ５のドレイン電位が上昇する。このとき、薄膜トランジスタＭ５はオン状態となっているので、出力信号Ｑの電位（出力端子４８の電位）も上昇する。出力端子４８の電位が上昇すると、ブートストラップ容量Ｃｂを介して、内部ノードＶＣの電位も上昇する（内部ノードＶＣがブーストされた状態となる）。その結果、薄膜トランジスタＭ５のゲート端子には大きな電圧が印加され、ハイレベルのクロック信号ＣＫＡがそのままのレベルで薄膜トランジスタＭ５を通過して出力端子４８に与えられる。これにより、出力信号Ｑはハイレベルとなる。そして、出力信号Ｑがハイレベルになっている状態は時点ｔ４まで維持される。なお、本実施形態においては、薄膜トランジスタＭ１がダイオード接続の形態で構成されているので、ブートストラップ動作が行われる際に薄膜トランジスタＭ１を介した内部ノードＶＣからの電流のリークが防止される。
時点ｔ３になると、入力信号Ｓがハイレベルからローレベルに変化する。また、時点ｔ３には、クロック信号ＣＫＣがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２がオン状態となる。この時点ｔ３には、クロック信号ＣＫＢはローレベルであるので、薄膜トランジスタＭ３はオフ状態となっている。従って、薄膜トランジスタＭ２がオン状態になることは、内部ノードＶＣの状態には影響を及ぼさない。
時点ｔ４になると、クロック信号ＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＭ５はオン状態となっているので、入力端子４３の電位の低下とともに出力信号Ｑの電位（出力端子４８の電位）は低下する。出力端子４８の電位が低下することによって、ブートストラップ容量Ｃｂを介して内部ノードＶＣの電位も低下する。また、時点ｔ４には、クロック信号ＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ６，Ｍ３がオン状態となる。薄膜トランジスタＭ６がオン状態となることにより、出力信号Ｑの電位はローレベルへと引き込まれる。また、ｔ４〜ｔ５の期間には、薄膜トランジスタＭ３および薄膜トランジスタＭ２の双方がオン状態となっている。従って、内部ノードＶＣの電位は、ｔ４〜ｔ５の期間における入力信号Ｓのレベルすなわちローレベルへと引き込まれる。
ここで、図７を参照しつつ、非選択期間（ｔ２〜ｔ４の期間以外の期間）においてクロック信号ＣＫＡがハイレベルになった時の単位回路ＳＲの動作について説明する。なお、ｎ段目には、クロック信号ＣＫ１がクロック信号ＣＫＡとして与えられ、クロック信号ＣＫ２がクロック信号ＣＫＢとして与えられ、クロック信号ＣＫ３がクロック信号ＣＫＣとして与えられ、（ｎ−１）段目には、クロック信号ＣＫ４がクロック信号ＣＫＡとして与えられ、クロック信号ＣＫ３がクロック信号ＣＫＢとして与えられ、クロック信号ＣＫ１がクロック信号ＣＫＣとして与えられるものと仮定する。
薄膜トランジスタＭ５がデプレッション特性を有する場合、クロック信号ＣＫ４がハイレベルになると、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）の薄膜トランジスタＭ５にリーク電流が流れる。これにより、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）の出力端子４８の電位が上昇する。このとき、図５から把握されるようにクロック信号ＣＫ４がハイレベルとなっている期間にはクロック信号ＣＫ３はローレベルとなっているので、ｎ段目の単位回路ＳＲ（ｎ）の薄膜トランジスタＭ２はオフ状態となっている。従って、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）の薄膜トランジスタＭ５のリーク電流は、ｎ段目の単位回路ＳＲ（ｎ）の動作に影響を及ぼさない（図７で符号７１で示す矢印を参照）。
換言すれば、或る段に着目したとき、前段の薄膜トランジスタＭ５（出力制御用トランジスタ）のドレイン端子（第１の導通端子）に与えられる出力制御用クロック信号がオンレベルとなっている期間を通じて、自段の内部ノードＶＣと前段の出力端子４８とは電気的に非接続の状態となる。このため、前段の薄膜トランジスタＭ５に生じたリーク電流は自段の単位回路ＳＲの動作に影響を及ぼさない。
また、ゲートバスラインＧＬとソースバスラインＳＬとのカップリング容量等の存在に起因して（ｎ−１）行目のゲートバスラインＧＬｎ−１にノイズが生じた場合、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）の出力端子４８からノイズが混入しようとする。しかしながら、ｎ段目の単位回路ＳＲ（ｎ）の薄膜トランジスタＭ２がオン状態になっている時には（ｎ−１）段目の単位回路ＳＲ（ｎ−１）の薄膜トランジスタＭ６もオン状態になっているので、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）の薄膜トランジスタＭ６を介したローレベルへの引き込みが確実に行われ（図７で符号７２で示す矢印を参照）、ｎ段目の単位回路ＳＲ（ｎ）の内部ノードＶＣが当該ノイズの影響を受けることはない。
換言すれば、或る段に着目したとき、前段の出力端子４８がプルダウンされている期間の少なくとも一部の期間に、自段の内部ノードＶＣと前段の出力端子４８とが電気的に接続されることによって自段の内部ノードがプルダウンされる。このため、前段に生じたノイズに関わらず、自段の内部ノードＶＣのプルダウンが確実に行われる。
さらに、ｎ段目の単位回路ＳＲ（ｎ）において、クロック信号ＣＫＡがハイレベルになった時には、薄膜トランジスタＭ４がオン状態となる。このようにして非選択期間中に随時内部ノードＶＣ−出力端子４８間を電気的に接続された状態にすることにより、薄膜トランジスタＭ５のゲート端子（内部ノードＶＣ）とドレイン端子（第１の導通端子）との間のカップリング容量に起因して内部ノードＶＣの電位が上昇することを防止できる。つまり、非選択期間中に薄膜トランジスタＭ５をオフ状態で維持することが可能となる。これにより、シフトレジスタの誤動作を防止することができるとともに、薄膜トランジスタＭ５の特性劣化が防止される。
さらにまた、クロック周期の４分の１の期間に薄膜トランジスタＭ３および薄膜トランジスタＭ２の双方がオン状態となる。すなわち、非選択期間中、４分の１クロック周期毎に内部ノードＶＣの電位がローレベルへと引き込まれる。これにより、クロックノイズに起因する動作不良の発生が効果的に抑制される。
＜１．５ 効果＞
本実施形態によれば、出力制御用トランジスタとして機能する薄膜トランジスタＭ５がデプレッション特性を有していて或る段において当該薄膜トランジスタＭ５にリーク電流が流れても、当該リーク電流は次の段の単位回路の動作に影響を及ぼさない。また、或る段の出力端子４８からノイズが混入しても、その段の薄膜トランジスタＭ６を介して、次段の内部ノードＶＣのプルダウンが行われる。このため、或る段の出力端子４８から混入したノイズが次段の単位回路の動作に影響を及ぼすことはない。また、非選択期間中に薄膜トランジスタＭ５をオフ状態で維持することが可能となるので、薄膜トランジスタＭ５の特性劣化が防止される。また、非選択期間中に内部ノードＶＣの電位が随時ローレベルへと引き込まれるので、クロックノイズに起因する動作不良の発生が効果的に抑制される。ここで、各単位回路ＳＲは、６個の薄膜トランジスタＭ１〜Ｍ６および１個のブートストラップ容量Ｃｂによって構成されている。以上より、本実施形態によれば、少ない素子数で動作不良を生ずることなく表示装置の高精細化を可能とするシフトレジスタ回路が実現される。
＜２．第２の実施形態＞
＜２．１ 構成＞
本発明の第２の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図８は、本実施形態におけるゲートドライバ４００を形成するシフトレジスタ回路４１０の構成を示すブロック図である。各単位回路ＳＲには、上記第１の実施形態（図４参照）で設けられている入出力端子の他、入力信号ＶＳを受け取るための入力端子と出力信号ＶＣを出力するための出力端子とが設けられている。なお、出力信号ＶＣは、内部ノードＶＣのレベルを表す信号である。
各単位回路ＳＲから出力される出力信号ＶＣは、２段後の段に入力信号ＶＳとして与えられる。但し、１段目の単位回路ＳＲ（１）には、ゲートスタートパルス信号ＶＳＰが入力信号ＶＳとして与えられ、２段目の単位回路ＳＲ（２）には、ゲートスタートパルス信号ＶＳＰ２が入力信号ＶＳとして与えられる。
以上のような構成において、上記第１の実施形態と同様、順次にハイレベル（アクティブ）となる走査信号ＧＬが表示部６００内のゲートバスラインＧＬに与えられる。
図９は、本実施形態における単位回路ＳＲの構成（シフトレジスタ回路４１０の一段分の構成）を示す回路図である。上記第１の実施形態においては、薄膜トランジスタＭ１のゲート端子には入力信号Ｓ（前段の出力信号Ｑ）が与えられていた。これに対して、本実施形態においては、薄膜トランジスタＭ１のゲート端子には入力信号ＶＳ（２段前の内部ノードＶＣのレベルを表す信号）が与えられる。また、内部ノードＶＣのレベルを表す出力信号ＶＣを出力するための出力端子４９が設けられている。その他の点については、上記第１の実施形態と同様である。
＜２．２ 単位回路の動作＞
次に、図９および図１０を参照しつつ、本実施形態における単位回路ＳＲの動作について説明する。ここでも、ｎ段目の単位回路に着目する。時点ｔ０には、（ｎ−２）段目の単位回路ＳＲ（ｎ−２）の内部ノードＶＣがブーストされた状態となる。従って、入力信号ＶＳの電位は、図１０に示すように極めて高い電位となる。これにより、薄膜トランジスタＭ１はオン状態となる。
時点ｔ１になると、（ｎ−１）段目の単位回路ＳＲ（ｎ−１）から出力される出力信号Ｑがローレベルからハイレベルに変化する。すなわち、ｎ段目の単位回路ＳＲ（ｎ）において、入力信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ１は既にオン状態となっているので、入力信号Ｓがローレベルからハイレベルに変化したことによってブートストラップ容量Ｃｂへの充電が行われて内部ノードＶＣの電位が上昇する。このとき、上記第１の実施形態とは異なり、充電電圧は、クロック信号のハイレベル電圧に相当する電圧となる。すなわち、薄膜トランジスタＭ１の閾値電圧分の低下はない。時点ｔ２以降については、単位回路ＳＲは、上記第１の実施形態と同様に動作する。
＜２．３ 効果＞
本実施形態によれば、単位回路ＳＲ内の薄膜トランジスタＭ１がダイオード接続とはなっていないため、ブートストラップ動作が行われる前の内部ノードＶＣの充電電圧が、薄膜トランジスタＭ１の閾値電圧に依存することなく、クロック信号のハイレベル電圧に相当する電圧となる。薄膜トランジスタは、ゲート端子に電圧が繰り返し印加されると閾値電圧が変動するという特性を有しているが、薄膜トランジスタＭ１の素子劣化が進んだ状態においても、本実施形態によれば、充分な大きさの電圧マージンが確保され、液晶表示装置の信頼性を向上させることが可能となる。なお、上記第１の実施形態と同様の効果も得られる。
＜３．第３の実施形態＞
＜３．１ 構成など＞
本発明の第３の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。シフトレジスタ回路４１０の構成については、上記第２の実施形態と同様であるので説明を省略する（図８参照）。
図１１は、本実施形態における単位回路ＳＲの構成（シフトレジスタ回路４１０の一段分の構成）を示す回路図である。上記第１の実施形態および上記第２の実施形態においては、薄膜トランジスタＭ６のソース端子は、ローレベルの直流電源電位ＶＳＳ用の入力端子に接続されていた。これに対して、本実施形態においては、薄膜トランジスタＭ６のソース端子は、クロック信号ＣＫＡが与えられる入力端子４３に接続されている。その他の点については、上記第２の実施形態と同様である。
薄膜トランジスタＭ６のゲート端子に与えられるクロック信号ＣＫＢがハイレベルになっている時には、入力端子４３に与えられるクロック信号ＣＫＡはローレベルになっている。従って、薄膜トランジスタＭ６のソース端子が入力端子４３に接続されていても、図１０の時点ｔ４に薄膜トランジスタＭ６がオン状態になると、出力信号Ｑの電位はローレベルへと引き込まれる。このように、図９に示した構成からＶＳＳ端子を除去した構成を採用することができる。
＜３．２ 効果＞
本実施形態によれば、シフトレジスタ回路４１０の各段を構成する単位回路ＳＲの端子数を少なくすることが可能となる。また、ＶＳＳバスライン（ローレベルの直流電源電位用の信号線）を従来よりも削減することが可能となるので、より狭額縁の液晶表示装置が実現される。表示装置自体の端子数を少なくできる点も考慮すると、より小型の表示装置の製造が可能になるという効果が得られる。なお、上記第１の実施形態および上記第２の実施形態と同様の効果も得られる。
＜３．３ 変形例＞
上記第３の実施形態においては、上記第２の実施形態と同様、薄膜トランジスタＭ１のゲート端子には入力信号ＶＳが与えられていた。しかしながら、図１２に示すように、上記第１の実施形態と同様に薄膜トランジスタＭ１のゲート端子に入力信号Ｓが与えられる構成を採用することもできる。
＜４．第４の実施形態＞
＜４．１ 構成など＞
本発明の第４の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１３は、本実施形態におけるゲートドライバ４００を形成するシフトレジスタ回路４１０の構成を示すブロック図である。各単位回路ＳＲには、上記第２の実施形態（図８参照）で設けられている入出力端子の他、クリア信号ＣＬＲを受け取るための入力端子が設けられている。クリア信号ＣＬＲは、全ての段の単位回路ＳＲ（１）〜ＳＲ（ｉ）に共通的に与えられる。
図１４は、本実施形態における単位回路ＳＲの構成（シフトレジスタ回路４１０の一段分の構成）を示す回路図である。なお、図１４では、クリア信号ＣＬＲを受け取る入力端子に符号４７を付している。この単位回路ＳＲには、上記第３の実施形態における単位回路ＳＲ（図１１参照）の構成要素に加えて、薄膜トランジスタＭ７および薄膜トランジスタＭ８が設けられている。薄膜トランジスタＭ７については、ゲート端子は入力端子４７に接続され、ドレイン端子は内部ノードＶＣに接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＭ８については、ゲート端子は入力端子４７に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は入力端子４３に接続されている。その他の点については、上記第３の実施形態と同様である。
なお、本実施形態においては、薄膜トランジスタＭ７および薄膜トランジスタＭ８によって初期化部が実現されている。また、薄膜トランジスタＭ７によって第１の初期化用トランジスタが実現され、薄膜トランジスタＭ８によって第２の初期化用トランジスタが実現されている。
以上のような構成において、例えばシフトレジスタ回路４１０の動作開始直前あるいは動作終了直後の一定期間にクリア信号ＣＬＲがハイレベルとされる。クリア信号ＣＬＲがハイレベルになると、薄膜トランジスタＭ７および薄膜トランジスタＭ８はオン状態となる。このときクロック信号ＣＫ１〜ＣＫ４を全てローレベルにしておくことによって、シフトレジスタ回路４１０の全ての段の単位回路ＳＲ（１）〜ＳＲ（ｉ）において、クロック信号ＣＫＡはローレベルとなるので、内部ノードＶＣの電位および出力信号Ｑの電位はローレベルへと引き込まれる（図１５で符号７３で示す矢印を参照）。このようにして、シフトレジスタ回路４１０を構成する全ての単位回路ＳＲ（１）〜ＳＲ（ｉ）を初期化することが可能となる。
＜４．２ 効果＞
薄膜トランジスタは、ゲート端子に電圧が繰り返し印加されると閾値電圧が変動するという特性を有している。このため、内部ノードＶＣに電荷が蓄積された状態が継続すると、薄膜トランジスタＭ５の特性は大きく劣化する。特にオフリーク電流の小さい酸化物ＴＦＴが採用されている場合には、装置の動作停止後にも内部ノードＶＣに電荷が残りやすいので、薄膜トランジスタＭ５の特性劣化が懸念される。この点、本実施形態によれば、例えばシフトレジスタ回路４１０の動作開始直前あるいは動作終了直後に、全ての単位回路ＳＲ（１）〜ＳＲ（ｉ）を初期化することが可能となる。これにより、単位回路ＳＲ内の薄膜トランジスタの特性劣化が抑制され、シフトレジスタ回路４１０に関して安定した回路動作が実現される。また、図１４に示す構成によれば、出力端子４８を除く内部的なノードは内部ノードＶＣのみ（すなわち１系統のみ）であるので、単位回路ＳＲを初期化するための構成を少ない数の回路素子で実現することができる。これにより、薄膜トランジスタの特性劣化の抑制が可能な狭額縁の表示装置が実現される。なお、上記第１〜第３の実施形態と同様の効果も得られる。
＜４．３ 変形例＞
上記第４の実施形態における単位回路ＳＲの構成は、上記第３の実施形態における単位回路ＳＲの構成（図１１参照）に薄膜トランジスタＭ７および薄膜トランジスタＭ８を付加した構成となっている。しかしながら、図１６に示すように、上記第１の実施形態における単位回路ＳＲの構成（図１参照）に薄膜トランジスタＭ７および薄膜トランジスタＭ８を付加した構成を採用することもできる。
＜５．第５の実施形態＞
＜５．１ 構成＞
本発明の第５の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１７は、本実施形態におけるゲートドライバ４００を形成するシフトレジスタ回路４１０の構成を示すブロック図である。各単位回路ＳＲには、上記第４の実施形態（図１３参照）における入力信号Ｓ用の入力端子に代えて、クロック信号ＣＫＤを受け取るための入力端子が設けられている。１段目の単位回路ＳＲ（１）については、クロック信号ＣＫ４がクロック信号ＣＫＤとして与えられる。２段目の単位回路ＳＲ（２）については、クロック信号ＣＫ１がクロック信号ＣＫＤとして与えられる。３段目の単位回路ＳＲ（３）については、クロック信号ＣＫ３がクロック信号ＣＫＤとして与えられる。４段目の単位回路ＳＲ（４）については、クロック信号ＣＫ２がクロック信号ＣＫＤとして与えられる。以上のような構成が、シフトレジスタ回路４１０の全ての段を通して４段ずつ繰り返される。
図１８は、本実施形態における単位回路ＳＲの構成（シフトレジスタ回路４１０の一段分の構成）を示す回路図である。上記第４の実施形態においては、薄膜トランジスタＭ１のドレイン端子および薄膜トランジスタＭ２のソース端子には入力信号Ｓ（前段の出力信号Ｑ）が与えられていた。これに対して、本実施形態においては、薄膜トランジスタＭ１のドレイン端子および薄膜トランジスタＭ２のソース端子にはクロック信号ＣＫＤが与えられる。その他の点については、上記第４の実施形態と同様である。
＜５．２ 単位回路の動作＞
次に、図１８および図１９を参照しつつ、本実施形態における単位回路ＳＲの動作について説明する。ここでも、ｎ段目の単位回路に着目する。時点ｔ０には、（ｎ−２）段目の単位回路ＳＲ（ｎ−２）の内部ノードＶＣがブーストされた状態となる。従って、入力信号ＶＳの電位は、図１９に示すように極めて高い電位となる。これにより、薄膜トランジスタＭ１はオン状態となる。
時点ｔ１になると、クロック信号ＣＫＤがローレベルからハイレベルに変化する。薄膜トランジスタＭ１は既にオン状態となっているので、クロック信号ＣＫＤがローレベルからハイレベルに変化したことによってブートストラップ容量Ｃｂへの充電が行われて内部ノードＶＣの電位が上昇する。このとき、上記第２の実施形態と同様、充電電圧は、クロック信号のハイレベル電圧に相当する電圧となる。すなわち、薄膜トランジスタＭ１の閾値電圧分の低下はない。時点ｔ２以降については、単位回路ＳＲは、上記第１の実施形態と同様に動作する。
＜５．３ 効果＞
本実施形態によれば、各段の単位回路の出力端子は次段の単位回路の入力端子には接続されていない。このため、各単位回路ＳＲの出力端子４８の負荷が小さくなる。これにより、動作電圧マージンを大きくすることが可能となり、シフトレジスタ回路４１０の信頼性が向上する。また、上記第４の実施形態においては、内部ノードＶＣをプルダウンさせるための経路上には３つの薄膜トランジスタ（自段の薄膜トランジスタＭ３，自段の薄膜トランジスタＭ２，および前段の薄膜トランジスタＭ５）が存在していた。これに対して、本実施形態においては、内部ノードＶＣをプルダウンさせるための経路上には２つの薄膜トランジスタ（自段の薄膜トランジスタＭ３および自段の薄膜トランジスタＭ２）のみが存在する。すなわち、本実施形態によれば、内部ノードＶＣをプルダウンさせる動作に関する動作マージンも大きくすることができ、より安定性の高いシフトレジスタ回路４１０が実現される。
＜５．４ 変形例＞
上記第５の実施形態においては、上記第４の実施形態における単位回路ＳＲの構成（図１４参照）を基準として入力信号Ｓの代わりにクロック信号ＣＫＤを用いていた。しかしながら、図２０に示すように、上記第１の実施形態における単位回路ＳＲの構成（図１参照）を基準として入力信号Ｓの代わりにクロック信号ＣＫＤを用いた構成を採用することもできる。
＜６．その他＞
上記各実施形態および上記各変形例においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
４１〜４７…（単位回路の）入力端子
４８，４９…（単位回路の）出力端子
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０…シフトレジスタ回路
６００…表示部
ＳＲ，ＳＲ（１）〜ＳＲ（ｉ）…単位回路
Ｍ１〜Ｍ８…薄膜トランジスタ
Ｃｂ…ブートストラップ容量
ＶＣ…内部ノード
ＧＬ，ＧＬ１〜ＧＬｉ…ゲートバスライン
ＳＬ，ＳＬ１〜ＳＬｊ…ソースバスライン
ＣＫ１〜ＣＫ４，ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…クロック信号
ＣＬＲ…クリア信号

Claims (16)

  1. 表示装置の表示部に配設された複数の走査信号線を駆動するための複数の段からなるシフトレジスタ回路であって、
    各段を構成する単位回路は、
    内部ノードと、
    対応する走査信号線に接続された出力ノードと、
    前記内部ノードに制御端子が接続され、出力制御用クロック信号が第１の導通端子に与えられ、前記出力ノードに第２の導通端子が接続された出力制御用トランジスタと、
    自段よりも前の段の出力ノードから出力されるオンレベルの信号に基づいて前記内部ノードをプリチャージする内部ノードプリチャージ部と、
    前記内部ノードをプルダウンさせるための内部ノードプルダウン部と、
    前記出力ノードをプルダウンさせるための出力ノードプルダウン部と
    を含み、
    前記内部ノードプルダウン部は、
    前段の出力ノードがプルダウンされている期間の少なくとも一部の期間に、自段の内部ノードと前段の出力ノードとを電気的に接続することによって自段の内部ノードをプルダウンさせ、
    前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号がオンレベルとなっている期間を通じて、自段の内部ノードと前段の出力ノードとを電気的に非接続とすることを特徴とする、シフトレジスタ回路。
  2. 前記内部ノードプルダウン部は、４相のクロック信号に含まれる位相の異なる複数のクロック信号に基づいて、クロック周期のおよそ４分の１の期間に前記内部ノードをプルダウンさせることを特徴とする、請求項１に記載のシフトレジスタ回路。
  3. 前記内部ノードプルダウン部は、自段の内部ノードと前段の出力ノードとの間に直列に接続された２個のトランジスタによって構成されていることを特徴とする、請求項２に記載のシフトレジスタ回路。
  4. 前記内部ノードプルダウン部は、前記２個のトランジスタとして、
    前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号とは逆位相のクロック信号が制御端子に与えられる第１の内部ノードプルダウン用トランジスタと、
    前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号よりも位相が９０度遅れているクロック信号が制御端子に与えられる第２の内部ノードプルダウン用トランジスタと
    を含むことを特徴とする、請求項３に記載のシフトレジスタ回路。
  5. 前記出力ノードプルダウン部は、前記出力制御用クロック信号とは逆位相のクロック信号に基づいて、クロック周期のおよそ２分の１の期間に前記出力ノードをプルダウンさせることを特徴とする、請求項４に記載のシフトレジスタ回路。
  6. 前記出力ノードプルダウン部は、前記出力制御用クロック信号とは逆位相のクロック信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、前記出力制御用クロック信号が第２の導通端子に与えられる出力ノードプルダウン用トランジスタによって構成されていることを特徴とする、請求項５に記載のシフトレジスタ回路。
  7. 各段を構成する単位回路は、前記内部ノードに第１の導通端子が接続され、前記出力ノードに第２の導通端子が接続された第３の内部ノードプルダウン用トランジスタを更に含むことを特徴とする、請求項１に記載のシフトレジスタ回路。
  8. 前記第３の内部ノードプルダウン用トランジスタの制御端子には、前記出力制御用クロック信号が与えられることを特徴とする、請求項７に記載のシフトレジスタ回路。
  9. 前記内部ノードプリチャージ部は、前記内部ノードを、２段前の段の内部ノードのレベルを示す信号と前段の出力ノードから出力される信号とに基づいてプリチャージすることを特徴とする、請求項１に記載のシフトレジスタ回路。
  10. 前記内部ノードプリチャージ部は、前段の出力ノードに制御端子および第１の導通端子が接続され、自段の内部ノードに第２の導通端子が接続された内部ノードプリチャージ用トランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ回路。
  11. 各段を構成する単位回路は、前記内部ノードおよび前記出力ノードの双方をプルダウンさせる初期化部を更に含むことを特徴とする、請求項１に記載のシフトレジスタ回路。
  12. 前記初期化部は、
    初期化信号が制御端子に与えられ、前記内部ノードに第１の導通端子が接続され、前記出力ノードに第２の導通端子が接続された第１の初期化用トランジスタと、
    初期化信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、前記出力制御用クロック信号が第２の導通端子に与えられる第２の初期化用トランジスタとによって構成されていることを特徴とする、請求項１１に記載のシフトレジスタ回路。
  13. 前記出力制御用トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１に記載のシフトレジスタ回路。
  14. 請求項１に記載のシフトレジスタ回路を備えた表示装置。
  15. 表示装置の表示部に配設された複数の走査信号線を駆動するための複数の段からなるシフトレジスタ回路であって、
    各段を構成する単位回路は、
    内部ノードと、
    対応する走査信号線に接続された出力ノードと、
    前記内部ノードに制御端子が接続され、出力制御用クロック信号が第１の導通端子に与えられ、前記出力ノードに第２の導通端子が接続された出力制御用トランジスタと、
    自段よりも前の段の出力ノードから出力されるオンレベルの信号に基づいて前記内部ノードをプリチャージする内部ノードプリチャージ部と、
    前記内部ノードをプルダウンさせるための内部ノードプルダウン部と、
    前記出力ノードをプルダウンさせるための出力ノードプルダウン部と
    を含み、
    前記内部ノードプルダウン部は、
    前段の出力制御用トランジスタの第１の導通端子に出力制御用クロック信号として与えられるクロック信号を受け取るクロック端子を含み、
    前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号がオフレベルになっている期間の少なくとも一部の期間に、前記内部ノードと前記クロック端子とを電気的に接続することによって前記内部ノードをプルダウンさせ、
    前段の出力制御用トランジスタの第１の導通端子に与えられる出力制御用クロック信号がオンレベルとなっている期間を通じて、前記内部ノードと前記クロック端子とを電気的に非接続とすることを特徴とする、シフトレジスタ回路。
  16. 請求項１５に記載のシフトレジスタ回路を備えた表示装置。
JP2017502086A 2015-02-23 2016-02-16 シフトレジスタ回路およびそれを備えた表示装置 Active JP6246976B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015032984 2015-02-23
JP2015032984 2015-02-23
PCT/JP2016/054374 WO2016136528A1 (ja) 2015-02-23 2016-02-16 シフトレジスタ回路およびそれを備えた表示装置

Publications (2)

Publication Number Publication Date
JPWO2016136528A1 JPWO2016136528A1 (ja) 2017-11-02
JP6246976B2 true JP6246976B2 (ja) 2017-12-13

Family

ID=56788660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017502086A Active JP6246976B2 (ja) 2015-02-23 2016-02-16 シフトレジスタ回路およびそれを備えた表示装置

Country Status (4)

Country Link
US (1) US10192507B2 (ja)
JP (1) JP6246976B2 (ja)
CN (1) CN107210067B (ja)
WO (1) WO2016136528A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106997755B (zh) * 2017-05-10 2019-06-04 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
JP6781116B2 (ja) * 2017-07-28 2020-11-04 株式会社Ｊｏｌｅｄ 表示パネル、表示パネルの制御装置、および表示装置
JP2019090897A (ja) * 2017-11-14 2019-06-13 シャープ株式会社 走査線駆動回路およびこれを備えた表示装置
US11062787B2 (en) * 2019-08-22 2021-07-13 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate driving unit and gate driving method
TWI714293B (zh) * 2019-10-03 2020-12-21 友達光電股份有限公司 移位暫存電路
CN114067713B (zh) * 2020-07-31 2024-01-23 京东方科技集团股份有限公司 显示面板及显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7486269B2 (en) 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
CN101625841A (zh) * 2009-07-29 2010-01-13 友达光电股份有限公司 液晶显示器及其移位寄存装置
KR101457833B1 (ko) 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101848472B1 (ko) * 2011-07-25 2018-04-13 삼성디스플레이 주식회사 표시 패널 및 표시 패널에 집적된 구동 장치
CN103843055A (zh) * 2011-08-02 2014-06-04 夏普株式会社 显示装置和扫描信号线的驱动方法
KR101963595B1 (ko) * 2012-01-12 2019-04-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
US9299452B2 (en) * 2012-08-09 2016-03-29 Innocom Technology (Shenzhen) Co., Ltd. Shift registers, display panels, display devices, and electronic devices
WO2014054518A1 (ja) * 2012-10-05 2014-04-10 シャープ株式会社 シフトレジスタ
CN103236273B (zh) * 2013-04-16 2016-06-22 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US10068543B2 (en) * 2013-06-28 2018-09-04 Sharp Kabushiki Kaisha Unit shift register circuit, shift register circuit, method for controlling unit shift register circuit, and display device
CN104021750B (zh) * 2014-05-30 2016-06-08 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法和显示装置
WO2016002644A1 (ja) * 2014-07-04 2016-01-07 シャープ株式会社 シフトレジスタおよびそれを備える表示装置
CN104332146B (zh) * 2014-11-12 2016-09-28 合肥鑫晟光电科技有限公司 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置
CN105469761B (zh) * 2015-12-22 2017-12-29 武汉华星光电技术有限公司 用于窄边框液晶显示面板的goa电路

Also Published As

Publication number Publication date
CN107210067B (zh) 2020-05-15
JPWO2016136528A1 (ja) 2017-11-02
US20180240429A1 (en) 2018-08-23
CN107210067A (zh) 2017-09-26
US10192507B2 (en) 2019-01-29
WO2016136528A1 (ja) 2016-09-01

Similar Documents

Publication Publication Date Title
JP6246976B2 (ja) シフトレジスタ回路およびそれを備えた表示装置
JP5372268B2 (ja) 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法
JP5535374B2 (ja) 走査信号線駆動回路およびそれを備えた表示装置
JP5165153B2 (ja) 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法
US7492853B2 (en) Shift register and image display apparatus containing the same
US8175216B2 (en) Shift register circuit
US10146362B2 (en) Shift register unit, a shift register, a driving method, and an array substrate
JP6033225B2 (ja) 表示装置および走査信号線の駆動方法
US10706803B2 (en) Shift register circuit
JP2018088301A (ja) 単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置
US10923064B2 (en) Scanning signal line drive circuit and display device equipped with same
KR20080031114A (ko) 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치
WO2017006815A1 (ja) シフトレジスタ、それを備えた表示装置、およびシフトレジスタの駆動方法
US11138947B2 (en) Scanning signal line drive circuit and display device provided with same
US10796659B2 (en) Display device and method for driving the same
US11804274B2 (en) Shift register circuit, active matrix substrate, and display apparatus
JP2023096258A (ja) シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
CN113168802A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170725

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171115

R150 Certificate of patent or registration of utility model

Ref document number: 6246976

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150