JP6781116B2 - 表示パネル、表示パネルの制御装置、および表示装置 - Google Patents

表示パネル、表示パネルの制御装置、および表示装置 Download PDF

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Description

本発明は、表示パネル、表示パネルの制御装置、表示装置、および表示パネルの駆動方法に関する。
コンピュータやモバイルデバイスにおいて、表示パネルへ表示される映像はＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と呼ばれる映像処理装置によって生成されている。ＧＰＵが生成する映像は複数のフレーム画像で構成され、各フレーム画像は、画素ごとの輝度データを含んでいる。画素ごとの輝度データに対応するデータ信号は、表示パネルに行列状に配置された複数の画素回路へ行順次に書き込まれ（いわゆるリフレッシュ動作）、表示パネルにフレーム画像が表示される。
データ信号を固定のリフレッシュレートで画素回路へ書き込む表示パネルがある。そのような表示パネルは、リフレッシュ周期ごとに新しいフレーム画像が利用可能になることを前提にしている。しかし、ＧＰＵが１つのフレーム画像を生成するための時間は、ＧＰＵの処理能力や画像の内容に応じて大きく変動する。そのため、実際には、新しいフレーム画像が、後続のリフレッシュ周期の開始に間に合わず、リフレッシュ周期の途中でようやく利用可能になる場合がある。
リフレッシュレートが固定の場合、リフレッシュ周期の途中で利用可能になったフレーム画像は、リフレッシュ周期の残部に対応する部分だけでも直ちに画素回路へ書き込むか、次のリフレッシュ周期まで待ってフレーム画像の全体を最初の画素回路から順次書き込むことになる。
前者の方法では、映像の遅延が生じにくい反面、画面の一部に先行フレームの画像が表示され残部に新しいフレーム画像が表示されるテアリングと呼ばれる画像の乱れが生じる。また、後者の方法では、テアリングは発生しないが、スタッタと呼ばれる動きのひっかかり感が生じる。
そこで、リフレッシュレートを固定せず、新しいフレーム画像が利用可能になったときに直ちにリフレッシュを開始することで、テアリングやスタッタを解消する映像表示技術が提案されている（例えば、非特許文献１）。非特許文献１には、実装の概要として、低いリフレッシュレートでは、通常のリフレッシュレートでの長さと同じ長さのアクティブフレームの後に、通常のリフレッシュレートでの長さより長い垂直帰線期間を設けることが記載されている。
"White Paper | AMD PROJECT FREESYNC", MARCH 2014, AMD RADEON GRAPHICS、[2017年7月11日検索]、インターネット（URL：http://www.amd.com/Documents/FreeSync-Whitepaper.pdf）
従来の映像表示技術では、新しいフレーム画像の生成にかかる時間が長くなると、階調表現の劣化やフリッカが生じる懸念がある。
そこで、本発明は、映像のテアリングやスタッタを回避するとともに、階調表現の劣化やフリッカを抑制することができる表示パネル、制御装置、表示装置および表示パネルの駆動方法を提供することを目的とする。
上記目的を達成するために、本発明に係る表示パネルの一態様は、行列状に配置された複数の画素回路を有するパネル部と、前記パネル部に表示される映像信号を前記画素回路へ供給するソース駆動回路と、前記映像信号の書き込みタイミングを示すゲート信号を、前記画素回路へ行順次に供給するゲート駆動回路と、リフレッシュ中止信号を受信する制御端子と、を備え、前記ゲート駆動回路は、前記ゲート信号の供給中に前記制御端子で前記リフレッシュ中止信号が受信されると、後続の行の前記画素回路へのゲート信号の供給を中止する。
この構成によれば、映像信号の画素回路への行順次の書き込み動作（いわゆるリフレッシュ）を制御するゲート信号の供給を、１フレーム画像の途中で中止することができる。例えば、フレームレートが可変の映像を表示する際、後続のフレーム画像が先行フレーム画像のリフレッシュ中に利用可能になった場合、先行フレーム画像のリフレッシュを直ちに中止して、後続のフレーム画像のリフレッシュを最初の行から開始できる。これにより、後続のフレーム画像が利用可能になるまで、先行フレームのリフレッシュを繰り返し行うことが可能になるので、映像のテアリングやスタッタを回避するとともに、画素回路内での映像信号の揮発による階調表現の劣化やフリッカを抑制できる表示パネルが得られる。
また、前記ゲート駆動回路は、前記リフレッシュ中止信号としてのクリア信号を受信するクリア端子と、スタート信号を受信するスタート端子と、前記パネル部の行に対応して設けられた複数のレジスタを多段に接続したシフトレジスタと、を有し、初段のレジスタは前記スタート端子から前記スタート信号を取得し、前記シフトレジスタは、前記スタート信号をレジスタ間で転送しながら行ごとのゲート信号として出力し、２段目以降のレジスタにおける前記スタート信号は、前記クリア信号に応じてクリアされてもよい。
この構成によれば、先行フレーム画像のリフレッシュの中止と後続フレーム画像のリフレッシュの開始とを、独立したクリア信号とスタート信号とでそれぞれ制御できるので、より高い汎用性および柔軟性がある構成によって、前述した効果を達成できる。
また、前記ゲート駆動回路は、前記リフレッシュ中止信号としてのスタート信号を受信するスタート端子と、前記パネル部の行に対応して設けられた複数のレジスタを多段に接続したシフトレジスタと、を有し、初段のレジスタは前記スタート端子から前記スタート信号を取得し、前記シフトレジスタは、前記スタート信号をレジスタ間で転送しながら行ごとのゲート信号として出力し、２段目以降のレジスタにおける前記スタート信号は、前記初段のレジスタで取得される新たなスタート信号に応じてクリアされてもよい。
この構成によれば、先行フレーム画像のリフレッシュの中止と後続フレーム画像のリフレッシュの開始とを、単一のスタート信号で制御できるので、より少ない数の制御信号を用いて、前述した効果を達成できる。
また、本発明に係る表示パネルの制御装置の一態様は、表示パネルの制御装置であって、前記表示パネルは、行列状に配置された複数の画素回路と、映像信号を前記画素回路へ供給するソース駆動回路と、前記映像信号の書き込みタイミングを示すゲート信号を前記画素回路へ行順次に供給するとともに、前記ゲート信号の供給中に与えられるリフレッシュ中止信号に応じて後続の行の前記画素回路へのゲート信号の供給を中止するゲート駆動回路と、を有し、フレームレートが可変の複数のフレーム画像で構成される映像を表す映像信号を受信し、前記映像信号を前記表示パネルへ供給する映像信号供給部と、新たなフレーム画像に対応する映像信号の供給を開始するときに、前記リフレッシュ中止信号を前記表示パネルへ供給する走査制御部と、を備える。
この構成によれば、映像信号の画素回路への行順次の書き込み動作（いわゆるリフレッシュ）を制御するゲート信号の供給を、１フレーム画像の途中で中止することができる。例えば、フレームレートが可変の映像を表示する際、後続のフレーム画像が先行フレーム画像のリフレッシュ中に利用可能になった場合、先行フレーム画像のリフレッシュを直ちに中止して、後続のフレーム画像のリフレッシュを最初の行から開始できる。これにより、後続のフレーム画像が利用可能になるまで、先行フレームのリフレッシュを繰り返し行うことが可能になるので、映像のテアリングやスタッタを回避するとともに、画素回路内での映像信号の揮発による階調表現の劣化やフリッカを抑制できる表示パネルの制御装置が得られる。
また、本発明に係る表示装置の一態様は、表示パネルと制御装置とを備える表示装置であって、前記表示パネルは、行列状に配置された複数の画素回路を有するパネル部と、前記パネル部に表示される映像信号を前記画素回路へ供給するソース駆動回路と、前記映像信号の書き込みタイミングを示すゲート信号を、前記画素回路へ行順次に供給するゲート駆動回路と、リフレッシュ中止信号を受信する制御端子と、を備え、前記ゲート駆動回路は、前記ゲート信号の供給中に前記制御端子で前記リフレッシュ中止信号が受信されると、後続の行の前記画素回路へのゲート信号の供給を中止し、前記制御装置は、フレームレートが可変の複数のフレーム画像で構成される映像を表す映像信号を受信し、前記映像信号を前記表示パネルへ供給する映像信号供給部と、新たなフレーム画像に対応する映像信号の供給を開始するときに、前記リフレッシュ中止信号を前記表示パネルへ供給する走査制御部と、を備える。
この構成によれば、映像信号の画素回路への行順次の書き込み動作（いわゆるリフレッシュ）を制御するゲート信号の供給を、１フレーム画像の途中で中止することができる。例えば、フレームレートが可変の映像を表示する際、後続のフレーム画像が先行フレーム画像のリフレッシュ中に利用可能になった場合、先行フレーム画像のリフレッシュを直ちに中止して、後続のフレーム画像のリフレッシュを最初の行から開始できる。これにより、後続のフレーム画像が利用可能になるまで、先行フレームのリフレッシュを繰り返し行うことが可能になるので、映像のテアリングやスタッタを回避するとともに、画素回路内での映像信号の揮発による階調表現の劣化やフリッカを抑制できる表示装置が得られる。
また、本発明に係る表示パネルの駆動方法の一態様は、映像信号の書き込みタイミングを示すゲート信号を、行列状に配置された複数の画素回路へ行順次に供給する工程と、前記ゲート信号の供給中にリフレッシュ中止信号を受信する工程と、前記リフレッシュ中止信号が受信されると、後続の行の前記画素回路へのゲート信号の供給を中止する工程と、を含む。
この構成によれば、映像信号の画素回路への行順次の書き込み動作（いわゆるリフレッシュ）を制御するゲート信号の供給を、１フレーム画像の途中で中止することができる。例えば、フレームレートが可変の映像を表示する際、後続のフレーム画像が先行フレーム画像のリフレッシュ中に利用可能になった場合、先行フレーム画像のリフレッシュを直ちに中止して、後続のフレーム画像のリフレッシュを最初の行から開始できる。これにより、後続のフレーム画像が利用可能になるまで、先行フレームのリフレッシュを繰り返し行うことが可能になるので、映像のテアリングやスタッタを回避するとともに、画素回路内での映像信号の揮発による階調表現の劣化やフリッカを抑制できる表示パネルの駆動方法が得られる。
本発明に係る表示パネル、表示パネルの制御装置、表示装置および表示パネルの駆動方法によれば、映像のテアリングやスタッタを回避するとともに、画素回路内での映像信号の揮発による階調表現の劣化やフリッカを抑制できる。
実施の形態に係る表示装置の構成例を示す概略図である。 実施の形態に係る画素回路の構成を示す回路図である。 実施の形態に係る表示装置の構成例を示すブロック図である。 実施の形態に係るゲート駆動回路の構成例を示す回路図である。 実施の形態に係る表示装置の動作例を示すタイミングチャートである。 実施の形態に係る表示装置の効果を説明するタイミングチャートである。 実施の形態に係る表示装置の構成例を示すブロック図である。 実施の形態に係るゲート駆動回路の構成例を示す回路図である。 実施の形態に係る表示装置の動作例を示すタイミングチャートである。 変形例に係る画素回路の構成を示す回路図である。 変形例に係る画素回路の構成を示す回路図である。 変形例に係る画素回路の構成を示す回路図である。 実施の形態に係る制御装置を内蔵した表示装置の一例である薄型フラットテレビシステムの外観図である。
以下、本発明の実施の形態について説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置、および接続形態などは一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施の形態）
以下、実施の形態について、説明する。本実施の形態では、表示装置として、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｓｅｎｃｅ：ＥＬ）素子を用いた表示装置１を例として説明する。
［１．表示装置の構成］
はじめに、表示装置１の構成について説明する。図１は、本実施の形態に係る表示装置１の構成例を示す概略図である。図２は、本実施の形態に係る画素回路３０の構成を示す回路図である。図３は、本実施の形態に係る表示装置１の構成を示すブロック図である。図４は、本実施の形態に係るゲート駆動回路１４の構成例を示す回路図である。
図１に示すように、表示装置１は、表示パネル１０と、制御装置２０とで構成されている。表示パネル１０は、パネル部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とを有している。パネル部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とは、例えば、パネル基板１２ａに実装されている。
パネル部１２は、パネル基板１２ａと、パネル基板１２ａ上に行列状に配置された複数の画素回路３０と、走査線４０と、信号線４２とを有している。より詳細には、パネル部１２は、行状の走査線４０と、列状の信号線４２と、両者が交差する部分に配置された発光素子３２を有する画素回路３０とを有している。パネル基板１２ａは、例えば、ガラスまたはアクリル等の樹脂により形成されている。
複数の画素回路３０は、例えば、半導体プロセスによってパネル基板１２ａに形成されている。複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズおよび解像度により異なる。例えば、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。各画素回路３０は、有機ＥＬ素子を発光素子として有し、ＲＧＢ三原色のいずれかの色の発光画素を構成する。
図２に示すように、画素回路３０は、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、画素容量３８とを有している。なお、画素回路３０の構成および動作については、後に詳述する。
走査線４０は、行列状に配列された複数の画素回路３０に行ごとに配線されている。走査線４０の一端は、ゲート駆動回路１４の各段の出力端に接続されている。
信号線４２は、行列状に配列された複数の画素回路３０に列ごとに配線されている。信号線４２の一端は、ソース駆動回路１６の各段の出力端に接続されている。
ゲート駆動回路１４は、行駆動回路とも呼ばれ、画素回路３０の行単位にゲート駆動信号を走査する駆動回路である。ゲート駆動信号とは、画素回路３０内の駆動トランジスタ３３、選択トランジスタ３５のゲートに入力されて各トランジスタのオンおよびオフを制御する信号である。ゲート駆動回路１４は、選択トランジスタ３５を制御する信号として、例えば制御信号ＷＳを出力する。また、ゲート駆動回路１４は、図１に示すように、パネル部１２の短辺の一辺に配置されている。
ゲート駆動回路１４は、例えばシフトレジスタ等によって構成されている。ゲート駆動回路１４は、制御装置２０から映像期間信号ＤＥが与えられることにより、同じく制御装置２０から与えられる垂直同期信号ＶＳに同期してゲート駆動信号を出力し、走査線４０を駆動する。これにより、フレーム毎に画素回路３０が線順次選択され、映像信号に応じた輝度で各画素回路３０の発光素子３２が発光する。
なお、ゲート駆動回路１４は、図１に示すように、パネル部１２の短辺の一辺に配置されてもよいし、パネル部１２の対向する短辺の二辺に配置されてもよい。ゲート駆動回路１４がパネル部１２の対向する二辺に配置されることにより、パネル部１２に配置された複数の画素回路３０に同じゲート駆動信号を同じタイミングで供給することができる。これにより、例えばパネル部１２が大型である場合には、各走査線４０の配線容量による信号劣化を抑制することができる。
ソース駆動回路１６は、列駆動回路とも呼ばれ、制御装置２０からフレーム単位で供給される映像信号を各画素回路３０へ供給する駆動回路である。ソース駆動回路１６は、パネル部１２の長辺の一辺に配置されている。
ソース駆動回路１６は、信号線４２を通して、画素回路３０の各々に対して映像信号に基づく輝度情報を電流値または電圧値の形で書き込む、電流書き込み型または電圧書き込み型の駆動回路である。本実施の形態に係るソース駆動回路１６は、例えば電圧書き込み型の駆動回路を使用している。ソース駆動回路１６は、制御装置２０から入力される映像信号に基づいて、信号線４２にそれぞれの画素回路３０に設けられた発光素子３２の明るさを表す電圧を供給する。
制御装置２０からソース駆動回路１６に入力される映像信号は、例えば、ＲＧＢ三原色の色毎のデジタルシリアルデータ（映像信号Ｒ、Ｇ、Ｂ）である。ソース駆動回路１６に入力された映像信号Ｒ、Ｇ、Ｂは、ソース駆動回路１６の内部で行単位のパラレルデータに変換される。さらに、行単位のパラレルデータは、ソース駆動回路１６の内部で行単位のアナログデータに変換され、信号線４２に出力される。信号線４２に出力された電圧は、ゲート駆動回路１４の走査において選択された行に属する画素回路３０の画素容量３８に書き込まれる。つまり、信号線４２に出力された電圧に対応する電荷が、画素容量３８に蓄積される。
なお、ソース駆動回路１６は、図１に示すように、パネル部１２の長辺の一辺に配置されてもよいし、パネル部１２の対向する長辺の二辺に配置されてもよい。これにより、例えばパネル部１２が大型の場合には、同列の各画素回路３０に同じタイミングで電圧を出力することができる。
［２．画素回路の構成］
画素回路３０は、図２に示すように、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、画素容量３８とを有している。
発光素子３２は、例えばアノードおよびカソードを備えたダイオード形の有機ＥＬ素子である。なお、発光素子３２は有機ＥＬ素子に限らず、他の発光素子であってもよい。例えば、発光素子３２は、一般的に電流駆動で発光する全ての素子を含む。
発光素子３２は、例えば透明導電膜で構成される複数の第１電極層と、第１電極層上に正孔輸送層、発光層、電子輸送層および電子注入層をこの順に堆積した有機層と、有機層の上に金属膜で構成される第２電極層とを有している。なお、図２では、発光素子３２はシンボルとして模式的に表示している。発光素子３２の第１電極層と第２電極層との間に直流電圧が印加されると、発光層において電子と正孔とが再結合する。これにより、発光素子３２は、駆動トランジスタ３３から供給される、駆動トランジスタ３３のドレイン−ソース間電流により、映像信号の信号電位に応じた輝度で発光する。
駆動トランジスタ３３は、発光素子３２を発光駆動する能動素子である。駆動トランジスタ３３は、オン状態となることで、ゲート−ソース間電圧に応じたドレイン−ソース間電流を発光素子３２へ供給する。
選択トランジスタ３５は、走査線４０から供給される制御信号ＷＳに応じてオン状態となり、信号線４２から供給される映像信号の信号電位に応じた電荷を画素容量３８に蓄積する。
画素容量３８は、蓄積された電荷による信号電位に応じて、駆動トランジスタ３３のゲートに電圧を印加する。
なお、駆動トランジスタ３３および選択トランジスタ３５は、例えばＮチャネル型のポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）で構成されている。なお、各トランジスタの導電型は上記したものに限られず、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させてもよい。また、各トランジスタは、ポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴ等で構成されていてもよい。
ここで、画素回路３０の動作について説明する。新たなフレーム期間が始まる直前では、制御信号ＷＳがローレベルとなっている。この状態では、Ｎチャネル型のトランジスタである選択トランジスタ３５はオフ状態となっている。
駆動トランジスタ３３は、先行するフレーム期間において画素容量３８に書き込まれた映像信号の信号電位に対応する駆動トランジスタ３３のゲート−ソース間電圧に応じて、ドレイン−ソース間電流を発光素子３２へ供給する。このとき、発光素子３２は先行するフレームの輝度で発光している。
新たなフレーム期間において、制御信号ＷＳが、行順次にローレベルからハイレベルになる。制御信号ＷＳがハイレベルになった行に位置する画素回路３０において、映像信号の信号電位が画素容量３８に書き込まれる（前述したリフレッシュ動作）。これにより、発光素子３２が発光する輝度は、先行するフレームでの輝度から新たなフレームでの輝度へ、行順次に切り替わる。
以上の動作がフレームごとに繰り返されることで、行列状に配置された発光素子３２が、映像信号の信号電位に応じて順次発光し、パネル部１２に映像が表示される。
［３．制御装置およびゲート駆動回路の構成］
次に、制御装置２０およびゲート駆動回路１４の構成について説明する。
制御装置２０は、表示パネル１０の外部に配置される外部システム回路基板（図示せず）上に形成されている。制御装置２０は、例えばＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）としての機能を有し、表示装置１の全体の動作を制御する。具体的には、制御装置２０は、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥにしたがって、ゲート駆動回路１４に対して走査を指示する。また、制御装置２０は、ソース駆動回路１６に対して、映像信号Ｒ、Ｇ、Ｂのデジタルシリアルデータを供給する。
図３に示すように、制御装置２０は、データ供給部２６と、走査制御部２８とを有している。なお、制御装置２０は、外部から供給される信号を受信してデータ供給部２６および走査制御部２８へ供給するレシーバー（図示せず）を備えていてもよい。
データ供給部２６は、映像信号Ｒ、Ｇ、Ｂを一時的に保持するために、フレームバッファ（図示せず）を有している。データ供給部２６は、外部から受信した１フレーム分の映像信号（つまり、１フレーム画像）をソース駆動回路１６へ供給するとともにフレームバッファに保持する。保持された映像信号は、所定のタイミングでソース駆動回路１６へ供給されてもよい。
走査制御部２８は、映像信号Ｒ、Ｇ、Ｂがパネル部１２に表示されるタイミングを制御する制御部である。走査制御部２８は、外部から垂直同期信号ＶＳ、水平同期信号ＨＳおよび映像期間信号ＤＥを受信し、ゲート駆動回路１４およびソース駆動回路１６に出力する。特に、走査制御部２８は、ゲート駆動回路１４において行ごとの制御信号ＷＳ１、ＷＳ２、ＷＳ３、・・・、ＷＳＮを生成するために用いられるスタート信号ＳＴＡＲＴ、クロック信号ＣＬＫおよびクリア信号ＣＬＲを、ゲート駆動回路１４に供給する。
図４に示すように、ゲート駆動回路１４は、クリア信号ＣＬＲを受信するクリア端子と、スタート信号ＳＴＡＲＴを受信するスタート端子と、パネル部１２の行に対応する複数のレジスタ１４１〜１４４を多段に接続したシフトレジスタ１４０と、を有している。
初段のレジスタ１４１は、クロック信号ＣＬＫに同期して、スタート端子からスタート信号ＳＴＡＲＴを取得し、２段目以降のレジスタ１４２〜１４４は、クロック信号ＣＬＫに同期して、前段のレジスタからスタート信号ＳＴＡＲＴを取得する。このようにして、シフトレジスタ１４０は、スタート信号ＳＴＡＲＴをレジスタ１４１〜１４４間で転送しながら、行ごとの制御信号ＷＳ１〜ＷＳＮとして出力する。
２段目以降のレジスタ１４２〜１４４におけるスタート信号ＳＴＡＲＴは、クリア信号ＣＬＲに応じてクリアされる。具体的に、クリア信号ＣＬＲがハイレベルのとき、スタート信号ＳＴＡＲＴは段間のＡＮＤ回路でブロック（つまり、ローレベルに固定）される。そのため、クリア信号ＣＬＲをハイレベルにした状態でクロック信号ＣＬＫを供給することで、スタート信号ＳＴＡＲＴはレジスタ１４２〜１４４においてローレベルにクリアされる。
［４．制御装置およびゲート駆動回路の動作］
ここで、本実施の形態に係る制御装置２０およびゲート駆動回路１４の動作について説明する。
本実施の形態に係る表示装置１は、例えば、有機ＥＬ発光パネルのプログレッシブ駆動方式により駆動され、フレームレートが可変の複数のフレーム画像で構成される映像を表示する。詳細には、制御装置２０は、複数の画素回路３０が行列状に配置されたパネル部１２に対して、リフレッシュ動作を実行させるように制御を行う。すなわち、制御装置２０の制御により、パネル部１２の第１行目から最終行目まで、映像信号の書き込み動作が順に行われる。この期間をフレーム期間と呼ぶ。なお、フレーム期間は、フレームごとに異なってもよい。
以下では、本発明の特徴であるリフレッシュ動作について、詳細に説明する。
図５は、本実施の形態に係る表示装置１の動作例を示すタイミングチャートである。図５のＡ部は、１つのフレーム画像に対応する映像信号をパネル部１２の全行の画素回路３０へ書き込むリフレッシュ動作を示している。
制御装置２０は、フレーム画像に対応する映像信号の表示パネル１０への供給を開始するときに、つまり、フレーム期間の先頭において、スタート信号ＳＴＡＲＴを、１クロック時間、ハイレベルにする。ゲート駆動回路１４は、スタート信号ＳＴＡＲＴを、クロック信号ＣＬＫに同期して転送しながら、行ごとの制御信号ＷＳ１〜ＷＳＮとして行順次に出力する。これと同期して、制御装置２０は、ソース駆動回路１６に対して、行ごとの映像信号を供給する（図示せず）。
このようにして全ての画素回路３０に映像信号が書き込まれ、パネル部１２にフレーム画像が表示される。なお、図５のＡ部のリフレッシュ動作は、一般的なものである。
図５のＢ部は、本発明の特徴である、リフレッシュを中止する動作を示している。
制御装置２０は、先行するフレーム画像のリフレッシュ中に、後続するフレーム画像が利用可能になると、クリア信号ＣＬＲをハイレベルにする。ここで、後続するフレーム画像が利用可能になるとは、例えば、後続するフレームの画像のＧＰＵからの供給が開始されることであり、制御装置２０は、例えば、垂直同期信号ＶＳに基づいて、後続するフレーム画像が利用可能になったことを検出してもよい。ハイレベルのクリア信号ＣＬＲに応じて、ゲート駆動回路１４は、２段目以降のレジスタへのスタート信号ＳＴＡＲＴの転送をブロックし、後続の行の画素回路への制御信号ＷＳ（図５での制御信号ＷＳ３〜ＷＳＮ）の供給は中止される。
これにより、実行中のリフレッシュは中止され、後続のフレーム画像のリフレッシュを開始可能な状態になる。ここで、クリア信号ＣＬＲは、リフレッシュ中止信号の一例である。
［５．効果等］
本実施の形態に係る表示装置１によると、リフレッシュを中止する動作を利用して、次のような効果が得られる。
図６は、本実施の形態に係る表示装置１の効果を説明するタイミングチャートである。図６の上段、中段、および下段には、ＧＰＵによるフレーム画像生成動作、比較例に係る表示パネルでのリフレッシュ動作、および実施例に係る表示パネルでのリフレッシュ動作の実行タイミングを、それぞれ示している。図６では、フレーム交互に実線と破線とを用いて、フレームごとの動作タイミングを区別している。
時刻Ｔ１において、ＧＰＵは第１フレーム画像の生成を完了し、第１フレーム画像が利用可能になる。表示パネル１０は、時刻Ｔ１以降、第１フレーム画像の画素ごとの映像信号を画素回路３０へ書き込むリフレッシュを行う。最初のリフレッシュは、比較例及び実施例のいずれにおいても実行される。
時刻Ｔ１において、ＧＰＵは第２フレーム画像の生成を開始する。第２フレーム画像の生成には、１リフレッシュ時間より長い時間がかかるものとする。
比較例に係るリフレッシュ動作は、第１フレーム画像について１回のみ行われ、その後、後続する第２フレーム画像が利用可能になる時刻Ｔ２まで停止する。例えば、長い垂直帰線期間を設けることにより低いリフレッシュレートに対応する従来技術では、この比較例のように、単純にリフレッシュを停止して後続のフレーム画像が利用可能になるのを待つ動作になるものと考えられる。後続のフレーム画像の生成に長い時間がかかると、リフレッシュの停止が長期化し、画素回路中の映像信号が揮発して、階調表現の劣化やフリッカが生じる懸念がある。
これに対し、実施例に係るリフレッシュ動作では、後続する第２フレーム画像が利用可能になる時刻Ｔ２まで、第１フレーム画像のリフレッシュが繰り返される。第１フレーム画像の２回目以降のリフレッシュでは、制御装置２０のデータ供給部２６に保持された第１フレーム画像の映像信号が、表示パネル１０へ供給される。
時刻Ｔ２において、ＧＰＵは第２フレーム画像の生成を完了し、第２フレーム画像が利用可能になる。このとき、比較例では、リフレッシュ動作は停止しているので第２フレーム画像のリフレッシュを直ちに開始できるのに対し、実施例では、第１フレーム画像の２回目以降のリフレッシュが実行中である可能性がある。
このとき、第１フレーム画像のリフレッシュを中止せずに、言い換えれば、第１フレーム画像のリフレッシュを行うための制御信号ＷＳをクリアせずに、第２フレーム画像のリフレッシュを開始すると、制御信号ＷＳが重複し、誤った映像信号が画素回路へ書き込まれる。
そこで、実施例では、クリア信号ＣＬＲを用いて、第１フレーム画像のリフレッシュを中止させる（図６のＴ２での丸囲み）。これにより、実行中の第１フレーム画像のリフレッシュが終わるまで待つことなく、実施例においても、第２フレーム画像のリフレッシュを直ちに開始することができる。
時刻Ｔ３において、ＧＰＵは第３フレーム画像の生成を完了し、第３フレーム画像が利用可能になる。第３フレーム画像は、１リフレッシュ時間以内で生成されるものとする。比較例および実施例の何れにおいても、第３フレーム画像のリフレッシュは、第２フレーム画像のリフレッシュの終了後、直ちに開始される。
後続する第４フレーム画像および第５フレーム画像の生成には、第２フレーム画像の生成と同様、１リフレッシュ時間より長い時間がかかるものとする。前述の説明と同様、比較例では、第４フレーム画像および第５フレーム画像が利用可能になるまでリフレッシュ動作が停止する。また、実施例では、第３フレーム画像および第４フレーム画像をリフレッシュしながら第４フレーム画像および第５フレーム画像が利用可能になるのを待ち、第４フレーム画像および第５フレーム画像が利用可能になったときに、クリア信号ＣＬＲを用いて、先行するフレーム画像のリフレッシュ動作を中止させてから（図６のＴ４、Ｔ５での丸囲み）、新しいフレーム画像のリフレッシュを開始する。
以上説明したように、比較例に係るリフレッシュ動作では、１フレーム画像のリフレッシュを１回のみ実行するので、後続のフレーム画像の生成に長い時間がかかると、画素回路中の映像信号が揮発し、階調表現の劣化やフリッカが生じる懸念がある。
これに対し、実施例に係るリフレッシュ動作では、後続のフレーム画像が利用可能になるまで、先行するフレーム画像のリフレッシュを繰り返すので、画素回路中の映像信号の揮発が揮発せず、階調表現の劣化やフリッカの発生が抑制される。なお、実施例におけるリフレッシュの繰り返し動作は、要求される映像品位に応じて、画素回路中の映像信号の揮発の程度が許容範囲に収まる最小限の頻度で行ってもよい。
また、実施例および比較例の何れにおいても、後続のフレーム画像が利用可能になったときに直ちに、後続のフレーム画像のリフレッシュを最初の画素回路から開始するので、背景技術の欄で説明したテアリングやスタッタは発生しない。
このように、本実施の形態に係る表示装置１では、ゲート駆動回路１４に、リフレッシュ中止信号としてのクリア信号ＣＬＲを受信するためのクリア端子を設け、クリア信号ＣＬＲを用いて先行する制御信号ＷＳをクリアできるようにした。そのため、表示装置１では、先行するフレーム画像を繰り返しリフレッシュしながら、後続のフレーム画像が利用可能になると直ちに、先行フレームのリフレッシュを中止して、後続のフレーム画像のリフレッシュを開始できる。
これにより、映像のテアリングやスタッタを回避するとともに、階調表現の劣化やフリッカを抑制することができる表示装置が得られる。
表示装置１では、一例として、クリア信号ＣＬＲがリフレッシュ中止信号として機能するとしたが、リフレッシュ中止信号はクリア信号ＣＬＲには限定されない。例えば、スタート信号ＳＴＡＲＴがリフレッシュ中止信号として機能してもよい。以下では、スタート信号ＳＴＡＲＴがリフレッシュ中止信号として機能する表示装置について説明する。
図７は、本実施の形態に係る表示装置２の構成例を示すブロック図である。図７に示す表示装置２は、図３に示す表示装置１と比べて、クリア信号ＣＬＲが省略される点で相違し、制御装置２０ａにおける走査制御部２８ａおよび表示パネル１０ａにおけるゲート駆動回路１４ａが変更される。
図８は、本実施の形態に係るゲート駆動回路１４ａの構成例を示す回路図である。図８に示すゲート駆動回路１４ａは、図４のゲート駆動回路１４と比べて、先行するスタート信号ＳＴＡＲＴの２段目以降のレジスタ１４２〜１４４への転送が、初段のレジスタ１４１で取得される後続のスタート信号ＳＴＡＲＴに応じてブロックされる点で相違する。
そのため、ゲート駆動回路１４ａでは、スタート信号ＳＴＡＲＴをハイレベルにした状態でクロック信号ＣＬＫを供給することで、後続のスタート信号ＳＴＡＲＴが初段のレジスタ１４１に保持されると同時に、先行するスタート信号ＳＴＡＲＴはレジスタ１４２〜１４４においてローレベルにクリアされる。
以下では、本発明の特徴である書き込み動作について、詳細に説明する。
図９は、本実施の形態に係る表示装置２の動作例を示すタイミングチャートである。
図９のＣ部は、図５のＡ部と実質的に同一の一般的なリフレッシュ動作を示している。
図９のＤ部は、本発明の特徴である、リフレッシュを中止する動作を示している。図９のＤ部の動作は、図５のＢ部の動作と比べて、スタート信号ＳＴＡＲＴに応じて、先行するリフレッシュを中止すると同時に、後続するリフレッシュを開始させる点で相違する。
制御装置２０ａは、先行するフレーム画像のリフレッシュ中に、後続するフレーム画像が利用可能になると、スタート信号ＳＴＡＲＴをハイレベルにする。ハイレベルのスタート信号ＳＴＡＲＴに応じて、ゲート駆動回路１４ａは、２段目以降のレジスタへの先行するスタート信号ＳＴＡＲＴの転送をブロックし、後続の行の画素回路への制御信号ＷＳ（図９での制御信号ＷＳ３〜ＷＳＮ）の供給は中止される。
これにより、実行中のリフレッシュは中止され、後続のフレーム画像のリフレッシュが開始される。ここで、スタート信号ＳＴＡＲＴは、先行するリフレッシュを中止させるリフレッシュ中止信号と、後続するリフレッシュを開始させるリフレッシュ開始信号とを兼ねる。
本実施の形態に係る表示装置２によっても、リフレッシュを中止する動作を利用して、前述した表示装置１と同様、映像のテアリングやスタッタを回避するとともに、階調表現の劣化やフリッカを抑制することができる表示装置が得られる。
［画素回路の変形例１］
図１０は、変形例１に係る画素回路１３０の構成を示す回路図である。本変形例に係る画素回路１３０は、実施の形態に係る画素回路３０と比べて、スイッチトランジスタ３７を備えている点で相違する。
図１０に示すように、画素回路１３０は、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３７と、画素容量３８とを有している。
スイッチトランジスタ３７は、制御信号ＡＺに応じてオン状態となり、駆動トランジスタ３３のソースを基準電圧Ｖｉｎｉに設定する。発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、画素容量３８の構成は、実施の形態に係る画素回路３０の発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、画素容量３８と同様である。
このような構成を有する画素回路１３０を備える表示パネルであっても、実施の形態に係る表示装置１と同様、特徴的なリフレッシュ動作に基づいて、映像のテアリングやスタッタを回避するとともに階調表現の劣化やフリッカを抑制することができる。
［画素回路の変形例２］
図１１は、変形例２に係る画素回路２３０の構成を示す回路図である。本変形例に係る画素回路２３０は、変形例１に係る画素回路１３０と比べて、スイッチトランジスタ３６を備えている点で相違する。
図１１に示すように、画素回路２３０は、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３６および３７と、画素容量３８とを有している。
スイッチトランジスタ３６は、制御信号ＲＥＦに応じてオン状態となり、駆動トランジスタ３３のゲートを基準電圧Ｖｒｅｆに設定する。発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３７、画素容量３８の構成は、変形例１に係る画素回路１３０の発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３７、画素容量３８と同様である。
このような構成を有する画素回路２３０を備える表示パネルであっても、実施の形態に係る表示装置１と同様、特徴的なリフレッシュ動作に基づいて、映像のテアリングやスタッタを回避するとともに階調表現の劣化やフリッカを抑制することができる。
［画素回路の変形例３］
図１２は、変形例３に係る画素回路３３０の構成を示す回路図である。本変形例に係る画素回路３３０は、変形例２に係る画素回路２３０と比べて、スイッチトランジスタ３４を備えている点で相違する。
スイッチトランジスタ３４は、走査線４０から供給される消光信号ＥＮに応じてオン状態またはオフ状態となる。スイッチトランジスタ３４は、オン状態となることで駆動トランジスタ３３を電源Ｖｃｃに接続し、駆動トランジスタ３３のドレイン−ソース間電流を発光素子３２へ供給する。発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６、３７、画素容量３８の構成は、変形例２に係る画素回路２３０の発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６、３７、画素容量３８と同様である。
このような構成を有する画素回路３３０を備える表示パネルであっても、実施の形態に係る表示装置１と同様、特徴的なリフレッシュ動作に基づいて、映像のテアリングやスタッタを回避するとともに、階調表現の劣化やフリッカを抑制することができる。
（その他の実施の形態）
なお、本発明は、上述した実施の形態および変形例に記載した構成に限定されるものではなく、適宜変更を加えてもよい。
例えば、ゲート駆動回路は、パネル部の短辺の一辺に配置されてもよいし、パネル部の対向する短辺の二辺に配置されてもよい。同様に、ソース駆動回路は、パネル部の長辺の一辺に配置されてもよいし、パネル部の対向する長辺の二辺に配置されてもよい。
また、制御装置２０におけるフレーム期間の開始は、垂直同期信号ＶＳの供給にもとづいてもよいし、映像期間信号ＤＥの入力開始タイミング、すなわち、それ以降に入力される映像期間信号ＤＥの入力が開始されるタイミングを基準にしてもよい。
また、延長期間における処理の終了条件は、上述したように、垂直同期信号ＶＳが入力されたタイミングであってもよいし、映像期間信号ＤＥの入力開始タイミングであってもよい。
また、データ供給部は、上述したように、フレームバッファで構成されてもよいし、他のバッファまたは記憶装置等で構成されてもよい。
また、発光素子は、有機ＥＬ素子に限らず、ＬＥＤ等の他の発光素子であってもよい。
また、発光素子の発光および消光の制御信号には、消光を指示する消光信号ＥＮを用いてもよいし、各トランジスタの特性に応じて、発光を指示する発光信号を用いてもよい。
また、表示装置において、画素回路の構成は、上述した実施の形態および変形例に示した構成に限らず、変更してもよい。例えば、駆動トランジスタ、選択トランジスタおよび画素容量を備える構成であれば、他のスイッチトランジスタの配置は適宜変更してもよい。また、画素回路に設けられる複数のトランジスタは、ポリシリコンＴＦＴであってもよいし、アモルファスシリコンＴＦＴ等他のトランジスタで構成されていてもよい。また、トランジスタの導電型はＮチャネル型であってもよいしＰチャネル型であってもよいし、これらを組み合わせたものであってもよい。
その他、本発明の趣旨を逸脱しない限り、上述の実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本発明の趣旨を逸脱しない範囲で上述の実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本発明に含まれる。例えば、本発明に係る制御装置を備えた表示装置の一例として、図１２に示すような薄型フラットテレビシステム１００、表示パネルが搭載されたゲーム機、ＰＣ用モニタシステムも本発明に含まれる。
本発明は、特に、高速および高解像度の表示が要望されるテレビシステム、ゲーム機およびパーソナルコンピュータのディスプレイ等の技術分野に有用である。
１、２ 表示装置
１０、１０ａ 表示パネル
１２ パネル部
１２ａ パネル基板
１４、１４ａ ゲート駆動回路
１６ ソース駆動回路
２０、２０ａ 制御装置
２６ データ供給部
２８、２８ａ 走査制御部
３０、１３０、２３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
４０ 走査線
４２ 信号線
１００ フラットテレビシステム
１４０ シフトレジスタ
１４１〜１４４ レジスタ

Claims (3)

  1. 行列状に配置された複数の画素回路を有するパネル部と、
    前記パネル部に表示される映像信号を前記画素回路へ供給するソース駆動回路と、
    前記映像信号の書き込みタイミングを示すゲート信号を、前記画素回路へ行順次に供給するゲート駆動回路と、
    リフレッシュ中止信号を受信する制御端子と、を備え、
    前記ゲート駆動回路は、前記ゲート信号の供給中に前記制御端子で前記リフレッシュ中止信号が受信されると、後続の行の前記画素回路へのゲート信号の供給を中止し、
    前記ゲート駆動回路は、
    前記リフレッシュ中止信号として機能するスタート信号を受信するスタート端子と、
    前記パネル部の行に対応して設けられた複数のレジスタを多段に接続したシフトレジスタと、を有し、
    初段のレジスタは前記スタート端子から前記スタート信号を取得し、
    前記シフトレジスタは、前記スタート信号をレジスタ間で転送しながら行ごとのゲート信号として出力し、
    ２段目以降のレジスタにおける前記スタート信号は、前記初段のレジスタで取得される新たなスタート信号に応じてクリアされる、
    表示パネル。
  2. 表示パネルの制御装置であって、
    前記表示パネルは、行列状に配置された複数の画素回路と、映像信号を前記画素回路へ供給するソース駆動回路と、前記映像信号の書き込みタイミングを示すゲート信号を前記画素回路へ行順次に供給するとともに、前記ゲート信号の供給中に与えられるリフレッシュ中止信号に応じて後続の行の前記画素回路へのゲート信号の供給を中止するゲート駆動回路と、を有し、
    フレームレートが可変の複数のフレーム画像で構成される映像を表す映像信号を受信し、前記映像信号を前記表示パネルへ供給する映像信号供給部と、
    新たなフレーム画像に対応する映像信号の供給を開始するときに、前記リフレッシュ中止信号を前記表示パネルへ供給する走査制御部と、を備える、
    表示パネルの制御装置。
  3. 表示パネルと制御装置とを備える表示装置であって、
    前記表示パネルは、
    行列状に配置された複数の画素回路を有するパネル部と、
    前記パネル部に表示される映像信号を前記画素回路へ供給するソース駆動回路と、
    前記映像信号の書き込みタイミングを示すゲート信号を、前記画素回路へ行順次に供給するゲート駆動回路と、
    リフレッシュ中止信号を受信する制御端子と、を備え、
    前記ゲート駆動回路は、前記ゲート信号の供給中に前記制御端子で前記リフレッシュ中止信号が受信されると、後続の行の前記画素回路へのゲート信号の供給を中止し、
    前記制御装置は、
    フレームレートが可変の複数のフレーム画像で構成される映像を表す映像信号を受信し、前記映像信号を前記表示パネルへ供給する映像信号供給部と、
    新たなフレーム画像に対応する映像信号の供給を開始するときに、前記リフレッシュ中止信号を前記表示パネルへ供給する走査制御部と、を備える、
    表示装置。
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