JP6736276B2

JP6736276B2 - 表示パネルおよび表示装置

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Publication number: JP6736276B2
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Authority: JP
Inventors: 寛藤村; 哲郎山本
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Filing date: 2015-09-25
Publication date: 2020-08-05
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Description

本技術は、表示パネルおよび表示装置に関する。

近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。

アクティブマトリックス型の有機ＥＬ表示装置においては、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる（特許文献１参照）。

アクティブマトリックス型の有機ＥＬ表示装置では、電源線から各画素に電力を供給するために、電源線には大電流が流される。しかし、電源線には、通常、有機ＥＬ素子の発光・消光を制御するパルスパワーが印加されるので、電源スキャナの規模が非常に大きくなり、電源スキャナを格納する表示パネルの額縁も大きくなってしまう。そこで、例えば、全ての画素で電源電圧を共通化し、電源スキャナを省略することが考えられる。

特開２００９−１４５５３１号公報

しかし、そのようにした場合には、発光期間が１Ｆ期間の半分程度しかなく、フリッカーによる発光ちらつきが生じてしまう場合があった。

本技術はかかる問題点に鑑みてなされたものであり、その目的は、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネルおよびそれを備えた表示装置を提供することにある。

本技術の第１の表示パネルは、行列状に配置された複数の画素と、列方向に延在する複数の信号線および複数の電源線とを備えている。複数の電源線は、奇数番目の各画素行に割り当てられた複数の第１電源線と、偶数番目の各画素行に割り当てられた複数の第２電源線とにより構成されている。各第１電源線は互いに電気的に接続されており、各第２電源線は互いに電気的に接続されている。複数の第１電源線と、複数の第２電源線とは、行方向に１または２つの画素ごとに交互に配置されている。奇数番目の各画素行において互いに隣接する２つの画素ごとに、１つの第１電源線が割り当てられ、偶数番目の各画素行において互いに隣接する２つの画素ごとに、１つの第２電源線が割り当てられている。複数の第１電源線のうちの任意の第１電源線に割り当てられた２つの画素を２つの第１画素とし、複数の第１電源線のうち、２つの第１画素に割り当てられた第１電源線に隣接する第２電源線に割り当てられた２つの画素を２つの第２画素としたときに、２つの第１画素と２つの第２画素とは、列方向において１画素分だけ互い違いにずれて配置されている
本技術の第２の表示パネルは、行列状に配置された複数の画素と、列方向に延在する複数の信号線および複数の電源線とを備えている。複数の電源線は、奇数番目の各画素行に割り当てられた複数の第１電源線と、偶数番目の各画素行に割り当てられた複数の第２電源線とにより構成されている。各第１電源線は互いに電気的に接続されており、各第２電源線は互いに電気的に接続されている。各画素は、複数のサブ画素で構成されている。複数の第１電源線と、複数の第２電源線とは、行方向に１または２つのサブ画素ごとに交互に配置されている。奇数番目の各画素行において互いに隣接する２つのサブ画素ごとに、１つの第１電源線が割り当てられ、偶数番目の各画素行において互いに隣接する２つのサブ画素ごとに、１つの第２電源線が割り当てられている。複数の第１電源線のうちの任意の第１電源線に割り当てられた２つのサブ画素を２つの第１サブ画素とし、複数の第１電源線のうち、２つの第１サブ画素に割り当てられた第１電源線に隣接する第２電源線に割り当てられた２つのサブ画素を２つの第２サブ画素としたときに、２つの第１サブ画素と２つの第２サブ画素とは、列方向において１サブ画素分だけ互い違いにずれて配置されている。

本技術の第１の表示装置は、上記の第１の表示パネルと、上記の第１の表示パネルを駆動する駆動回路とを備えている。本技術の第２の表示装置は、上記の第２の表示パネルと、上記の第２の表示パネルを駆動する駆動回路とを備えている。

本技術の第１および第２の表示パネルおよび本技術の第１および第２の表示装置では、奇数番目の各画素行に割り当てられた各第１電源線が互いに電気的に接続され、偶数番目の各画素行に割り当てられた各第２電源線が互いに電気的に接続されている。従って、各第１電源線に対して１つの電源を用意し、各第２電源線に対して１つの電源を用意すればよいので、電源スキャナを用意する必要がない。また、奇数番目の各画素行の発光制御と、偶数番目の各画素行の発光制御とを互いに独立に行うことができるので、例えば、１Ｆ期間を前半と後半の２つの期間に分け、奇数画素行と偶数画素行とで交互に発光を行うことが可能である。

本技術の第１および第２の表示パネルおよび本技術の第１および第２の表示装置によれば、電源スキャナを用意する必要がなく、さらに、１Ｆ期間を前半と後半の２つの期間に分け、奇数画素行と偶数画素行とで交互に発光を行うことができる回路構成としたので、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネルを実現することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

本技術の一実施の形態に係る表示装置の概略構成図である。表示パネルの回路構成の一例を表す図である。各サブ画素の回路構成の一例を表す図である。表示パネルの配線レイアウトの一例を表す図である。各画素回路の配線レイアウトの一例を表す図である。消光から発光までの間の信号波形の一例を表す図である。消光から発光までの間の信号波形の一例を表す図である。表示パネルに適用される発光制御の一例を表す図である。表示パネルに適用される発光制御の一例を表す図である。比較例に係る表示パネルの回路構成の一例を表す図である。比較例に係る表示パネルに適用される発光制御の一例を表す図である。比較例に係る表示パネルに適用される発光制御の一例を表す図である。表示パネルの回路構成の一変形例を表す図である。表示パネルの回路構成の一変形例を表す図である。表示パネルの回路構成の一変形例を表す図である。上記実施の形態の表示装置の一適用例の外観を表す斜視図である。

以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）

＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、例えば、表示パネル１０、コントローラ２０およびドライバ３０を備えている。ドライバ３０は、表示パネル１０の外縁部分に実装されている。表示パネル１０が、本技術の「表示パネル」の一具体例に対応する。コントローラ２０およびドライバ３０が、本技術の「駆動回路」の一具体例に対応する。表示パネル１０は、行列状に配置された複数の画素１１を有している。画素１１が、本技術の「画素」の一具体例に対応する。コントローラ２０およびドライバ３０は、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づいて、表示パネル１０を駆動する。

（表示パネル１０）
図２は、表示パネル１０の回路構成の一例を表したものである。表示パネル１０は、コントローラ２０およびドライバ３０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づく画像を表示する。表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬおよび複数の電源線ＤＳＬと、行列状に配置された複数の画素１１とを有している。信号線ＤＴＬが、本技術の「信号線」の一具体例に対応する。電源線ＤＳＬが、本技術の「電源線」の一具体例に対応する。

走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を所定の単位（例えば画素行）ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの、各画素１１への供給に用いられるものであり、信号電圧Ｖｓｉｇを含むデータパルスを各画素１１に供給するものである。電源線ＤＳＬは、各画素１１に電力を供給するものである。

各画素１１は、複数のサブ画素１２を有しており、具体的には、図２に示したように、４つのサブ画素１２で構成されている。４つのサブ画素１２は、２ｘ２の行列で配置されている。４つのサブ画素１２は、例えば、サブ画素１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗで構成されている。サブ画素１２Ｒは、赤色光を発する画素である。サブ画素１２Ｇは、緑色光を発する画素である。サブ画素１２Ｂは、青色光を発する画素である。サブ画素１２Ｗは、白色光を発する画素である。なお、本明細書では、各画素１１に含まれる４つのサブ画素１２が、サブ画素１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗで構成されているものとして、表示パネル１０の説明を行う。ただし、本明細書において、各画素１１に含まれる４つのサブ画素１２は、上記の要素とは異なる要素によって構成されていてもよい。各画素１１に含まれる４つのサブ画素１２は、例えば、１つのサブ画素１２Ｒ、２つのサブ画素１２Ｇおよび１つのサブ画素１２Ｂで構成されていてもよし、１つのサブ画素１２Ｒ、１つのサブ画素１２Ｇおよび２つのサブ画素１２Ｂで構成されていてもよい。

画素行ごとに、２本の走査線ＷＳＬが割り当てられている。具体的には、画素行に含まれるサブ画素行ごとに、１本の走査線ＷＳＬが割り当てられている。各画素行において、２本の走査線ＷＳＬは、各画素１１を間に挟んで配置されている。各画素行において、画素１１ごとに、２本の信号線ＤＴＬが割り当てられている。具体的には、画素行に含まれるサブ画素列ごとに、１本の信号線ＤＴＬが割り当てられている。各画素１１において、２本の信号線ＤＴＬは、２つのサブ画素列の間に配置されている。

奇数番目の各画素行（上から１画素行目、３画素行目、・・・）には、複数の電源線ＤＳＬのうち所定の複数の電源線ＤＳＬａが割り当てられている。各電源線ＤＳＬａは、互いに電気的に接続されており、互いに同電位となっている。電源線ＤＳＬａが、本技術の「第１電源線」の一具体例に対応する。偶数番目の各画素行（上から２画素行目、４画素行目、・・・）には、複数の電源線ＤＳＬのうち所定の複数の電源線ＤＳＬｂが割り当てられている。各電源線ＤＳＬｂは、互いに電気的に接続されており、互いに同電位となっている。電源線ＤＳＬｂが、本技術の「第２電源線」の一具体例に対応する。各電源線ＤＳＬａと、各電源線ＤＳＬｂとは、互いに電気的に分離されており、互いに独立に駆動される。複数の電源線ＤＳＬａは、例えば、偶数番目の電源線ＤＳＬ（上から２番目の電源線ＤＳＬ、４番目の電源線ＤＳＬ、・・・）である。さらに、複数の電源線ＤＳＬｂは、例えば、奇数番目の電源線ＤＳＬ（上から１番目の電源線ＤＳＬ、３番目の電源線ＤＳＬ、・・・）である。なお、複数の電源線ＤＳＬａは、奇数番目の電源線ＤＳＬであってもよい。このとき、複数の電源線ＤＳＬｂは、偶数番目の電源線ＤＳＬであってもよい。

奇数番目の各画素行において互いに隣接する２つの画素１１ごとに、１つの電源線ＤＳＬａが割り当てられている。さらに、偶数番目の各画素行において互いに隣接する２つの画素１１ごとに、１つの電源線ＤＳＬｂが割り当てられている。各電源線ＤＳＬａに割り当てられた２つの画素１１と、各電源線ＤＳＬｂに割り当てられた２つの画素１１とは、１画素１１分だけ互い違いにずれて配置されている。各電源線ＤＳＬａは、各電源線ＤＳＬａに割り当てられた２つの画素１１の間に配置されている。各電源線ＤＳＬｂは、各電源線ＤＳＬｂに割り当てられた２つの画素１１の間に配置されている。

各信号線ＤＴＬは、後述の水平セレクタ３１の出力端に接続されている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端に接続されている。各電源線ＤＳＬａは、後述の第１電源２３Ａの出力端に接続されている。各電源線ＤＳＬｂは、後述の第２電源２３Ｂの出力端に接続されている。

図３は、各サブ画素１２の回路構成の一例を表したものである。各サブ画素１２は、例えば、画素回路１３と、有機ＥＬ素子１４とを有している。有機ＥＬ素子１４は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１４は、素子容量を有している。画素回路１３は、有機ＥＬ素子１４の発光・消光を制御する。画素回路１３は、後述の書込走査によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１３は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２および保持容量Ｃｓを含んで構成されている。

書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号Ｄｉｎに対応した信号電圧Ｖｓｉｇの印加を制御する。具体的には、書込トランジスタＴｒ２は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングにより得られた電圧を駆動トランジスタＴｒ１のゲートに書き込む。駆動トランジスタＴｒ１は、有機ＥＬ素子１４に直列に接続されている。駆動トランジスタＴｒ１は、有機ＥＬ素子１４を駆動する。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１４に流れる電流を制御する。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。保持容量Ｃｓは、後述の待機期間中に駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを一定に保持する役割を有する。なお、画素回路１３は、上述の２Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。

駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。

各信号線ＤＴＬは、後述の水平セレクタ３１の出力端と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端と、書込トランジスタＴｒ２のゲートとに接続されている。各電源線ＤＳＬａは、第１電源２３Ａの出力端と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。各電源線ＤＳＬｂは、第２電源２３Ｂの出力端と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。

書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬａまたは電源線ＤＳＬｂに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬａまたは電源線ＤＳＬｂに未接続の端子が有機ＥＬ素子１４のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソースおよびドレインのうち有機ＥＬ素子１４側の端子に接続されている。

図４は、表示パネル１０の配線レイアウトの一例を表したものである。図５は、画素回路１３の配線レイアウトの一例を表したものである。各電源線ＤＳＬａおよび電源線ＤＳＬｂは、各信号線ＤＴＬと同一の層内に配置されている。各電源線ＤＳＬａは、奇数番目の各画素行において割り当てられた２つの画素１１に含まれる各サブ画素１２に、導電性の半導体層１５Ａを介して電気的に接続されている。各電源線ＤＳＬｂは、偶数番目の各画素行において割り当てられた２つの画素１１に含まれる各サブ画素１２に、導電性の半導体層１５Ｂを介して電気的に接続されている。半導体層１５Ａ，１５Ｂは、駆動トランジスタＴｒ１のソース・ドレイン領域１７Ｂと同一の層内に形成されている。半導体層１５Ａ，１５Ｂは、例えば、駆動トランジスタＴｒ１のソース・ドレイン領域１７Ｂと共通の半導体層で構成されている。半導体層１５Ａは、コンタクトホールＨ４を介して電源線ＤＳＬａに接続されている。半導体層１５Ｂは、コンタクトホールＨ４を介して電源線ＤＳＬｂに接続されている。

駆動トランジスタＴｒ１のゲート１７Ａは、保持容量Ｃｓの一方の電極１６Ｂを兼ねている。駆動トランジスタＴｒ１のソース・ドレイン領域１７Ｃが、保持容量Ｃｓの他方の電極１６Ａを兼ねている。駆動トランジスタＴｒ１のソース・ドレイン領域１７Ｃは、コンタクトホールＨ３を介して有機ＥＬ素子１４に接続されている。保持容量Ｃｓの一方の電極１６Ｂは、コンタクトホールＨ２を介して、書込トランジスタＴｒ２のソース・ドレイン領域１８Ｂと接続されている。書込トランジスタＴｒ２のソース・ドレイン領域１８Ｃが、コンタクトホールＨ１を介して信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のゲート１８Ａが走査線ＷＳＬに接続されている。

ドライバ３０は、例えば、水平セレクタ３１およびライトスキャナ３２を有している。ライトスキャナ３２は、本技術の「駆動回路」の一具体例に対応する。

水平セレクタ３１は、例えば、制御信号の入力に応じて（同期して）、映像信号処理回路２１から入力されたアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加する。水平セレクタ３１は、例えば、３種類の電圧（Ｖｏｆｓ１、Ｖｏｆｓ２、Ｖｓｉｇ）を出力可能となっている。具体的には、水平セレクタ３１は、ライトスキャナ３２により選択された画素１１へ、信号線ＤＴＬを介して３種類の電圧（Ｖｏｆｓ１、Ｖｏｆｓ２、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号Ｄｉｎに対応する電圧値となっている。固定電圧Ｖｏｆｓ１，Ｖｏｆｓ２は、映像信号Ｄｉｎとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓ１よりも低く、固定電圧Ｖｏｆｓ２よりも高い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓ１，Ｖｏｆｓ２よりも高い電圧値となっている。水平セレクタ３１は、１水平期間ごとに、信号電圧Ｖｓｉｇを含むデータパルスを各信号線ＤＴＬに出力する。水平セレクタ３１は、データパルスとして、信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓ１，Ｖｏｆｓ２の３値からなるパルスを各信号線ＤＴＬに出力する。

ライトスキャナ３２は、複数の画素１１を所定の単位ごとに走査する。具体的には、ライトスキャナ３２は、１フレーム期間において、各走査線ＷＳＬに選択パルスを順次、出力する。ライトスキャナ３２は、例えば、制御信号の入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、閾値補正準備や、閾値補正、信号電圧Ｖｓｉｇの書き込み、移動度補正および発光を所望の順番で実行させる。ここで、閾値補正準備とは、駆動トランジスタＴｒ１のゲート電圧Ｖｇを初期化する（具体的にはＶｏｆｓ２にする）ことを指している。閾値補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書込）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。移動度補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度の大きさに応じて補正する動作を指している。信号書き込みと、移動度補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、ライトスキャナ３２が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、移動度補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。なお、以下では、「ゲート電圧Ｖｇ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１のゲート電圧Ｖｇを指す。「ゲート−ソース間電圧Ｖｇｓ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを指す。「閾値電圧Ｖｔｈ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈを指す。

ライトスキャナ３２は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、ライトスキャナ３２は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行う。オン電圧Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。オン電圧Ｖｏｎは、後述の「閾値補正準備期間」や、「閾値補正期間」、「信号書込・移動度補正期間」などにライトスキャナ３２から出力される選択パルスの波高値である。オフ電圧Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、オン電圧Ｖｏｎよりも低い値となっている。

（コントローラ２０）
次に、コントローラ２０について説明する。コントローラ２０は、例えば、映像信号処理回路２１、タイミング生成回路２２および電源回路２３を有している。映像信号処理回路２１は、例えば、外部から入力されたデジタルの映像信号Ｄｉｎに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Ｖｓｉｇを生成する。映像信号処理回路２１は、例えば、生成した信号電圧Ｖｓｉｇを水平セレクタ３１に出力する。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。タイミング生成回路２２は、ドライバ３０内の各回路が連動して動作するように制御するものである。タイミング生成回路２２は、例えば、外部から入力された同期信号Ｔｉｎに応じて（同期して）、ドライバ３０内の各回路に対して制御信号を出力する。

電源回路２３は、水平セレクタ３１、ライトスキャナ３２、映像信号処理回路２１およびタイミング生成回路２２等の種々の回路で必要となる種々の固定電圧を生成し、供給する。電源回路２３は、例えば、Ｖｓｓ、Ｖｃｃ１、Ｖｃｃ２などを生成し、上述の種々の回路に供給する。固定電圧Ｖｓｓ，Ｖｃｃ２は、有機ＥＬ素子１４の閾値電圧Ｖｅｌと、有機ＥＬ素子１４のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。固定電圧Ｖｃｃ２は、固定電圧Ｖｓｓよりも高い電圧である。固定電圧Ｖｃｃ１は、電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも高い電圧値である。

電源回路２３は、図２、図４に示したように、第１電源２３Ａおよび第２電源２３Ｂを有している。第１電源２３Ａは、制御信号の入力に応じて（同期して）各電源線ＤＳＬａに所定の電圧を印加する。第２電源２３Ｂは、制御信号の入力に応じて（同期して）各電源線ＤＳＬｂに所定の電圧を印加する。第１電源２３Ａおよび第２電源２３Ｂは、例えば、３種類の電圧（Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ）を出力可能となっている。第１電源２３Ａは、例えば、各電源線ＤＳＬａを介して、奇数番目の各画素行に含まれる各画素１１に３種類の電圧（Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ）を供給する。第２電源２３Ｂは、例えば、各電源線ＤＳＬｂを介して、偶数番目の各画素行に含まれる各画素１１に３種類の電圧（Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ）を供給する。

[動作]
次に、表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１４のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１４の発光輝度を一定に保つようにするために、有機ＥＬ素子１４のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１４の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。

図６は、１つの画素１１に着目したときの信号線ＤＴＬ、走査線ＷＳＬ、および電源線ＤＳＬａもしくは電源線ＤＳＬｂに印加される電圧ならびに駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓの経時変化の一例を表したものである。なお、以下では、「ソース電圧Ｖｓ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１のソース電圧Ｖｓを指す。

まず、コントローラ２０およびドライバ３０は、画素１１を消光する。具体的には、走査線ＷＳＬの電圧がＶｏｆｆとなっており、信号線ＤＴＬの電圧がＶｏｆｓ１となっており、電源線ＤＳＬａまたは電源線ＤＳＬｂの電圧がＶｃｃとなっている時（つまり有機ＥＬ素子１４が発光している時）に、電源回路２３は、制御信号に応じて、電源線ＤＳＬａまたは電源線ＤＳＬｂの電圧をＶｃｃからＶｓｓに下げる（時刻Ｔ１）。すると、ソース電圧ＶｓがＶｓｓ近傍まで下がり、有機ＥＬ素子１４が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。

（補正準備期間）
次に、コントローラ２０およびドライバ３０は、閾値補正の準備を行う。具体的には、電源線ＤＳＬａまたは電源線ＤＳＬｂの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓ１となっている間に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓ１となり、ソース電圧ＶｓがＶｓｓとなる。このとき、ゲート−ソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈよりも高くなっており、駆動トランジスタＴｒ１はオンしている。その後、水平セレクタ３１は、制御信号に応じて、信号線ＤＴＬの電圧をＶｏｆｓ１からＶｏｓｆ２に切り替える。すると、ゲート電圧ＶｇがＶｏｆｓ１からＶｏｓｆ２に下がる。このとき、ソース電圧ＶｓはＶｓｓのまま変わらないので、ゲート−ソース間電圧Ｖｇｓが、Ｖｏｆｓ２−Ｖｓｓとなり、閾値電圧Ｖｔｈよりも低くなる。その結果、駆動トランジスタＴｒ１がオフする。その後、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ３）

（閾値補正期間）
次に、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１の閾値補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓ２となっており、かつ、走査線ＷＳＬの電圧がＶｏｆｆとなっている間に、電源回路２３は、制御信号に応じて、電源線ＤＳＬの電圧をＶｓｓからＶｃｃ２に上げる。続いて、水平セレクタ３１は、制御信号に応じて、信号線ＤＴＬの電圧をＶｏｆｓ２からＶｏｆｓ１に切り替えたのち、各画素行に対応する信号電圧Ｖｓｉｇを順次、信号線ＤＴＬに印加する。このとき、ライトスキャナ３２は、１行目の画素行に対応する信号電圧ＶｓｉｇのパルスＰ１が入力される前に、走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げるパルスＰ２を走査線ＷＳＬに印加する（時刻Ｔ４）。すると、ゲート電圧ＶｇがＶｏｆｓ１まで上がり、駆動トランジスタＴｒ１がオンするので、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなる。駆動トランジスタＴｒ１がオンしている間に、ソース電圧ＶｓがＶｏｆｓ１−Ｖｔｈにまで到達しない場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、ライトスキャナ３２は、パルスＰ１が入力される前に、繰り返し、パルスＰ２を走査線ＷＳＬに印加してもよい。

その後、水平セレクタ３１が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、ゲート−ソース間電圧ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１３ごとにばらついた場合であっても、有機ＥＬ素子１４の発光輝度がばらつくのをなくすることができる。

（信号書込・移動度補正期間）
閾値補正が完了した後、コントローラ２０およびドライバ３０は、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの書き込みと、移動度補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬａまたは電源線ＤＳＬｂの電圧がＶｃｃ２となっている間に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（時刻Ｔ６）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、ゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１４のアノード電圧はこの段階ではまだ有機ＥＬ素子１４の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１４はカットオフしている。そのため、ゲート−ソース間の電流は有機ＥＬ素子１４の素子容量Ｃｏｌｅｄに流れ、素子容量Ｃｏｌｅｄが充電されるので、ソース電圧ＶｓがΔＶｓだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｓとなる。このようにして、書き込みと同時に移動度補正が行われる。ここで、駆動トランジスタＴｒ１の移動度が大きい程、ΔＶｓも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶｓだけ小さくすることにより、画素１１ごとの移動度のばらつきを取り除くことができる。

その後、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ７）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。しかし、電源線ＤＳＬａまたは電源線ＤＳＬｂの電圧がＶｃｃ２となっているので、有機ＥＬ素子１４に閾値電圧Ｖｅｌ未満の電圧しか印加されない。そのため、有機ＥＬ素子１４は消光を維持する。

（発光）
各画素１１において信号書込・移動度補正が完了した後、電源線３３は、制御信号に応じて、電源線ＤＳＬａまたは電源線ＤＳＬｂの電圧をＶｃｃ２からＶｃｃ１に上げる（時刻Ｔ８）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１４に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１４が所望の輝度で発光する。

コントローラ２０およびドライバ３０は、例えば、図７に示したように、２行目の画素行から最終行の画素行に対する閾値補正および信号書込・移動度補正を、時刻Ｔ７から時刻Ｔ８の間において、画素行ごとに順次行う。

次に、表示パネル１０に適用される発光制御について説明する。図８は、表示パネル１０に適用される発光制御の一例を表したものである。コントローラ２０およびドライバ３０は、１フィールド（１Ｆ）期間を前半と後半の２つの期間に分け、奇数画素行と偶数画素行とで交互に発光を行う。コントローラ２０およびドライバ３０は、１Ｆ期間の前半に、偶数画素行に含まれる各画素１１を発光させるとともに、奇数画素行に含まれる各画素１１を消光させる。コントローラ２０およびドライバ３０は、１Ｆ期間の後半に、偶数画素行に含まれる各画素１１を消光させるとともに、奇数画素行に含まれる各画素１１を発光させる。

コントローラ２０およびドライバ３０は、奇数画素行に含まれる各画素１１を消光させる期間（垂直のブランキング期間）に、閾値補正準備や、閾値補正、信号書込・移動度補正などを行う。さらに、コントローラ２０およびドライバ３０は、偶数画素行に含まれる各画素１１を消光させる期間（垂直のブランキング期間）に、閾値補正準備や、閾値補正、信号書込・移動度補正などを行う。コントローラ２０およびドライバ３０は、１Ｆ期間の前半（垂直のブランキング期間）に、閾値補正準備を各奇数画素行に対して同時に行った後に、補正処理（例えば、閾値補正）および信号書込・移動度補正を各奇数画素行に対して順次行う。コントローラ２０およびドライバ３０は、さらに、１Ｆ期間の後半（垂直のブランキング期間）に、閾値補正準備を各偶数画素行に対して同時に行った後に、補正処理（例えば、閾値補正）、信号書込・移動度補正を各偶数画素行に対して順次行う。

例えば、１Ｆ期間の前半（垂直のブランキング期間）において、第１電源２３Ａが各電源線ＤＳＬａの電圧をＶｃｃ２にするとともに、水平セレクタ３１が信号線ＤＴＬの電圧をＶｏｆｓ１にしている時に、ライトスキャナ３２が電圧Ｖｏｎのパルス印加を奇数番目の各走査線ＷＳＬに対して順次行う。これにより、各奇数画素行に対して閾値補正が順次行われる。１Ｆ期間の後半（垂直のブランキング期間）において、第２電源２３Ｂが各電源線ＤＳＬｂの電圧をＶｃｃ２にするとともに、水平セレクタ３１が信号線ＤＴＬの電圧をＶｏｆｓ１にしている時に、ライトスキャナ３２が電圧Ｖｏｎのパルス印加を偶数番目の各走査線ＷＳＬに対して順次行う。これにより、各偶数画素行に対して閾値補正が順次行われる。

また、例えば、１Ｆ期間の前半（垂直のブランキング期間）において、第１電源２３Ａが各電源線ＤＳＬａの電圧をＶｃｃ２にするとともに、水平セレクタ３１が信号線ＤＴＬの電圧をＶｓｉｇにしている時に、ライトスキャナ３２が電圧Ｖｏｎのパルス印加を奇数番目の各走査線ＷＳＬに対して順次行う。これにより、各奇数画素行に対して信号書込が順次行われ、さらに、各奇数画素行に対して信号書込と同時に移動度補正が行われる。１Ｆ期間の後半（垂直のブランキング期間）において、第２電源２３Ｂが各電源線ＤＳＬｂの電圧をＶｃｃ２にするとともに、水平セレクタ３１が信号線ＤＴＬの電圧をＶｓｉｇにしている時に、ライトスキャナ３２が電圧Ｖｏｎのパルス印加を偶数番目の各走査線ＷＳＬに対して順次行う。これにより、各偶数画素行に対して信号書込が順次行われ、さらに、各偶数画素行に対して信号書込と同時に移動度補正が行われる。

なお、コントローラ２０およびドライバ３０は、例えば、図９に示したように、図８に示した発光制御における発光期間とブランキング期間とを入れ換えて行ってもよい。

[効果]
次に、比較例と対比しつつ、表示装置１の効果について説明する。

図１０は、比較例に係る表示パネル１１０の回路構成の一例を表したものである。図１１は、表示パネル１１０に適用される発光制御の一例を表したものである。表示パネル１１０では、全ての電源線ＤＳＬが１つの電源１２３に接続されており、全ての電源線ＤＳＬの電圧が１つの電源１２３によって制御される。そのため、１Ｆ期間の前半の垂直のブランキング期間に、共通の電源線ＤＳＬ電位を用いて閾値補正準備が一斉に行われ、さらに、閾値補正および信号書込み・移動度補正が順次行われる。その後、共通の電源線ＤＳＬ電位を一斉に発光電位まで上げることで、全面同時発光が行われ、１Ｆ期間の後半の発光期間に移行する。このように、パネル１１０では、複数の電源線ＤＳＬに順次、電圧を印加するスキャナ回路を用いずに、閾値補正準備、閾値補正、信号書込み、移動度補正を行うことができるので、スキャナ回路が省略された分だけ、表示パネル１１０を狭額縁にすることができる。しかし、この方法では、発光期間が１Ｆ期間の半分程度しかないので、フリッカーによる発光ちらつきが生じてしまう。

そこで、例えば、図１２に示したように、表示パネル１１０を上半分と下半分とに分け、発光期間を１Ｆ期間で２回に分けるとともに、表示パネル１１０の上半分と下半分とにそれぞれ１つずつ、電源を設けることが考えられる。なお、ブランキング期間も１Ｆ期間で２回に分けられるが、１Ｆ期間内の一方のブランキング期間において、閾値補正準備、閾値補正、信号書込み、移動度補正が行われ、１Ｆ期間内の他方のブランキング期間においては、次の発光期間が始まるまで単に消光が維持される。このようにした場合には、垂直方向の走査速度を変えずに、発光周波数を２倍にすることができる。その結果、フリッカーによる発光ちらつきを低減することができる。しかし、この方法では、表示パネル１１０の上半分と下半分との境界に対応する箇所に筋が発生してしまう。

一方、表示装置１では、奇数番目の各画素行に割り当てられた各電源線ＤＳＬａが互いに電気的に接続され、偶数番目の各画素行に割り当てられた各電源線ＤＳＬｂが互いに電気的に接続されている。従って、各電源線ＤＳＬａに対して１つの電源２３Ａを用意し、各電源線ＤＳＬｂに対して１つの電源２３Ｂを用意すればよいので、電源スキャナを用意する必要がない。また、奇数番目の各画素行の発光制御と、偶数番目の各画素行の発光制御とを互いに独立に行うことができるので、例えば、１Ｆ期間を前半と後半の２つの期間に分け、奇数画素行と偶数画素行とで交互に発光を行うことが可能である。その結果、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネル１０を実現することができる。

また、表示装置１では、例えば、図４に示したように、各電源線ＤＳＬａおよび各電源線ＤＳＬｂが、各信号線ＤＴＬと同一の層内に配置されているので、新たな工程を追加することなく、表示パネル１０を製造することができる。従って、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネル１０を低コストで提供することができる。

また、表示装置１では、各電源線ＤＳＬを各信号線ＤＴＬと同一の層内に配置するために、表示パネル１０の配線レイアウトに対して種々の工夫がなされている。まず、各電源線ＤＳＬが各信号線ＤＴＬの延在方向と同一の方向に延在している。つまり、各電源線ＤＳＬと、各信号線ＤＴＬとが互いに並走している。さらに、奇数番目の各画素行において互いに隣接する２つの画素１１ごとに、１つの電源線ＤＳＬａが割り当てられている。さらに、偶数番目の各画素行において互いに隣接する２つの画素１１ごとに、１つの電源線ＤＳＬｂが割り当てられている。さらに、各電源線ＤＳＬａに割り当てられた２つの画素１１と、各電源線ＤＳＬｂに割り当てられた２つの画素１１とは、１画素分だけ互い違いにずれて配置されている。これらの工夫に対して、新たな工程を追加する必要はない。従って、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネル１０を低コストで提供することができる。

＜２．変形例＞
以下に、表示装置１の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。

[変形例Ａ]
上記実施の形態では、各電源線ＤＳＬａおよび各電源線ＤＳＬｂが各信号線ＤＴＬの延在方向と同一の方向に延在していた。しかし、上記実施の形態において、各電源線ＤＳＬａおよび各電源線ＤＳＬｂが、各信号線ＤＴＬとは異なる層内に配置されている場合には、例えば、図１３に示したように、各電源線ＤＳＬａおよび各電源線ＤＳＬｂは、各信号線ＤＴＬと直交する方向（つまり、各走査線ＷＳＬの延在方向と同一の方向）に延在していてもよい。ただし、その場合には、各電源線ＤＳＬａを束ねる配線ＤＳＬ１，ＤＳＬ２と、各電源線ＤＳＬｂを束ねる配線ＤＳＬ３，ＤＳＬ４とが、左右の額縁領域に必要となる。なお、各電源線ＤＳＬａにおいて、配線ＤＳＬ１だけでなく、配線ＤＳＬ２も必要であるのは、各電源線ＤＳＬａがパネルの長手方向（左右方向）に延在している場合には、発光電流による電圧降下を抑える必要があるためである。また、各電源線ＤＳＬｂにおいて、配線ＤＳＬ３だけでなく、配線ＤＳＬ４も必要であるのは、各電源線ＤＳＬｂがパネルの長手方向（左右方向）に延在している場合には、発光電流による電圧降下を抑える必要があるためである。このように、配線ＤＳＬ１，ＤＳＬ２，ＤＳＬ３，ＤＳＬ４が左右の額縁領域に設けられている場合には、配線ＤＳＬ１，ＤＳＬ２，ＤＳＬ３，ＤＳＬ４の分だけ、左右の額縁領域が大きくなるが、スキャナ回路が設けられている場合よりも、左右の額縁領域を狭くすることができる。

[変形例Ｂ]
上記実施の形態では、各画素１１に含まれる４つのサブ画素１２は、２ｘ２の行列に配置されていた。しかし、上記実施の形態および変形例Ａにおいて、各画素１１に含まれる４つのサブ画素１２は、例えば、図１４に示したように、１ｘ４の行列に配置されていてもよい。

本変形例では、各画素１１は、複数のサブ画素１２で構成されている。サブ画素１２が、本技術の「サブ画素」の一具体例に対応する。さらに、画素行ごとに、１本の走査線ＷＳＬが割り当てられており、各画素行において、サブ画素１２ごとに、１本の信号線ＤＴＬが割り当てられている。

奇数番目の各画素行（上から１画素行目、３画素行目、・・・）には、複数の電源線ＤＳＬのうち所定の複数の電源線ＤＳＬａが割り当てられている。偶数番目の各画素行（上から２画素行目、４画素行目、・・・）には、複数の電源線ＤＳＬのうち所定の複数の電源線ＤＳＬｂが割り当てられている。複数の電源線ＤＳＬａは、例えば、偶数番目の電源線ＤＳＬ（上から２番目の電源線ＤＳＬ、４番目の電源線ＤＳＬ、・・・）である。さらに、複数の電源線ＤＳＬｂは、例えば、奇数番目の電源線ＤＳＬ（上から１番目の電源線ＤＳＬ、３番目の電源線ＤＳＬ、・・・）である。なお、複数の電源線ＤＳＬａは、奇数番目の電源線ＤＳＬであってもよい。このとき、複数の電源線ＤＳＬｂは、偶数番目の電源線ＤＳＬであってもよい。

奇数番目の各画素行において互いに隣接する２つのサブ画素１２ごとに、１つの電源線ＤＳＬａが割り当てられている。さらに、偶数番目の各画素行において互いに隣接する２つのサブ画素１２ごとに、１つの電源線ＤＳＬｂが割り当てられている。各電源線ＤＳＬａに割り当てられた２つのサブ画素１２と、各電源線ＤＳＬｂに割り当てられた２つのサブ画素１２とは、１サブ画素１２分だけ互い違いにずれて配置されている。各電源線ＤＳＬａは、各電源線ＤＳＬａに割り当てられた２つのサブ画素１２の間に配置されている。各電源線ＤＳＬｂは、各電源線ＤＳＬｂに割り当てられた２つのサブ画素１２の間に配置されている。

各信号線ＤＴＬは、水平セレクタ３１の出力端に接続されている。各走査線ＷＳＬは、ライトスキャナ３２の出力端に接続されている。各電源線ＤＳＬａは、第１電源２３Ａの出力端に接続されている。各電源線ＤＳＬｂは、第２電源２３Ｂの出力端に接続されている。

本変形例では、上記実施の形態と同様、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネル１０を低コストで提供することができる。

ところで、本変形例においても、各電源線ＤＳＬを各走査線ＷＳＬと同一の層内に配置するために、表示パネル１０の配線レイアウトに対して種々の工夫がなされている。まず、各電源線ＤＳＬが各信号線の延在方向と同一の方向に延在している。さらに、奇数番目の各画素行において互いに隣接する２つのサブ画素１２ごとに、１つの電源線ＤＳＬａが割り当てられている。さらに、偶数番目の各画素行において互いに隣接する２つのサブ画素１２ごとに、１つの電源線ＤＳＬｂが割り当てられている。さらに、各電源線ＤＳＬａに割り当てられた２つのサブ画素１２と、各電源線ＤＳＬｂに割り当てられた２つのサブ画素１２とは、１画素分だけ互い違いにずれて配置されている。これらの工夫に対して、新たな工程を追加する必要はない。従って、本変形例においても、フリッカーによる発光ちらつきを抑えた狭額縁の表示パネル１０を低コストで提供することができる。

[変形例Ｃ]
上記実施の形態では、各画素１１は、４つのサブ画素１２を有していた。しかし、上記実施の形態および変形例Ａにおいて、各画素１１は、例えば、図１５に示したように、３つのサブ画素１２を有していてもよい。３つのサブ画素１２は、１ｘ３の行列に配置されている。各画素１１に含まれる３つのサブ画素１２は、例えば、サブ画素１１Ｒ，１１Ｇ，１１Ｂで構成されている。本変形例では、各サブ画素１２と、複数の走査線ＷＳＬ、複数の信号線ＤＴＬおよび複数の電源線ＤＳＬとの接続態様は、上記変形例Ａと同様である。

＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

図１６は、本適用例に係る電子機器２の概略構成例を表したものである。電子機器２は、例えば、折りたたみ可能な２枚の板状の筐体のうちの一方の筐体の主面に表示面２Ａを備えたノート型のパーソナルコンピュータである。電子機器２は、上記実施の形態等の表示装置１を備えており、例えば、表示面２Ａの位置に表示パネル１０を備えている。本適用例では、表示装置１が設けられているので、表示面２Ａの周囲に設けられたフレームが狭額縁となっている。

以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
行列状に配置された複数の画素と、
行方向に延在する複数の走査線と、
列方向に延在する複数の信号線および複数の電源線と
を備え、
複数の電源線は、
奇数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第１電源線と、
偶数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第２電源線と
により構成されている
表示パネル。
（２）
奇数番目の各画素行において互いに隣接する２つの前記画素ごとに、１つの前記第１電源線が割り当てられ、
偶数番目の各画素行において互いに隣接する２つの前記画素ごとに、１つの前記第２電源線が割り当てられている
（１）に記載の表示パネル。
（３）
各前記第１電源線に割り当てられた２つの前記画素と、各前記第２電源線に割り当てられた２つの前記画素とは、１画素分だけ互い違いにずれて配置されている
（２）に記載の表示パネル。
（４）
各画素は、複数のサブ画素で構成され、
奇数番目の各画素行において互いに隣接する２つの前記サブ画素ごとに、１つの前記第１電源線が割り当てられ、
偶数番目の各画素行において互いに隣接する２つの前記サブ画素ごとに、１つの前記第２電源線が割り当てられている
（１）に記載の表示パネル。
（５）
各前記第１電源線に割り当てられた２つの前記サブ画素と、各前記第２電源線に割り当てられた２つの前記サブ画素とは、１サブ画素分だけ互い違いにずれて配置されている
（４）に記載の表示パネル。
（６）
各前記電源線は、各前記信号線と同一の層内に配置されている
（１）ないし（５）のいずれか１つに記載の表示パネル。
（７）
表示パネルと、
前記表示パネルを駆動する駆動回路と
を備え、
前記表示パネルは、
行列状に配置された複数の画素と、
行方向に延在する複数の走査線と、
列方向に延在する複数の信号線および複数の電源線と
を有し、
複数の電源線は、
奇数番目の各画素行に割り当てられた複数の第１電源線と、
偶数番目の各画素行に割り当てられた複数の第２電源線と
により構成されている
表示装置。
（８）
前記駆動回路は、１Ｆ期間を前半と後半の２つの期間に分け、奇数画素行と偶数画素行とで交互に発光を行う
（７）に記載の表示装置。
（９）
前記駆動回路は、１Ｆ期間の前半に、偶数画素行に含まれる各前記画素を発光させるとともに、奇数画素行に含まれる各前記画素を消光させ、１Ｆ期間の後半に、偶数画素行に含まれる各前記画素を消光させるとともに、奇数画素行に含まれる各前記画素を発光させる
（８）に記載の表示装置。
（１０）
前記駆動回路は、偶数画素行に含まれる各前記画素を消光させる期間に、偶数画素行に含まれる各前記画素に対して、補正処理を同時に行い、さらに、奇数画素行に含まれる各前記画素を消光させる期間に、奇数画素行に含まれる各前記画素に対して、前記補正処理を同時に行う
（９）に記載の表示装置。

１…表示装置、１０，１１０…表示パネル、１１…画素、１２，１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗ…サブ画素、１３…画素回路、１４…有機ＥＬ素子、１５Ａ，１５Ｂ…半導体層、１６Ａ，１６Ｂ…電源、１７Ａ，１８Ａ…ゲート、１７Ｂ，１７Ｃ，１８Ｂ，１８Ｃ…ソース・ドレイン領域、２０…コントローラ、２１…映像信号処理回路、２２…タイミング生成回路、２３…電源回路、２３Ａ…第１電源、２３Ｂ…第２電源、３０…ドライバ、３１…水平セレクタ、３２…ライトスキャナ、１２３…電源、Ｃｓ…容量素子、Ｄｉｎ…映像信号、ＤＳＬ，ＤＳＬａ，ＤＳＬｂ…電源線、ＤＴＬ…信号線、Ｈ１，Ｈ２，Ｈ３，Ｈ４…コンタクトホール、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８…時刻、Ｔｉｎ…同期信号、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｖｃｃ，Ｖｃｃ１，Ｖｃｃ２，Ｖｏｆｓ，Ｖｏｆｓ１，Ｖｏｆｓ２，Ｖｓｓ…固定電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｎ…オン電圧、Ｖｏｆｆ…オフ電圧、Ｖｓ…ソース電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ…閾値電圧、ＷＳＬ…走査線。

Claims

行列状に配置された複数の画素と、
列方向に延在する複数の信号線および複数の電源線と
を備え、
複数の電源線は、
奇数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第１電源線と、
偶数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第２電源線と
により構成されており、
前記複数の第１電源線と、前記複数の第２電源線とは、行方向に１または２つの前記画素ごとに交互に配置され、
奇数番目の各画素行において互いに隣接する２つの前記画素ごとに、１つの前記第１電源線が割り当てられ、
偶数番目の各画素行において互いに隣接する２つの前記画素ごとに、１つの前記第２電源線が割り当てられて、
前記複数の第１電源線のうちの任意の前記第１電源線に割り当てられた２つの前記画素を２つの第１画素とし、前記複数の第１電源線のうち、前記２つの第１画素に割り当てられた前記第１電源線に隣接する前記第２電源線に割り当てられた２つの前記画素を２つの第２画素としたときに、前記２つの第１画素と前記２つの第２画素とは、列方向において１画素分だけ互い違いにずれて配置されている
表示パネル。
行列状に配置された複数の画素と、
列方向に延在する複数の信号線および複数の電源線と
を備え、
複数の電源線は、
奇数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第１電源線と、
偶数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第２電源線と
により構成されており、
各画素は、複数のサブ画素で構成され、
前記複数の第１電源線と、前記複数の第２電源線とは、行方向に１または２つの前記サブ画素ごとに交互に配置され、
奇数番目の各画素行において互いに隣接する２つの前記サブ画素ごとに、１つの前記第１電源線が割り当てられ、
偶数番目の各画素行において互いに隣接する２つの前記サブ画素ごとに、１つの前記第２電源線が割り当てられ、
前記複数の第１電源線のうちの任意の前記第１電源線に割り当てられた２つの前記サブ画素を２つの第１サブ画素とし、前記複数の第１電源線のうち、前記２つの第１サブ画素に割り当てられた前記第１電源線に隣接する前記第２電源線に割り当てられた２つの前記サブ画素を２つの第２サブ画素としたときに、前記２つの第１サブ画素と前記２つの第２サブ画素とは、列方向において１サブ画素分だけ互い違いにずれて配置されている
表示パネル。
各前記電源線は、各前記信号線と同一の層内に配置されている
請求項１または請求項２に記載の表示パネル。
表示パネルと、
前記表示パネルを駆動する駆動回路と
を備え、
前記表示パネルは、
行列状に配置された複数の画素と、
列方向に延在する複数の信号線および複数の電源線と
を有し、
複数の電源線は、
奇数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第１電源線と、
偶数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第２電源線と
により構成されており、
前記複数の第１電源線と、前記複数の第２電源線とは、行方向に１または２つの前記画素ごとに交互に配置され、
奇数番目の各画素行において互いに隣接する２つの前記画素ごとに、１つの前記第１電源線が割り当てられ、
偶数番目の各画素行において互いに隣接する２つの前記画素ごとに、１つの前記第２電源線が割り当てられて、
前記複数の第１電源線のうちの任意の前記第１電源線に割り当てられた２つの前記画素を２つの第１画素とし、前記複数の第１電源線のうち、前記２つの第１画素に割り当てられた前記第１電源線に隣接する前記第２電源線に割り当てられた２つの前記画素を２つの第２画素としたときに、前記２つの第１画素と前記２つの第２画素とは、列方向において１画素分だけ互い違いにずれて配置されている
表示装置。
表示パネルと、
前記表示パネルを駆動する駆動回路と
を備え、
前記表示パネルは、
行列状に配置された複数の画素と、
列方向に延在する複数の信号線および複数の電源線と
を有し、
複数の電源線は、
奇数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第１電源線と、
偶数番目の各画素行に割り当てられるとともに互いに電気的に接続された複数の第２電源線と
により構成されており、
各画素は、複数のサブ画素で構成され、
前記複数の第１電源線と、前記複数の第２電源線とは、行方向に１または２つの前記サブ画素ごとに交互に配置され、
奇数番目の各画素行において互いに隣接する２つの前記サブ画素ごとに、１つの前記第１電源線が割り当てられ、
偶数番目の各画素行において互いに隣接する２つの前記サブ画素ごとに、１つの前記第２電源線が割り当てられ、
前記複数の第１電源線のうちの任意の前記第１電源線に割り当てられた２つの前記サブ画素を２つの第１サブ画素とし、前記複数の第１電源線のうち、前記２つの第１サブ画素に割り当てられた前記第１電源線に隣接する前記第２電源線に割り当てられた２つの前記サブ画素を２つの第２サブ画素としたときに、前記２つの第１サブ画素と前記２つの第２サブ画素とは、列方向において１サブ画素分だけ互い違いにずれて配置されている
表示装置。
前記駆動回路は、１Ｆ期間を前半と後半の２つの期間に分け、奇数画素行と偶数画素行とで交互に発光を行う
請求項４または請求項５に記載の表示装置。
前記駆動回路は、１Ｆ期間の前半に、偶数画素行に含まれる各前記画素を発光させるとともに、奇数画素行に含まれる各前記画素を消光させ、１Ｆ期間の後半に、偶数画素行に含まれる各前記画素を消光させるとともに、奇数画素行に含まれる各前記画素を発光させる
請求項６に記載の表示装置。
前記駆動回路は、偶数画素行に含まれる各前記画素を消光させる期間に、偶数画素行に含まれる各前記画素に対して、補正処理を同時に行い、さらに、奇数画素行に含まれる各前記画素を消光させる期間に、奇数画素行に含まれる各前記画素に対して、前記補正処理を同時に行う
請求項７に記載の表示装置。