KR20080031114A - 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 Download PDF

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유이치 토비타
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미쓰비시덴키 가부시키가이샤
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Abstract

고속동작이 가능한 시프트 레지스터 회로를 제공한다. 시프트 레지스터 회로는, 클록 신호 CLK를 제1출력 단자 OUT에 공급하는 트랜지스터 Q1, 제1출력 단자 OUT를 방전하는 트랜지스터 Q2, 상기 클록 신호 CLK를 제2출력 단자 OUTD에 공급하는 트랜지스터 QD1, 제2출력 단자 OUTD를 방전하는 트랜지스터 QD2를 구비한다. 트랜지스터 Q1, QD1의 게이트는 모두 노드 N1에 접속하고, 트랜지스터 Q2, QD2의 게이트는 모두 노드 N2에 접속한다. 노드 N1의 충전은 해당 노드 N1과 제1입력 단자 IN 사이에 접속하고, 게이트가 제2입력 단자 IND에 접속한 트랜지스터 Q3에 의해 행해진다.
클록 신호, 트랜지스터, 출력 단자, 시프트 레지스터 회로

Description

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치{Shift Register Circuit and Image Display Apparatus Containing the Same}
본 발명은, 시프트 레지스터 회로에 관하며, 특히, 예를 들면 화상표시장치의 주사 선 구동회로 등에 사용되는, 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치(이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인)마다 게이트 선(주사 선)이 설치되고, 표시 신호의 1수평기간의 주기로 그 게이트 선을 순차 선택하여 구동함으로써 표시 화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트 선을 순차 선택하여 구동하기 위한 게이트 선 구동회로(주사 선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 다단의 시프트 레지스터를 사용할 수 있다.
게이트 선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게 하기 위해, 동일 도전형의 전계효과 트랜지스터만으 로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지 제안되어 있다(예를 들면 특허문헌 1-4). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등이 사용된다.
또한 게이트 선 구동회로로서 이용되는 다단의 시프트 레지스터는, 하나의 화소 라인 즉 하나의 게이트 선마다 설치된 시프트 레지스터 회로가 여러개 종속 접속(캐스케이드 접속)하여 구성된다. 본 명세서에서는 설명의 편의상, 게이트 선 구동회로(다단의 시프트 레지스터)를 구성하는 복수의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터」라고 칭한다.
[특허문헌 1] 일본국 공개특허공보 특개평 8-87897호
[특허문헌 2] 일본국 공개특허 특표평10-500243호
[특허문헌 3] 일본국 공개특허공보 특개2001-52494호
[특허문헌 4] 일본국 공개특허공보 특개2002-133890호
[특허문헌 5] 일본국 공개특허공보 특개2006-24350호
특허문헌 1-4(및 본 명세서의 도 3)에 나타내는 바와 같이, 종래의 단위 시프트 레지스터는, 클록 단자와 출력 단자 사이에 접속하는 트랜지스터(이하 「출력 풀업 트랜지스터」)를 구비하고 있다(도 3의 트랜지스터 Q1). 단위 시프트 레지스터의 출력 신호는, 그 출력 풀업 트랜지스터가 온이 되고, 클록 단자에 입력된 클록 신호가 출력 단자에 전달됨으로써 출력(활성화)된다.
따라서, 단위 시프트 레지스터의 동작의 고속화를 도모하기 위해서는, 출력 신호의 상승 및 하강 속도(레벨 천이의 속도)가 고속일 필요가 있다. 그렇게 하기 위해서는, 신호 출력시에 있어서의 출력 풀업 트랜지스터의 구동능력(전류를 흐르게 하는 능력)을 높게 하면 된다. 그 방법의 하나로서, 출력 풀업 트랜지스터의 채널 폭을 넓게 하는 것을 들 수 있지만, 회로의 형성 면적이 증대한다는 문제를 수반한다.
출력 풀업 트랜지스터의 구동능력을 높이는 다른 방법은, 신호 출력시에 있어서도 출력 풀업 트랜지스터의 게이트·소스간 전압이 높게 유지되도록 하는 것이다. 출력 풀업 트랜지스터의 소스는 출력 단자에 접속하고 있기 때문에, 신호의 출력 시에는 소스 전위가 상승하게 되지만, 이때 게이트·채널간 용량을 통하는 용량결합에 의해 게이트 전위도 승압되므로, 그 사이의 게이트·소스간 전압은 거의 유지된다. 즉, 신호의 출력시에 있어서의 출력 풀업 트랜지스터의 게이트·소스간 전압을 높게 하기 위해서는, 신호를 출력하기 전(클록 신호가 입력되기 전)에, 출력 풀업 트랜지스터의 게이트 전위를 충분히 높게 해 둘 필요가 있다. 이렇게 하기 위해서는 해당 게이트 전극을 고속으로 충전(프리챠지)하는 것이 유효하다.
특허문헌 1-4의 단위 시프트 레지스터에서는, 출력 풀업 트랜지스터의 게이트 전극에, 다이오드 접속한 트랜지스터(이하 「충전용 트랜지스터」)가 접속된다. 출력 풀업 트랜지스터의 게이트 전극은, 이 충전용 트랜지스터를 통해, 앞단의 단위 시프트 레지스터의 출력 신호가 공급됨으로써 충전된다.
그러나, 시프트 레지스터가 게이트 선 구동회로로서 이용되는 경우에는, 단위 시프트 레지스터의 출력 단자에 큰 용량부하가 되는 게이트 선이 접속되므로, 출력 신호의 상승 속도는 늦어진다. 그렇게 되면, 각 단위 시프트 레지스터의 출력 풀업 트랜지스터의 게이트 전극의 충전 속도가 저하한다. 그 결과, 각 단위 시프트 레지스터의 동작의 고속화가 곤란하게 되고, 게이트 선 구동회로의 동작의 고속화가 곤란하게 된다.
또 충전용 트랜지스터는, 출력 풀업 트랜지스터의 게이트 전극의 충전 시에는, 소스 폴로어 모드에서 동작한다. 즉, 충전이 진행함에 따라, 충전용 트랜지스터의 게이트·소스간 전압은 작아지고, 구동능력이 저하하여 충전 속도가 늦어진다. 특히, 게이트 선과 같은 큰 용량부하의 영향에 의해 각 단위 시프트 레지스터의 출력 신호의 상승 속도가 늦어졌을 경우에는, 충전용 트랜지스터가 충전 과정의 초기 단계부터 소스 폴로어 모드에서의 동작이 진행되므로, 충전 속도의 저하는 현저하게 된다. 이것도 게이트 선 구동회로의 동작의 고속화를 방해하는 요인이 되고 있었다.
본 발명은 이상의 문제를 해결하기 위한 것으로서, 게이트 선 구동회로 등에 이용되는 시프트 레지스터에 있어서, 출력 풀업 트랜지스터의 게이트 전극의 충전을 고속화하고, 그것에 의해 시프트 레지스터의 고속동작을 가능하게 하는 것을 목적으로 한다.
본 발명에 따른 시프트 레지스터 회로는, 제1 및 제2입력 단자와, 제1 및 제2출력 단자와, 제1클록 단자에 입력되는 제1클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와, 상기 제1출력 단자를 방전하는 제2트랜지스터와, 상기 클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와, 상기 제2출력 단자를 방전하는 제4트랜지스터를 구비하는 시프트 레지스터 회로로서, 상기 제1 및 제3트랜지스터의 제어 전극은, 모두 제1노드에 접속하고, 상기 제2 및 제4트랜지스터의 제어 전극은, 모두 제2노드에 접속하고, 해당 시프트 레지스터 회로는, 상기 제1노드와 상기 제1입력 단자 사이에 접속하고, 상기 제2입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터와, 소정의 리셋트 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터를 구비하는 것이다.
본 발명에 따른 시프트 레지스터 회로에 의하면, 제1입력 단자의 입력 신호보다 레벨 천이에 있어서 고속인 입력 신호를, 제2입력 단자에 입력함으로써, 노드 N1의 충전 과정의 초기 단계에 제5트랜지스터를 비포화 영역에서 동작시킬 수 있고, 노드 N1을 고속으로 또한 고전위로 충전할 수 있다. 그 결과, 제1 및 제3트랜 지스터의 구동능력이 향상되므로, 제1 및 제2출력 단자로부터의 출력 신호의 레벨 천이의 속도가 빨라진다는 효과가 얻어진다.
또한, 제1 및 제2출력 단자에 각각 다른 부하가 접속됨으로써, 제1 및 제2출력 단자로부터의 출력 신호의 레벨 천이의 속도는 서로 다르게 된다. 그리고 해당 시프트 레지스터 회로를 여러개 종속 접속할 때, 제1 및 제2출력 단자의 출력 신호 중 레벨 천이에 있어서 고속인 쪽을 다음단의 제2입력 단자에 입력하고, 다른 쪽을 다음단의 제1입력 단자에 입력하면, 종속 접속한 시프트 레지스터 회로의 각각에 있어서, 상기의 효과가 얻어진다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복하여 장황해지는 것을 피하기 위해, 각 도에 있어서 동일 또는 해당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 나타내는 개략 블럭도이며, 표시장치의 대표예로서 액정표시장치(10)의 전체구성을 나타내고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트 선 구동회로(주사 선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명확하게 되지만, 본 발명의 실시예에 따른 시프트 레지스터는, 게이트 선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트 선 GL1, GL2 ···(총칭 「게이트 선 GL」)이 배치되고, 또한 화소의 열(이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선 DL1, DL2 ···(총칭 「데이터 선 DL」)이 각각 설치된다. 도 1에는, 제1행의 제1열 및 제2열의 화소(25) 및 이것에 대응하는 게이트 선 GL1 및 데이터 선 DL1, DL2가 대표적으로 도시되고 있다.
각 화소(25)는, 대응하는 데이터 선 DL과 화소 노드 Np 사이에 설치되는 화소 스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC 사이에 병렬로 접속되는 커패시터(27) 및 액정표시 소자(28)를 가지고 있다. 화소 노드 Np와 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시 소자(28)안의 액정의 배향성이 변화되고, 이것에 응답하여 액정표시 소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터 선 DL 및 화소 스위치 소자(26)를 통해 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 컨트롤하는 것이 가능하게 된다. 즉, 최대휘도에 대응하는 전압차와 최소휘도에 대응하는 전압차 사이의 중간적인 전압차를, 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트 선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트 선 GL을 순차로 선택하여 구동한다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트 선 GL과 접속된다. 특정한 게이트 선 GL이 선택되고 있는 동안은, 거기에 접속하는 각 화소에 있어서, 화소 스위치 소자(26)가 전도 상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)는, 액정표시 소자(28)와 동일한 절연체 기판(유리 기판, 수지기판 등)위에 형성되는 TFT로 구성된다.
소스 드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적 로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시 신호 SIG는 6비트의 신호이며, 표시 신호 비트 DBO∼DB5로 구성되는 것으로 한다. 6비트의 표시 신호 SIG에 근거하면, 각 화소에 있어서, 26=64단계의 계조 표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능하게 된다.
또한 도 1에 나타내는 바와 같이, 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52, 54)와, 계조전압 생성회로(60)와, 디코드 회로(70)와, 아날로그 앰프(8O)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DBO∼DB5가 직렬로 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)중 어느 하나의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍으로, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DBO∼DB5의 꺼냄을 지시 한다. 데이터 래치회로(52)는, 직렬로 생성되는 표시 신호 SIG을 순차로 꺼내, 하나의 화소 라인 분의 표시 신호 SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 의해 하나의 화소 라인 분의 표시 신호 SIG가 꺼내지는 타이밍에서 활성화한다. 데이터 래치회로(54)는 거기에 응답하여, 그 때 데이터 래치회로(52)에 유지되어 있는 하나의 화소 라인 분의 표시 신호 SIG를 꺼낸다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되고, 64단계의 계조전압 V1∼V64를 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호 SIG를 디코드 하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2‥·(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64 중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소 라인 분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64중 하나)이 동시에(병렬로) 출력된다. 또한, 도 1에 있어서는, 제1열째 및 제2열째의 데이터 선DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 나타나고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로 디코드 출력 노드 Nd1, Nd2‥·에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2 ···에 출력한다.
소스 드라이버(40)가 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인 분씩 데이터 선 DL에 반복하여 출력하고, 게이트 선 구동회로(30)가 그 주사 주기에 동기하여 게이트 선 GL1, GL2 ·‥를 순차로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상의 표시가 행해진다.
또한, 도 1에는, 게이트 선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트 선 구동회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
여기에서, 본 발명의 설명을 쉽게 하기 위해, 종래의 시프트 레지스터를 사용한 게이트 선 구동회로(30)에 관하여 설명한다. 도 2는, 종래의 게이트 선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트 선 구동회로(30)는, 종속 접속(캐스케이드 접속)한 복수의 단위 시프트 레지스터 SR1, SR2, SR3, SR4‥·로 구성되는 시프트 레지스터로 이루어지고 있다(이하, 단위 시프트 레지스터 SR1, SR2 ···를 「단위 시프트 레지스터 SR」이라고 총칭한다). 단위 시프트 레지스터 SR은, 하나의 화소 라인 즉 하나의 게이트 선 GL 마다 하나씩 설치된다.
또 도 2에 나타내는 클록 발생기(31)는, 서로 위상이 다른 2상의 클록 신호 CLK, /CLK을, 게이트 선 구동회로(30)의 단위 시프트 레지스터 SR에 입력하는 것이다. 이들 클록 신호 CLK, /CLK는, 표시장치의 주사 주기에 동기한 타이밍으로 순서 대로 활성화하도록 제어되어 있다. 즉, 클록 신호 CLK, /CLK는 서로 상보인 신호이다.
각각의 단위 시프트 레지스터 SR은, 입력 단자 IN, 출력 단자 OUT, 리셋트 단자 RST, 클록 단자 CK를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 SR의 클록 단자 CK에는, 클록 발생기(31)가 출력하는 클록 신호 CLK, /CLK중 어느 하나가 공급된다. 단위 시프트 레지스터 SR의 출력 단자 OUT에는 각각 게이트 선 GL이 접속한다. 즉, 출력 단자 OUT에 출력되는 신호 G1, G2, G3 ,·‥ (이하 「출력 신호 G」라고 총칭)은, 게이트 선 GL을 활성화하기 위한 수평(또는 수직)주사 펄스가 된다.
제1단째(제1스테이지)의 단위 시프트 레지스터 SR1의 입력 단자 IN에는, 화상 신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스 SP가 입력된다. 제2단 이후의 단위 시프트 레지스터 SR의 입력 단자 IN에는 그 앞단의 출력 신호 G가 입력된다. 즉, 제2단 이후의 단위 시프트 레지스터 SR의 입력 단자 IN은, 자신의 앞단의 단위 시프트 레지스터 SR의 출력 단자 OUT에 접속되어 있다. 또한 각 단위 시프트 레지스터 SR의 리셋트 단자 RST에는, 자신보다도 후단(이 예에서는 다음 단)의 출력 단자 OUT가 접속된다.
이 구성의 게이트 선 구동회로(30)에 있어서는, 각 단위 시프트 레지스터 SR은, 클록 신호 CLK, /CLK에 동기하고, 앞단으로부터 입력되는 신호(앞단의 출력 신호 G)를 시간적으로 시프트시키면서, 대응하는 게이트 선 GL 및 자신의 다음단의 단위 시프트 레지스터 SR에 전달한다(단위 시프트 레지스터 SR의 동작의 상세한 것은 후술한다). 그 결과, 일련의 단위 시프트 레지스터 SR은, 소정의 주사 주기에 근거한 타이밍으로 게이트 선 GL을 순차로 활성화시키는, 소위 게이트 선 구동 유닛으로서 기능한다.
도 3은 종래의 단위 시프트 레지스터 SR의 구성의 일 예를 도시하는 회로도이다. 또한 게이트 선 구동회로(3O)에 있어서는, 종속 접속된 각 단위 시프트 레지스터 SR의 구성은 실질적으로 모두 동일하므로, 이하에서는 하나의 단위 시프트 레지스터 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이지만, 여기에서는 모두 N형 TFT인 것으로 한다. N형 TFT의 경우, 게이트가 H(High)레벨에서 활성(온)상태가 되고, L(Low)레벨에서 비활성(오프)상태가 된다. 또한, P형 트랜지스터의 경우는 그 역이 된다.
도 3과 같이, 종래의 단위 시프트 레지스터 SR은, 이미 도 2에서 나타낸 입력 단자 IN, 출력 단자 OUT, 리셋트 단자 RST 및 클록 단자 CK 외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 S1을 가지고 있다. 이하의 설명에서는, 저전위측 전원전위 VSS를 회로의 기준전위(=0V)로 하지만, 실사용에서는 화소에 기록되는 데이터의 전압을 기준으로 하여 기준전위가 설정되고, 예를 들면 저전위측 전원전위 VSS는 -12V등으로 설정된다.
도 3에 나타내는 종래의 단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하는 출력 풀업 트 랜지스터이다. 또 트랜지스터 Q2는, 제1전원단자 S1의 전위(VSS)를 출력 단자 OUT에 공급하는 것으로 출력 단자 OUT를 방전하는 출력 풀 다운 트랜지스터이다. 여기에서, 트랜지스터 Q1의 게이트 노드를 「노드 N1」, 트랜지스터 Q2의 게이트 노드를 「노드 N2」라고 각각 정의한다.
트랜지스터 Q1의 게이트·소스간 즉 노드 N1과 출력 단자 OUT 사이에는 용량소자 C1이 설치된다. 이 용량소자 C1은, 출력 단자 OUT의 레벨 상승에 따르는 노드 N1의 승압효과를 높이기 위한 것이다.
노드 N1과 입력 단자 IN 사이에 접속하고, 다이오드 접속된 트랜지스터 Q3은, 노드 N1의 충전용 트랜지스터이다. 트랜지스터 Q4는, 노드 N1과 제1전원단자 S1 사이에 접속하고 있으며, 노드 N1에 제1전원단자 S1의 전위를 공급하는 것으로 노드 N1을 방전하는 것이다. 트랜지스터 Q4의 게이트는, 리셋트 단자 RST에 접속된다. 또한 이 예에서는, 노드 N2도 리셋트 단자 RST에 접속된다.
종래의 게이트 선 구동회로(30)는, 도 3의 단위 시프트 레지스터 SR가, 도 2와 같이 종속 접속함으로써 구성된다. 이하, 종래의 단위 시프트 레지스터 SR의 동작을, 이 단위 시프트 레지스터 SR이 게이트 선 구동회로(30)에 이용된 경우를 상정하여 설명한다.
상기한 바와 같이, 게이트 선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 SR의 구성은 실질적으로 모두 동일하므로, 여기에서는 제n단째의 단위 시프트 레지스터 SRn의 동작을 대표적으로 설명한다. 도 4는, 단위 시프트 레지스터 SRn의 동작을 설명하기 위한 타이밍 도이다.
여기에서는 간단히 하기 위해, 단위 시프트 레지스터 SRn의 클록 단자 CK에는 클록 신호 CLK가 입력되는 것으로서 설명을 행한다. 또한 제i단째의 단위 시프트 레지스터 SRi의 출력 단자 OUT로부터의 출력 신호 G를 부호 Gi로 나타낸다. 또 클록 신호 CLK, /CLK의 H레벨의 전위 레벨(이하 간단히 「레벨」이라고 칭한다)은 서로 같다고 가정하고, 그 값을 VDD로 한다. 또한, 단위 시프트 레지스터 SR을 구성하는 트랜지스터의 임계값 전압은 모두 같다고 가정하고, 그 값을 Vth로 한다.
도 4를 참조하여, 우선 시각 to에 있어서의 초기 상태로서, 단위 시프트 레지스터 SRn의 노드 N1은 L레벨(VSS)이라고 한다(이하, 노드 N1이 L레벨의 상태를 「리셋트 상태」라고 칭한다). 또 앞단의 단위 시프트 레지스터 SRn -1의 출력 신호 Gn -1 및 다음단의 단위 시프트 레지스터 SRn +1의 출력 신호 Gn +1은 L레벨이라고 한다. 이 경우, 단위 시프트 레지스터 SRn의 트랜지스터 Q1, Q2는 모두 오프이기 때문에, 출력 단자 OUT는 플로팅상태이지만, 이 초기 상태에서는 출력 신호 Gn은 L레벨이라고 한다.
클록 신호/CLK가 H레벨로 천이하는 시각 t1에서 앞단의 출력 신호 Gn -1이 H레벨이 되면, 단위 시프트 레지스터 SRn의 트랜지스터 Q3이 온 하고, 노드 N1이 충전되어 H레벨(VDD-Vth)이 된다(이하, 노드 N1이 H레벨의 상태를 「세트 상태」라고 칭한다). 그것에 의해 트랜지스터 Q1은 온 한다. 그러나, 이때 클록 신호 CLK는 L레벨(VSS)이므로 출력 신호 Gn은 L레벨을 유지한다.
시각 t2에서 클록 신호/CLK가 하강하면, 앞단의 출력 신호 Gn -1도 L레벨이 되지만, 트랜지스터 Q3이 오프하고, 트랜지스터 Q4도 오프 상태이므로, 노드 N1의 레벨은 플로팅 상태에서 H레벨(VDD-Vth)로 유지된다.
그리고 시각 t3에서 클록 신호 CLK가 상승하면, 이때 트랜지스터 Q1은 온, 트랜지스터 Q2는 오프이므로, 출력 단자 OUT(출력 신호 Gn)의 레벨이 상승하기 시작한다. 이때, 트랜지스터 Q1의 게이트·채널간 용량 및 용량소자 C1을 통한 결합에 의해, 노드 N1이 승압된다. 따라서, 트랜지스터 Q1이 비포화 영역에서 동작하고, 출력 신호 Gn의 레벨은 각각 트랜지스터 Q1의 임계값 전압 Vth분의 전압손실을 수반하지 않고, H레벨(VDD)이 된다. 이 결과, 노드 N1의 레벨은, 거의 2×VDD-Vth로까지 상승한다.
또 출력 신호 Gn이 H레벨이 되면, 그것이 다음단의 단위 시프트 레지스터 SRn+1의 입력 단자 IN에 입력되므로, 단위 시프트 레지스터 SRn +1에 있어서 트랜지스터 Q3이 온이 된다. 따라서, 시각 t3에서는, 단위 시프트 레지스터 SRn +1의 노드 N1이 VDD-Vth로 충전된다.
시각 t4에서 클록 신호 CLK가 하강하면, 단위 시프트 레지스터 SRn의 출력 신호 Gn의 레벨도 하강한다. 이때 용량소자 C1 및 트랜지스터 Q1의 게이트·채널간 용량을 통한 결합으로 인해, 노드 N1의 레벨도 하강하고, VDD -Vth로까지 저하한다. 그러나 그 경우에서도 트랜지스터 Q1은 온으로 유지되므로, 출력 신호 Gn은 클록 신호 CLK에 따라 VSS까지 하강하여 L레벨이 된다.
시각 t5에서 클록 신호/CLK가 상승하면, 이번은 다음단의 단위 시프트 레지스터 SRn +1에 있어서 노드 N1이 승압되는 동시에 출력 신호 Gn +1이 H레벨(VDD)이 된다. 그것에 의해, 단위 시프트 레지스터 SRn의 리셋트 단자 RST가 H레벨이 된다. 따라서, 트랜지스터 Q4가 온이 되므로, 노드 N1이 방전되어 L레벨이 되고, 트랜지스터 Q1이 오프가 된다. 즉 단위 시프트 레지스터 SRn은 리셋트 상태로 되돌아간다. 또 리셋트 단자 RST는 트랜지스터 Q2의 게이트(노드 N2)에도 접속하고 있기 때문에, 트랜지스터 Q2가 온이 되고, 출력 신호 Gn은 확실하게 VSS가 된다.
시각 t6에서 클록 신호/CLK가 L레벨이 되면, 다음단의 출력 신호 Gn +1이 L레벨이 되므로, 단위 시프트 레지스터 SRn의 리셋트 단자 RST가 L레벨이 된다. 그 결과, 트랜지스터 Q2, Q4는 오프가 되고, 단위 시프트 레지스터 SRn은 상기의 초기 상태(시각 to의 상태)로 되돌아간다.
이상의 동작을 정리하면, 단위 시프트 레지스터 SRn에 있어서는, 입력 단자 IN에 신호(앞단의 출력 신호 Gn -1 혹은 스타트 펄스 SP)가 입력되지 않는 동안은 노드 N1이 L레벨의 리셋트 상태에 있다. 리셋트 상태에서는 트랜지스터 Q1이 오프하고 있기 때문에 클록 신호 CLK의 레벨에 관계없이, 출력 신호 Gn은 L레벨로 유지된다. 셋트 상태에서는 트랜지스터 Q1이 온이고, 이 때 트랜지스터 Q2는 오프로 되어 있기 때문에, 클록 신호 CLK가 H레벨로 되는 데 따라 출력 신호 Gn이 출력된다. 그 후 리셋트 단자 RST의 신호(다음 단의 출력 신호 Gn +1)가 입력되면, 리셋트 상태로 되돌아가 트랜지스터 Q1이 오프가 되므로, 출력 신호 Gn이 L레벨로 유지되게 된다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR이, 도 2와 같이 종속접속한 다단의 시프트 레지스터(게이트 선 구동회로(30))에 의하면, 제1단째의 단위 시프트 레지스터 SR1에 스타트 펄스 SP가 입력되면, 그것을 계기로 하여, 출력 신호 G가 클록 신호 CLK, /CLK에 동기한 타이밍에서 시프트되면서, 단위 시프트 레지스터 SR2, SR3 ···으로 순서대로 전달된다. 그것에 의해, 게이트 선 구동회로(30)는, 소정의 주사 주기로 게이트 선 GL1, GL2, GL3 ···을 순차로 구동할 수 있다.
이하, 도 3과 같은 종래의 시프트 레지스터 회로보다도 고속동작이 가능한 본 발명에 따른 시프트 레지스터 회로에 대하여 설명한다. 도 5는, 본 발명의 실시예 1에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 SR은, 2개의 입력 단자 IN, IND, 2개의 출력 단자 OUT, OUTD를 가지는 것이다. 또 도 3의 단위 시프트 레지스터와 마찬가지로, 클록 단자 CK, 리셋트 단자 RST 및 제1전원단자 S1도 구비하고 있다.
또 본 실시예에 있어서, 단위 시프트 레지스터 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이지만, 여기에서는 모두 N형 TFT인 것으로 한다. N형 TFT의 경우, 게이트가 H레벨일 때 활성(온)상태가 되고, L레벨일 때 비활성(오프)상태가 된다. 또한, P형 트랜지스터의 경우는 그 반대가 된다.
도 5와 같이, 제1출력 단자 OUT에는, 트랜지스터 Q1, Q2가 접속하고 있다. 트랜지스터 Q1은, 제1출력 단자 OUT와 클록 단자 CK 사이에 접속하고 있으며, 클록 단자 CK에 입력되는 클록 신호를 제1출력 단자 OUT에 공급하는 출력 풀업 트랜지스터(제1트랜지스터)이다. 또 트랜지스터 Q2는, 제1출력 단자 OUT와 제1전원단자 S1 사이에 접속하고 있으며, 제1전원단자 S1의 전위(VSS)를 제1출력 단자 OUT에 공급하는 것으로 제1출력 단자 OUT를 방전하는 출력 풀 다운 트랜지스터(제2트랜지스터)이다.
한편, 제2출력 단자 OUTD에는, 트랜지스터 QD1, QD2이 접속하고 있다. 트랜지스터 QD1은, 제2출력 단자 OUTD와 클록 단자 CK 사이에 접속하고 있으며, 클록 단자 CK에 입력되는 클록 신호를 제2출력 단자 OUTD에 공급하는 출력 풀업 트랜지스터(제3트랜지스터)이다. 또 트랜지스터 QD2는, 제2출력 단자 OUTD와 제1전원단자 S1 사이에 접속하고 있으며, 제1전원단자 S1의 전위를 제2출력 단자 OUTD에 공급하는 것으로 제2출력 단자 OUTD를 방전하는 출력 풀 다운 트랜지스터(제4트랜지스터)이다.
이와 같이 제1출력 단자 OUT에 접속하는 트랜지스터 Q1, Q2와, 제2출력 단자 OUTD에 접속하는 트랜지스터 QD1, QD2는 서로 병렬로 접속하고 있다. 또 트랜지스터 Q1의 게이트(제어 전극)와 트랜지스터 QD1의 게이트 전극은 서로 접속하고 있으며, 트랜지스터 Q2의 게이트와 트랜지스터 QD2의 게이트는 서로 접속하고 있다. 여기에서, 도 5에 나타내는 바와 같이 트랜지스터 Q1, QD1의 게이트가 접속하는 노드(제1노드)를 「노드 N1」이라고 정의하고, 트랜지스터 Q2, QD2의 게이트가 접속하는 노드(제2노드)를 「노드 N2」라고 정의한다.
도 5의 단위 시프트 레지스터 SR에 있어서도, 도 3의 회로와 마찬가지로, 트랜지스터 Q1의 게이트·소스간 즉 노드 N1과 제1출력 단자 OUT 사이에는 용량소자 C1이 설치된다. 이 용량소자 C1은, 제1출력 단자 OUT의 레벨 상승에 따르는 노드 N1의 승압효과를 높이기 위한 것이다. 단, 용량소자 C1은, 트랜지스터 Q1의 게이트·채널간 용량이 충분히 큰 경우에는 그것으로 치환할 수 있기 때문에, 그러한 경우에는 생략해도 좋다.
또 노드 N1에는, 트랜지스터 Q3, Q4가 접속한다. 트랜지스터 Q3(제5트랜지스터)은, 노드 N1과 제1입력 단자 IN 사이에 접속하고 있으며, 그 게이트는 제2입력 단자 IND에 접속하고 있다. 또 트랜지스터 Q4(제6트랜지스터)는, 노드 N1과 제1전원단자 S1 사이에 접속하고 있으며, 노드 N1에 제1전원 단자 S1의 전위를 공급하는 것으로 노드 N1을 방전하는 것이다. 트랜지스터 Q4의 게이트는, 리셋트 단자 RST에 접속된다. 또 본 실시예에서는, 노드 N2도 리셋트 단자 RST에 접속된다.
도 6은, 실시예 1에 따른 단위 시프트 레지스터 SR을 사용한 게이트 선 구동 회로(30)의 구성을 나타내는 블럭도이다. 본 실시예에 있어서도, 게이트 선 구동회 로(30)는, 종속 접속(캐스케이드 접속)한 복수의 단위 시프트 레지스터 SR1, SR2, SR3, SR4 ···로 구성되는 시프트 레지스터로 이루어지고 있다. 또 도 6의 클록 발생기(31)는, 도 2에 나타낸 것과 동등하며, 서로 상보인 클록 신호 CLK, /CLK를 출력하는 것이다. 각 단위 시프트 레지스터 SR의 클록 단자 CK에는, 클록 발생기(31)가 출력하는 클록 신호 CLK, /CLK중 어느 하나가 공급된다.
본 실시예의 단위 시프트 레지스터 SR은, 2개의 출력 단자 IN, IND를 가지고 있지만, 제1단째(제1스테이지)의 단위 시프트 레지스터 SR1의 입력 단자 IN, IND에는, 모두 스타트 펄스 SP가 입력된다. 제2단 이후의 단위 시프트 레지스터 SR에서는, 제1입력 단자 IN은, 자신의 앞단의 제1출력 단자 OUT에 접속되고, 제2입력 단자 IND는 자신의 앞단의 제2출력 단자 OUTD에 접속된다.
또 본 실시예의 단위 시프트 레지스터 SR은, 2개의 출력 단자 OUT, OUTD를 가지고 있지만, 표시 패널의 게이트 선 GL은 그 중 제1출력 단자 OUT에 접속된다. 즉, 제1출력 단자 OUT로부터의 출력 신호 G1, G2, G3 ,··· (이하 「제1출력 신호 G」라고 총칭)이, 게이트 선 GL을 활성화하기 위한 수평(또는 수직)주사 펄스가 된다. 제1출력 단자 OUT는 또한, 자신의 앞단의 리셋트 단자 RST 및 자신의 다음단의 제1입력 단자 IN에도 접속된다. 한편, 출력 신호 GD1, GD2, GD3 ,··· (이하 「제2출력 신호 GD」라고 총칭)을 출력하는 제2출력 단자 OUTD는, 게이트 선 GL에 접속되지 않고, 오로지 자신의 다음단의 제2입력 단자 IND에 접속된다.
이 구성의 게이트 선 구동회로(30)에 있어서도, 각 단위 시프트 레지스터 SR은, 클록 신호 CLK,/CLK에 동기하여, 앞단으로부터 입력되는 신호(앞단의 제1 및 제2출력 신호 G, GD)를 시간적으로 시프트시키면서, 대응하는 게이트 선 GL 및 자신의 다음단의 단위 시프트 레지스터 SR에 전달한다. 이하, 해당 게이트 선 구동회로(30)를 구성하는 단위 시프트 레지스터 SR의 동작에 대하여 설명한다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn의 동작을 대표적으로 설명한다. 도 7은, 제n단째의 단위 시프트 레지스터 SRn, 그 앞단(제n-1단)의 단위 시프트 레지스터 SRn -1 및 그 후단(제n+1단)의 단위 시프트 레지스터 SRn +1의 접속 관계를 나타낸 회로도이다. 또 도 8은, 단위 시프트 레지스터 SRn의 동작을 설명하기 위한 타이밍 도이다. 이하, 도 7 및 도 8을 참조하여, 도 5에 나타낸 본 실시예에 따른 단위 시프트 레지스터 SR의 동작을 설명한다.
여기에서도 간단히 하기 위해, 단위 시프트 레지스터 SRn의 클록 단자 CK에는 클록 신호 CLK가 입력되고, 단위 시프트 레지스터 SRn -1, SRn +1의 클록 단자 CK에는 클록 신호/CLK이 입력되는 것으로서 설명을 행한다. 또 제i단째의 단위 시프트 레지스터 SRi의 제1출력 단자 OUT로부터의 제1출력 신호 G를 부호 Gi로 나타내고, 마찬가지로 제2출력 단자 OUTD로부터의 제2출력 신호 GD를 부호 GDi로 나타낸다. 또 클록 신호 CLK, /CLK의 H레벨의 레벨은 서로 같다고 가정하고, 그 값을 VDD로 한다. 또한, 단위 시프트 레지스터 SR을 구성하는 트랜지스터의 임계값 전압은 모두 같다고 가정하고, 그 값을 Vth로 한다.
도 8을 참조하여, 우선 시각 to에 있어서의 초기 상태로서, 단위 시프트 레지스터 SRn의 노드 N1은 L레벨(VSS)이라고 한다(이하, 노드 N1이 L레벨의 상태를 「리셋트 상태」라고 칭한다). 단위 시프트 레지스터 SRn -1의 제1출력 신호 Gn -1 및 제2출력 신호 GDn -1, 및 단위 시프트 레지스터 SRn +1의 제1출력 신호 Gn +1 및 제2출력 신호 GDn +1은 L레벨이라고 한다. 이 경우, 단위 시프트 레지스터 SRn의 트랜지스터 Q1, Q2, QD1, QD2는 모두 오프이기 때문, 제1출력 단자 OUT 및 제2출력 단자 OUTD는 플로팅 상태이지만, 이 초기 상태에서는 제1출력 신호 Gn 및 제2출력 신호 GDn은 L레벨이라고 한다.
클록 신호/CLK가 H레벨로 천이하는 시각 t1에서, 앞단의 제1 및 제2출력 신호 Gn -1, GDn -1이 H레벨이 되었다고 하자. 그러면 단위 시프트 레지스터 SRn의 트랜지스터 Q3이 온 하고, 노드 N1이 충전되어 H레벨(VDD-Vth)이 된다(이하, 노드 N1이 H레벨의 상태를 「세트 상태」라고 칭한다). 그것에 의해 트랜지스터 Q1, QD1은 온 한다. 그러나, 이때 클록 신호 CLK는 L레벨(VSS)이므로 출력 신호 Gn은 L레벨을 유지한다.
시각 t2에서 클록 신호/CLK가 하강하면, 앞단의 제1 및 제2출력 신호 Gn -1, GDn-1이 L레벨이 되지만, 트랜지스터 Q3이 오프하고, 트랜지스터 Q4도 오프 상태이 므로, 노드 N1의 레벨은 플로팅 상태에서 H레벨(VDD-Vth)로 유지된다.
그리고 시각 t3에서 클록 신호 CLK가 상승하면, 이때 트랜지스터 Q1, QD1은 온, 트랜지스터 Q2, QD2는 오프이므로, 제1 및 제2출력 단자 OUT, OUTD(제1 및 제2출력 신호 Gn, GDn)의 레벨이 상승하기 시작한다. 이때, 트랜지스터 Q1, QD1의 게이트·채널간 용량 및 용량소자 C1을 통하는 결합에 의해, 노드 N1이 승압된다. 따라서, 트랜지스터 Q1, QD1이 비포화 영역에서 동작하고, 제1 및 제2출력 신호 Gn, GDn의 레벨은, 각각 트랜지스터 Q1, QD1의 임계값 전압 Vth분의 전압손실을 수반하지 않고, H레벨(VDD)이 된다. 이 결과, 노드 N1의 레벨은, 거의 2×VDD-Vth로까지 상승한다.
또 제1 및 제2출력 신호 Gn,GDn가 H레벨이 되면, 그것들은 다음단의 단위 시프트 레지스터 SRn +1의 제1 및 제2입력 단자 IN, IND에 입력되므로, 단위 시프트 레지스터 SRn +1에 있어서 트랜지스터 Q3이 온이 된다. 따라서, 시각 t3에서는, 단위 시프트 레지스터 SRn +1의 노드 N1이 VDD-Vth로 충전된다.
시각 t4에서 클록 신호 CLK가 하강하면, 단위 시프트 레지스터 SRn의 제1 및 제2출력 신호 Gn, GDn의 레벨도 하강한다. 이때 트랜지스터 Q1, QD1의 게이트·채널간 용량 및 용량소자 C1을 통한 결합으로 인해, 노드 N1의 레벨도 하강하고, VDD-Vth로까지 저하한다. 그러나 그 경우에서도 트랜지스터 Q1, QD1은 온으로 유지되므 로, 제1 및 제2출력 신호 Gn,GDn는 클록 신호 CLK에 따라 VSS로 까지 하강하여 L레벨이 된다.
시각 t5에서 클록 신호/CLK가 상승하면, 이번은 다음단의 단위 시프트 레지스터 SRn +1에 있어서 노드 N1이 승압됨과 동시에 제1 및 제2출력 신호 Gn +1, GDn +1이 H레벨(VDD)이 된다. 그것에 의해, 단위 시프트 레지스터 SRn의 리셋트 단자 RST가 H레벨이 된다. 따라서, 트랜지스터 Q4가 온이 되므로, 노드 N1이 방전되어 L레벨이 되고, 트랜지스터 Q1, QD1이 오프가 된다. 즉 단위 시프트 레지스터 SRn은 리셋트 상태로 되돌아온다. 또 리셋트 단자 RST는 트랜지스터 Q2, QD2의 게이트(노드 N2)에도 접속하고 있기 때문에, 트랜지스터 Q2, QD2가 온이 되고, 제1 및 제2출력 신호 Gn,GDn은 확실하게 VSS가 된다.
시각 t6에서 클록 신호/CLK가 L레벨이 되면, 다음단의 제1 및 제2출력 신호 Gn+1, GDn +1은 L레벨이 되므로, 따라서 단위 시프트 레지스터 SRn의 리셋트 단자 RST가 L레벨이 된다. 그 결과, 트랜지스터 Q2, QD2, Q4, QD4는 오프가 되고, 단위 시프트 레지스터 SRn은 상기의 초기 상태(시각 to의 상태)로 되돌아간다.
이상의 동작을 정리하면, 본 실시예에 따른 단위 시프트 레지스터 SRn에 있어서는, 제1 및 제2입력 단자 IN, IND에 신호(앞단의 제1 및 제2출력 신호 Gn -1, GDn-1 혹은 스타트 펄스 SP)가 입력되지 않는 동안은 노드 N1이 L레벨의 리셋트 상 태에 있다. 리셋트 상태에서는 트랜지스터 Q1, QD1이 오프하고 있기 때문에, 클록 신호 CLK의 레벨에 관계없이, 제1 및 제2출력 신호 Gn, GDn은 L레벨로 유지된다. 그리고 제1 및 제2입력 단자 IN, IND에 신호가 입력되면, 노드 N1이 H레벨의 세트 상태가 된다. 세트 상태에서는 트랜지스터 Q1, QD1이 온이며, 이때 트랜지스터 Q2, QD2는 오프로 되어 있기 때문에, 클록 신호 CLK가 H레벨이 되는 데 따라, 제1 및 제2출력 신호 Gn, GDn이 출력된다. 그 후에 리셋 단자 RST의 신호(다음 단의 제1출력 신호 Gn +1)가 입력되면, 노드 N1이 L레벨의 리셋 상태로 되돌아 가고, 제 1 및 제2출력 신호 Gn, GDn이 L레벨로 유지되게 된다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR이, 도 6 및 도 7과 같이 종속 접속한 다단의 시프트 레지스터(게이트 선 구동회로(30))에 의하면, 제1단째의 단위 시프트 레지스터 SR1에 스타트 펄스 SP가 입력되면, 그것을 계기로 하여, 제1 및 제2출력 신호 G, GD가 클록 신호 CLK, /CLK에 동기한 타이밍으로 시프트되면서, 단위 시프트 레지스터 SR2, SR3 ···로 순서대로 전달된다. 그것에 의해, 게이트 선 구동회로(30)는, 소정의 주사 주기로 게이트 선 GL1, GL2, GL3 ···을 순차로 구동할 수 있다.
상기한 바와 같이, 본 실시예에 따른 단위 시프트 레지스터 SR에서는, 제1출력 단자 OUT에 접속하는 트랜지스터 Q1, Q2와, 제2출력 단자 OUTD에 접속하는 트랜지스터 QD1, QD2과는 서로 병렬 접속한 관계에 있다. 그 때문에 도 8에 나타내는 바와 같이, 논리적으로는 제1 및 제2출력 신호 Gn, GDn의 레벨은 모두 같도록 천이한다. 따라서 게이트 선 구동회로(30)의 논리적인 동작은, 종래의 단위 시프트 레지스터(도 3 및 도 4참조)의 경우와 동일하다. 그러나, 본 실시예에 따른 단위 시프트 레지스터 SR에서는, 이하에 설명하는 효과를 얻을 수 있다.
도 9는 본 발명의 효과를 설명하기 위한 도면으로, 단위 시프트 레지스터 SR의 노드 N1의 충전(프리챠지) 및 승압시에 있어서의 노드 N1의 전압파형을 나타내고 있다. 또한, 동 도면에 나타내는 시각 t1∼t5는 도 8에 나타낸 것에 대응하고 있다.
본 실시예에 있어서의 게이트 선 구동회로(30)에 있어서는, 각 단위 시프트 레지스터 SR의 제1출력 단자 OUTD가, 그 앞단의 리셋트 단자 RST와, 다음단의 제1입력 단자 IN과, 큰 용량부하가 되는 게이트 선 GL에 접속된다. 그것에 대하여, 제2출력 단자 OUTD는, 오로지 다음단의 제2입력 단자 IND에 접속될 뿐이므로, 제1출력 단자 OUT에 비해 부하 용량값은 매우 작아진다. 따라서, 각 단위 시프트 레지스터 SR의 제2출력 신호 GD는, 제1출력 신호 G보다도 고속으로 상승할 수 있다.
다시 제n단째의 단위 시프트 레지스터 SRn에 주목하면, 시각 t1에서 클록 신호/CLK가 상승하면, 도 9와 같이, 그 앞단의 제2출력 신호 GDn -1은 제1출력 신호 Gn -1보다도 고속으로 상승한다. 도 7에 나타내는 바와 같이 단위 시프트 레지스터 SRn의 노드 N1을 충전하는 트랜지스터 Q3의 드레인(제1입력 단자 IN)에 제1출력 신호 Gn -1 이 입력되고, 게이트(제2입력 단자 IND)에 제2출력 신호 GDn -1이 입력된다. 따라서, 앞단의 제1 및 제2출력 신호 Gn -1, GDn -1의 레벨이 상승하면, 단위 시프트 레지스터 SRn의 트랜지스터 Q3이 온이 되어 노드 N1이 충전되고, 도 9의 실선으로 나타내는 바와 같이 노드 N1의 레벨이 상승한다.
이때 앞단의 제2출력 신호 GDn -1이 제1출력 신호 Gn -1보다도 고속으로 상승함으로써, 노드 N1의 충전 과정의 초기에 있어서의 트랜지스터 Q3의 게이트 전위는 드레인 전위보다도 충분히 커진다. 따라서 트랜지스터 Q3은 비포화 영역에서 동작하고, 노드 N1의 레벨은, 제1출력 신호 Gn -1과 거의 동레벨로 상승한다.
그 후 노드 N1의 레벨이 상승함에 따라, 트랜지스터 Q3이 포화 영역에서 동작으로 이행하기 시작하는 데 더해, 노드 N1에 부수되는 기생 용량에 근거하는 완화시간으로 인해 노드 N1의 레벨 상승이 지연됨으로써, 노드 N1의 레벨과 앞단의 제1출력 신호 Gn-1의 레벨의 차이가 서서히 커지게 된다. 그리고 노드 N1의 충전 과정의 종반에는, 트랜지스터 Q3은 완전히 포화 영역에서 동작하여, 그 레벨 차이는 더욱 커진다.
그리고 시각 t2에서 클록 신호/CLK가 하강하면, 노드 N1의 레벨은, 앞단의 제1출력 신호 Gn -1의 H레벨(VDD)보다도 어느 정도 낮은 레벨(도 9에 나타내는 레벨V1)에서 상승이 정지한다. 또한 시각 t2에서는, 앞단의 단위 시프트 레지스터 SRn -1의 제1 및 제2출력 단자 OUT, OUTD 사이에 부하 용량값의 차이가 있기 때문에, 제1 출력 신호 Gn -1은 제2출력 신호 GDn -1보다도 느린 속도로 레벨이 내려간다.
그 후에 시각 t3에서 클록 신호 CLK가 상승하면, 트랜지스터 Q1, QD1의 게이트·채널간 용량 및 용량소자 C1을 통한 용량결합에 의해 노드 N1의 레벨이 승압된다. 승압된 노드 N1의 레벨은 클록 신호 CLK가 하강하는 시각 t4까지 유지된다. 이 시각 t3∼t4 사이에, 노드 N1이 충분히 높은 레벨로 유지됨으로써, 단위 시프트 레지스터 SRn이 제1 및 제2출력 신호 Gn, GDn을 출력할 때의 트랜지스터 Q1, QD2의 구동능력을 높게 유지할 수 있다. 그것에 의해, 제1 및 제2출력 신호 Gn, GDn은, 고속에서의 상승 및 하강이 가능하게 된다.
한편 도 9에 나타내는 파선의 그래프는, 종래의 단위 시프트 레지스터 SR(도 3)에 있어서의 노드 N1의 레벨의 변화를 나타내고 있다. 종래의 단위 시프트 레지스터 SR에서는, 트랜지스터 Q3은 다이오드 접속되므로, 그 드레인과 게이트가 서로 접속된다. 그 때문에 트랜지스터 Q3은, 항상 포화 영역에서 동작하게 된다. 따라서 노드 N1의 충전 과정 초기부터, 노드 N1의 레벨은 앞단의 출력 신호 Gn -1의 레벨보다도 트랜지스터 Q3의 임계값 전압 Vth분만큼 낮아진다. 또한 트랜지스터 Q3은, 노드 N1의 충전 과정의 초기부터 소스 폴로어 모드에서 동작하므로 충전 속도가 빠르지 않다. 그 때문에 도 9의 파선의 그래프와 같이, 시각 t3의 단계에서 상기의 레벨 V1보다도 낮은 레벨 V2까지 밖에 노드 N1의 레벨을 상승시킬 수 없다.
레벨 V1과 V2의 전압차를 △Ⅴ로 하면, 이 전압차△Ⅴ는, 시각 t4에서 노드 N1이 승압되었을 때에도 유지된다. 즉, 본 실시예에 따른 단위 시프트 레지스터 SR에서는, 시각 t3∼t4사이에 있어서의 노드 N1의 레벨을, 종래보다도 △Ⅴ만큼 높게 할 수 있다. 따라서, 제1 및 제2출력 신호 Gn,GDn의 상승 및 하강은, 종래의 단위 시프트 레지스터 SR의 출력 신호의 그것보다도 고속이 된다. 따라서, 본 실시예에 따른 시프트 레지스터에서는, 종래보다도 고속으로 동작할 수 있게 된다.
이상의 효과는, 종속 접속된 단위 시프트 레지스터 SR의 각각에 있어서, 트랜지스터 Q3의 게이트(제2입력 단자 IND)에 입력되는 제2출력 신호 GD가 고속으로 상승함으로써 얻어지는 것이며, 그 속도가 빠른 만큼 이 효과는 커진다. 따라서, 제2출력 단자 OUTD에 따른 용량 부하는 작을수록 바람직하다.
본 실시예에서는, 도 6 및 도 7에 나타내는 바와 같이, 각 단위 시프트 레지스터 SR의 제1출력 신호 G는 그 앞단의 리셋트 단자 RST, 후단의 제1입력 단자 IN,및 게이트 선 GL에 공급되고, 제2출력 신호 GD는 오로지 다음단의 제2입력 단자 IND에만 공급되는 구성으로 했다. 그러나 도 8과 같이, 제1출력 신호 G 및 제2출력 신호 GD는 서로 거의 같은 파형이 되므로, 예를 들면 제2출력 신호 GD를, 앞단의 리셋트 단자 RST에도 공급해도 좋다. 즉, 각 단위 시프트 레지스터 SR에 있어서, 제1출력 단자 OUT를, 그 다음단의 제1입력 단자 IN과 게이트 선 GL에 접속하고, 제2출력 단자 OUTD를 그 앞단의 리셋트 단자 RST와 다음단의 제2입력 단자 IND에 접속하는 구성으로 해도 된다.
단, 그렇게 하면, 제2출력 단자 OUTD에 따른 용량부하가, 앞단의 단위 시프트 레지스터 SR의 트랜지스터 Q2, Q4의 게이트 용량분만큼 커지기 때문에, 도 6 및 도 7의 경우에 비해 제2출력 신호 GD의 상승 속도가 저하하여, 본 발명의 효과가 약간 작아지는 것에 유의해야 한다.
또 예를 들면 각 단위 시프트 레지스터 SR의 제2출력 신호 GD를, 그 다음단의 제1입력 단자 IN에도 공급하도록 하여 동작시키는 것도 불가능하지 않다. 그러나 그 경우에는, 제2출력 단자 OUTD에, 다음단의 트랜지스터 Q3을 통해 다음단의 트랜지스터 Q1, QD1의 게이트 용량 및 용량소자 C1이 부하로서 걸리게 되어, 제2출력 단자 OUTD에 따른 용량부하가 그만큼 커진다. 특히, 게이트 선 GL의 충전에 이용되는 트랜지스터 Q1은, 채널 폭은 크게 설정되어 있으며 게이트 용량이 특히 크므로, 제2출력 신호 GD의 상승 속도가 저하하고, 본 발명의 효과는 작아진다. 그것을 방지하기 위해서는, 제2출력 신호 GD에 의해 다음단의 트랜지스터 Q1의 게이트 용량을 고속으로 충전할 수 있도록, 트랜지스터 QD1의 구동능력을 높이면 된다. 단, 그렇게 하기 위해서는 트랜지스터 QD1의 채널 폭을 크게 할 필요가 있기 때문에, 회로의 형성 면적의 증대를 수반하므로 바람직하지 않다.
또한 이상의 설명에 있어서는, 클록 신호 CLK가 H레벨이 되는 기간과 클록 신호/CLK가 H레벨이 되는 기간 사이에 일정한 간격을 두고 있지만, 이 기간은 없어도 된다. 즉, 클록 신호 CLK가 상승하는 것과 동시에 클록 신호/CLK가 하강하고, 클록 신호 CLK가 하강하는 것과 동시에 클록 신호/CLK가 상승하는 2상 클록이어도 된다.
또 본 실시예의 단위 시프트 레지스터 SR도 종래의 시프트 레지스터와 마찬가지로 3상 클록을 사용하여 동작시키는 것도 가능하다(예를 들면 상기 특허문헌 1의 도 4참조). 그 경우에는, 각 단위 시프트 레지스터 SR의 리셋트 단자 RST에는, 그 다음 다음 단(2개 뒷단)의 제2출력 신호 GD가 입력되어도 되며, 그 경우에도 상기와 동일한 효과를 얻을 수 있다.
[실시예 2]
도 10은 본 발명의 실시예 2에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 5에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일 부호를 붙이고 있다.
실시예 1의 단위 시프트 레지스터 SR(도 5)은, 하나의 클록 단자 CK를 가지고 있었지만, 실시예 2의 단위 시프트 레지스터 SR은, 도 10과 같이 2개의 클록 단자 CK1, CK2를 가지고 있다. 이하, 클록 단자 CK1을 「제1클록 단자」, 클록 단자 CK2를 「제2클록 단자」라고 칭한다.
제1클록 단자 CK1은, 도 5의 단위 시프트 레지스터 SR에 있어서의 클록 단자 CK에 해당한다. 즉, 본 실시예에서는, 제1클록 단자 CK1에 입력되는 클록 신호가, 트랜지스터 Q1, QD1을 통해 각각 제1 및 제2출력 단자 OUT, OUTD에 공급되는 것으로, 제1 및 제2출력 신호 G, GD가 활성화된다.
한편, 제2클록 단자 CK2는, 제1클록 단자 CK1에 입력되는 것과는 다른 위상의 클록 신호가 입력되는 것이다. 예를 들면 제1클록 단자 CK1에 클록 신호 CLK가 입력되는 단위 시프트 레지스터 SR에서는, 그 제2클록 단자 CK2에는 클록 신호/CLK 가 입력된다. 해당 제2클록 단자 CK2에는, 트랜지스터 Q2, QD2의 게이트(노드 N2)가 접속된다. 또한, 트랜지스터 Q4의 게이트는, 실시예 1과 마찬가지로 리셋트 단자 RST에 접속된다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대해 대표적으로 설명하며, 그 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
실시예 1의 단위 시프트 레지스터 SRn에 있어서는, 트랜지스터 Q2, QD2는, 그 다음단의 제1출력 신호 Gn +1이 H레벨이 되는 기간에 온 하고, 그 동안만 제1 및 제2출력 단자 OUT, OUTD를 저임피던스로 L레벨로 하고 있었다. 즉, 그 이외의 기간에서는 제1 및 제2출력 단자 OUT, OUTD는 플로팅 상태에서 L레벨이 된다.
그것에 대하여, 본 실시예에 따른 단위 시프트 레지스터 SRn에서는 트랜지스터 Q2, QD2는, 제2클록 단자 CK2에 입력되는 클록 신호/CLK가 H레벨이 될 때마다 온 한다. 따라서, 제1 및 제2출력 단자 OUT, OUTD는 짧은 간격으로 반복해서 저임피던스의 L레벨이 된다. 따라서, 제1 및 제2출력 신호 Gn, GDn의 L레벨의 전위가 보다 안정된다. 그 결과, 게이트 선 구동회로(30)의 오동작이 방지됨과 동시에, 비선택 상태의 게이트 선 GL의 레벨이 안정되므로 표시장치의 표시 이상이 생기기 어렵게 된다.
[실시예 3]
표시장치의 게이트 선 구동회로를 구성하는 전계효과 트랜지스터로서는, 비정질 실리콘 박막트랜지스터(a-SiTFT)가 널리 채용되어 있다. a-Si TFT는, 게이트 전극이 계속적으로 바이어스되었을 경우에, 임계값 전압이 크게 시프트하는 현상이 일어나는 것을 알 수 있다. 그 현상은, 게이트 선 구동회로의 오동작을 일으키는 요인이 되어 문제가 된다. 또한 a-Si TFT뿐만아니라, 유기TFT에 있어서도 동일한 문제가 생기는 것을 알 수 있다.
예를 들면 실시예 2의 단위 시프트 레지스터 SR(도 10)에 있어서는, 트랜지스터 Q2, QD2의 게이트는, 제2클록 단자 CK2에 입력되는 클록 신호에 의해, 반복해서 H레벨로 바이어스된다. 그 때문에 단위 시프트 레지스터 SR이 a-Si TFT나 유기TFT로 구성되어 있을 경우, 트랜지스터 Q2, QD2의 임계값 전압이 정방향으로 시프트한다. 그렇게 되면 트랜지스터 Q2, QD2의 구동능력이 저하하여, 제1 및 제2출력 단자 OUT, OUTD를 충분히 저임피던스로 L레벨로 할 수 없게 된다. 그 결과, 실시예 2의 효과가 저감하여, 게이트 선 구동회로(30)의 오동작이 일어나기 쉽다.
이 문제를 억제하기 위해, 예를 들면 트랜지스터 Q2, QD2의 채널 폭을 넓게 하여 구동능력을 크게 하는 것을 생각할 수 있지만, 회로의 형성 면적의 증대를 수반하므로 바람직하지 않다. 그래서 실시예 3에서는, 회로의 형성 면적을 크게 하지 않고 이 문제를 해결하는 것이 가능한, 실시예 2의 변형예를 도시한다.
도 11은, 실시예 3에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 10에 나타낸 것과 동일한 기능을 가지는 요소에는, 그것과 동일 부호를 붙이고 있다. 도 11의 단위 시프트 레지스터 SR에서는, 트랜지 스터 Q2, QD2의 소스를, 제1클록 단자 CK1에 접속시키고 있다. 즉, 트랜지스터 Q2, QD2의 소스에는, 게이트에 입력되는 것과 위상이 다른 클록 신호가 입력되게 된다. 그 점을 제외하고는, 도 10의 회로와 동일하다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대해 대표적으로 설명하며, 그 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
클록 신호 CLK, /CLK는 서로 상보인 신호이기 때문에, 클록 신호/CLK가 H레벨이 되어 트랜지스터 Q2, QD2가 온 하는 동안, 그것들의 소스는 클록 신호 CLK에 의해 L레벨이 되어 있다. 따라서 실시예 2의 경우와 마찬가지로, 트랜지스터 Q2, QD2는, 클록 신호/CLK가 H레벨이 될 때마다, 제1 및 제2출력 단자 OUT, OUTD를 저임피던스의 L레벨로 할 수 있으며, 실시예 2의 효과를 얻을 수 있다.
반대로, 클록 신호/CLK가 L레벨이 되어 트랜지스터 Q2, QD2가 오프하는 동안, 그것들의 소스는 클록 신호 CLK에 의해 H레벨이 된다. 즉, 트랜지스터 Q2, QD2의 게이트가 소스에 대하여 음으로 바이어스되는 것과 등가인 상태가 된다. 그것에 의해, 정방향으로 시프트한 임계값 전압이 음의 방향으로 되돌아가 회복하므로, 트랜지스터 Q2, QD2의 구동능력의 저하가 방지되어, 상기의 문제가 해결된다. 또 회로의 형성 면적의 증대를 수반하지 않음이 명확하다.
본 실시예에 있어서도, 이론적으로는 클록 신호 CLK가 상승하는 것과 동시에 클록 신호/CLK가 하강하고, 클록 신호 CLK가 하강하는 것과 동시에 클록 신호/CLK 가 상승하는 2상 클록을 사용할 수 있다. 그러나, 실용화에 있어서는, 클록 신호 CLK, /CLK의 상승, 하강의 타이밍의 편차에 의해, 단위 시프트 레지스터 SRn의 트랜지스터 Q2, QD2가 완전히 오프되지 않는 동안에 소스 전위가 상승하는 경우도 생길 수 있다. 그렇게 되면 제1 및 제2출력 단자 OUT, OUTD의 레벨이 불필요하게 상승하여, 오동작의 원인이 된다. 따라서 본 실시예에 있어서는, 도 4의 예와 같이, 클록 신호 CLK가 H레벨이 되는 기간과 클록 신호/CLK가 H레벨이 되는 기간 사이에는 일정한 간격이 설정되어 있는 것이 바람직하다.
[실시예 4]
도 12는 실시예 4에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 5에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다.
도 12와 같이, 실시예 4의 단위 시프트 레지스터 SR은, 고전위측 전원전위VDD가 공급되는 제2전원단자 S2를 가지고 있다. 또한 제2전원단자 S2와 노드 N2(트랜지스터 Q2, QD2의 게이트) 사이에 접속한 트랜지스터 Q5와, 노드 N2와 제1전원단자 S1 사이에 접속한 트랜지스터 Q6이 설치된다. 트랜지스터 Q5의 게이트는 제2전원단자 S2에 접속되어 있으며(즉 트랜지스터 Q5는 다이오드 접속되어 있다), 트랜지스터 Q6의 게이트는 노드 N1(트랜지스터 Q1, QD1의 게이트)에 접속되어 있다. 또한, 트랜지스터 Q4의 게이트는, 실시예 1과 마찬가지로 리셋트 단자 RST에 접속된다.
트랜지스터 Q6의 온 저항은 트랜지스터 Q5의 온 저항보다도 충분 작게 설정되어 있다. 따라서, 노드 N1이 H레벨이 되어 트랜지스터 Q6이 온 하면, 노드 N2는은 L레벨이 된다. 반대로 노드 N1이 L레벨일 때는 트랜지스터 Q6이 오프하고, 노드 N2는 트랜지스터 Q5에 의해 충전되어서 H레벨이 된다. 즉 이들 트랜지스터 Q5, Q6은, 노드 N1을 입력단, 노드 N2를 출력단으로 하는 레시오형의 인버터를 구성하고 있다.
따라서, 본 실시예의 단위 시프트 레지스터 SR에서는, 노드 N1이 L레벨의 리셋트 상태에 있는 동안, 트랜지스터 Q5, Q6으로 이루어지는 인버터에 의해 노드 N2는 H레벨로 유지되므로, 그동안 트랜지스터 Q2, QD2가 온이 된다. 즉, 단위 시프트 레지스터 SR이 출력 신호 G를 출력하지 않는 동안(게이트 선 GL의 비선택 기간), 제1 및 제2출력 단자 OUT, OUTD는 저임피던스의 L레벨로 유지된다. 따라서, 제1 및 제2출력 신호 Gn, GDn의 L레벨의 전위가 보다 안정되고, 게이트 선 구동회로(30)의 오동작이 방지된다.
또 실시예 2, 3과 달리, 트랜지스터 Q2, QD2의 게이트에, 클록 신호를 공급할 필요가 없기 때문에, 단위 시프트 레지스터 SR에서 소비되는 교류전력을 저감할 수 있다. 즉 클록 신호 생성 회로(도 6의 클록 발생기(31))의 소비 전력이 삭감된다는 이점도 있다. 단, 트랜지스터 Q2, QD2의 게이트가 계속적으로 H레벨이 되므로, 임계값 전압의 시프트가 생기기 쉬운 것에 유의해야 한다.
[실시예 5]
본 실시예에서는, 실시예 4(도 12)의 변형예를 도시한다. 도 13은 실시예 5에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 12에 나타낸 것과 동일한 기능을 가지는 요소에는, 그것과 동일 부호를 붙이고 있다. 도 13과 같이, 본 실시예의 단위 시프트 레지스터 SR은, 노드 N1과 제1전원단자 S1(VSS) 사이에 접속하고, 노드 N2에 접속한 게이트를 가지는 트랜지스터 Q7을 구비하고 있으며, 그것을 제외하고는 도 12의 회로와 같다.
트랜지스터 Q7은, 노드 N2가 H레벨 일 때 온 하고, 노드 N1을 방전하도록 기능한다. 따라서 해당 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q1, QD1이 오프 기간(게이트 선 GL의 비선택 기간)에, 노드 N1의 전위가 트랜지스터 Q7에 의해 VSS에 고정되게 된다.
트랜지스터 Q7을 가지지 않는 실시예 4의 단위 시프트 레지스터 SR(도 12)에서는, 트랜지스터 Q1, QD1이 오프 기간에, 클록 단자 CK에 클록 신호가 입력되면, 트랜지스터 Q1, QD1의 게이트·드레인간의 오버랩 용량을 통한 용량결합에 의해 노드 N1의 레벨이 상승할 가능성이 있다. 노드 N1의 레벨이 상승하면, 트랜지스터 Q1, QD1에 전류가 흐르게 되어, 게이트 선 GL의 비선택 기간에 불필요하게 제1 및 제2출력 신호 G, GD가 H레벨이 된다는 문제가 생길 우려가 있다. 그것에 대해 본 실시예에 의하면, 게이트 선 GL의 비선택 기간에 있어서의 노드 N1의 레벨의 상승이 방지되므로, 이 문제의 발생을 억제할 수 있다.
[실시예 6]
실시예 5에서 설명한 게이트 선 GL의 비선택 기간에 있어서의 노드 N1의 레 벨의 상승의 문제는, 실시예 1∼4의 어느 단위 시프트 레지스터 SR에 있어서도 생길 수 있는 것이다. 본 실시예에서는 그 대책을 강구한 단위 시프트 레지스터 SR을 제안한다.
도 14는, 실시예 6에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 10에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다. 도 14와 같이, 본 실시예의 단위 시프트 레지스터 SR은, 노드 N1과 제2클록 단자 CK2 사이에 접속한 용량소자 C2를 구비하고 있으며, 그것을 제외하고는 도 10의 회로와 동일하다.
실시예 2와 마찬가지로, 제1 및 제2클록 단자 CK1, CK2에는, 서로 위상이 다른 클록 신호가 입력된다. 단 본 실시예에 있어서는, 제1클록 단자 CK1에 입력되는 클록 신호가 상승하는 타이밍과, 제2클록 단자 CK2에 입력되는 클록 신호가 하강하는 타이밍이 동시가 되도록 조합될 필요가 있다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대해서 대표적으로 설명하며, 그 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
단위 시프트 레지스터 SRn에 있어서, 게이트 선 GL의 비선택 기간에서는, 트랜지스터 Q1, QD1은 오프이지만, 제1클록 단자 CK1의 클록 신호 CLK가 상승하면, 트랜지스터 Q1, QD1의 게이트·드레인간의 오버랩 용량을 통한 결합에 의해 노드 N1의 레벨이 상승하려고 한다. 그러나 이때 제2클록 단자 CK2의 클록 신호/CLK는 하강하므로, 용량소자 C2를 통한 결합에 의해 노드 N1의 레벨은 내릴 수 있다. 즉, 용량소자 C2는, 클록 신호 CLK에 기인하는 노드 N1의 레벨 상승을 상쇄하도록 작용한다.
따라서, 본 실시예에 의하면, 게이트 선 GL의 비선택 기간에 있어서의 노드 N1의 레벨의 상승이 방지되므로, 해당 기간에 불필요하게 제1 및 제2출력 신호 G, GD가 H레벨이 되는 오동작의 발생을 억제할 수 있다.
또한 도 14에 있어서는, 실시예 2(도 10)의 단위 시프트 레지스터 SR에 대해 용량소자 C2를 설치한 구성을 나타냈지만, 본 실시예는 실시예 1, 3∼5의 회로(도 5, 도 5, 도 11∼도 13)에 대해서도 적용가능하다.
[실시예 7]
도 15는 실시예 7에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 10에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다.
도 15와 같이, 본 실시예의 단위 시프트 레지스터 SR에 있어서는, 리셋트 단자 RST단자(트랜지스터 Q4의 게이트)를 후단의 단위 시프트 레지스터 SR에 접속시키지 않고, 제2클록 단자 CK2에 접속시킨다. 그것에 의해, 트랜지스터 Q4의 게이트에는, 제1클록 단자 CK1에 입력되는 것과는 다른 위상의 클록 신호가 입력된다. 보다 구체적으로는, 트랜지스터 Q4에는, 자신의 앞단의 제1클록 단자 CK1에 입력되는 것과 동위상의 클록 신호가 입력된다.
또한, 트랜지스터 Q4의 소스는 입력 단자 IN에 접속된다. 그것에 의해, 트랜 지스터 Q4의 소스에는, 앞단의 제1출력 신호 Gn -1이 입력되게 된다. 도 15의 회로에서는 노드 N2를 제2클록 단자 CK2에 접속하고 있으므로, 상기한 바와 같이 트랜지스터 Q4의 게이트 및 소스에 입력되는 신호가 변경되는 것을 제외하고는, 도 10의 회로와 동일하게 된다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대하여 대표적으로 설명한다. 해당 단위 시프트 레지스터 SRn의 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다. 또한, 본 실시예의 단위 시프트 레지스터 SR의 동작도, 기본적으로는 실시예 1에서 설명한 것과 동일하므로, 설명을 간단히 하기 위해 다시 도 8을 참조한다.
시각 t1에 있어서, 단위 시프트 레지스터 SRn -1의 제1클록 단자 CK1에 입력되는 클록 신호/CLK가 H레벨이 되는 동시에, 해당 앞단의 제1 및 제2출력 신호 Gn -1, GDn -1이 H레벨이 되었다고 하자. 이때 단위 시프트 레지스터 SRn의 트랜지스터 Q4의 게이트가 H레벨이 되지만, 그 소스도 H레벨로 되어있기 때문에, 트랜지스터 Q4는 온 하지 않는다. 그 때문에 노드 N1은, 트랜지스터 Q3을 통해 H레벨로 충전된다. 그것에 의해, 단위 시프트 레지스터 SRn은 리셋트 상태에서, 세트 상태로 이행한다.
시각 t2에서 클록 신호/CLK가 하강하면, 앞단의 제1 및 제2출력 신호 Gn -1, GDn-1도 L레벨이 되지만, 트랜지스터 Q3이 오프하고, 트랜지스터 Q4도 오프 상태이 므로, 노드 N1의 레벨은 플로팅 상태에서 H레벨(VDD-Vth)로 유지된다.
시각 t3에서 클록 신호 CLK가 상승하면, 노드 N1이 승압되는 동시에, 제1 및 제2출력 신호 Gn, GDn이 H레벨(VDD)이 된다. 그리고 시각 t4에서 클록 신호 CLK가 L레벨이 되면, 단위 시프트 레지스터 SRn의 제1 및 제2출력 신호 Gn, GDn도 L레벨이 된다. 그것에 의해 노드 N1의 레벨도 VDD-Vth로 까지 저하한다.
그리고 시각 t5에서 클록 신호/CLK가 상승하면, 이때 제1출력 신호 Gn -1은 L레벨이 되어 있기 때문에, 트랜지스터 Q4는 온이 되고, 노드 N1은 방전되어 L레벨이 된다. 즉, 단위 시프트 레지스터 SRn은 리셋트 상태로 되돌아가고, 트랜지스터 Q1, QD1은 오프가 된다. 그 후 시각 t6에서 클록 신호/CLK가 L레벨이 되면, 트랜지스터 Q4는 오프로 되돌아온다.
이상과 같이 실시예 7에 따른 단위 시프트 레지스터 SR은, 실시예 1의 단위 시프트 레지스터 SR과 마찬가지로 동작할 수 있다. 즉, 트랜지스터 Q3이 앞단의 제1 및 제2출력 신호 Gn -1, GDn -1을 사용하여 고속으로 충전되므로, 실시예 1과 동일한 효과를 얻을 수 있다.
또 본 실시예에서는, 각 단위 시프트 레지스터 SR을, 그 다음단의 단위 시프트 레지스터에 접속할 필요가 없다. 따라서, 회로의 배치 자유도가 늘어나, 회로의 형성 면적의 축소화에 기여할 수 있다. 단, 트랜지스터 Q4의 게이트에 클록 신호가 연속적으로 공급되므로, 클록 신호 생성 회로(도 6의 클록 발생기(31))의 교류전력 이 커지는 점에 유의해야 한다.
또 본 실시예에 있어서는, 단위 시프트 레지스터 SR의 트랜지스터 Q4의 소스에 앞단의 제1출력 신호 G가 입력되는 구성으로 했지만, 그 대신에 앞단의 제2출력 신호 GD를 입력해도 좋다. 단, 그 경우에는, 각 단위 시프트 레지스터 SR의 제2출력 단자 OUTD에 걸리는 용량 부하가 증가하므로, 제2출력 신호 GD의 상승 속도가 저하하여 본 발명의 효과가 약간 저감되는 것에 유의해야 한다.
또한 도 15에 있어서는, 실시예 2(도 10)의 단위 시프트 레지스터 SR에 대하여, 상기한 바와 같이 트랜지스터 Q4의 게이트 및 소스에 입력하는 신호를 변경한 구성을 나타냈지만, 본 실시예는 상기의 실시예 1, 3∼6의 회로(도 5, 도 11∼도 14) 및 후술하는 실시예 8 ∼ 11의 회로(도 16∼ 도 19) 각각의 트랜지스터 Q4에 대해서도 적용가능하다.
[실시예 8]
상기한 바와 같이, 실시예 4, 5의 단위 시프트 레지스터 SR(도 12, 도 13)에서는, 노드 N1이 L레벨에 있는 동안(게이트 선 GL의 비선택 기간), 트랜지스터 Q5, Q6으로 이루어지는 인버터가, 노드 N2를 H레벨로 유지한다. 따라서 그 동안은 제1 및 제2출력 단자 OUT, OUTD를 방전하는 트랜지스터 Q2, QD2가 온으로 유지된다. 그것에 의해 제1 및 제2출력 단자 OUT, OUTD가 저임피던스의 L레벨로 유지되므로, 오신호의 발생이 방지된다. 그러나 트랜지스터 Q2, QD2의 게이트가 계속적으로 H레벨이 되므로, 그것들의 임계값 전압의 시프트가 생기게 된다.
한편, 실시예 2, 3의 단위 시프트 레지스터 SR(도 10, 도 11)에서는, 트랜지 스터 Q2, QD2의 게이트에는 클록 신호/CLK가 입력된다. 즉 그것들의 게이트의 레벨은 일정 주기로 스윙되어 있으며, 계속적으로 H레벨로 되지 않기 때문에, 임계값 전압의 시프트는 억제된다. 단, 제1 및 제2출력 단자 OUT, OUTD가 일정주기로 고임피던스 상태가 되므로, 오신호 방지의 효과는 실시예 4, 5보다도 낮다.
상기의 특허문헌 5(일본국 공개특허공보 특개 2006-24350호)의 도 7, 도 11에는, 이들의 문제를 해결할 수 있는 단위 시프트 레지스터가 제안되어 있다. 특히 그 도 11의 단위 시프트 레지스터는, 본원 발명과 마찬가지로 2개의 출력 단자(OUT, CR)를 가지는 것이다. 실시예 8에서는, 특허문헌 5의 도 11의 기술을, 본 발명의 단위 시프트 레지스터 SR에 적용한다.
도 16은, 실시예 8에 따른 단위 시프트 레지스터 SR의 회로도이다. 해당 단위 시프트 레지스터 SR은, 실시예 5의 단위 시프트 레지스터 SR(도 13)에 대하여, 특허문헌 5의 도 11의 기술을 적용한 것이다. 도 16에 있어서는, 도 13에 나타낸 것과 같은 기능을 가지는 요소에는 그것과 동일 부호를 붙이고 있다. 단 도 16의 제1클록 단자 CK1은, 도 13의 클록 단자 CK에 해당한다.
도 13의 단위 시프트 레지스터 SR은, 제1 및 제2출력 단자 OUT, OUTD를 풀 다운 하기 위한 트랜지스터 Q2, QD2를 구동하는 「풀 다운 구동회로 」로서, 레시오형의 인버터(도 13의 트랜지스터 Q5, Q6)를 가지고 있었지만, 도 16의 단위 시프트 레지스터 SR은 그 대신에, 용량소자 C3 및 트랜지스터 Q6으로 이루어지는 용량성 부하형의 인버터를 구비하고 있다.
해당 인버터도, 트랜지스터 Q1, QD1의 게이트(노드 N1)를 입력단으로 하고, 트랜지스터 Q2, QD2의 게이트(노드 N2)를 출력단으로 한다. 단, 해당 인버터는, 제1클록 단자 CK1에 입력되는 클록 신호가 전원으로서 공급되는 점에서, 통상의 것과는 다르다. 즉 해당 인버터에 있어서, 용량소자 C3은 노드 N2와 제1클록 단자 CK1 사이에 접속된다. 용량소자 C3은, 해당 인버터의 부하로서 뿐만아니라, 제1클록 단자 CK1의 클록 신호를 노드 N2에 결합시키는 결합 용량으로서도 기능한다. 트랜지스터 Q6은, 도 13의 경우와 마찬가지로, 노드 N2와 제1전원단자 S1 사이에 접속하고, 그 게이트는 노드 N1에 접속된다.
해당 단위 시프트 레지스터 SR은, 제1출력 단자 OUT와 제1전원단자 S1 사이에 접속한 트랜지스터 Q8과, 제2출력 단자 OUTD와 제1전원단자 S1 사이에 접속한 트랜지스터 QD8을 더 구비하고 있다. 이들 트랜지스터 Q8, QD8의 게이트는 모두, 제2클록 단자 CK2에 접속된다. 제2클록 단자 CK2에는, 제1클록 단자 CK1에 입력되는 것과는 다른 위상의 클록 신호가 입력된다. 도 10과 대비하여 알 수 있는 바와 같이, 트랜지스터 Q8, QD8은, 실시예 2에 있어서의 트랜지스터 Q2, QD2에 해당하는 것이다.
여기에서도 제1 및 제2클록 단자 CK1, CK2에 각각 클록 신호 CLK, /CLK가 입력되는, 제n단째의 단위 시프트 레지스터 SRn의 동작을 대표적으로 설명한다.
우선 게이트 선 GLn의 비선택 기간에 있어서의 동작에 대하여 설명한다. 이 기간에서는 단위 시프트 레지스터 SRn의 노드 N1은 L레벨이다. 용량소자 C3 및 트랜지스터 Q6으로 이루어지는 인버터는, 클록 신호 CLK에 의해 전원이 공급될 때에 활 성화되므로, 클록 신호 CLK가 H레벨이 되었을 때 노드 N2에 H레벨을 출력한다. 보다 상세하게는, 노드 N1이 L레벨인 동안은 트랜지스터 Q6은 오프이므로, 노드 N2의 레벨은, 용량소자 C3을 통한 결합에 의해, 클록 신호 CLK가 H레벨이 되는데 따라 H레벨이 된다.
따라서 트랜지스터 Q2, QD2는, 클록 신호 CLK가 H레벨이 될 때마다 온 하고, 각각 제1 및 제2출력 단자 OUT, OUTD를 저임피던스로 L레벨로 한다. 한편, 트랜지스터 Q8, QD8은, 제2클록 단자 CK2에 입력되는 클록 신호/CLK가 H레벨이 될 때마다 온 한다.
즉 게이트 선 GLn의 비선택 기간에서는, 트랜지스터 Q2, QD2의 페어와, 트랜지스터 Q8, QD8의 페어가, 클록 신호 CLK, /CLK에 동기하여 교대로 온이 된다. 따라서 제1 및 제2출력 단자 OUT, OUTD는, 대부분의 기간 저임피던스로 L레벨이 되어 오신호의 발생을 억제하는 효과는 실시예 5와 같은 정도로 높아지게 된다.
또 트랜지스터 Q2, QD2, Q8, QD8의 게이트의 레벨은 각각 일정주기로 스윙 되므로, 계속적으로 H레벨이 되지 않기 때문에, 그것들의 임계값 전압의 시프트는 억제된다.
다음에 게이트 선 GLn의 선택 기간에 있어서의 동작을 설명한다. 이 기간에서는 단위 시프트 레지스터 SRn의 노드 N1은 H레벨이다. 노드 N1이 H레벨 동안은 트랜지스터 Q6이 온이 되므로, 용량소자 C3 및 트랜지스터 Q6으로 이루어지는 인버터는 노드 N2에 L레벨을 출력한다. 또 해당 기간에서는 클록 신호/CLK은 L레벨이다. 따라서 트랜지스터 Q2, QD2, Q8, QD8은 오프로 유지되므로, 단위 시프트 레지스터 SRn은 정상적으로 제1 및 제2출력 신호 Gn, GDn을 출력할 수 있다.
이와 같이 본 실시예에 의하면, 트랜지스터 Q2, QD2, Q8, QD8의 임계값 전압의 시프트(즉 구동능력의 저하)를 방지하면서, 오신호의 발생 방지가 높은 효과를 얻을 수 있다.
[실시예 9]
본 실시예에서는, 실시예 8의 단위 시프트 레지스터 SR(도 16)에 대하여, 실시예 3에서 사용한 기술을 적용한다.
도 17은, 실시예 9에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 해당 단위 시프트 레지스터 SR은, 도 16의 회로에 대하여, 트랜지스터 Q2, QD2의 소스를 제2클록 단자 CK2에 접속시키고, 또한 트랜지스터 Q8, QD8의 소스를 제1클록 단자 CK1에 접속시키고 있다. 즉, 트랜지스터 Q2, QD2, Q8, QD8의 소스에는 게이트에 입력되는 것과 위상이 다른 클록 신호가 입력되게 된다. 그 점을 제외하고는 도 16의 회로와 동일하다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대하여 대표적으로 설명하며, 그 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
클록 신호 CLK, /CLK는 서로 상보인 신호이다. 따라서, 클록 신호 CLK가 H레벨이 되어 트랜지스터 Q2, QD2가 온 하는 동안은 그것들의 소스는 클록 신호/CLK에 의해 L레벨이 되고, 또 클록 신호/CLK가 H레벨이 되어 트랜지스터 Q8, QD8이 온 하는 동안은 그것들의 소스는 클록 신호 CLK에 의해 L레벨이 된다. 따라서 트랜지스터 Q2, QD2, Q8, QD8은, 소스가 제1전원단자 S1에 접속되어 있는 경우와 같아지도록, 제1 및 제2출력 단자 OUT, OUTD를 방전할 수 있다.
또 클록 신호 CLK가 L레벨이 되어 트랜지스터 Q2, QD2가 오프하는 동안은 그것들의 소스는 클록 신호/CLK에 의해 H레벨이 되고, 클록 신호/CLK가 L레벨이 되어서 트랜지스터 Q8, QD8이 오프하는 동안은 그것들의 소스는 클록 신호 CLK에 의해 H레벨로 된다. 즉 트랜지스터 Q2, QD2, Q8, QD8이 오프일 때, 그 게이트가 소스에 대하여 음으로 바이어스되는 것과 등가인 상태가 된다. 그것에 의해, 정방향으로 시프트 한 임계값 전압이 음의 방향으로 되돌아가 회복되므로, 트랜지스터 Q2, QD2, Q8, QD8의 구동능력의 저하가 방지된다.
[실시예 10]
도 18은, 실시예 10에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 해당 단위 시프트 레지스터 SR은, 도 16의 회로에 대하여, 트랜지스터 Q2를 생략하고 있다.
트랜지스터 Q2가 없는 경우, 클록 신호/CLK가 H레벨일 때 이외는 제1출력 단자 OUT가 고임피던스가 된다. 즉, 제1출력 단자 OUT에 있어서의 오신호의 발생 방지의 효과는, 도 10의 회로와 같은 정도가 된다. 또한, 트랜지스터 Q2를 없애는 것으로, 표시장치의 표시 특성에 악영향이 생길 경우에는, 화소의 전위에 대하여 VSS레벨을 보다 낮게 하면 그것을 개선할 수 있다.
본 실시예에 의하면, 트랜지스터 Q2를 생략한 분만큼 회로 면적을 삭감할 수 있다. 또 노드 N2의 기생 용량이 작아, 노드 N2의 충전이 용이하게 되므로, 용량소자 C3의 값을 작게 설정할 수 있게 된다. 즉 용량소자 C3의 형성 면적을 축소할 수 있다는 점에서도, 회로 면적의 축소화에 기여할 수 있다. 또한, 트랜지스터 Q2의 게이트 용량에 의해 소비되어 있던 만큼의 전력이 삭감되므로, 회로의 저소비 전력화에도 기여할 수 있다.
또한 회로 면적의 축소화가 목적이면, 트랜지스터 Q2가 아닌 트랜지스터 QD2쪽을 생략하는 것도 생각할 수 있다(트랜지스터 Q2, QD2의 양쪽을 생략하면, 실시예 2(도 10)와 같이 된다). 그러나 트랜지스터 QD2를 생략하면, 트랜지스터 Q2를 생략하는 경우보다도 오동작이 발생하기 쉽기 때문에 바람직하지 않다. 그 이유는 다음과 같다.
즉, 트랜지스터 QD2가 생략되었을 경우, 제1클록 단자 CK1의 클록 신호의 상승시에, 제2출력 단자 OUTD가 고임피던스 상태가 된다. 제2출력 단자 OUTD의 용량부하(즉 다음단의 트랜지스터 Q3의 게이트 용량)은, 제1출력 단자 OUT의 용량부하 (즉 게이트 선 GL에 부수되는 용량)에 비해 작다. 그 때문에 제2출력 단자 OUTD가 고임피던스 상태가 되면, 노이즈의 영향 등에 의해 제1출력 단자 OUT가 고임피던스 상태가 되었을 경우보다도 간단히 그 레벨이 상승하게 된다. 즉 오신호로서의 제2출력 신호 GD가 출력되기 쉬워진다. 따라서 그것을 방지하기 위해 트랜지스터 QD2는 남겨 두는 것이 바람직하다.
상기의 실시예 9는, 본 실시예에 대하여도 적용가능하다. 즉 도 18의 회로에 대하여, 트랜지스터 QD2의 소스를 제2클록 단자 CK2에 접속시키고, 트랜지스터 Q8, QD8의 소스를 제1클록 단자 CK1에 접속시켜도 된다.
[실시예 11]
도 19는 실시예 11에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 해당 단위 시프트 레지스터 SR은, 도 16의 회로에 대하여, 트랜지스터 Q8을 생략한 것이다. 이 경우, 게이트 선 GL의 비선택 기간에 있어서, 클록 신호 CLK가 H레벨일 때 이외는 제1출력 단자 OUT가 고임피던스가 된다. 제1출력 단자 OUT가 고임피던스가 되는 타이밍이 다르지만, 오신호의 발생 방지의 효과는 도 18의 회로와 거의 동일하다.
트랜지스터 Q8이 생략됨으로써, 단위 시프트 레지스터 SR의 형성 면적을 축소화할 수 있다. 또 트랜지스터 Q8의 게이트 용량에 의해 소비되고 있었던 전력을 삭감할 수 있다는 이점도 있다.
또한 회로 면적의 축소화가 목적이라면, 트랜지스터 Q8뿐만 아니라 트랜지스터 QD8도 생략해도 되지만, 트랜지스터 QD8은 오동작을 방지하기 위해 남겨두는 쪽이 바람직하다. 앞에 설명한 바와 같이, 제2출력 단자 OUTD는, 그 용량부하가 제1출력단자 OUT의 그것에 비해 작다. 그 때문에 트랜지스터 QD8이 생략되는 것으로 제2출력 단자 OUTD가 고임피던스 상태가 되면, 노이즈의 영향 등에 의해 오신호로서의 제2출력 신호 GD가 (실시예 10에 있어서 트랜지스터 QD2를 생략하는 경우만큼은 아니지만) 생성되기 쉽다. 따라서 그것을 방지하기 위해, 트랜지스터 QD8을 남겨두는 것이 바람직하다.
상기의 실시예 9는, 본 실시예에 대해서도 적용가능하다. 즉 도 19의 회로에 대하여 트랜지스터 Q2, QD2의 소스를 제2클록 단자 CK2에 접속시키고, 트랜지스터 QD8의 소스를 제1클록 단자 CK1에 접속시켜도 된다.
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 나타내는 개략 블럭도이다.
도 2는 종래의 게이트 선 구동회로의 구성을 나타내는 블럭도이다.
도 3은 종래의 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 4는 종래의 단위 시프트 레지스터의 동작을 나타내는 타이밍 도다.
도 5는 실시예 1에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 6은 실시예 1에 따른 게이트 선 구동회로의 구성을 나타내는 블럭도이다.
도 7은 실시예 1에 따른 게이트 선 구동회로의 구성을 나타내는 회로도이다.
도 8은 실시예 1에 따른 단위 시프트 레지스터의 동작을 나타내는 타이밍 도다.
도 9는 실시예 1에 따른 단위 시프트 레지스터의 효과를 설명하기 위한 도면이다.
도 10은 실시예 2에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 11은 실시예 3에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 12는 실시예 4에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 13은 실시예 5에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 14는 실시예 6에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 15는 실시예 7에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 16은 실시예 8에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 17은 실시예 9에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 18은 실시예 10에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 19는 실시예 11에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
[부호의 설명]
30 : 게이트 선 구동회로 31 : 클록 발생기
SR : 단위 시프트 레지스터 IN : 제1입력 단자
IND : 제2입력 단자 OUT : 제1출력 단자
OUTD : 제2출력 단자 S1 : 제1전원단자
S2 : 제2전원단자 CK : 클록 단자
CK1 : 제1클록 단자 CK2 : 제2클록 단자
RST : 리셋트 단자 Q1∼Q8 : 트랜지스터
GL : 게이트 선 C1, C2, C3 : 용량소자

Claims (19)

  1. 제1 및 제2입력 단자, 제1 및 제2출력 단자, 제1클록 단자 및 리셋트 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와,
    상기 제1출력 단자를 방전하는 제2트랜지스터와,
    상기 제1클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와,
    상기 제2출력 단자를 방전하는 제4트랜지스터를 구비하는 시프트 레지스터 회로로서,
    상기 제1 및 제3트랜지스터의 제어 전극은, 모두 제1노드에 접속하고,
    상기 제2 및 제4트랜지스터의 제어 전극은, 모두 제2노드에 접속하고,
    상기 시프트 레지스터 회로는,
    상기 제1노드와 상기 제1입력 단자 사이에 접속하고, 상기 제2입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터와,
    상기 리셋트 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제2노드는, 상기 리셋트 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  3. 제 1항에 있어서,
    상기 제2노드는, 상기 제1클록 신호와 위상이 다른 제2클록 신호가 입력되는 제2클록 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  4. 제 3항에 있어서,
    상기 제2트랜지스터는, 상기 제1출력 단자와 상기 제1클록 단자 사이에 접속하고,
    상기 제4트랜지스터는, 상기 제2출력 단자와 상기 제1클록 단자 사이에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 1항에 있어서,
    상기 제1노드를 입력단, 상기 제2노드를 출력단으로 하는 인버터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  6. 제 5항에 있어서,
    상기 제2노드에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제7트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 3항에 있어서,
    상기 제4트랜지스터와는 별도로, 상기 제2출력 단자를 방전하는 제8트랜지스터와,
    상기 제1노드에 접속한 제어 전극을 가지고, 상기 제8트랜지스터의 제어 전극이 접속하는 제3노드를 방전하는 제9트랜지스터와,
    상기 제3노드와 상기 제1클록 단자 사이에 접속한 제1용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  8. 제 7항에 있어서,
    상기 제8트랜지스터는, 상기 제2출력 단자와 상기 제2클록 단자 사이에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  9. 제 7항에 있어서,
    상기 제3노드에 접속한 제어 전극을 가지고, 상기 제1출력 단자를 방전하는 제10트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  10. 제 9항에 있어서,
    상기 제10트랜지스터는, 상기 제1출력 단자와 상기 제2클록 단자 사이에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 1항에 있어서,
    상기 제1노드에 접속한 제어 전극을 가지고, 상기 제2노드를 방전하는 제11트랜지스터와,
    상기 제2노드와 상기 제1클록 단자 사이에 접속한 제2용량소자와,
    상기 제4트랜지스터와는 별도로, 상기 제2출력 단자를 방전하는 제12트랜지스터를 더 구비하고,
    상기 제12트랜지스터의 제어 단자는, 상기 제1클록 신호와 위상이 다른 제3클록 신호가 입력되는 제3클록 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 제 11항에 있어서,
    상기 제12트랜지스터는, 상기 제2출력 단자와 상기 제1클록 단자 사이에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 1항에 있어서,
    상기 제1클록 신호와 위상이 다른 제4클록 신호가 입력되는 제4클록 단자와 상기 제1노드 사이에 접속한 제3용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  14. 각 단이 청구항 1기재의 시프트 레지스터 회로인 다단의 시프트 레지스터 회로로서,
    상기 각 단에 있어서,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 리셋트 단자는, 자신보다도 후단의 상기 제1 또는 제2출력 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 제 1항에 있어서,
    상기 제6트랜지스터는,
    상기 제1노드와 상기 제1 또는 제2입력 단자 사이에 접속하고,
    상기 리셋트 단자에는,
    상기 제1클록 신호와 위상이 다른 제5클록 신호가 입력되는 것을 특징으로 하는 시프트 레지스터 회로.
  16. 각 단이 청구항 15 기재의 시프트 레지스터 회로인, 다단의 시프트 레지스터 회로로서,
    상기 각 단에 있어서,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 제5클록 신호는, 자신의 앞단의 상기 제1클록 단자에 입력되는 것과 동 위상인 것을 특징으로 하는 시프트 레지스터 회로.
  17. 제 14항 또는 제 16항에 있어서,
    상기 각 단에 있어서,
    상기 제2출력 단자로부터의 출력 신호는, 상기 제1출력 단자로부터의 출력 신호보다도 레벨 천이의 속도가 빠른 것을 특징으로 하는 시프트 레지스터 회로.
  18. 다단의 시프트 레지스터 회로에 의해 구성되고, 표시 패널의 게이트 선을 구동하는 게이트 선 구동회로를 구비하는 화상표시장치로서,
    상기 다단의 각 단은,
    제1 및 제2입력 단자, 제1 및 제2출력 단자, 제1클록 단자 및 리셋트 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와,
    상기 제1출력 단자를 방전하는 제2트랜지스터와,
    상기 제1클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와,
    상기 제2출력 단자를 방전하는 제4트랜지스터와,
    상기 제1 및 제3트랜지스터의 제어 전극이 모두 접속하는 소정 노드와 상기 제1입력 단자 사이에 접속하고, 상기 제2입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터와,
    상기 리셋트 단자에 접속한 제어 전극을 가지고, 상기 소정 노드를 방전하는 제6트랜지스터를 구비하고
    상기 각 단에 있어서,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 제1출력 단자는, 상기 표시 패널의 상기 게이트 선에 접속하고,
    상기 리셋트 단자는, 자신보다도 후단의 상기 제1 또는 제2출력 단자에 접속하고 있는 것을 특징으로 하는 화상표시장치.
  19. 다단의 시프트 레지스터 회로에 의해 구성되고, 표시 패널의 게이트 선을 구동하는 게이트 선 구동회로를 구비하는 화상표시장치로서,
    상기 다단의 각 단은,
    제1 및 제2입력 단자, 제1 및 제2출력 단자, 제1클록 단자 및 리셋트 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와,
    상기 제1출력 단자를 방전하는 제2트랜지스터와,
    상기 제1클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와,
    상기 제2출력 단자를 방전하는 제4트랜지스터와,
    상기 제1 및 제3트랜지스터의 제어 전극이 모두 접속하는 소정 노드와 상기 제1입력 단자 사이에 접속하고, 상기 제2입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터와,
    상기 리셋트 단자에 접속한 제어 전극을 가지고, 상기 소정 노드를 방전하는 제6트랜지스터를 구비하고,
    상기 각 단에 있어서,
    상기 제6트랜지스터는, 상기 소정 노드와 상기 제1 또는 제2입력 단자 사이에 접속하고,
    상기 리셋트 단자에는, 상기 제1클록 신호와 위상이 다른 제2클록 신호가 입력되고,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 제1출력 단자는, 상기 표시 패널의 상기 게이트 선에 접속하고,
    상기 제2클록 신호는, 자신의 앞단의 상기 제1클록 단자에 입력되는 것과 동위상인 것을 특징으로 하는 화상표시장치.
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