CN101221818B - 多级移位寄存器电路以及包括该电路的图像显示装置 - Google Patents

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Abstract

本发明提供一种可高速动作的移位寄存器电路。该移位寄存器电路包括:将时钟信号CLK供给第一输出端子OUT的晶体管Q1;将第一输出端子OUT进行放电的晶体管Q2;将上述时钟信号CLK供给第二输出端子OUTD的晶体管QD1;以及,将第二输出端子OUTD进行放电的晶体管QD2。晶体管Q1,QD1的栅极共同连接到节点N1,晶体管Q2,QD2的栅极共同连接到节点N2。节点N1的充电是通过连接在该节点N1和第一输入端子IN之间且栅极连接到第二输入端子IND的晶体管Q3来实施的。

Description

多级移位寄存 器电路以及包括该电路的图像显示装置

技术领域

[0001] 本发明涉及一种移位寄存器电路,特别涉及一种例如在图像显示装置的扫描线驱 动电路等中使用的、仅由相同的导电型场效应晶体管构成的移位寄存器电路。

背景技术

[0002] 在液晶显示装置等的图像显示装置(以下称为“显示装置”)中,通过在多个像素 成矩阵状排列的显示面板的像素行(像素线)的每一个中设置有栅极线(扫描线),并在显 示信号的一个水平期间的周期内顺序选择并驱动该栅极线进行显示图像的更新。作为这种 用于顺序选择并驱动像素线即栅极线的栅极线驱动电路(扫描线驱动电路),可使用在显 示信号的一帧期间内进行一轮移位动作的多级移位寄存器。

[0003] 为了减少在显示装置制造过程中的工序数,栅极线驱动电路中使用的移位寄存 器,期望仅由相同的场效应晶体管构成。为此,提出了各种仅由N型或P型场效应晶体管 构成的移位寄存器和安装了该移位寄存器的显示装置(例如专利文献1-4)。作为场效应 晶体管,使用MOS(Metal Oxide Semiconductor)晶体管或薄膜晶体管(TFT =Thin Film Transistor)等。

[0004] 此外,作为栅极线驱动电路使用的多级移位寄存器构成为设置在每一个像素线, 即每一个栅极线中的多个移位寄存器电路纵向连接(级联连接)。在本说明书中,为了便于 说明,构成栅极线驱动电路(多级移位寄存器)的多个移位寄存器电路的每一个称为“单位 移位寄存器”。

[0005]【专利文献1】日本特开平8-87897号公报

[0006]【专利文献2】日本特表平10-500243号公报

[0007]【专利文献3】日本特开2001-52494号公报

[0008]【专利文献4】日本特开2002-133890号公报

[0009]【专利文献5】日本特开2006-24350号公报

[0010] 如专利文献1_4(以及本说明书的图3)所示,现有的单位移位寄存器包括连接在 时钟端子和输出端子之间的晶体管(以下称为“输出上拉晶体管)(图3的晶体管Ql)。通 过该输出上拉晶体管变为导通或输入到时钟端子的时钟信号被传输到输出端子,输出(激 活)单位移位寄存器的输出信号。

[0011] 因此,为了实现单位移位寄存器动作的高速化,需要输出信号的上升和下降的速 度(电平跃迁的速度)为高速。为此,可以提高信号输出时的输出上拉晶体管的驱动能力 (使电流流动的能力)。作为其中的一个方法,虽然列举了使输出上拉晶体管的沟道宽度增 大,但是会出现电路的形成面积增大的问题。

[0012] 提高输出上拉晶体管的驱动能力的其他方法,需要即使在信号输出时也较高地保 持输出上拉晶体管的栅极•源极之间的电压。由于输出上拉晶体管的源极与输出端子连接, 所以在信号输出时源极电位上升,由于此时通过栅极·沟道间电容量的电容量耦合使得栅 极电位也被升压,所以仍然维持其间的栅极•源极间电压。即,为了提高信号输出时的输出上拉晶体管的栅极·源极之间的电压,在输出信号前(输入时钟信号之前),需要使输出上 拉晶体管的栅极电位充分提高。为此,对该栅极电极高速地充电(预充电)是有效的。

[0013] 在 专利文献1-4的单位移位寄存器中,在输出上拉晶体管的栅极电极连接有二极 管连接的晶体管(以下称为“充电用晶体管“)。输出上拉晶体管的栅极电极借助于该充电 用晶体管,通过前一级单位移位寄存器的输出信号被供给而进行充电。

[0014] 但是,移位寄存器在作为栅极线驱动电路使用的情况下,由于在单位移位寄存器 的输出端子连接有大容量负载构成的栅极线,所以输出信号的上升速度变慢。由此,各个单 位移位寄存器的输出上拉晶体管的栅极电极的充电速度降低。结果,各个单位移位寄存器 的动作的高速化变得困难,且栅极线驱动电路的动作高速化也变得困难。

[0015] 此外,充电用晶体管在输出上拉晶体管的栅极电极充电时,通过源极输出器模式 动作。即,进行充电,充电用晶体管的栅极·源极间电压变小,驱动能力降低且充电速度变 慢。特别是,由于栅极线这种大容量负载的影响,在各个单位移位寄存器的输出信号的上 升速度变慢的情况下,由于充电用晶体管从充电过程的初始阶段进行源极输出器模式的动 作,所以充电速度的降低将变得显著。这也是妨碍栅极线驱动电路的动作高速化的主要原 因。

发明内容

[0016] 本发明是为了解决以上问题而提出的,目的在于提供一种在用于栅极线驱动电路 等中的移位寄存器中,使输出上拉晶体管的栅极电极的充电高速化,并由此可进行移位寄 存器的高速动作。

[0017] 本发明的移位寄存器电路包括:第一和第二输入端子、第一和第二输出端子;将 输入到第一时钟端子的第一时钟信号供给上述第一输出端子的第一晶体管;将上述第一输 出端子进行放电的第二晶体管;将上述时钟信号供给上述第二输出端子的第三晶体管;将 上述第二输出端子进行放电的第四晶体管,上述第一和第三晶体管的控制电极共同连接到 第一节点,第二和第四晶体管的控制电极共同连接到第二节点,该移位寄存器电路包括:连 接在上述第一节点和上述第一输入端子之间并具有连接到上述第二输入端子的控制电极 的第五晶体管;以及具有连接到规定的复位端子的控制电极且将上述第一节点进行放电的 第六晶体管。

[0018] 根据本发明的移位寄存器电路,通过将比输入到第一输入端子的输入信号的电平 跃迁速度更高的输入信号输入到第二输入端子,可以在节点W的充电过程的初始阶段使 第五晶体管在非饱和区域动作,并且可以高速且高电位地对节点m充电。结果,得到第一 和第三晶体管的驱动能力被提高且来自第一和第二输出端子的输出信号的电平跃迁速度 变快的效果。

[0019] 进一步地,通过使彼此不同的负载连接到第一和第二输出端子,来自第一和第二 输出端子的输出信号的电平的跃迁速度变得彼此不同。并且,在使该移位寄存器电路多个 纵向连接时,如果将第一和第二输出端子的输出信号中电平跃迁高速的一个向下一级的第 二输入端子输入,将另一个向下一级的第一输出端子输入,则在纵向连接的多个移位寄存 器电路的每一个中,得到上述的效果。附图说明

[0020] 图1是表示本发明实施例的显示装置的结构的简要框图。

[0021] 图2是表示现有的栅极线驱动电路的结构的框图。

[0022] 图3是表示现有的单位移位寄存器的结构的电路图。

[0023] 图4是表示现有的单位移位寄存器的动作的时序图。

[0024] 图5是表示实施例1的单位移位寄存器的结构的电路图。

[0025] 图6是表示实施例1的栅极线驱动电路的结构的框图。

[0026] 图7是表示实施例1的栅极线驱动电路的结构的电路图。

[0027] 图8是表示实施例1的单位移位寄存器的动作的时序图。

[0028] 图9是说明实施例1的单位移位寄存器的效果的图。

[0029] 图10是表示实施例2的单位移位寄存器的结构的电路图。

[0030] 图11是表示实施例3的单位移位寄存器的结构的电路图。

[0031] 图12是表示实施例4的单位移位寄存器的结构的电路图。

[0032] 图13是表示实施例5的单位移位寄存器的结构的电路图。

[0033] 图14是表示实施例6的单位移位寄存器的结构的电路图。

[0034] 图15是表示实施例7的单位移位寄存器的结构的电路图。

[0035] 图16是表示实施例8的单位移位寄存器的结构的电路图。

[0036] 图17是表示实施例9的单位移位寄存器的结构的电路图。

[0037] 图18是表示实施例10的单位移位寄存器的结构的电路图。

[0038] 图19是表示实施例11的单位移位寄存器的结构的电路图。

[0039] 符号说明

[0040] 30栅极线驱动电路、31时钟发生器、SR单位移位寄存器、IN第一输入端子、IND第 二输入端子、OUT第一输出端子、OUTD第二输出端子、Sl第一电源端子、S2第二电源端子、 CK时钟端子、CKl第一时钟端子、CK2第二时钟端子、RST复位端子、Ql〜Q8晶体管、GL栅 极线、Cl,C2,C3电容元件。

具体实施方式

[0041] 下面,参照附图说明本发明的实施例。还有,为了避免重复说明而变得冗长,在各 个图中具有相同或相应功能的元件使用相同的符号。

[0042] <实施例1>

[0043] 图1是表示根据本发明实施例1的显示装置的结构的简要框图,表示作为显示装 置的代表例的液晶显示装置10的全部构成。

[0044] 液晶显示装置10包括液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30、以 及源极驱动器40。从后面的说明可以知道,根据本发明实施例的移位寄存器安装在栅极线 驱动电路30中。

[0045] 液晶阵列部20含有配置成矩阵状的多个像素25。在像素的每一行(以下也称为 “像素线”)分别配置栅极线GL1, GL2...(统称为“栅极线GL”),此外在像素的每一列(以 下也称为“像素列”)分别配置数据线DL1, DL2...(统称为“数据线DL”)。在图1中,代表 性地示出了第一行的第一列和第二列的像素25以及与此对应的栅极线GL1和数据线DL1,DL2。

[0046] 各个像素25具有设置在对应的数据线DL和像素节点Np之间的像素开关元件26, 在像素节点Np和公共电极节点NC之间并列连接的电容器27和液晶显示元件28。对应于像 素节点Np和公共电极节点NC之间的电压差,液晶显示元件28中的液晶定向性进行变化, 与此对应地,液晶显示元件28的显示亮度变化。由此,通过借助于数据线DL和像素开关元 件26向像素节点Np传输的显示电压,可以对各个像素的显示亮度进行控制。S卩,通过将对 应于最大亮度的电压差和对应于最小亮度的电压差之间的中间电压差施加在像素节点Np 和公共电极节点NC之间,可以得到中间的亮度。因此,通过阶段性地设定上述显示电压,可 以得到阶段式亮度。

[0047] 栅极线驱动电路30根据规定的扫描周期顺次地选择并驱动栅极线GL。像素开关 元件26的栅极电压与分别对应的栅极线GL连接。选择特定的栅极线GL时,在与其连接的 各个像素中,像素开关元件26变为导通状态并与像素节点Np对应的数据线DL连接。并且, 传输到像素节点Np的显示电压通过电容器27保持。一般地,像素开关元件26由形成在与 液晶显示元件28相同的绝缘基板(玻璃基板、树脂基板等)上的TFT构成。

[0048] 源极驱动器40将通过N节点的数字信号,即显示信号SIG阶段性设置的显示电 压输出到数据线DL。这里,作为一个例子,显示信号SIG是6比特的信号,由显示信号比特 DBO〜DB5构成。根据6比特的显示信号SIG,在各个像素中,可以进行26 = 64阶段的灰 度显示。还有,如果通过R(Red)、G(Green)和B(Blue)三种像素形成一个颜色显示单位,则 可以进行约26万色的颜色显示。

[0049] 此外,如图1所示,源极驱动器40由移位寄存器50、数字锁存电路53,54、阶段电 压生成电路60、解码电路70、模拟放大器80构成。

[0050] 在显示信号SIG中,与各个像素25的显示亮度对应的显示信号DBO〜DB5级联产 生。即,各个时序中的显示信号比特DBO〜DB5显示液晶阵列20中的任何一个像素25中 的显示亮度。

[0051] 移位寄存器50在与显示信号SIG的设定切换周期同步的定时对数据锁存电路52 指示显示信号比特DBO〜DB5的获取。数据锁存电路52顺次获取序列级联生成的显示信 号SIG,并保持一个像素线的显示信号SIG。

[0052] 输入到数据锁存电路54的锁存信号LT在数据锁存电路52中获取一个像素量的 显示信号SIG的定时被激活。数据锁存电路54对此进行应答,获取此时保持在数据锁存电 路52中的一个像素线的显示信号SIG。

[0053] 阶段电压生成电路60由在高电压VDH和低电压VDL之间串联连接的63个分压阻 抗构成,分别生成64阶梯的阶段电压Vl〜V64。

[0054] 解码电路70对保持在数据锁存电路54中的显示信号SIG进行解码,根据该解码 结果从阶段电压Vl〜V64中选择并输出用于输出到输出节点Nd1, Nd2...(统称“解码输出 节点Nd”)的电压。

[0055] 结果,同时向解码输出节点Nd(并联)输出与保持在数据锁存电路54中的一个像 素 线的显示信号SIG对应的显示电压(阶段电压Vl〜V64中的一个)。还有,在图1中,代 表性地示出了与第一列和第二列的数据线DL1, DL2对应的解码输出节点Nd1, Nd2。

[0056] 模拟放大器80将与从解码电路70输出到解码输出节点Nd1,Nd2...的各个显示电压对应的模拟电压分别输出到数据线DL1, DL2...。

[0057] 源极驱动器40根据规定的扫描周期,通过将与一系列显示信号SIG对应的显示电 压重复输出到每一个像素线的数据线DL,栅极线驱动电路30与该扫描周期同步地顺序驱 动栅极线GL1, GL2...,在液晶显示阵列20中形成基于显示信号SIG的图像显示。

[0058] 还有,在图1中,虽然示例性地示出栅极线驱动电路30与源极驱动器40以及液晶 阵列部20 —体形成的液晶显示装置10的结构,但是,对于栅极线驱动电路30和源极驱动 器40也可以作为液晶阵列部20的外部电路来设置。

[0059] 这里,为了使本发明的说明容易,针对使用现有的移位寄存器的栅极线驱动电路 30进行说明。图2是表示现有的栅极线驱动电路30的结构的图。该栅极线驱动电路30由 通过纵向连接(级联连接)的多个单位移位寄存器SR1, SR2, SR3, SR4...构成的移位寄存器 构成(以下,将单位移位寄存器SR1AR2...统称为“单位移位寄存器SR,,)。在一个像素线, 即一个栅极线DL上设置一个单位移位寄存器SR。

[0060] 此外,图2中示出的时钟发生器31将彼此相位不同的两相时钟信号CLK,/CLK输 入到栅极线驱动电路30的单位移位寄存器SR。控制这些时钟信号CLK,/CLK使得在与显 示装置的扫描周期同步的定时顺次激活。即,时钟信号CLK,/CLK是彼此互补的信号。

[0061] 各个单位移位寄存器SR具有输入端子IN,输出端子OUT,复位端子RST,时钟端子 CK。如图2所示,将时钟发射器31输出的时钟信号CLK,/CLK的任意一个提供到各个单位 移位寄存器SR的时钟端子CK。在单位移位寄存器SR的输出端子OUT分别连接栅极线GL。 艮口,输出到输出端子OUT的信号G1, G2, G3,...(以下,统称“输出信号G”)成为用于使栅极 线GL激活的水平(或垂直)扫描脉冲。

[0062] 在第一级(第一级)的单位移位寄存器SR1的输入端子IN上输入与图像信号的 各帧周期的头部对应的启动脉冲SP。在第二级以后的单位移位寄存器SR的输入端子输入 其前级的输出信号G。即,第二级以后的单位移位寄存器SR的输入端子IN与其前级的单位 移位寄存器SR的输出端子OUT连接。此外,各个单位寄存器SR的复位端子RST连接比其 自身更后的级(在该例子中是下一级)的输出端子OUT。

[0063] 在该构成的栅极线驱动电路30中,各个单位移位寄存器SR与时钟信号CLK,/CLK 同步,一边使从前级输入的信号(前级的输出信号G)在以时间移位,一边向对应的栅极线 GL以及自身的下一级单位移位寄存器SR传送(单位移位寄存器SR的动作的详细说明在后 面描述)。结果,一系列的单位移位寄存器SR具有在根据规定的扫描周期的定时顺次使栅 极线GL激活,即作为栅极线驱动单元起作用。

[0064] 图3是表示现有的单位移位寄存器SR的构成的一个例子的电路图。还有,在栅极 线驱动电路30中,由于纵向连接的各个单位移位寄存器SR的构成实质上几乎相同,所以以 下仅以一个单位移位寄存器SR的构成为代表进行说明。此外,构成该单位移位寄存器SR 的晶体管全部是相同导电型的场效应晶体管,这里全部是N型TFT。在N型TFT的情况下, 栅极在H(High)电平变为激活(导通)状态,在L(Low)电平变为非激活(截止)状态。但 是,在P型晶体管的情况下则相反。

[0065] 如图3所示,现有的单位移位寄存器SR除了具有已经在图2中示出的输入端子 IN。输出端子OUT,复位端子RST以及时钟端子CK以外,还具有供给低电位侧电源电位VSS 的第一电源端子Sl。在以下的说明中,虽然使低电位侧电源电位VSS为电路的基准电位(=OV),但是在实际使用中以写入到像素的数据电压为基准设定为基准电位,例如低电位侧电 源电压VSS被设定为一 12V等。

[0066] 在图3示出的现有的单位移位寄存器SR中,晶体管Ql是将输入到时钟端子CK的 时钟信号供给到输出端子OUT的输出上拉晶体管。此外,晶体管Q2是通过将第一电源端子 Sl的电位(VSS)供给到输出端子OUT而使输出端子OUT放电的输出下拉晶体管。这里,分 别将晶体管Ql的栅极节点定义为“节点m”,将晶体管Q2的栅极节点定义为“节点N2”。

[0067] 在晶体管Ql的栅极•源极之间,即节点m与输出端子OUT之间设置电容元件Cl。 该电容元件Cl是随着输出端子OUT的电平的上升来提高节点m的升压效果的电容元件。

[0068] 连接在节点m和输入子IN之间,并二极管连接的晶体管Q3是节点m的充电用 晶体管。晶体管Q4连接在节点m和第一电源端子SI之间,通过向节点m供给第一电源 端子si的电位而对节点m放电。晶体管Q4的栅极连接到复位端子RST。此外,在该例子 中,节点N2也连接到复位端子RST。

[0069] 现有的栅极线驱动电路30,图3的单位移位寄存器SR通过如图2所示的纵向连接 构成。以下,通过假定将该单位移位寄存器SR用于栅极线驱动电路30的情况来说明现有 的单位移位寄存器SR的动作。

[0070] 如上述的,由于构成栅极线驱动电路30的各个单位移位寄存器SR的构成实质上 几乎相同,所以这里以第η级单位移位寄存器SRn的动作为代表进行说明。图4是用于说 明单位移位寄存器SRn的动作的时序图。

[0071] 这里,为了简单,以在单位移位寄存器SRn的时钟端子CK上输入时钟信号CLK的 情况进行说明。此外,用Gi表示来自第i级单位移位寄存器SRi的输出端子OUT的输出信 号G。此外,假设时钟信号CLK,/CLK的H电平的电位电平(以下称为“电平”)是彼此相等 的,并使其值为VDD。还有,假设构成单位移位寄存器SR的晶体管的阈值电压全部相等,并 使其值为Vth。

[0072] 参照图4,首先在时刻、的初始状态,使单位移位寄存器SRn的节点m为L电平 (VSS)(以下,将节点m为L电平的状态称为“复位状态”)。此外,使前一级单位移位寄存 器SRlri的输出信号Glri以及下一级单位移位寄存器SRn+1的输出信号Gn+1为L电平。此种 情况下,由于单位移位寄存器SRn的晶体管Q1,Q2同样为截止,所以输出端子OUT为浮动状 态,在该初始状态使输出信号Gn为L电平。

[0073] 当在时钟信号/CLK跃迁到H电平的时刻、,前一级输出信号Glri变为H电平时, 单位移位寄存器SRn的晶体管Q3导通,节点m充电并变为H电平(VDD-Vth)(以下,将节 点W为H电平的状态称为“置位状态”)。由此,晶体管Ql变为导通状态。但是,由于此时 时钟信号CLK位L电平(VSS),所以输出信号Gn维持在L电平。

[0074] 当在时刻t2时钟信号/CLK下降时,虽然前一级输出信号Glri也变为L电平,由 于晶体管Q3导通,晶体管Q4也仍然为截止,所以节点m的电平为浮动并维持在H电平 (VDD-Vth)。

[0075] 并且,当在时刻t3时钟信号CLK上升时,由于此时晶体管Ql导通,晶体管Q2截止, 所以输出端子OUT(输出信号Gn)的电平开始上升。此时,通过将晶体管Ql的栅极•沟道间 电容和电容元件Cl耦合,节点m升压。因此,晶体管Ql在非饱和区域动作,伴随着输出信 号Gn的电平各个晶体管Ql的阈值电压Vth的电压损失,变为H电平(VDD)。结果,节点m的电平几乎上升到2 X VDD-Vth。

[0076] 此 外,当输出信号Gn变为H电平时,由于其输入到下一级单位移位寄存器SRn+1的 输出端子IN,所以在单位移位寄存器SRn+1的晶体管Q3变为导通。由此,在时刻t3单位移 位寄存器SRn+1的节点附充电到VDD-Vth。

[0077] 在时刻t4,当时钟信号CLK下降时,单位移位寄存器SRn的输出信号Gn的电平也 下降。此时由于电容元件Cl和晶体管QI的栅极•沟道间电容的耦合,节点m的电平也下 降,一直下降到VDD-Vth。但是,由于即使在这种情况下晶体管Ql也维持在导通,所以输出 信号Gn跟随时钟信号CLK下降到VSS,变成L电平。

[0078] 在时刻t5,当时钟信号/CLK上升时,这一次在下一级单位移位寄存器SRn+1的节点 W升压的同时输出信号GN+1变为H电平(VDD)。由此,单位移位寄存器SRn的复位端子RST 变为H电平。相应的,由于晶体管Q4变为导通,所以节点m放电并变为L电平,晶体管Ql 变为截止。即,单位移位寄存器SRn返回到复位状态。此外,由于复位端子RST也连接到晶 体管Q2的栅极(节点N2),所以晶体管Q2变为导通,输出信号Gn确实地变为VSS。

[0079] 在时刻t6,当时钟信号/CLK变为L电平时,由于下一级输出信号Gn+1变为L电平, 所以单位移位寄存器SRn的复位端子RST变为L电平。结果,晶体管Q2,Q4变为导通,单位 移位寄存器SRn返回到上述初始状态(时刻、的状态)。

[0080] 将以上动作总结如下,在单位移位寄存器SRn中,在输入端子IN没有输入信号(前 一级的输出信号Glri或起动脉冲SP)期间,节点m是L电平的复位状态。在复位状态,由 于晶体管Ql为截止,所以与时钟信号CLK的电平无关的输出信号Gn维持在L电平。并且 当在输入端子IN输入信号时,节点m变为H电平的置位状态。在置位状态,晶体管Ql导 通,由于此时晶体管Q2变为截止,所以与时钟信号CLK变为H电平相对应地,输出输出信号 Gn0此后,当输入复位端子RST的信号(下一级输出信号Gn+1)时,由于返回复位状态的晶体 管Ql变为截止,使得输出信号Gn维持在L电平。

[0081] 如果这样动作的多个单位移位寄存器SR是如图2所示的纵向连接的多级移位寄 存器(栅极线驱动电路30),当在第一级单位移位寄存器SR1输入起动脉冲SP时,对此进 行剪切,输出信号G —边以与时钟信号CLK,/CLK同步的定时被移位,一边顺序传送到单位 移位寄存器SR2, SR3...。由此,栅极线驱动电路30可以在规定的扫描周期顺次驱动栅极线 GLι j GL<2 ? GL^. · · ο

[0082] 以下,针对可以比图3的这种现有的移位寄存器电路更高速动作的根据本发明的 移位寄存器电路进行说明。图5是本发明的实施例1的单位移位寄存器SR的结构的电路 图。如同图所示,该单位移位寄存器SR具有两个输入端子IN,IND,两个输出端子OUT,0UTD。 此外,与图3的单位移位寄存器相同,也包括时钟端子CK,复位端子RST和第一电源端子 Si。

[0083] 此外,在本实施例中,构成单位移位寄存器SR的晶体管全部是相同的导电型场效 应晶体管,这里全部是N型TFT。N型TFT的情况下,栅极由H电平变为激活(导通)状态, 由L电平变为非激活(截止)状态。但是,P型晶体管的情况与此相反。

[0084] 如图5所示,在第一输出端子OUT连接晶体管Q1,Q2。晶体管Ql是连接在第一输 出端子OUT和时钟端子CK之间,将输入时钟端子CK的时钟信号供给第一输出端子OUT的 输出上拉晶体管(第一晶体管)。此外,晶体管Q2是连接在第一输出端子OUT和第一电源端子Si之间,通过将第 一电源端子Sl电位(VSS)供给到第一输出端子OUT而使第一输出 端子OUT放电的输出下拉晶体管(第二晶体管)。

[0085] 另一方面,在第二输出端子OUTD连接晶体管QD1,QD2。晶体管QDl是连接在第二 输出端子OUTD和时钟端子CK之间,是将输入时钟端子CK的时钟信号供给第二输出端子 OUTD的输出上拉晶体管(第三晶体管)。此外,晶体管QD2是连接在第二输出端子OUTD和 第一电源端子Sl之间,通过将第一电源端子Sl电位供给到第二输出端子OUTD而使第二输 出端子OUTD放电的输出下拉晶体管(第四晶体管)。

[0086] 这样连接第一输出端子OUT的晶体管Ql,Q2与连接第二输出端子OUTD的晶体管 QDl,QD2彼此并联连接。此外,晶体管Ql的栅极(控制电极)和晶体管QDl的栅极彼此连 接,晶体管Q2的栅极和晶体管QD2的栅极彼此连接。这里,如图5所示的晶体管Q1,QD1的 栅极连接的节点(第一节点)定义为“节点附”,晶体管Q2,QD2的栅极连接的节点(第二 节点)定义为“节点N2”。

[0087] 在图5的单位移位寄存器SR中,也与图3的电路相同,在晶体管Ql的栅极•源极 之间,即节点m和第一输出端子OUT之间设置电容元件Cl。该电容元件Cl用于伴随着第 一输出端子OUT的电平上升提高节点m的升压效果。但是,由于电容元件Cl在晶体管QI 的栅极·沟道间电容足够大的情况下可以由其置换,所以在这种情况下也可以省略。

[0088] 此外,在节点m连接晶体管Q3,Q4。晶体管Q3(第五晶体管)连接在节点附和 第一输入端子IN之间,其栅极连接第二输入端子IND。此外,晶体管Q4(第六晶体管)连接 在节点m和第一电源端子Si之间,通过将第一电源端子SI电位供给节点m使节点m放 电。晶体管Q4的栅极连接复位端子RST。此外,在本实施例中,节点N2也连接到复位端子 RST。

[0089] 图6是根据实施例1的单位移位寄存器SR的栅极线驱动电路30的结构的框图。 在本实施例中,栅极线驱动电路30也是由通过纵向连接(级联连接)的多个单位移位寄存 器SR1, SR2, SR3, SR4...构成的移位寄存器构成。此外,图6的时钟发生器31与图2所示的 相同,也输出彼此互补的时钟信号CLK,/CLK。在各个单位移位寄存器SR的时钟端子CK上 供给时钟发生器31输出的时钟信号CLK,/CLK中的任意一个。

[0090] 本实施例的单位移位寄存器SR具有两个输出端子IN,IND。在第一级(第一级) 单位移位寄存器SR1的输入端子IN,IND同时输入起动脉冲SP。对于第二级以后的单位移 位寄存器SR,第一输入端子IN连接自身前一级的第一输出端子0UT,第二输入端子IND连 接自身前一级的第二输出端子0UTD。

[0091] 此外,本实施例的单位移位寄存器SR具有两个输出端子OUT,OUTD,显示面板的栅 极线GL连接其中的第一输出端子OUT。即,来自第一输出端子的输出信号G1, G2, G3,...(以 下,统称为“第一输出信号G”)成为用于使栅极线GL激活的水平(或垂直)扫描脉冲。还 有,第一输出端子OUT也连接到自身前一级的复位端子RST和自身下一级的第一输入端子 IN。另一方面,输出输出信号⑶OT2, OT3,...(以下,统称为“第二输出信号”)的第二输 出端子OUTD不连接栅极线GL,专门连接自身下一级的第二输入端子IND。

[0092] 该构成的栅极线驱动电路30中,各个单位移位寄存器SR也与时钟信号CLK,/CLK 同步,一边在时间上使从前一级输入的信号(前一级第一和第二输出信号G,⑶)移位,一边 与对应的栅极线GL —起传送到自身的下一级单位移位寄存器SR。以下,针对构成该栅极线驱动电路30的单位移位寄存器SR的动作进行说明。

[0093] 这里,也对第η级单位移位寄存器SRn的动作进行代表性地说明。图7是表示第η 级单位移位寄存器SRn、其前一级(第η-1)级单位移位寄存器SRlri以及其后一级(第η+1 级)单位移位寄存器SRn+1的连接关系的电路图。此外,图8是用于说明单位移位寄存器SRn 的动作的定时图。以下,参照图7和图8,说明图5中示出的根据本实施例的单位移位寄存 器SR的动作。

[0094] 这里,为了简单,针对在单位移位寄存器SRn的时钟端子CK输入时钟信号CLK,在 单位移位寄存器SRlri,SRn+1的时钟端子CK输入时钟信号/CLK进行说明。此外,用符号Gi 表示来自第i级单位移位寄存器SRi的第一输出端子OUT的第一输出信号G,同样用符号GDi 表示来自第二输出端子OUTD的第二输出信号GD。此外,假设时钟信号CLK,/CLK的高电平 的电平彼此相等,并使其值为VDD。还有,假设构成单位移位寄存器SR的晶体管的阈值电压 全部相等,并使其值为Vth。

[0095] 参照图8,首先在时刻、的初始状态,使单位移位寄存器SRn的节点m为L电平 (VSS)(以下,称节点m为L电平的状态为“复位状态”)。使单位移位寄存器SRlri的第一 输出信号Glri和第二输出信号GDlri,以及单位移位寄存器SRn+1的第一输出信号Gn+1和第二 输出信号GDn+1为L电平。此种情况下,由于单位移位寄存器SRn的晶体管Ql,Q2,QDl, QD2 全部截止,第一输出端子OUT和第二输出端子OUTD为浮动状态,在该初始状态使第一输出 信号Gn和第二输出信号GDn为L电平。

[0096] 在时钟信号/CLK跃迁到H电平的时刻、,使前一级的第一和第二输出信号Glri和, GDlri变为H电平。如此,单位移位寄存器SRn的晶体管Q3导通,节点m被充电成为H电平 (VDD-Vth)(以下将节点m为H电平的状态称为“复位状态”)。由此,晶体管Ql,QDl为导 通状态。但是,由于此时时钟信号CLK为L电平(VSS),所以输出信号Gn维持在L电平。

[0097] 在时刻t2,当时钟信号/CLK下降时,由于前一级的第一和第二输出信号Glri,GDlri 变为L电平,晶体管Q3截止,晶体管Q4也仍然截止,所以节点m的电平为浮动且维持在H 电平(VDD-Vth)。

[0098] 并且,在时刻t3,当时钟信号CLK上升时,由于此时晶体管Ql,QDl导通,晶体管Q2, QD2截止,所以第一和第二输出端子OUT,OUTD (第一和第二输出信号Gn,GDn)的电平开始上 升。此时,通过使晶体管Q1,QD1的栅极•沟道间电容和电容元件Cl耦合,节点m被升压。 因此,晶体管Ql,QDl在非饱和区域动作,第一和第二输出信号Gn,GDn的电平伴随着各个晶 体管Ql,QDl的阈值电压Vth的电压损失成为H电平(VDD)。结果,节点m的电平几乎上 升到 2 X VDD-Vth。

[0099] 此外,当第一和第二输出信号Gn,GDn变为H电平时,由于它们被输入到下一级单位 移位寄存器SRn+1的第一和第二输入端子IN,IND,所以单位移位寄存器SRn+1的晶体管Q3变 为导通。由此,在时刻t3,单位移位寄存器SRn+1的节点附充电到VDD-Vth。

[0100] 在时刻t4,当时钟信号CLK下降时,单位移位寄存器SRnW第一和第二输出信号Gn, GDnW电平也下降。由于此时晶体管Q1,QD1的栅极•沟道间电容和电容元件Cl的耦合,节 点m的电平也下降,降低到VDD-Vth。但是,即使在该情况下,由于晶体管Ql,QDl维持在 导通,所以第一和第二输出信号Gn,GDn追随时钟信号CLK下降到VSS,变为L电平。

[0101] 在时刻t5,当时钟信号/CLK上升时,这一次与下一级单位移位寄存器SRn+1的节点Nl升压的同时,第一和第二输出信号Gn+1,GDn+1变为H电平(VDD)。由此,单位移位寄存器 SRn的复位端子RST变为H电平。相应地,由于晶体管Q4变为导通,所以节点m被放电变 为L电平,晶体管Q1,QD1变为截止。即,单位移位寄存器SRn返回到复位状态。此外,由于 复位端子RST也连接到晶体管Q2,QD2的节点(节点N2),所以晶体管Q2,QD2变为导通,第 一和第二输出信号Gn,GDn确实地变为VSS。

[0102] 在时刻t6,当时钟信号/CLK变为L电平时,由于下一级的第一和第二输出信号 Gn+1,GDn+1变为L电平,则相应地单位移位寄存器SRn的复位端子RST变为L电平。结果,晶 体管Q2,QD2,Q4,QD4变为截止,单位移位寄存器SRn返回上述的初始状态(时刻、的状 态)。

[0103] 将以上动作总结为,在根据本实施例的单位移位寄存器SRn中,在第一和第二输入 端子IN,IND上没有输入信号(前一级的第一和第二输出信号Glri,GDlri或起动脉冲SP)期 间,节点W变为L电平的复位状态。在复位状态,由于晶体管Ql,QDl为截止,所以与时钟 信号CLK的电平无关的第一和第二输出信号Gn,GDn维持在L电平。并且当在第一和第二输 入端子IN,IND输入信号时,节点附变为H电平的置位状态。在置位状态,晶体管Ql,QDl 导通,由于此时晶体管Q2,QD2变为截止,所以与时钟信号CLK变为H电平相对应地,输出第 一和第二输出信号Gn,GDn。此后,当输入复位端子RST的信号(下一级第一输出信号Gn+1) 时,由于节点W返回L电平的复位状态,使得第一和第二输出信号Gn,GDn维持在L电平。

[0104] 如果这样动作的多个单位移位寄存器SR是如图6和图7所示的纵向连接的多级 移位寄存器(栅极线驱动电路30),当在第一级单位移位寄存器SR1输入起动脉冲SP时,对 此进行剪切,第一和第二输出信号G,GD 一边在与时钟信号CLK,/CLK同步的定时被移位,一 边顺序传送到单位移位寄存器SR2, SR3...。由此,栅极线驱动电路30可以在规定的扫描周 期顺次驱动栅极线GL1, GL2, GL3. · ·。

[0105] 如上所述,在根据本实施例的单位移位寄存器SR中,连接第一输出端子OUT的晶 体管Q1,Q2与连接第二输出端子OUTD的晶体管QD1,QD2具有彼此并联连接的关系。为此, 如图8所示,在逻辑上,第一和第二输出信号Gn,GDn的电平彼此相同地跃迁。因此,栅极线 驱动电路30的逻辑上的动作没有变成现有的单位移位寄存器(参照图3和图4)的情况。 但是,根据本实施例的单位移位寄存器SR可以得到如下说明的效果。

[0106] 图9是用于说明本发明的效果的图,表示单位移位寄存器SR的节点m的充电(预 充电)和升压时的节点m的电压波形。还有,同图示出的时刻、〜t5对应于图8中示出 的情况。

[0107] 在本实施例的栅极线驱动电路30中,各个单位移位寄存器SR的第一输出端子 OUTD与其前一级的复位端子RST、下一级的第一输入端子IN、变为大容量负载的栅极线GL 连接。与此相对地,由于第二输出端子OUTD仅专门与下一级的第二输入端子IND连接,所 以与第一输出端子OUT相比,负载电容值以数量级减小。因此,各个单位移位寄存器SR的 第二输出信号⑶可以比第一输出信 号G更高速地上升。

[0108] 再有,当观察第η级的单位移位寄存器SRn时,在时刻、,当时钟信号/CLK上升时, 如图9所示,其前一级的第二输出信号GDlri比第一输出信号Glri更高速地上升。如图7所 示,在对单位移位寄存器SRn的节点m进行充电的晶体管Q3的漏极(第一输入端子IN)输 入第一输出信号Glri,在栅极(第二输入端子IND)输入第二输出信号GDlrft5因此,当前一级第一和第二输出信号Glri,GDlri的电平上升时,单位移位寄存器SRn的晶体管Q3变为导通并 对节点m充电,如图9的实线所示,节点m的电平上升。

[0109] 此时,由于前一级的第二输出信号⑶比第一输出信号Glri更高速地上升,所以 节点m的充电过程的初始过程中的晶体管Q3的栅极电位比漏极电位足够大。因此,晶体 管Q3在非饱和区域动作,节点m的电平几乎以与第一输出信号Glri相同的电平上升。

[0110] 此后,根据节点m的电平上升,加之晶体管Q3开始移行到在饱和区域动作,由于 根据节点m附带的寄生电容的时间常数使节点m电平上升延迟,容易使节点m的电平和 前一级的第一输出信号Glri的电平差缓慢变大。并且,在节点m的充电过程的最后,晶体 管Q3变为在完全饱和的区域动作,其电平差进一步变大。

[0111] 并且,在时刻t2,时钟信号/CLK下降时,节点m的电平以比前一级第一输出信号 Glri的H电平(VDD)低一些的电平(图9示出的电平VI)停止上升。还有在时刻t2,由于在 前一级单位移位寄存器SRlri的第一和第二输出端子OUT,OUTD之间具有负载电容值的差, 所以第一输出信号Glri以比第二输出信号GDlri慢的速度使电平下降。

[0112] 此后,在时刻t3,时钟信号CLK上升时,通过使晶体管Ql,QDl的栅极·沟道间电 容和电容元件Cl电容耦合,节点m的电平升压。升压后的节点m的电平维持到时钟信号 CLK下降的时刻t4。在该时刻t3〜t4之间,通过使节点m维持在足够高的电平,可以较高 地维持单位移位寄存器SRn输出第一和第二输出信号Gn,GDn时的晶体管Ql,QD2的驱动能 力。由此,第一和第二输出信号Gn,GDn可以高速地上升和下降。

[0113] 另一方面,图9示出的虚线的图表示现有的单位移位寄存器SR(图3)中的节点m 的电平的变化。对于现有的单位移位寄存器SR,由于晶体管Q3为二极管连接,其漏极和栅 极相互连接。为此,晶体管Q3—直在饱和区域动作。由此,从节点m的充电过程的初期, 节点W的电平比前一级的输出信号Glri的电平仅降低晶体管Q3的阈值电压Vth。还有,由 于晶体管Q3从节点m的充电过程的初期以源极输出器模式动作,充电速度不会变快。为 此,如图9的虚线所示,在时刻t3的阶段,使节点m的电平仅上升到比上述电平Vl低的电 平V2。

[0114] 如果电平Vl和V2电位差为Δ V,有时该电压差Δ V在时刻t4也维持使节点附升 压。即,在根据本实施例的单位移位寄存器sr,可以使时刻t3〜t4之间的节点m的电平 仅比原来提高Δ V。由此,第一和第二输出信号Gn,GDn的上升和下降比原来的单位移位寄 存器SR的输出信号的上升和下降更高速。因此,根据本实施例的移位寄存器可以比原来更 高速的动作。

[0115] 以上的效果在纵向连接的各个单位移位寄存器SR中通过输入到晶体管Q3的栅极 (第二输入端子IND)的第二输出信号GD高速上升得到,其速度越大该效果变得越大。因 此,第二输出端子OUTD的电容负载越小越好。

[0116] 对于本实施例,如图6和图7所示,构成为各个单位移位寄存器SR的第一输出信 号G被供给其前一级复位端子RST、后一级的第一输入端子IN、以及栅极线GL,第二输出信 号GD仅专门供给下一级的第二输入端子IND。但是,如图8所示,由于第一输出信号G和第 二输出信号GD是彼此几乎相同的波形,所以例如也可以将第二输出信号GD供给前一级的 复位端子RST。即,也可以构成为在各个单位移位寄存器SR中,将第一输出端子OUT与其下 一级的第一输入端子IN和栅极线GL连接,将第二输出端子OUTD与其前一级复位端子RST和下一级的第二输入端子IND连接。

[0117] 但是,此时,由于与第二输出端子OUTD相关的电容负载仅使前一级单位移位寄存 器SR的晶体管Q2,Q4的栅极电容增大,所以应该注意到与图6和图7的情况相比,第二输 出信号GD的上升速度下降,本发明的效果稍微变小。

[0118] 此外,例如也可以动作使各个移位寄存器SR的第二输出信号⑶也供给其下一级 的第一输入端子IN。但是,在该情况下,在第二输出端子OUTD中借助于下一级晶体管Q3对 下一级晶体管Q1,QD1的栅极电容和电容元件Cl施加了负载,关于第二输出端子OUTD的电 容负载仅变大为该量。特别是,用于栅极线GL充电的晶体管Q1,由于沟道宽度设定得大, 栅极电容特别大,所以第二输出信号GD的上升速度下降,本发明的效果变小。为了防止这 种情况,也可以提高晶体管QDl的驱动能力使得可以通过第二输出信号GD对下一级晶体管 Ql的栅极电容高速地充电。但是,为此,由于需要增大晶体管QDl的沟道宽度,会伴随出现 电路形成面积的增大,所以不是优选的。

[0119] 还有,在以上的说明中,虽然在时钟信号CLK变为H电平的期间和时钟信号/CLK 变为H电平期间之间设置一定的间隔,但是也可以没有该间隔。即,可以是在时钟信号CLK 上升的同时时钟信号/CLK下降,在时钟信号CLK下降的同时时钟信号/CLK上升这样的两 相时钟。

[0120] 此外,本实施例的单位移位寄存器SR也可以与原来的移位寄存器同样使用3相时 钟动作(例如,参照上述专利文献1的图4)。此种情况下,也可以在各个单位移位寄存器 SR的复位端子RST输入其下下一级(两个后级)的第二输出信号GD,在该情况下也可以得 到与上述同样的效果。

[0121]〈实施例2>

[0122] 图10是表示本发明的实施例2的单位移位寄存器SR的结构的电路图。在相同的 图中,具有与图5中示出的同样功能的元件使用相同的符号。

[0123] 实施例1的单位移位寄存器SR (图5)具有一个时钟端子CK,实施例2的单位移位 寄存器SR具有如图10所示的两个时钟端子CK1,CK2。以下,将时钟端子CKl称为“第一时 钟端子”,将时钟端子CK2称为“第二时钟端子”。

[0124] 第一时钟端子CKl相当于图5的单位移位寄存器SR中的时钟端子CK。即,在本实 施例中,输入到第一时钟端子CKl的时钟信号通过分别借助于晶体管Ql,QDl供给到第一和 第二输出端子OUT,0UTD,使第一和第二输出信号G,⑶被激活。

[0125] 另一方面,在第二时钟端子CK2输入与输入到第一时钟端子CKl不同相位的时钟 信号。例如,对于第一时钟端子CKl输入时钟信号CLK的单位移位寄存器SR,在其第二时钟 端子CK2输入到时钟信号/CLK。在该第二时钟端子CK2连接晶体管Q2,QD2的栅极(节点 N2)。还有,晶体管Q4的栅极与实施例1相同地连接到复位端子RST。

[0126] 这里,也以第η级单位移位寄存器SRn为代表进行说明,假设在其第一时钟端子 CKl输入时钟信号CLK,在第二时钟端子CK2输入时钟信号/CLK。

[0127] 在实施例1的单位移位寄存器SRn中,晶体管Q2,QD2在其下一级第一输出信号Gn+1 变为H电平期间变为导通,仅在该期间由于低阻抗使第一和第二输出端子OUT,OUTD变为L 电平。即,在此以外的期间第一和第二输出端子OUT,OUTD由于浮动变为L电平。

[0128] 与此相对地,对于根据本实施例的单位移位寄存器SRn,晶体管Q2,QD2在输入到第二时钟端子CK2的时钟信号/CLK变为H电平时导通。由此,第一和第二输出端子OUT,OUTD 以短的间隔重复低阻抗的L电平。因此,使第一和第二输出信号Gn,GDn的L电平的电位更 稳定。结果,在防止栅极线驱动电路30的误动作的同时,由于使非选择状态的栅极线GL的 电平稳定,难以产生显示装置的显示异常。

[0129]〈实施例3> [0130] 作为构成显示装置的栅极线驱动电路的场效应晶体管,广泛采用非晶硅薄膜晶体 管(a-Si TFT)。我们知道,a-Si TFT,在栅极电极被连续偏置的情况下,会引起阈值电压大 大偏移的现象。此现象引起如下问题,即成为引起栅极线驱动电路误动作的主要原因。此 夕卜,我们知道,不仅a-Si TFT,即使是有机TFT也会产生同样的问题。

[0131] 例如,在实施例2的单位移位寄存器SR(图10)中,晶体管Q2,QD2的栅极通过输 入到第二时钟端子CK2的时钟信号被重复偏置为H电平。为此,在单位移位寄存器SR由 a-Si TFT或有机TFT构成的情况下,使晶体管Q2,QD2的阈值电压偏移为正方向。如此,可 以降低晶体管Q2,QD2的驱动能力,由于足够低的阻抗,使第一和第二输出端子OUT,OUTD变 为L电平。结果,降低实施例2的效果,容易产生栅极线驱动电路30的误动作。

[0132] 为了抑制该问题,例如虽然考虑了加宽晶体管Q2,QD2的沟道宽度从而增大驱动 能力,但是不希望电路形成面积的增大。因此,在实施例3中,示出了可以不增大电路的形 成面积,解决该问题的实施例2的变形例。

[0133] 图11是表示实施例3的单位移位寄存器SR的结构的电路图。在相同的图中,对 于具有与图10示出的相同功能的元件使用相同的符号。对于图11的单位移位寄存器SR, 使晶体管Q2,QD2的源极连接第一时钟端子CKl。即,在晶体管Q2,QD2的源极输入与输入 到栅极的相位不同的时钟信号。除了这一点,与图10的电路相同。

[0134] 这里,也以第η短单位移位寄存器SRn为代表进行说明,假设在该第一时钟端子 CKl输入时钟信号CLK,在第二时钟端子CK2输入时钟信号/CLK。

[0135] 由于时钟信号CLK,/CLK是彼此互补的信号,在时钟信号/CLK变为H电平且晶体 管Q2,QD2导通期间,这些源极由于时钟信号CLK变为L电平。由此,与实施例2的情况相 同,晶体管Q2,QD2在时钟信号/CLK变为H电平的程度,可以使第一和第二输出端子OUT, OUTD变为低阻抗的L电平,从而得到实施例2的效果。

[0136] 相反的,在时钟信号/CLK变为L电平且晶体管Q2,QD2截止期间,这些源极由于时 钟信号CLK变为H电平。即,成为与晶体管Q2,QD2的栅极相对于源极被反向偏置等价的状 态。由此,由于向正方向偏移的阈值电压向负方向返回并恢复,防止了晶体管Q2,QD2的驱 动能力的降低,解决了上升问题。此外,明显不出现电路形成面积的增大。

[0137] 在本实施例中,理论上说可以使用在时钟信号CLK上升的同时时钟信号/CLK下 降,在时钟信号CLK下降的同时时钟信号/CLK上升这样的两相时钟。但是,在实际使用中, 由于时钟信号CLK,/CLK的上升、下降的定时离散,还会产生单位晶体管SRn的晶体管Q2, QD2还没有完全截止且源极电位就上升的情况。由此,成为第一和第二输出端子OUT,OUTD 的电平不必要地上升,误动作的原因。因此,在本实施例中,如图4的例子所示,优选在时钟 信号CLK变为H电平的期间和时钟信号/CLK变为H电平期间之间设置一定的间隔。

[0138]〈实施例4>

[0139] 图12是表示实施例4的单位移位寄存器SR的结构的电路图。在相同的图中,具有与图5示出的同样功能的源极使用与其相同的符号。

[0140] 如图12,实施例4的单位移位寄存器SR具有供给高电位侧电源电位VDD的第二电 源端子S2。还有,设置有连接在第二电源端子S2和节点N2(晶体管Q2,QD2的栅极)之间 的晶体管Q5和连接在节点N2和第一电源端子Sl之间的晶体管Q6。晶体管Q5的栅极连接 在第二电源端子S2(即晶体管Q5被二极管连接),晶体管Q6的栅极连接节点m (晶体管 Ql, QDl的栅极)。还有,晶体管Q4的栅极与实施例1相同,连接复位端子RST。

[0141] 晶体管Q6的导通阻抗设定得比晶体管Q5的导通阻抗足够小。由此,当节点m变 为H电平,从而使晶体管Q6导通时,节点N2变为L电平。相反地,节点m为L电平时,晶 体管Q6截止,节点N2通过晶体管Q5充电变为H电平。S卩,这些晶体管Q5,Q6构成为以节 点W为输入端,以节点N2为输出端的比率型反相器。

[0142] 因此,在本实施例的单位移位寄存器SR中,由于在节点m为L电平的复位状态期 间,通过由晶体管Q5,Q6构成反相器,节点N2保持在H电平,所以在此期间晶体管Q2,QD2变 为导通。即,在单位移位寄存器SR不输出输出信号G的期间(栅极线GL的非选择期间), 第一和第二输出端子0UT,0UTD维持在低阻抗的L电平。因此,第一和第二输出信号Gn,GDn 的L电平的电位更稳定,防止栅极线驱动电路30的误动作。

[0143] 此外,与实施例2,3不同,由于在晶体管Q2,QD2的栅极不必供给时钟信号,所以可 以降低由单位移位寄存器SR消耗的交流电力。即,还具有时钟信号生成电路(图6的时钟 发生器31)的耗电被削减的优点。但是,应该注意由于晶体管Q2,QD2的栅极继续变为H电 平,容易产生阈值电压的偏移。

[0144]〈实施例5>

[0145] 本实施例表示实施例4 (图12)的变形例。图13是表示实施例5的单位移位寄存 器SR的结构的电路图。在相同的图中,具有与图12示出的同样功能的元件使用与其相同 的符号,如图13,本实施例的单位移位寄存器SR连接在节点m和第一电源端子Sl (VSS)之 间,包括具有与节点N2连接的栅极的晶体管Q7,除了这一点与图12的电路相同。

[0146] 晶体管Q7具有在节点N2为H电平时导通,从而使节点m放电的功能。由此,在 该单位移位寄存器SR中,晶体管Q1,QD1截止期间(栅极线GL的非选择期间),节点m的 电位通过晶体管Q7固定在VSS。

[0147] 对于没有晶体管Q7的实施例4的单位移位寄存器SR(图12),在晶体管Ql,QDl 截止期间,当将时钟信号输入时钟端子CK时,具有这样的可能性,即由于借助于晶体管Q1, QDI的栅极·漏极间的重叠电容的电容耦合,节点m的电平上升。当节点m电平上升时, 使得在晶体管Q1,QD1中流过电流,在栅极线GL的非选择期间产生第一和第二输出信号G, GD不必变为H电平的问题。与此相对,根据本实施例,由于防止了在栅极线GL的非选择期 间中节点W的电平上升,所以可以抑制该问题的产生。

[0148]〈实施例6>

[0149] 实施例5中说明的,在栅极线GL的非选择期间中节点W的电平上升的问题,在实 施例1〜4任何一个的单位移位寄存器SR中也会产生。在本实施例中提出了该对策的单 位移位寄存器SR。

[0150] 图14是表示实施例6的单位移位寄存器SR的结构的电路图。在相同的图中,具 有与图10中示出的同样功能的元件使用与其相同的符号。如图14,本实施例的单位移位寄存器SR包括连接在节点m和第二时钟端子CK2之间的电容元件C2,除了这一点与图10 的电路相同。

[0151 ] 与实施例2相同,在第一和第二时钟端子CKl,CK2输入彼此相位不同的时钟信号。 但是,在本实施例中,需要组合成使得输入到第一时钟端子CKl的时钟信号上升定时与输 入到第二时钟端子CK2的时钟信号下降定时为同时。

[0152] 这里也以第η级单位移位寄存器SRn为代表进行说明,假设在其第一时钟端子CKl 输入时钟信号CLK,在第二时钟端子CK2输入时钟信号/CLK。

[0153] 在单位移位寄存器SRn中,在栅极线GLn的非选择期间,晶体管Q1,QD1是截止的, 但是当第一时钟端子CKl的时钟信号CLK上升时,由于借助于晶体管Q1,QD1的栅极•漏极 之间的重叠电容的耦合使得节点m的电平上升。但是,由于此时第二时钟端子CK2的时钟 信号/CLK下降,所以通过借助于电容元件C2的耦合,节点m的电平被降低。即,电容元件 C2动作以使抵消时钟信号CLK引起的节点m的电平上升。

[0154] 因此,根据本实施例,防止了栅极线GL的非选择期间中节点m的电平的上升,可 以在该期间抑制不需要的第一和第二输出信号G,GD变为H电平的误动作的发生。

[0155] 还有,在图14中,虽然示出了对实施例2(图10)的单位移位寄存器SR设置电容 元件C2的构成,但是本实施例对于实施例1,3〜5的电路(图5,图5,图11〜图13)也是 适用的。

[0156]〈实施例7>

[0157] 图15是表示实施例7的单位移位寄存器SR的结构的电路图。在相同的图中,对 于具有与图10中示出的同样功能的元件使用与其相同的符号。

[0158] 如图15,在本实施例的单位移位寄存器SR中,不使复位端子RST端子(晶体管Q4 的栅极)连接后一级单位移位寄存器SR,而是连接到第二时钟端子CK2。由此,在晶体管Q4 的栅极输入与输入到第一时钟端子CKl不同相位的时钟信号。更具体地说,在晶体管Q4输 入与输入到自身的前一级的第一时钟端子CKl同相位的时钟信号。

[0159] 还有,晶体管Q4的源极连接到输入端子IN。由此,使得在晶体管Q4的源极输入前 一级的第一输出信号Gn_lt)由于在图15的电路中,将节点N2连接到第二时钟端子CK2,所 以除了如上所述的改变输入到晶体管Q4的栅极和源极的信号以外,与图10的电路相同。

[0160] 这里也以第η级单位移位寄存器SRn为代表进行说明。假设在该单位移位寄存器 SRn的第一时钟端子CKl输入时钟信号CLK,在第二时钟端子CK2输入时钟信号/CLK。还有, 由于本实施例的单位移位寄存器SR的动作也基本上与实施例1中说明的相同,所以为了说 明的简单,参照图8。

[0161] 在时刻、,在输入到单位移位寄存器SRlri的第一时钟端子CKl的时钟信号/CLK变 为H电平的同时,使该前一级的第一和第二输出信号Gn^GDlri变为H电平。此时虽然单位 移位寄存器SRn的晶体管Q4的栅极变为H电平,由于其源极也变为H电平,所以晶体管Q4 不导通。为此,节点m通过晶体管Q3被充电到H电平。由此,单位移位寄存器SRn从复位 状态移到置位状态。

[0162] 在时刻t2,当时钟信号/CLK下降时,虽然前一级的第一和第二输出信号Glri,GDlri 也变为L电平,但是由于晶体管Q3截止,晶体管Q4也仍然截止,所以节点m的电平通过浮 动维持在H电平(VDD-Vth)。[0163] 在时刻t3,当时钟信号CLK上升时,在节点m升压的同时,第一和第二输出信号 611,601/变为H电平(VDD)。并且,在时刻t4,当时钟信号CLK变为L电平时,单位移位寄存器 SRn的第一和第二输出信号也Gn,GDn变为L电平。由此,节点m的电平也降低到VDD-Vth。

[0164] 并且,在时刻t5,当时钟信号/CLK上升时,由于此时第一输出信号Glri变为L电平, 所以晶体管Q4变为导通,节点m被放电变为L电平。即,单位移位寄存器SRn返回到复位 状态,晶体管Ql,QDl变为截止。在此后的时刻t6,当时钟信号/CLK变为L电平时,晶体管 Q4返回截止。

[0165] 如上所述,根据实施例7的单位移位寄存器SR可以与实施例1的单位移位寄存器 SR同样地动作。即,由于晶体管Q3使用前一级的第一和第二输出信号Glri,GDlri高速充电, 所以得到与实施例1同样的效果。

[0166] 此外,在本实施例中,不必将各个单位移位寄存器SR连接到其下一级单位移位寄 存器。因此,可以增加电路布置的自由度,有利于电路形成面积的缩小化。但是,应该留意 由于在晶体管Q4的栅极连续地供给时钟信号,时钟信号生成电路(图6的时钟发生器31) 的交流功率变大这一点。

[0167] 此外,在本实施例中,虽然构成为在单位移位寄存器SR的晶体管Q4的源极输入前 一级第一输出信号G,但是也可以代替地输入前一级的第二输出信号⑶。但是在该情况下, 由于增加了与在各个单位移位寄存器SR的第二输出端子OUTD关联的电容负载,所以应该 留意第二输出信号GD的上升速度下降且本发明的效果被稍微降低。

[0168] 还有,虽然在图15中示出了对于实施例2 (图10)的单位移位寄存器SR,如上所述 改变输入到晶体管Q4的栅极和源极的信号的构成,但是本实施例也可以适用于上述实施 例1,3〜6的电路(图5,图11〜图14)和后述的实施例8〜11的电路(图16〜图19) 各自的晶体管Q4。

[0169]〈实施例8>

[0170] 如上所述,对于实施例4,5的单位移位寄存器SR (图12,图13),在节点附为L电 平期间(栅极线GL的非选择期间),由晶体管Q5,Q6构成的反相器使节点N2保持在H电 平。由此,其间对第一和第二输出端子OUT,OUTD放电的晶体管Q2,QD2保持导通。由此, 由于第一和第二输出端子0UT,0UTD被维持在低阻抗的L电平,所以防止误信号的发生。但 是,由于晶体管Q2,QD2的栅极继续为H电平,将会产生它们的阈值电压的偏移。

[0171] 另一方面,对于实施例2,3的单位移位寄存器SR(图10,图11),在晶体管Q2,QD2 的栅极输入时钟信号/CLK。即,由于这些栅极的电平以一定的周期漂移,不会继续为H电 平,所以抑制了阈值电压的偏移。但是,由于第一和第二输出端子OUT,OUTD以一定的周期 变为高阻抗状态,所以误信号防止的效果也比实施例4,5降低。

[0172] 在上述专利文献5 (特开2006-24350号公报)的图7,图11中,提出了可以解决这 些问题的单位移位寄存器。特别是,其图11的单位移位寄存器与本申请同样具有两个输出 端子(OUT,CR)。在实施例8中,将专利文献5的图11的技术应用于本发明的单位移位寄 存器SR。

[0173] 图16是实施例8的单位移位寄存器SR的电路图。该单位移位寄存器SR相对于 实施例5的单位移位寄存器SR(图13)也适用专利文献5的图11的技术。在图16中,具 有与图13中示出的相同功能的元件使用与其相同的符号。但是,图16的第一时钟端子CKl相当于图13的时钟端子CK。

[0174] 图13的单位移位寄存器SR作为驱动用于下拉第一和第二输出端子OUT,OUTD的 晶体管Q2,QD2的“下拉驱动电路”,具有比率型的反相器(图13的晶体管Q5,Q6),图16的 单位移位寄存器SR为替代它而具有包括由电容元件C3和晶体管Q6构成的电容性负载型 反相器。

[0175] 该反相器也以晶体管Ql,QDl的栅极(节点Ni)作为输入端,以晶体管Q2,QD2的 栅极(节点N2)作为输出端。但是,该反相器在以输入到第一时钟端子CKl的时钟信号作 为电源供应这一点上与通常的不同。即,在该反相器中,电容元件C3连接在节点N2和第一 时钟端子CKl之间。电容元件C3不仅作为该反相器的负载,还具有作为使第一时钟端子 CKl的时钟信号耦合到节点N2的耦合电容的功能。晶体管Q6与图13的相同,连接在节点 N2和第一电源端子Sl之间,其栅极连接到节点N1。

[0176] 该单位移位寄存器SR还包括连接在第一输出端子OUT和第一电源端子Sl之间的 晶体管Q8和连接在第二输出端子OUTD和第一电源端子Sl之间的晶体管QD8。这些晶体管 Q8,QD8的栅极同时连接在第二时钟端子CK2。在第二时钟端子CK2输入与输入到第一时钟 端子CKl不同相位的时钟信号。如与图10相对比可知,晶体管Q8,QD8相当于实施例2的 晶体管Q2,QD2。

[0177] 这里也以在第一和第二时钟端子CKl,CK2分别输入时钟信号CLK,/CLK的第η端 单位移位寄存器SRn的动作为代表进行说明。

[0178] 首先,针对栅极线GLn的非选择期间的动作进行说明。在该期间,单位移位寄存器 SRn的节点m是L电平。由于由电容元件C3和晶体管Q6构成的反相器在提供电源时被时 钟信号CLK信号激活,所以时钟信号CLK变为H电平时,将H电平输出到节点N2。更详细 地,由于在节点m为L电平期间晶体管Q6是截止的,所以节点N2的电平通过借助于电容 元件C3的耦合,追随时钟信号CLK变为H电平也变为H电平。

[0179] 由此,晶体管Q2,QD2在时钟信号CLK变为H电平时导通,由于低阻抗分别使第一 和第二输出端子OUT,OUTD变为L电平。另一方面,晶体管Q8,QD8在输入到第二时钟端子 CK2的时钟信号/CLK变为H电平时导通。

[0180] 即,在栅极线GLn的非选择期间,晶体管Q2,QD2对和晶体管Q8,QD8对与时钟信号 CLK, /CLK同步交互导通。由此,第一和第二输出端子OUT,OUTD在几乎整个期间成为低阻 抗的L电平,抑制误信号发生的效果与实施例5的相同,是很高的。

[0181] 此外,晶体管Q2,QD2,Q8,QD8的栅极的电平分别以一定的周期漂移,由于没有继 续的变为H电平,所以能抑制它们的阈值电压的偏移。

[0182] 接下来,针对栅极线GLn的选择周期的动作进行说明。在该周期,单位移位寄存器 SRn的节点m是H电平。在节点m为H电平期间,由于晶体管Q6变为导通,所以由电容元 件C3和晶体管Q6构成的反相器将L电平输出到节点N2。此外,在该周期,时钟信号/CLK 是L电平。因此,由于晶体管Q2,QD2,Q8,QD8维持在截止,所以单位移位寄存器SRn可以正 常地输出第一和第二输出信号Gn,GDn。

[0183] 根据这样的本实施例,可以防止晶体管Q2,QD2,Q8,QD8的阈值电压的偏移(即, 驱动能力的降低),得到防止误信号发生的很高效果。

[0184]〈实施例9>[0185] 在本实施例中,对实施例8的单位移位寄存器SR(图16)适用在实施例3中使用 的技术。

[0186] 图17是表示 实施例9的单位移位寄存器SR的电路图。该单位移位寄存器SR对 图16的电路,使晶体管Q2,QD2的源极连接到第二时钟端子CK2,此外,使晶体管Q8,QD8的 源极连接到第一时钟端子CKl。S卩,在晶体管Q2,QD2,Q8,QD8的源极输入与输入到栅极不 同相位的时钟信号。除了这一点与图16的电路相同。

[0187] 这里,也以第η级单位移位寄存器SRn为代表进行说明。假设在其第一时钟端子 CKl输入时钟信号CLK,在第二时钟端子CK2输入时钟信号/CLK。

[0188] 时钟信号CLK,/CLK是彼此互补的信号。由此,在时钟信号CLK变为H电平且晶体 管Q2,QD2导通期间,这些源极由于时钟信号/CLK而成为L电平,此外在时钟信号/CLK变 为H电平且晶体管Q8,QD8导通期间,这些源极由于时钟信号CLK而变为L电平。由此,晶 体管Q2,QD2,Q8,QD8如同源极连接到第一电源端子Sl的情况,可以使第一和第二输出端 子OUT,OUTD放电。

[0189] 此外,在时钟信号CLK变为L电平且晶体管Q2,QD2截止期间,这些源极由于时钟 信号/CLK而成为H电平,在时钟信号/CLK变为L电平且晶体管Q8,QD8截止期间,这些源 极由于时钟信号CLK而变为H电平。S卩,在晶体管Q2,QD2,Q8,QD8截止时,其栅极相对于 源极成为与被负偏置等价的状态。由此,由于向正方向偏移的阈值电压返回负方向而恢复, 所以能防止晶体管Q2,QD2,Q8,QD8的驱动能力的降低。

[0190]〈实施例 10>

[0191] 图18是表示实施例10的单位移位寄存器SR的结构的电路图。该单位移位寄存 器SR相对于图16的电路省略了晶体管Q2。

[0192] 在没有晶体管Q2的情况,时钟信号/CLK为H电平以外时,第一输出端子OUT变为 高阻抗。即,第一输出端子OUT的误信号的发生防止效果成为与图10的电路相同的程度。 还有,由于不具有晶体管Q2,所以对显示装置的显示特性产生恶劣影响的情况下,相对于像 素电位使VSS电平更低,则可以改善该情况。

[0193] 根据本实施例,不仅可以省略晶体管Q2还可以削减电路面积。此外,由于节点N2 的寄生电容变小,节点N2的充电变得容易,所以可以较小地设定电容源元件C3的值。即, 在可缩小电容元件C3的形成面积的这一点上,就可实现电路面积的缩小化。进一步,由于 削减了 Q2的栅极电容消耗的电量,所以也可实现电路的低功耗。

[0194] 还有,对于电路面积缩小化的目的,考虑到不仅省略晶体管Q2还省略晶体管 QD2(如果省略晶体管Q2,QD2两个,则变为与实施例2 (图10)相同)。但是,省略晶体管 QD2时,由于比省略晶体管Q2的情况容易引起误动作,所以不优选。其理由如下。

[0195] 即,省略了晶体管QD2的情况,在第一时钟端子CKl的时钟信号上升时,第二输出 端子OUTD变为高阻抗状态。第二输出端子OUTD的电容负载(S卩,下一级晶体管Q3的栅极 电容)比第一输出端子OUT的电容负载(即,栅极线GL附带的电容)小。为此,当第二输 出端子OUTD变为高阻抗状态时,由于噪音的影响等,将会比第一输出端子OUT变为高阻抗 状态的情况更简单的使其电平上升。即,容易输出作为误信号的第二输出信号GD。因此,应 该防止这种情况,优选保留晶体管QD2。

[0196] 上述实施例9对本实施例也可以适用。S卩,对于图18的电路,也可以使晶体管QD2的源极连接到第二时钟端子CK2,使晶体管Q8,QD8的源极连接到第一时钟端子CKl。

[0197]〈实施例 11>

[0198] 图19是表示实施例11的单位移位寄存器SR的结构的电路图。该单位移位寄存 器SR对于图16的电路省略了晶体管Q8。此种情况下,在栅极线GL的非选择期间,在时钟 信号CLK为H电平以外的时间,第一输出端子OUT变为高阻抗。虽然第一输出端子OUT变 为高阻抗的定时不同,但是防止产生误信号的效果则几乎与图18的电路相同。

[0199] 由于省略了晶体管Q8,可以使单位移位寄存器SR的形成面积缩小化。此外,还具 有削减由晶体管Q8的栅极电容所消耗的功率的优点。

[0200] 还有,根据电路面积缩小化的目的,虽然不仅可以省略晶体管Q8也可以省略晶体 管QD8,但是为了防止误动作,优选保留晶体管QD8。如前所述,第二输出端子OUTD比其电 容负载为第一输出端子OUT的情况小。为此,由于省略晶体管,当第二输出端子OUTD变为 高阻抗状态时,由于噪音的影响等,容易产生作为误信号的第二输出信号GD(比不上实施 例10中省略晶体管的情况)。因此,应该防止这种情况,优选保留晶体管QD8。

[0201] 上述实施例9对于本实施例也可以适用。即,对于图19的电路,也可以使晶体管Q2,QD2的源极连接到第二时钟端子CK2,使晶体管QD8的源极连接到第一时钟端子CKl。

Claims (19)

1. 一种多级移位寄存器电路,由多个移位寄存器电路构成,其特征在于, 上述多个移位寄存器电路的每一个包括:第一和第二输入端子、第一和第二输出端子、第一时钟端子和复位端子; 将输入到上述第一时钟端子的第一时钟信号供给上述第一输出端子的第一晶体管; 将上述第一输出端子进行放电的第二晶体管; 将上述第一时钟信号供给上述第二输出端子的第三晶体管;以及 将上述第二输出端子进行放电的第四晶体管,该移位寄存器电路的特征在于:上述第 一和第三晶体管的控制电极共同连接到第一节点,上述第二和第四晶体管的控制电极共同连接到第二节点, 上述第一输入端子连接到自身前一级的上述第一输出端子上, 上述第二输入端子连接到自身前一级的上述第二输出端子, 该移位寄存器电路包括:第五晶体管,连接在上述第一节点和上述第一输入端子之间,并具有连接到上述第二 输入端子的控制电极;第六晶体管,具有连接到上述复位端子的控制电极,且将上述第一节点进行放电。
2.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第二节点与上述复位端子连接。
3.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第二节点与第二时钟端子连接,该第二时钟端子中输入了工作期间与上述第一时 钟信号不重合的第二时钟信号。
4.根据权利要求3记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第二晶体管连接在上述第一输出端子和上述第一时钟端子之间, 上述第四晶体管连接在上述第二输出端子和上述第一时钟端子之间。
5.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,还包括:以上述第一节点为输入端,以上述第二节点为输出端的反相器。
6.根据权利要求5记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,还包括:具有连接在上述第二节点的控制电极,且将上述第一节点进行放电的第七晶体管。
7.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,还包括:除上述第四晶体管之外,将上述第二输出端子进行放电的第八晶体管; 具有连接到上述第一节点的控制电极,并将上述第二节点进行放电的第九晶体管;以及连接在上述第二节点和上述第一时钟端子之间的第一电容元件,上述第八晶体管的控 制电极与第二时钟端子连接,该第二时钟端子中输入了工作期间与上述第一时钟信号不重合的第二时钟信号。
8.根据权利要求7记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第四晶体管连接在上述第二输出端子和上述第二时钟端子之间。
9.根据权利要求7记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,进一步包括:具有连接到上述第二时钟端子的控制电极,并将上述第一输出端子进行 放电的第十晶体管。
10.根据权利要求9记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第二晶体管连接在上述第一输出端子和上述第二时钟端子之间。
11.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,还包括:具有连接到上述第一节点的控制电极,并将上述第二节点进行放电的第十一晶体管; 连接在上述第二节点和上述第一时钟端子之间的第二电容元件;以及 除上述第四晶体管之外,将上述第二输出端子进行放电的第十二晶体管, 上述第十二晶体管的控制端子与第三时钟端子连接,该第三时钟端子中输入了工作期 间与上述第一时钟信号不重合的第三时钟信号。
12.根据权利要求11记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第十二晶体管连接在上述第二输出端子和上述第一时钟端子之间。
13.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,还包括:连接在第四时钟端子和上述第一节点之间的第三电容元件,其中,该第四时钟端子中 输入了工作期间与上述第一时钟信号不重合的第四时钟信号。
14.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述复位端子连接到比自身后一级的上述第一或第二输出端子上。
15.根据权利要求1记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第六晶体管连接在上述第一节点和上述第一或第二输入端子之间,在上述复位端 子中输入工作期间与上述第一时钟信号不重合的第五时钟信号。
16.根据权利要求15记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,上述第五时钟信号与输入到自身前一级的上述第一时钟端子中的信号同相位。
17.根据权利要求14或权利要求16记载的多级移位寄存器电路,其特征在于: 在上述多个移位寄存器电路的每一个中,来自上述第二输出端子的输出信号比来自上述第一输出端子的输出信号的电平跃迁速度快。
18. 一种图像显示装置,由多级移位寄存器电路构成,并具有对显示面板的栅极线进行驱动的栅极线驱动电路,其特征在于: 上述多级的各级包括:第一和第二输入端子、第一和第二输出端子、第一时钟端子和复位端子;将输入到上述第一时钟端子的第一时钟信号供给上述第一输出端子的第一晶体管;将上述第一输出端子进行放电的第二晶体管;将上述第一时钟信号供给上述第二输出端子的第三晶体管;将上述第二输出端子进行放电的第四晶体管;第五晶体管,连接在规定节点和上述第一输入端子之间且具有连接到上述第二输入端 子上的控制电极,其中,上述第一和第三晶体管的控制电极共同连接到上述规定节点;以及 第六晶体管,具有连接到上述复位端子的控制电极,且将上述规定节点进行放电, 在上述各级中,上述第一输入端子连接到自身前一级的上述第一输出端子上, 上述第二输入端子连接到自身前一级的上述第二输出端子上, 上述第一输出端子连接到上述显示面板的上述栅极线上, 上述复位端子连接到比自身后一级的上述第一或第二输出端子上。
19. 一种图像显示装置,由多级移位寄存器电路构成,并具有对显示面板的栅极线进行 驱动的栅极线驱动电路,其特征在于: 上述多级的各级包括:第一和第二输入端子、第一和第二输出端子、第一时钟端子和复位端子;将输入到上述第一时钟端子的第一时钟信号供给上述第一输出端子的第一晶体管;将上述第一输出端子进行放电的第二晶体管;将上述第一时钟信号供给上述第二输出端子的第三晶体管;将上述第二输出端子进行放电的第四晶体管;第五晶体管,连接在规定节点和上述第一输入端子之间且具有连接到上述第二输入端 子的控制电极,其中上述第一和第三晶体管的控制电极共同连接到上述规定节点;以及 第六晶体管,具有连接到上述复位端子的控制电极且将上述规定节点进行放电, 在上述各级中,上述第六晶体管连接在上述规定节点和上述第一或第二输入端子之间, 在上述复位端子中输入工作期间与上述第一时钟信号不重合的第二时钟信号, 上述第一输入端子连接到自身前一级的上述第一输出端子上, 上述第二输入端子连接到自身前一级的上述第二输出端子上, 上述第一输出端子连接到上述显示面板的上述栅极线上, 上述第二时钟信号与输入到自身前一级的上述第一时钟端子中的信号同相位。
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