KR20220030599A - 디스플레이 장치의 게이트 드라이버 및 그 제조 방법 - Google Patents
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Abstract
디스플레이 장치의 게이트 구동을 위한 게이트 신호의 출력 파형을 안정화할 수 있고 리플 현상을 방지할 수 있는 게이트 드라이버, 이를 포함하는 디스플레이 장치 및 게이트 드라이버 제조 방법이 개시된다. 본 발명의 실시예에 따른 게이트 드라이버는 순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함한다. 상기 상기 제2 쉬프트 레지스터는: 게이트단 및 드레인단에 상기 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호가 인가되고, 상기 제1 게이트 신호에 따라 작동하는 제1 트랜지스터; 상기 제1 트랜지스터의 소스단과 제1 노드 사이에 연결되고, 게이트단이 제2 노드에 연결되는 제1 풀다운 트랜지스터; 상기 제1 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 제3 노드에 게이트단이 연결되고, 드레인단에 클록 신호가 인가되는 제2 트랜지스터; 상기 제2 트랜지스터의 소스단과 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제2 노드에 연결되는 제2 풀다운 트랜지스터; 상기 제3 노드와 상기 제2 쉬프트 레지스터의 출력단 사이에 연결되는 커패시터; 게이트단 및 드레인단에 직류 전압이 입력되고, 소스단이 상기 제2 노드에 연결되는 제3 트랜지스터; 및 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제3 노드에 연결되는 제4 트랜지스터를 포함한다.
Description
본 발명은 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 게이트 드라이버 및 그 제조 방법에 관한 것으로, 보다 상세하게는 게이트 신호의 출력 파형을 안정화할 수 있고 리플 현상을 방지할 수 있는 게이트 드라이버 및 그 제조 방법에 관한 것이다.
최근의 디스플레이 산업에서는 높은 해상도 및 VR/AR과 같은 웨어러블 디스플레이 장치들을 구현하기 위해서 저전력, 유연성을 가짐과 동시에 구동 특성이 뛰어난 박막 트랜지스터 및 구동 회로 개발에 초점을 맞추고 있다. 디스플레이 구동을 위한 게이트 드라이버 회로에 내장되는 박막 트랜지스터의 게이트 절연막은 주로 실리콘 산화막이 사용된다. 실리콘 산화막은 실리콘을 채널 층의 반도체 물질로 사용하는 박막 트랜지스터의 제작 공정에서 사용하기 쉽고 접근성이 뛰어나며 절연 특성 또한 우수한 장점을 가진다. 하지만 실리콘 산화막은 물질이 가지는 특성으로 인해 유연성이 떨어져 유연한 기판에 적용하기 힘들고, 상대적으로 높은 전압의 인가를 통해 박막 트랜지스터를 구동하게 되어 저전력 웨어러블 디스플레이 구현에 있어서 한계점을 가진다.
도 1은 종래의 실리콘 기반 산화물 박막 트랜지스터의 전달 특성(I-V)을 나타낸 그래프이다. 도 1에 도시된 그래프에서 볼 수 있듯이, 디스플레이 구동을 위한 전류를 얻기 위해서는 드레인 전압은 10V 이상, 게이트 전압은 40V 정도의 상대적으로 높은 구동 전압이 필요하므로, 고해상도 디스플레이 장치의 많은 픽셀을 구동하기 위해서는 높은 소비전력이 요구된다. 따라서 실리콘 산화막을 기반으로 고해상도 디스플레이의 다수의 픽셀을 구동하기 위해서는 더 높은 전력 소비가 발생하고, 유연한 특성을 요구하는 웨어러블 디바이스의 적용에도 한계가 존재한다.
이러한 문제점을 해결하기 위해서 이온성 물질 기반 게이트 절연막에 관한 연구가 이루어지고 있다. 이온성 물질을 이용할 경우 내부의 양이온 및 음이온들의 이동을 통해 전극과 채널 사이에 얇은 층을 형성하게 되는데 이를 전기적 이중층이라고 한다. 전기적 이중층을 통해 높은 정전용량 값을 가지게 되고, 높은 전기장을 형성할 수 있으므로 낮은 전압에서도 채널에 캐리어를 축적하기 쉽기 때문에 저전압 구동이 가능하게 된다. 현재 이온성 물질 게이트 절연막은 필름막, 이온 겔 등 여러 가지 상태로 형성될 수 있으며 컷 앤 스틱, 잉크젯 프린팅 공정을 통해 형성된다. 이를 통해 저전압 구동 박막 트랜지스터 및 인버터, 링 발진기와 같은 간단한 논리 회로들을 제작할 수 있다. 하지만 이온성 물질을 패턴하는 공정의 한계로 인해 점점 더 미세화되고 복잡해지는 구동 회로를 제작하기에는 무리가 있으므로 새로운 소자 구조 및 공정 방법 연구가 필요하다.
도 2는 종래의 게이트 드라이버의 블록 다이어그램이다. 도 3은 게이트 드라이버에 인가되는 신호의 예시도이다. 도 4는 종래의 게이트 드라이버용 쉬프트 레지스터(Thomson's shift register)이다. 도 2 내지 도 4를 참조하면, 게이트 드라이버는 N개의 게이트 신호를 출력하는 N개의 단(stage)(ST1, ST2, ... STN)으로 구성된다. 신호들을 이용하여 게이트 라인에 게이트 신호를 순차적으로 출력한다. n번째(n은 1 이상, N 이하의 정수)의 각 단(stage)은 시작 신호(VST) 또는 이전 단(n-1번째 단)의 출력 신호(OUTn-1)로 게이트 신호를 출력하는 동작을 한다.
종래의 게이트 드라이버는 풀다운 트랜지스터(M4)가 열화되어 완전한 턴온(turn on) 및 턴오프(turn off)가 되지 않고 오작동을 일으키는 현상이 발생된다. 도 5는 도 4의 노드 Q의 전압 Q[n]과 출력 노드(OUTn)의 전압 Out[n]을 예시한 도면이다. 도 5를 참조하면, 종래의 게이트 드라이버 회로는 노드 Q의 전압 Q[n]과 출력 노드(OUTn)의 전압 Out[n]이 리플 현상(RP1, RP2)을 나타내며, 불안정한 출력 파형을 나타내는 것을 알 수 있다.
본 발명은 디스플레이 장치의 게이트 구동을 위한 게이트 신호의 출력 파형을 안정화할 수 있고 리플 현상을 방지할 수 있는 게이트 드라이버, 이를 구비하는 디스플레이 장치 및 게이트 드라이버 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 저전압 구동 및 높은 전기적 특성을 가지며, 제조 공정 비용을 절감할 수 있는 게이트 드라이버, 이를 구비하는 디스플레이 장치 및 게이트 드라이버 제조 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 게이트 드라이버는: 순차적으로 연결되어 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함하는 게이트 드라이버에 있어서, 상기 복수의 쉬프트 레지스터는 순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함한다. 상기 제2 쉬프트 레지스터는: 게이트단 및 드레인단에 상기 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호가 인가되고, 상기 제1 게이트 신호에 따라 작동하는 제1 트랜지스터; 상기 제1 트랜지스터의 소스단과 제1 노드 사이에 연결되고, 게이트단이 제2 노드에 연결되는 제1 풀다운 트랜지스터; 상기 제1 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 제3 노드에 게이트단이 연결되고, 드레인단에 클록 신호가 인가되는 제2 트랜지스터; 상기 제2 트랜지스터의 소스단과 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제2 노드에 연결되는 제2 풀다운 트랜지스터; 상기 제3 노드와 상기 제2 쉬프트 레지스터의 출력단 사이에 연결되는 커패시터; 게이트단 및 드레인단에 직류 전압이 입력되고, 소스단이 상기 제2 노드에 연결되는 제3 트랜지스터; 및 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제3 노드에 연결되는 제4 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 n형 반도체 박막 트랜지스터로 구성될 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동일 평면 상에 상기 n형 반도체 박막 트랜지스터가 형성되는 코플라나 구조를 가질 수 있다.
상기 다수의 n형 반도체 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극은 모두 기판 상의 동일한 평면 상에 형성되고, 상기 게이트 전극을 상기 소스 전극 및 상기 드레인 전극 사이의 채널층과 절연시키는 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 절연막은 상기 게이트 전극과 상기 채널층 상의 동일한 평면 상에 형성될 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 i-PUA(ionic-polyurethane acrylate) 물질을 포함하는 이온성 고분자 물질로 이루어지는 게이트 절연막을 구비할 수 있다.
본 발명의 실시예에 따른 게이트 드라이버 제조 방법은: 순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함하고, 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함하는 게이트 드라이버를 제조하는 게이트 드라이버 제조 방법에 있어서, 상기 제2 쉬프트 레지스터를 제조하는 단계를 포함한다.
상기 제2 쉬프트 레지스터를 제조하는 단계는: 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동일 평면 상에 상기 n형 반도체 박막 트랜지스터가 형성되는 코플라나 구조를 가지도록 상기 제2 쉬프트 레지스터를 제조할 수 있다.
상기 제2 쉬프트 레지스터를 제조하는 단계는: 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극은 모두 기판 상의 동일한 평면 상에 형성되고, 상기 게이트 전극을 상기 소스 전극 및 상기 드레인 전극 사이의 채널층과 절연시키는 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 절연막은 상기 게이트 전극과 상기 채널층 상의 동일한 평면 상에 형성되도록 상기 제2 쉬프트 레지스터를 제조할 수 있다.
본 발명의 실시예에 의하면, 디스플레이 장치의 게이트 구동을 위한 게이트 신호의 출력 파형을 안정화할 수 있고 리플 현상을 방지할 수 있는 게이트 드라이버, 이를 구비하는 디스플레이 장치 및 게이트 드라이버 제조 방법이 제공된다.
또한, 본 발명의 실시예에 의하면, 저전압 구동 및 높은 전기적 특성을 가지며, 제조 공정 비용을 절감할 수 있는 게이트 드라이버, 이를 구비하는 디스플레이 장치 및 게이트 드라이버 제조 방법이 제공된다.
도 1은 종래의 실리콘 기반 산화물 반도체 박막 트랜지스터의 전달 특성(I-V)을 나타낸 그래프이다.
도 2는 종래의 게이트 드라이버의 블록 다이어그램이다.
도 3은 게이트 드라이버에 인가되는 신호의 예시도이다.
도 4는 종래의 게이트 드라이버용 쉬프트 레지스터(Thomson's shift register)이다.
도 5는 도 4의 노드 Q의 전압 Q[n]과 출력 노드 OUTn의 전압 Out[n]을 예시한 도면이다.
도 6은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 제2 쉬프트 레지스터의 구성도이다.
도 7은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터의 레이아웃을 나타낸 도면이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터에 공급되는 신호와 Q[n] 노드 전압, 출력 신호를 나타낸 타이밍도이다.
도 12는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 광학 현미경 사진이다.
도 13은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 레이아웃을 나타낸 평면도이다.
도 14는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 제조 공정을 나타낸 도면이다.
도 15는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 전달 특성(I-V)을 나타낸 그래프이다.
도 16은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 게이트 절연막을 형성하는 공정을 나타낸 도면이다.
도 17은 본 발명의 실시예에 따른 게이트 드라이버의 게이트 절연막을 구성하는 이온성 고분자 물질의 예시도이다.
도 2는 종래의 게이트 드라이버의 블록 다이어그램이다.
도 3은 게이트 드라이버에 인가되는 신호의 예시도이다.
도 4는 종래의 게이트 드라이버용 쉬프트 레지스터(Thomson's shift register)이다.
도 5는 도 4의 노드 Q의 전압 Q[n]과 출력 노드 OUTn의 전압 Out[n]을 예시한 도면이다.
도 6은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 제2 쉬프트 레지스터의 구성도이다.
도 7은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터의 레이아웃을 나타낸 도면이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터에 공급되는 신호와 Q[n] 노드 전압, 출력 신호를 나타낸 타이밍도이다.
도 12는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 광학 현미경 사진이다.
도 13은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 레이아웃을 나타낸 평면도이다.
도 14는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 제조 공정을 나타낸 도면이다.
도 15는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 전달 특성(I-V)을 나타낸 그래프이다.
도 16은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 게이트 절연막을 형성하는 공정을 나타낸 도면이다.
도 17은 본 발명의 실시예에 따른 게이트 드라이버의 게이트 절연막을 구성하는 이온성 고분자 물질의 예시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 이하에서는 도면을 참조하여 본 발명의 실시예에 대해서 구체적으로 설명하기로 한다.
본 발명의 실시예에 따른 게이트 드라이버는 순차적으로 연결되어 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함할 수 있다. 복수의 쉬프트 레지스터는 순차적으로 연결되는 제1 쉬프트 레지스터와 제2 쉬프트 레지스터를 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 제2 쉬프트 레지스터의 구성도이다. 도 6을 참조하면, 제2 쉬프트 레지스터(10)는 6개의 트랜지스터(T1 ~ T6)와, 커패시터(CST)를 포함할 수 있다. 제2 쉬프트 레지스터(10)는 제1 트랜지스터(T1), 제1 풀다운 트랜지스터(T2), 제2 트랜지스터(T3), 제2 풀다운 트랜지스터(T4), 커패시터(CST), 제3 트랜지스터(T5) 및 제4 트랜지스터(T6)를 포함할 수 있다.
제1 트랜지스터(T1)는 이전 단의 신호를 전달하여 노드에 전하가 쌓이도록 하며, 게이트단과 드레인단이 연결된 구조로 설계될 수 있다. 제1 트랜지스터(T1)는 이의 게이트단 및 드레인단에 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호(Out[n-1])가 인가될 수 있다.
제1 트랜지스터(T1)는 제1 게이트 신호(Out[n-1])에 따라 작동할 수 있다. 제1 트랜지스터(T1)의 소스단에는 제1 풀다운 트랜지스터(T2)의 드레인단이 연결될 수 있다.
제1 풀다운 트랜지스터(T2)는 제1 트랜지스터(T1)의 소스단과 제1 노드(N1) 사이에 연결될 수 있다. 제1 노드(N1)에는 접지 전압이 인가될 수 있다. 제1 풀다운 트랜지스터(T2)의 게이트단은 제3 트랜지스터(T5)와 제4 트랜지스터(T6) 사이의 제2 노드(N2)에 연결될 수 있다.
제2 트랜지스터(T3)이 게이트단은 제1 트랜지스터(T1)와 제1 풀다운 트랜지스터(T2) 사이의 제3 노드(N3)에 연결될 수 있다. 제2 트랜지스터(T2)의 드레인단에는 클록 신호(CLK)가 인가될 수 있다. 제2 트랜지스터(T2)의 소스단에는 제2 풀다운 트랜지스터(T4)의 드레인단이 연결될 수 있다.
제2 풀다운 트랜지스터(T4)는 제2 트랜지스터(T3)의 소스단과 제1 노드(N1) 사이에 연결될 수 있다. 즉, 제2 풀다운 트랜지스터(T4)의 드레인단은 제2 트랜지스터(T3)의 소스단에 연결되고, 제2 풀다운 트랜지스터(T4)의 소스단은 제1 노드(N1), 예를 들어 접지 노드에 연결될 수 있다.
제2 풀다운 트랜지스터(T4)의 게이트단은 제3 트랜지스터(T5)와 제4 트랜지스터(T6) 사이의 제2 노드(N2)에 연결될 수 있다. 또한, 제2 풀다운 트랜지스터(T4)의 게이트단은 제1 풀다운 트랜지스터(T2)의 게이트단에 연결될 수 있다.
커패시터(CST)는 제3 노드(N3)와 제2 쉬프트 레지스터(10)의 출력단(Out[n]) 사이에 연결될 수 있다. 즉, 커패시터(CST)의 일단은 제1 트랜지스터(T1)의 게이트단, 제2 트랜지스터(T3)의 게이트단 및 제4 트랜지스터(T6)의 게이트단에 연결되고, 커패시터(CST)의 타단은 출력단(Out[n])에 연결될 수 있다. 커패시터(CST)의 타단에 연결된 출력단(Out[n])으로 출력되는 신호는 다음 쉬프트 레지스터로 전달될 수 있다.
제3 트랜지스터(T5)는 이의 게이트단 및 드레인단에 직류 전압(VDD)이 인가될 수 있다. 제3 트랜지스터(T5)의 소스단은 제2 노드(N2)에 연결될 수 있다. 즉, 제3 트랜지스터(T5)의 소스단은 제1 풀다운 트랜지스터(T2)의 게이트단, 제2 풀다운 트랜지스터(T4)의 게이트단 및 제4 트랜지스터(T6)의 드레인단에 연결될 수 있다.
제4 트랜지스터(T6)는 제2 노드(N2)와 제1 노드(N1) 사이에 연결될 수 있다. 즉, 제4 트랜지스터(T6)의 드레인단은 제1 풀다운 트랜지스터(T2)의 게이트단, 제2 풀다운 트랜지스터(T4)의 게이트단 및 제3 트랜지스터(T5)의 소스단에 연결될 수 있다.
제4 트랜지스터(T6)의 게이트단은 제3 노드(N3)에 연결될 수 있다. 즉, 제4 트랜지스터(T6)의 게이트단은 제1 트랜지스터(T1)의 소스단, 제1 풀다운 트랜지스터(T2)의 드레인단 및 제2 트랜지스터(T3)의 게이트단에 연결될 수 있다.
제3 트랜지스터(T5) 및 제4 트랜지스터(T6)는 DC 전압 인가를 통해 트랜지스터 열화를 방지하고, 리플 현상을 해결하여 안정적인 출력 파형을 나타내는 기능을 한다.
도 7은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터의 레이아웃을 나타낸 도면이다. 도 6 및 도 7을 참조하면, 제1 트랜지스터(T1), 제1 풀다운 트랜지스터(T2), 제2 트랜지스터(T3), 제2 풀다운 트랜지스터(T4), 제3 트랜지스터(T5) 및 제4 트랜지스터(T6)는 각각 n형(n-type) 반도체 박막 트랜지스터로 구성될 수 있다.
제1 트랜지스터(T1), 제1 풀다운 트랜지스터(T2), 제2 트랜지스터(T3), 제2 풀다운 트랜지스터(T4), 커패시터(CST), 제3 트랜지스터(T5) 및 제4 트랜지스터(T6)는 동일 평면 상에 n형 반도체 박막 트랜지스터가 형성되고 n형 반도체 박막의 게이트 전극이 드레인 전극 및 소스 전극 주위에 아일랜드 형태로 형성되는 코플라나(Co-planar) 구조를 가질 수 있다.
제1 트랜지스터(T1), 제1 풀다운 트랜지스터(T2), 제2 트랜지스터(T3), 제2 풀다운 트랜지스터(T4), 커패시터(CST), 제3 트랜지스터(T5) 및 제4 트랜지스터(T6)는 각각 i-PUA(ionic-polyurethane acrylate) 물질을 포함하는 이온성 고분자 물질로 이루어지는 게이트 절연막을 구비할 수 있다. 이온성 고분자 물질은 게이트 절연 및 패시베이션(passivation) 기능을 수행할 수 있다.
이온성 고분자 게이트 절연막은 실리콘 산화막과 비교하여 높은 유연성을 가지며, 내부 이온들의 이동을 통해 형성된 전기적 이중층 형성으로 박막 트랜지스터의 저전압 구동을 가능하게 한다. 그리고 컷 앤 스틱, 잉크젯 프린팅과 달리 자외선을 이용한 광 패터닝 공정을 통해 마이크로 크기의 미세한 패턴이 가능하며, 이를 통해 디스플레이 구동을 위한 게이트 드라이버용 쉬프트 레지스터 회로를 제작할 수 있다.
본 발명의 실시예에 의하면, 유연하며 높은 정전용량 값을 가지는 이온성 고분자 절연체 층을 이용하여 저전압 구동의 높은 전기적 특성을 가지는 구동 회로를 제작할 수 있다. 아울러 모든 전극을 동일 평면상에 동시에 형성하는 코플라나 구조로 제작하고, 채널 및 절연체 층을 용액 공정으로 형성하여 공정 비용을 절감할 수 있다.
또한, 본 발명의 실시예에 의하면, 이온성 고분자의 광 패터닝 공정을 통해 간단한 논리 회로뿐만 아니라 복잡한 구동 회로의 제작이 가능하며, 플렉서블, 고해상도 웨어러블 디스플레이 등 다양한 미래 디스플레이에 적용될 수 있다.
도 8 내지 도 10은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터의 동작을 설명하기 위한 도면이다. 도 8에 도시되어 있는 첫 번째 단계인 프리차지(Pre-Charge) 구간에서는 클록 신호(CLK)가 인가되지 않거나 클록 신호(CLK)의 로우 신호가 인가되고, 이전 단의 출력 신호(Out[n-1])에 의해 제1 트랜지스터(T1)와 제4 트랜지스터(T6)가 작동하게 되며, DC 전압(VDD)에 의해 제3 트랜지스터(T5)가 작동하게 된다. 그에 따라 제3 노드(N3)에 해당하는 Q[n] 노드에 전압이 인가된다.
보다 구체적으로 설명하면, 이전 단으로부터 받은 신호 Out[n-1]이 회로에 인가되면, 제1 트랜지스터(T1)가 동작하게 되고, 제3 노드(N3)에 해당하는 Q[n] 노드에 전하가 쌓이게 된다. 이에 따라 제4 트랜지스터(T6)는 턴온 상태가 되고, 제1 풀다운 트랜지스터(T2)와 제2 풀다운 트랜지스터(T4)는 턴 오프 상태가 된다.
DC 전압(VDD)은 제3 트랜지스터(T5)의 드레인단 및 게이트단에 항상 인가되는데, 도 8의 프리차지 상태에서는 제4 트랜지스터(T6)를 통해 접지(Vss)를 통해 전류가 흘러나가 회로의 출력 신호에 영향을 주지는 않는다.
도 9에 도시되어 있는 두 번째 구간인 리드(Read) 구간에서는 이전 단의 출력 신호 Out[n-1]가 제1 트랜지스터(T1)에 인가되지 않고, 제2 트랜지스터(T3)에 클럭 신호(CLK)의 하이 신호가 인가된다. 도 9에 도시된 바와 같은 리드 상태에서는 전하가 충전되어 있는 커패시터(CST)를 통해 제3 노드(N3)에 해당하는 Q[n] 노드에 부트 스트래핑(boot strapping) 현상이 일어난다. 이에 따라 원래의 노드 전압 값 보다 더 강한 전압이 인가되어 명확한 출력 파형을 얻을 수 있게 된다.
리드 상태에서도 DC 전압(VDD)은 인가되며, DC 전압(VDD)으로 인해 제3 트랜지스터(T5)와 제4 트랜지스터(T6)가 턴 온 상태이므로 풀다운(pull down)은 진행되지 않으며, 제2 트랜지스터(T3)가 작동하여 안정적으로 출력단을 통해 안정적인 출력 파형의 출력 전압(Out[n])이 출력된다.
다음으로 도 10에 도시되어 있는 리셋(Reset) 구간에서는 이전 단의 출력 신호 Out[n-1]가 제1 트랜지스터(T1)에 인가되지 않고, 제2 트랜지스터(T2)에 클록 에 의해 인가되지 않거나 클록 신호(CLK)의 로우 신호가 인가된다. 리셋 상태에서도 DC 전압(VDD)이 인가되며, DC 전압(VDD)에 의해 제3 트랜지스터(T5)가 작동하게 된다.
이에 따라 제3 노드에 해당하는 Q[n] 노드와 출력 노드 Out[n]가 풀다운되는 현상이 진행되어, Q[n] 노드와 출력 노드 Out[n]의 전압 값이 줄어들게 되어 회로 전체의 전압 값을 리셋시키게 된다. 즉, 제1 풀다운 트랜지스터(T2)의 게이트단과 제2 풀다운 트랜지스터(T4)의 게이트단에 충분한 전압이 인가되고, 제1 풀다운 트랜지스터(T2)와 제2 풀다운 트랜지스터(T4)가 동작하여, 온전한 풀다운(pull down) 동작을 시킴으로써 리셋이 가능하게 된다.
도 11은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 쉬프트 레지스터에 공급되는 신호와 Q[n] 노드 전압, 출력 신호를 나타낸 타이밍도이다. 도 11에 도시된 바와 같이, Q[n] 노드의 전압(QV)이 변해도 쉬프트 레지스터를 통해 안정적인 전압(OV)이 출력되는 것을 알 수 있다.
도 12는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 광학 현미경 사진이다. 도 13은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 레이아웃을 나타낸 평면도이다. 도 14는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 제조 공정을 나타낸 도면이다. 도 15는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 전달 특성(I-V)을 나타낸 그래프이다.
도 12 내지 도 15를 참조하면, 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터는 드레인단(DN), 소스단(SN), 게이트단(GN) 및 i-PUA(ionic-polyurethane acrylate) 물질로 이루어지는 게이트 절연막(GIL)을 구비한다.
도 14는 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 제조 공정을 (a) ~ (d) 순으로 나타낸 것이다. 도 14를 참조하면, 기판(S) 상에 드레인 전극(DE), 소스 전극(SE) 및 게이트 전극(GE)을 동일 평면 상의 전극층으로 형성하고, 게이트 전극(GE)과 드레인 전극(DE) 및 소스 전극(SE) 간을 절연시키는 절연층(IL)을 형성한다.
또한, 기판(S) 상의 드레인 전극(DE)과 소스 전극(SE) 사이에 반도체 물질로 활성층(active layer)인 채널층(CL)을 형성한 다음, 채널층(CL)과 게이트 전극(GE) 간을 절연시키기 위한 게이트 절연막(GIL)을 형성한다. 게이트 절연막(GIL)은 i-PUA(ionic-polyurethane acrylate) 물질로 이루어질 수 있다.
본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터는 도 15에 도시된 바와 같이 1V의 낮은 드레인 전압(VD) 및 3V 이하의 낮은 게이트 전압(VGS) 조건에서도 높은 드레인 전류(ID)가 흐르는 것을 알 수 있다.
도 16은 본 발명의 실시예에 따른 게이트 드라이버를 구성하는 이온성 고분자 물질 기반 n형 반도체 박막 트랜지스터의 게이트 절연막을 형성하는 공정을 나타낸 도면이다. 도 17은 본 발명의 실시예에 따른 게이트 드라이버의 게이트 절연막을 구성하는 이온성 고분자 물질의 예시도이다.
도 16을 참조하면, 먼저 i-PUA 물질(20)을 드랍 캐스팅(Drop casting) 공정에 의해 기판 상에 도포한다. 다음으로, 기판 상에 도포된 i-PUA 물질(20)에 대해 포토마스크(photomask)(30)를 이용하여 자외선 노광(UV exposure) 처리를 하여 노광 패턴을 형성한다.
노광 공정에 의해 i-PUA 물질(20)에 노광 패턴이 형성되면, 현상액을 이용한 현상(development) 처리에 의해 노광 패턴에 해당하는 부분이 제거되게 하거나 노광 패턴에 해당하지 않는 부분이 제거되게 하여 n형 반도체 박막 트랜지스터의 채널층과 게이트단을 절연시키는 이온성 고분자 물질 게이트 절연막(40)을 형성할 수 있다.
i-PUA 물질은 고분자 물질인 PUA와 [EMIM]+[TFSI]-를 포함하는 이온성 액체를 혼합한 물질일 수 있다. 이온성 고분자 물질에 빛과 반응할 수 있는 광 개시제(photoinitiator)를 합성하여 광 패터닝을 통해 게이트 절연막을 제조할 수 있다.
i-PUA 게이트 절연막은 반도체 공정에서 사용되는 UV 파장(약 365 nm)에서 반응할 수 있어 일반적인 포토마스크를 적용하여 마이크로 사이즈의 패턴으로 형성될 수 있다. 또한, 반도체 공정에서 사용되는 IPA, DI water를 이용하여 UV 노광 후 세정함으로써 패턴을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.
10: 쉬프트 레지스터
T1: 제1 트랜지스터
T2: 제1 풀다운 트랜지스터
T3: 제2 트랜지스터
T4: 제2 풀다운 트랜지스터
T5: 제3 트랜지스터
T6: 제4 트랜지스터
CST: 커패시터
T1: 제1 트랜지스터
T2: 제1 풀다운 트랜지스터
T3: 제2 트랜지스터
T4: 제2 풀다운 트랜지스터
T5: 제3 트랜지스터
T6: 제4 트랜지스터
CST: 커패시터
Claims (7)
- 순차적으로 연결되어 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함하는 게이트 드라이버에 있어서,
상기 복수의 쉬프트 레지스터는 순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함하고,
상기 제2 쉬프트 레지스터는:
게이트단 및 드레인단에 상기 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호가 인가되고, 상기 제1 게이트 신호에 따라 작동하는 제1 트랜지스터;
상기 제1 트랜지스터의 소스단과 제1 노드 사이에 연결되고, 게이트단이 제2 노드에 연결되는 제1 풀다운 트랜지스터;
상기 제1 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 제3 노드에 게이트단이 연결되고, 드레인단에 클록 신호가 인가되는 제2 트랜지스터;
상기 제2 트랜지스터의 소스단과 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제2 노드에 연결되는 제2 풀다운 트랜지스터;
상기 제3 노드와 상기 제2 쉬프트 레지스터의 출력단 사이에 연결되는 커패시터;
게이트단 및 드레인단에 직류 전압이 입력되고, 소스단이 상기 제2 노드에 연결되는 제3 트랜지스터; 및
상기 제2 노드와 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제3 노드에 연결되는 제4 트랜지스터를 포함하는, 게이트 드라이버. - 제1항에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 n형 반도체 박막 트랜지스터로 구성되는, 게이트 드라이버. - 제2항에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동일 평면 상에 상기 n형 반도체 박막 트랜지스터가 형성되는 코플라나 구조를 가지고,
상기 다수의 n형 반도체 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극은 모두 기판 상의 동일한 평면 상에 형성되고, 상기 게이트 전극을 상기 소스 전극 및 상기 드레인 전극 사이의 채널층과 절연시키는 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 절연막은 상기 게이트 전극과 상기 채널층 상의 동일한 평면 상에 형성되는, 게이트 드라이버. - 제2항에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 i-PUA(ionic-polyurethane acrylate) 물질을 포함하는 이온성 고분자 물질로 이루어지는 게이트 절연막을 구비하는, 게이트 드라이버. - 순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함하고, 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함하는 게이트 드라이버를 제조하는 게이트 드라이버 제조 방법에 있어서,
상기 제2 쉬프트 레지스터를 제조하는 단계를 포함하고,
상기 제2 쉬프트 레지스터는:
게이트단 및 드레인단에 상기 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호가 인가되고, 상기 제1 게이트 신호에 따라 작동하는 제1 트랜지스터;
상기 제1 트랜지스터의 소스단과 제1 노드 사이에 연결되고, 게이트단이 제2 노드에 연결되는 제1 풀다운 트랜지스터;
상기 제1 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 제3 노드에 게이트단이 연결되고, 드레인단에 클록 신호가 인가되는 제2 트랜지스터;
상기 제2 트랜지스터의 소스단과 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제2 노드에 연결되는 제2 풀다운 트랜지스터;
상기 제3 노드와 상기 제2 쉬프트 레지스터의 출력단 사이에 연결되는 커패시터;
게이트단 및 드레인단에 직류 전압이 입력되고, 소스단이 상기 제2 노드에 연결되는 제3 트랜지스터; 및
상기 제2 노드와 상기 제1 노드 사이에 연결되고, 드레인단이 상기 제3 노드에 연결되는 제4 트랜지스터를 포함하는, 게이트 드라이버 제조 방법. - 제5항에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 n형 반도체 박막 트랜지스터로 구성되는, 게이트 드라이버 제조 방법. - 제6항에 있어서,
상기 제2 쉬프트 레지스터를 제조하는 단계는:
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동일 평면 상에 상기 n형 반도체 박막 트랜지스터가 형성되는 코플라나 구조를 가지도록 상기 제2 쉬프트 레지스터를 제조하고; 그리고
상기 다수의 n형 반도체 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극은 모두 기판 상의 동일한 평면 상에 형성되고, 상기 게이트 전극을 상기 소스 전극 및 상기 드레인 전극 사이의 채널층과 절연시키는 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 절연막은 상기 게이트 전극과 상기 채널층 상의 동일한 평면 상에 형성되도록 상기 제2 쉬프트 레지스터를 제조하는, 게이트 드라이버 제조 방법.
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2020
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