CN109887467B - 移位寄存器以及栅极驱动装置 - Google Patents

Abstract

本申请公开了一种移位寄存器单元包括：输入模块，配置为接收输入信号；输出和低电位维持模块，耦合到所述输入模块的输出端，并在第一时钟信号(CKA)的影响下，将所述输入信号传输到所述移位寄存器单元的至少一个输出端；以及反相模块，耦合在所述输入模块和所述输出和低电位维持模块之间，并配置为至少基于所述输入信号向所述输出和低电位维持模块提供放电和/或低电位维持信号。

Description

移位寄存器以及栅极驱动装置

技术领域

本申请属于信息显示领域，尤其涉及一种用于像素电路的移位寄存器、栅极驱动装置以及相应的方法。

背景技术

随着有源显示技术的快速发展，薄膜晶体管(thin-film transistor,TFT)及其驱动电路的性能要求越来越高。栅极驱动电路是现代有源显示技术的必备构成部分，其一般与有源显示阵列采用相同的TFT工艺制成，是实现高性能窄边框显示器的核心技术。近年来的研究表明，无论是较传统的非晶硅(a-Si)TFT以及多晶硅(poly-Si)TFT，还是新兴的金属氧化物TFT(例如IGZO TFT)，均可能用于集成栅极驱动电路。但是，不同类型的TFT特性各异；集成栅极驱动电路的设计中应该考虑到TFT的静态和动态电学性能的差别，最大程度地发挥TFT的优势，克服其不足，使得栅极驱动电路的性能最优。

在非晶硅(a-Si)TFT或者金属氧化物TFT的集成栅极驱动电路设计中，可用的是N型的薄膜晶体管。一般会通过二极管接法的晶体管来充电，并通过受输入信号控制的尺寸较大的晶体管来放电。反相器是集成栅极驱动电路中重要的组成部分。对于反相器，当输入为高时，下拉管打开，由于下拉管的尺寸更大，因此输出低电位；但输入为低时，下拉管关闭，输出高电位。对于传统结构的反相器，当其输出高电位时，上拉和下拉的晶体管往往会同时打开，从而造成不必要的漏电功耗。

因此，亟需一种能够避免漏电功耗的栅极驱动电路。

发明内容

本申请针对上述问题，本申请提供了一种移位寄存器单元，包括：输入模块，配置为接收输入信号；输出和低电位维持模块，耦合到所述输入模块的输出端，并响应第一时钟信号，将所述输入信号传输到所述移位寄存器单元的至少一个输出端；以及反相模块，耦合在所述输入模块和所述输出和低电位维持模块之间，并配置为至少基于所述输入信号向所述输出和低电位维持模块提供放电和/或低电位维持信号。

特别的，所述输出和低电位维持模块将所述输入信号传输到所述移位寄存器单元的第一输出端和第二输出端以分别生成第一输出信号和第二输出信号，并且所述反相模块基于所述输入信号和所述第二输出信号提供所述放电和/或低电位维持信号。

特别的，所述反相模块包括反相器，其中，所述反相器的输入端耦合到所述输入模块的输入端和所述移位寄存器单元的第二输出端，所述反相器的输出端耦合到所述输出和低电位维持模块的放电和低电位维持信号输入端，所述反相器的控制端接收第二时钟信号。

特别的，当所述输入信号为高电位时，所述反相模块输出低电位，并随着所述第二时钟信号的跳变而输出高电位。

特别的，所述反相模块还包括：辅助放电模块，耦合在所述移位寄存器单元的第二输出端和所述反相模块的输出端之间，配置为在所述第一时钟信号的影响下对所述反相模块的输出端进行放电。

特别的，所述反相模块包括：第一晶体管，其第一极和控制极彼此耦合，并配置为接收所述第二时钟信号；第二晶体管和第三晶体管，二者的第一极耦合到所述第一晶体管的第二极，二者的控制极配置为分别接收第一低频时钟信号和第二低频时钟信号；以及第四晶体管和第五晶体管，二者的第一极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的控制极配置为接收所述输入信号。

特别的，所述辅助放电模块包括：第六晶体管和第七晶体管，二者的第一极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的控制极配置为接收所述移位寄存器单元的第二输出信号。

特别的，所述输出和低电位维持模块包括：第八晶体管和第九晶体管，二者的第一极配置为接收所述第一时钟信号，二者的控制极耦合到所述输入模块的输出端，所述第八晶体管的第二极耦合到所述移位寄存器单元的第二输出端，所述第九晶体管的第二极耦合到所述移位寄存器单元的输出端；第十晶体管和第十一晶体管，二者的第一极耦合到所述第八或第九晶体管的控制极，二者的控制极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的第二极耦合到第一低电位；第十二晶体管和第十三晶体管，二者的第一极耦合到所述寄存器单元的第二输出端，二者的控制极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的第二极耦合到所述第一低电位；以及第十四晶体管和第十五晶体管，二者的第一极耦合到所述寄存器单元的第一输出端，二者的控制极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的第二极耦合到所述第二低电位。

特别的，所述输入模块包括：第十六晶体管，其第一极和控制极配置为接收所述输入信号；以及第十七晶体管，其第一极耦合到所述第十六晶体管的第二极，其控制极配置为接收重置信号，其第三极耦合到所述第一低电位。

本申请还提供了一种栅极驱动装置，包括M个级联的如权利要求1至8中任一项所述的移位寄存器单元，其中，第1级移位寄存器单元至第i级移位寄存器单元的输入端用于接收初始脉冲信号，第j级移位寄存器单元的输入端耦合到第j-i级移位寄存器单元的级联输出端，所述第1级移位寄存器单元至第M-k级移位寄存器单元中的每一个移位寄存器单元的重置端耦合到与其相隔k级的移位寄存器单元的级联输出端，其中，i、j、M均为大于1的整数，k为大于等于1的整数，i、j、k均与相邻级所述移位寄存器单元所接收的时钟信号的交叠比例相关联，并且i<j<M，k<M；以及所述M个级联的移位寄存器单元中，第M-k+1级至第M级作为所述驱动装置的虚设(Dummy)移位寄存器用于向相应的在先移位寄存器单元提供重置信号。

本申请还提供了一种显示设备，其包括：像素阵列，其包括排列成行和/或列的像素装置；数据驱动装置，其包括多条数据线，并配置为通过所述多条数据线来向所述像素阵列提供数据电压信息；以及如前述的栅极驱动装置，其配置为通过多条扫描线向所述像素阵列提供开关信号。

本申请所提供的栅极驱动电路，不仅能够避免时钟馈通现象对于输出信号的不良影响，同时还能避免由反相器造成的漏电功耗。

附图说明

参考附图示出并阐明实施例。这些附图用于阐明基本原理，从而仅仅示出了对于理解基本原理必要的方面。这些附图不是按比例的。在附图中，相同的附图标记表示相似的特征。

图1为依据本申请一实施例的反相器电路图；

图2为依据本申请一实施例的移位寄存器单元的架构图；

图3为根据本申请第一实施例的移位寄存器电路示意图；

图4a为依据本申请第二实施例的移位寄存器电路示意图；

图4b为依据本申请第二实施例的移位寄存器电路的时序图；

图5a为依据本申请一实施例的栅极驱动电路框图；

图5b所示为图5a所示的移位寄存器工作时序图；

图6为依据本申请实施例的显示设备的架构示意图。

具体实施方式

在以下优选的实施例的具体描述中，将参考构成本申请一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本申请的特定的实施例。示例的实施例并不旨在穷尽根据本申请的所有实施例。可以理解，在不偏离本申请的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本申请的范围由所附的权利要求所限定。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。对于附图中的各单元之间的连线，仅仅是为了便于说明，其表示至少连线两端的单元是相互通信的，并非旨在限制未连线的单元之间无法通信。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

晶体管可指任何结构的晶体管，例如场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极。本申请中的发光器件可以是有机发光二极管(OLED)、量子点发光二极管(QLED)、无机发光二极管(LED)等等。

图1为依据本申请一实施例的反相器电路图。

反相器100包括与时钟信号耦合的晶体管T11、T12和T13，其中，晶体管T11的第一极和控制极均用来接收时钟信号CLK，晶体管T12的控制极接收时钟信号CKA信号，晶体管T13的控制极接收时钟信号CKB信号。晶体管T14、T15分别与晶体管T12和T13相串联，并且耦合到低电位VSS。

对于反相器100，时钟信号CLK与输入信号IN的时序相互错开，即，两者的高电位时段不交叠，从而避免了反相器的直通功耗。可以理解的是，时钟信号CK1、CK2产生影响的前提是时钟信号CLK处于高电位。当时钟信号CK1为高且CK2为低时，晶体管T12打开，T11和T14作为反相器的上拉管和下拉管，对输出端OUT1进行充电和放电。当时钟信号CK1为低且CK2为高时，晶体管T13打开，晶体管T11和T15作为反相器的上拉管和下拉管，对输出端OUT2进行充电和放电。因此，通过时钟信号CK1、CK2，可以使得反相器100的两个输出端轮流输出，进而延长电路的寿命。

图2为依据本申请一实施例的移位寄存器单元的架构图。

如图2所示，移位寄存器单元200可以包括输入模块210、反相模块220和输出和低电位维持模块230。具体而言，输入模块210配置为接收输入信号；输出和低电位维持模块230经由节点Q耦合到输入模块210的输出端，并在第一时钟信号的影响下，将输入信号传输到移位寄存器单元输出和低电位维持模块230，以在移位寄存器单元的第一输出端(OUT)和第二输出端(COUT)分别生成第一输出信号和第二输出信号。反相模块220耦合在输入模块210和输出和低电位维持模块230之间，并配置为基于输入信号和第二输出信号经由节点P向输出和低电位维持模块230提供放电和/或低电位维持信号。特别的或者可选择的，图2中所示的架构中，反相模块220可以有两个输入端，分别耦合到输入模块210的输入端和第二输出端(COUT)。这样的架构相较于原来利用Q点的电位作为反相模块输入的架构来说，反相模块的输入可以免于受到Q点纹波的影响。

图3为根据本申请第一实施例的移位寄存器电路示意图。

电路300包括输入模块31、反相模块32以及输出和低电位维持模块33。具体而言，输入模块31包括串联连接的晶体管T31、T32。如图所示，晶体管T31的控制极和第一极相耦合以接收输入信号VIN；晶体管T32的控制极接收重置信号RST，第一极耦合到晶体管T31的第二极，晶体管T32的第二极耦合到低电位VSS。当输入信号VIN为高电位，重置信号为低电位时，晶体管T31能够在第二极输出高电位；反之，晶体管T31能够在第二极输出低电位。

反相模块32包括晶体管T33、T34_O、T35_O、T34_E、T35_E，其中，串联连接的晶体管T33、T34_O和T35_O构成第一反相支路，晶体管T33、T34_E和T35_E构成第二反相支路。具体而言，晶体管T33的控制极与第一极相耦合以接收高频时钟信号CKB，第二极耦合到晶体管T34_O的第一极；晶体管T34_O的控制极接收低频时钟信号VHO，第二极耦合到晶体管T35_O的第一极，并且晶体管T35_O的控制极耦合到晶体管T31的第二极。类似的，晶体管T33的第二极耦合到晶体管T34_E的第一极；晶体管T34_E的控制极接收低频时钟信号VHE，第二极耦合到晶体管T35_E的第一极，并且晶体管T35_E的控制极耦合到晶体管T31的第二极。由上可知，两个反相支路共用晶体管T33，可以理解的，晶体管T33也可以被实施为N个并联的晶体管，N为大于或者等于2的整数。

低电位维持模块33包括晶体管T36_O、T36_E、T37、T38_O和T38_E，其中，晶体管T36_O的控制极耦合到晶体管T34_O和T35_O之间的节点P_O，第一极耦合到晶体管T31的第二极；类似的，晶体管T36E的控制极耦合到晶体管T34_E和T35_E之间的节点P_E，第一极耦合到晶体管T31的第二极。晶体管T37的控制极(即，节点Q)耦合到晶体管T31的第二极，第一极接收高频时钟信号CKA；晶体管T38_O、T38_E的控制极分别耦合到节点P_O、P_E，并且该两个晶体管的第一极均耦合到晶体管T37的第二极(即，输出端OUT)。

在本实施例中，低频时钟信号VHO和VHE互为反相，高频时钟信号CKA、CKB的高电位时段不交叠，但可以同时为低电位。反相模块的输入信号(即，节点Q的电位)的时序与时钟信号CKB相关联。通过采用多控制时钟序列，当时钟信号CKB为低电位时，节点Q为高电位，从而避免反相器的输出端(譬如，节点P_O或P_E)产生上拉和下拉造成的直流功耗。换而言之，晶体管T35_O与晶体管T33的工作状态相反，如此可以使得晶体管T35_O导通拉低节点P_O的电位时，晶体管T33、T34_O不会导通，而导致直流功耗增多。

下面以时钟信号VHO为低电位，VHE为高电位为例，对电路300的工作流程进行阐述。

(1)预充电阶段

晶体管T31接收到处于高电位的输入信号VIN，节点Q的电位被上拉至高电位，使得晶体管T35_E导通，节点P_E被下拉至低电位，进而使得晶体管T36_E和T38_E的控制极为低电位，无法下拉节点Q和输出端OUT的电位。此时节点Q为高电位VQ₁，晶体管T37打开。由于时钟信号CKA为低电位，输出端OUT的电位也为低电位。

(2)自举阶段

在此阶段，由于节点Q与输出端OUT之间耦合有电容存储着预充电阶段所输入的电荷量，晶体管T37保持着打开的状态。随着时钟信号CKA跳变到高电位，输出端OUT也通过导通着的晶体管T37被充电上拉到高电位。同时，由于节点Q与输出端OUT之间耦合电容的电荷保持作用，其上的电压差不能发生突变；当输出端OUT输出高电位时，节点Q的电位将自举到更高的电位VQ₂，这就使得晶体管T37更充分地打开，即所谓的“电容自举效应”。值得指出的是，节点Q与输出端OUT之间的耦合电容，不仅包括着同TFT制备的栅金属层(GE)和源漏金属层(SE)之间电容，还包括着晶体管T37的栅极-源极之间交叠电容和栅极-源极侧沟道本征电容。简言之，由于晶体管T37是打开着的，晶体管T37的沟道本征电容对“电容自举效应”有重要的贡献。

(3)放电阶段

在此阶段，时钟信号CKA由高电位转变为低电位，从而使得输出端OUT输出低电位。由于输出端OUT处的电位降低，节点Q的电位相应地恢复为VQ₁。

(4)低电位维持阶段

当重置信号RST为高电位时，晶体管T32导通，节点Q被下拉到低电位，从而关闭晶体管T37，使得输出端OUT仍然输出低电位。时钟信号CKB为高电位，由于节点Q为低电位，晶体管T33、T34_E均导通，而晶体管T35_E关闭，第二反相支路输出高电位，进而使得晶体管T36_E与T38_E导通，使得节点Q、输出端OUT均被保持为低电位。

图4a为依据本申请第二实施例的移位寄存器电路示意图，图4b为依据本申请第二实施例的移位寄存器电路的时序图。

电路400包括输入模块41、反相模块42以及输出和低电位维持模块43。输入模块41用于对Q点进行预充电和放电，反相模块42用于在节点Q为高电位时输出低电位，Q点为低电位时输出高电位。为了减小节点Q处的纹波对反相模块42输出的影响，反相模块42不再利用Q点的电位作为输入信号，而是将端口VIN和端口COUT的信号作为输入信号。由前一个实施例可知，反相模块42的输入与时钟信号CKB相关联，即在节点Q为高电位时，时钟信号CKB为低电位，以避免反相模块42的产生不必要的直流功耗。输出和低电位维持模块43包括两个输出支路，以分别在端口COUT和端口OUT处提供脉冲输出信号。

具体而言，输入模块41包括串联连接的晶体管T41、T42。如图所示，晶体管T41的控制极和第一极相耦合以接收输入信号VIN；晶体管T42的控制极接收重置信号RST，第一极耦合到晶体管T41的第二极，晶体管T42的第二极耦合到低电位VL1。当输入信号VIN为高电位，重置信号RST为低电位时，晶体管T41能够在第二极输出高电位；反之，晶体管T41在第二极输出低电位。

反相模块42包括晶体管T43、T44_O、T45_O、T44_E、T45_E，其中，串联连接的晶体管T43、T44_O和T45_O构成第一反相支路，晶体管T43、T44_E和T45_E构成第二反相支路。具体而言，晶体管T43的控制极与第一极相耦合以接收高频时钟信号CKB，第二极耦合到晶体管T44_O的第一极；晶体管T44_O的控制极接收时钟信号VHO，第二极耦合到晶体管T45_O的第一极，并且晶体管T45_O的控制极耦合到晶体管T41的控制极以接收输入信号VIN。类似地，晶体管T43的第二极耦合到晶体管T44_E的第一极；晶体管T44_E的控制极接收时钟信号VHE，第二极耦合到晶体管T45_E的第一极，并且晶体管T45_E的控制极耦合到晶体管T41的控制极以接收输入信号VIN。由上可知，两个反相支路共用晶体管T43，可以理解的，晶体管T43也可以被实施为两个并联的晶体管。

相较于第一实施例，本实施例中的反相模块42的输入端配置为接收输入信号VIN。

低电位维持模块43包括晶体管T47_O、T47_E、T48、T49_O、T49_E、T410、T411_O和T411_E。晶体管T47_O的控制极耦合到晶体管T44_O和T45_O之间的节点P_O，第一极耦合到晶体管T48的控制极；类似的，晶体管T47_E的控制极耦合到晶体管T44_E和T45_E之间的节点P_E，第一极耦合到晶体管T48的控制极。晶体管T48的控制极(即，节点Q)耦合到晶体管T41的第二极以接收输入信号，第一极接收时钟信号CKA；晶体管T49_O、T49_E的控制极分别耦合到节点P_O、P_E，并且该两个晶体管的第一极均耦合到晶体管T48的第二极(即，输出端COUT)；晶体管T411_O、T411_E的控制极分别耦合到节点P_O、P_E，并且该两个晶体管的第一极均耦合到晶体管T410的第二极(即，输出端OUT)。可以理解的，节点Q与输出端OUT之间耦接有电容器，以增强节点Q处的电压自举效应。

在本实施例中，反相模块42还包括耦合在输出端COUT和反相模块的输出端(节点P_O、P_E)之间的辅助放电模块。如图4a所示，辅助放电模块包括晶体管T46_O、T46_E，二者的第一极分别耦合到节点P_O和P_E，并且二者的控制极耦合到输出端COUT。当节点Q为高电平时，输出端COUT的信号由时钟信号CKA决定。当输出端COUT输出高电位时，晶体管T46_O、T46_E打开，对节点P_O、P_E处的电荷进行放电。换而言之，辅助放电模块时钟信号CKA的影响下对反相模块的输出端进行放电。

现有的移位寄存器单元电路中一般采用节点Q的电位作为反相模块的输入信号，但是Q点电位纹波很大，因此容易影响反相模块的输出。采用本申请的电路结构，不再利用Q点电位作为反相模块的输入，而是采用了输入信号VIN和输出信号COUT分别作为反相模块中的两路输入，可以避免纹波的干扰。

下面结合图4b中的时序来对电路400的工作进行详细阐述。

在示例性的周期中，低频钟信号VHO为低电位，VHE为高电位。

(1)预充电阶段：T1时刻至T2时刻

晶体管T41接收到处于高电位的输入信号VIN，节点Q的电位被上拉至高电位，并且晶体管T45_E打开，节点P_E被下拉至低电位，进而使得晶体管T47_E、T49_E、T411_E的控制极为低电位。

此时节点Q处于高电位VQ₁，晶体管T48、T410打开，第一输出端OUT、第二输出端COUT的电位由高频时钟信号CKA的状态而确定。如图4b所示，在时刻T1至T2之间，时钟信号CKA为低电位，因此，该两个输出端仍然输出低电位。

由上可知，节点P_O和P_E的电位与节点Q的电位不能同时为高电位，即高频时钟信号CKB与Q点电位的高电平不能同时为高电位。在时刻T1至T2之间，高频时钟信号CKB也位于低电位，相应地，反相模块中的晶体管T43关闭。晶体管T44_E、T45_E的控制极均为高电位，因此，节点P_E被下拉至低电位。由于晶体管T43、T44_O的均处于关闭的状态，且晶体管T45_O的控制极接收到处于高电位的输入信号，因此，节点P_O也被下拉至低电位。

(2)自举阶段：T2时刻至T3时刻

在此阶段，高频时钟信号CKA跳转为高电位时输入信号VIN仍处在高电平，从而使得输出端OUT、COUT输出高电位。由于节点Q与输出端OUT之间耦合有电容器，当输出端OUT输出高电位时，节点Q的电位将自举到更高的电位VQ2，以使得晶体管T48、T410更充分地打开。

此时高频时钟信号CKB仍然处于低电位，因此，反相模块42中的晶体管T43、T44_O仍然处于关闭状态。由于在前一阶段，节点P_O、P_E处的电荷均通过晶体管T45_O、T45_E进行放电，因此，在此阶段即使输入信号由高电位转为低电位，节点P_O、P_E仍然处于低电位，而晶体管T45_O、T45_E则被关闭。另外，由于输出端COUT在此阶段处于高电位，因此，晶体管T46_O、T46_E打开，同样对节点P_O、P_E的电位具有下拉的作用。

由于节点P_O、P_E处于低电位，因此，晶体管T47_O、T47_E、T49_O、T49_E、T411_O、T411_E的控制极均为低电位，无法对节点Q、输出端COUT和OUT进行放电。

本实施例中，高频时钟信号CKA的脉冲宽度与输入信号VIN的脉冲宽度基本相等。

由于高频时钟信号CKA为高电位(即，第二输出端COUT为高电位)，晶体管T46_o打开，并将节点P_O的电位进一步维持在低电位，避免了因节点P_O处电压不稳而导致晶体管T47_O、T49_O、T411_O误打开，进而导致节点Q出电压纹波过大的情形。

(3)放电阶段：T3时刻至T4时刻

在此阶段，高频时钟信号CKA由高电位转变为低电位，从而使得输出端OUT输出低电位。由于输出端OUT处的电位降低，在电容耦合的作用下，节点Q的电位相应地恢复为VQ1。

随着输出端COUT变为低电位，晶体管T46_O、T46_E关闭。由于时钟信号CKB此时仍为低电位，无法通过晶体管T43、T44_E来对节点P_E进行充电，因此，节点P_E仍然为低电位，同样，节点P_O也为低电位，使得晶体管T47_E、T47_O的控制极均处于低电位，从而无法通过该两个晶体管对节点Q处的电荷进行泄放，换而言之，节点Q仍然保持在高电位VQ1，此时输出端COUT和OUT处的信号由高频时钟CKA决定，故而保持输出低电位。

(4)低电位维持阶段：T4时刻以后

当重置信号RST为高电位时，晶体管T42导通，节点Q被下拉到低电位，从而关闭晶体管T48、T410，使得输出端OUT、COUT维持在低电位。时钟信号CKB为高电位，晶体管T43、T44_E的控制极均处于高电位，由于晶体管T45_E关闭，因此，第二反相支路输出高电位(即，节点P_E为高电位)，进而使得晶体管T47_E、T49_E与T411_E导通，使得节点Q、输出端OUT和COUT均被保持为低电位。

高频时钟信号CKB的高电位脉冲和输入信号VIN的高电位脉冲相互错开，从而避免了晶体管T43、T44_E对节点P_E充电时，由于信号CKB与VIN同时处于高电位而出现同时对节点P_E进行充电和放电的情形，进而避免了因晶体管T45_E导通而产生的漏电功耗。

由上可知，当输入信号VIN为高电位时，反相模块42输出低电位，并且反向模块42的输出信号P_E随着时钟信号CKB跳变到高电位而维持输出高电位。

基于上述移位寄存器单元的结构，本申请还提出了一种栅极驱动装置，该装置包括M个级联的移位寄存器单元。每个所述移位寄存器单元均包括用于接收相应的时钟信号的时钟输入端。

具体而言，M个级联的移位寄存器单元中，第M-k级至第M级作为栅极驱动装置的虚设移位寄存器单元(即，为dummy级)，dummy级的移位寄存器单元的重置端接收重置信号(RST)。

在本实施例中，相邻级的移位寄存器单元所接收到的时钟信号是具有1/i的交叠(譬如，1/4)，相应地，相邻的移位寄存器单元所产生的输出信号也是具有1/i的交叠。

在具体应用时，第1级至第i级的移位寄存器单元的所能利用的预充电的周期最短，因此，通过外部信号(即，初始脉冲信号STV)可以弥补预充电周期较短的缺陷，因为初始脉冲信号STV的驱动能力足够强。

对于其他级的移位寄存器单元，第j级移位寄存器单元的VIN输入端耦合到第j-i级移位寄存器单元的级联输出端COUT。第1级移位寄存器单元至第M-k-1级移位寄存器单元中的每一个的重置信号输入端耦合到与其前相隔k+1级的移位寄存器单元的级联输出端。这里的“前相隔”是指前向相隔，譬如，第1级移位寄存器单元的重置信号输入端耦合到第k+2级的移位寄存器单元的级联输出端。这里，i、k均与相邻级移位寄存器所接收的时钟信号的交叠区域相关联。可以理解的，i、j、k均是用来表示不同级移位寄存器单元之间的关系，j用来指示第i+1至第M级之间的任一级。譬如，第1级移位寄存器至第M-k-1级移位寄存器单元同样包括第j级移位寄存器单元。其中，i、j、M均为大于1的整数，k为大于等于1的整数，i<j<M，k<M。

下面以i＝4、k＝3为例进行阐述。

图5a为依据本申请实施例的栅极驱动电路框图，图5b为图5a中电路的时序图。由于信号VDD、VL1和VL2为全局连线，因此未在级联框图中画出。这里，k＝3说明有3个dummy级移位寄存器单元。

栅极驱动电路400包括N+3个寄存器，其中，最后3级为dummy级，前N级电路正常工作，用来产生输出脉冲(即开关信号)，dummy级则是用来产生前级所需的脉冲信号。如此，可以按顺序将脉冲移位，依次打开像素阵列的一行，进而可以确定是否对像素电路写入数据。

由图5a可知，每个移位寄存器均包括时钟输入端CKA、CKB、输入端VIN、输入端RST、输出端OUT以及级联输出端COUT，其中，输出端OUT用于提供栅极驱动电路的输出信号O<n>，级联输出端COUT则用于提供移位寄存器之间的级联信号C<n>。

第1、2级移位寄存器单元的VIN输入端用来接收初始脉冲信号STV，RST输入端分别用来接收第4、5级移位寄存器单元的级联输出端COUT所输出的信号C<4>、C<5>。

图5b示出了以下信号：移位寄存器时钟信号CK1～CK8、初始脉冲信号STV、重置信号RST、低电位信号VL1和VL2、前四级的输出O<1>～O<4>(由于C<n>与O<n>波形相同，这里以O<n>作为示例)，第N级移位寄存器的输出信号O<N>和最后一个dummy级的移位寄存器的输出信号O<N+3>。

当初始脉冲信号STV作为第一级移位寄存器的输入信号时，其预充电的周期最短，但是由于初始脉冲信号STV是由外部产生(即，非移位寄存器内部所产生)，其驱动能力足够强，能够在预充电周期较短的情况下完成充电。重置信号RST作为dummy级移位寄存器的重置信号，当第1至N级寄存器均输出信号O<n>后，重置信号RST由低电位转为高电位，进而将dummy级移位寄存器全部重置。时钟信号CK1～CK8是两两25％交叠，因此移位寄存器产生的输出信号O<n>也是两两25％交叠，如此可以降低时钟的频率，也可以延长充电的时间。dummy级移位寄存器的数目由时钟信号数目决定，当时钟信号数目为M时，dummy级移位寄存器的数目大于等于M。这里，M为大于或者等于2的整数。

本申请还提出了一种显示设备，图6为依据本申请实施例的显示设备的架构示意图。

显示设备600包括像素阵列610、数据驱动电路620以及栅极驱动电路630。具体而言，像素阵列610包括排列成行和/或列的像素装置；数据驱动电路620包括多条数据线，并通过该多条数据线来向像素阵列610提供数据电压信息D；栅极驱动电路630用于经由多条扫描线向像素阵列610提供开关信号O<n>。基于上述配置，栅极驱动电路630可以依次打开像素阵列610的至少一行/列，以使得像素阵列610能够读取数据驱动电路620所输出的数据信号。

本申请的技术方案是针对增强型TFT晶体管来设计的，也可以在增加一些漏电抑制的方法之后应用于耗尽型TFT晶体管的设计。

本申请中的移位寄存器单元电路通过反相器产生和驱动时钟相反的信号，通过电容耦合来对Q节点放电。与图1中直接通过反相时钟电容耦合放电机制相比，这样做可以一定程度上减轻时钟上的负载，而且不会影响电路预充电和输出脉冲的速度。

因此，虽然参照特定的示例来描述了本申请，其中这些特定的示例仅仅旨在是示例性的，而不是对本申请进行限制，但对于本领域普通技术人员来说显而易见的是，在不脱离本申请的精神和保护范围的基础上，可以对所公开的实施例进行改变、增加或者删除。

Claims (10)

1.一种移位寄存器单元，包括：

输入模块，配置为接收输入信号；

输出和低电位维持模块，耦合到所述输入模块的输出端，并在第一时钟信号(CKA)的影响下，将所述输入信号传输到所述移位寄存器单元的至少一个输出端；以及

反相模块，耦合在所述输入模块和所述输出和低电位维持模块之间，并配置为至少基于所述输入信号向所述输出和低电位维持模块提供放电和/或低电位维持信号；

其中，所述输出和低电位维持模块将所述输入信号传输到所述移位寄存器单元的第一输出端(OUT)和第二输出端(COUT)以分别生成第一输出信号和第二输出信号，并且

所述反相模块基于所述输入信号和所述第二输出信号提供所述放电和/或低电位维持信号。

2.如权利要求1所述的移位寄存器单元，其中，所述反相模块包括反相器，其中，

所述反相器的输入端耦合到所述输入模块的输入端，并且耦合到所述移位寄存器单元的第二输出端，

所述反相器的输出端耦合到所述输出和低电位维持模块的放电和低电位维持信号输入端，所述反相器的控制端配置为接收第二时钟信号(CKB)。

3.如权利要求2所述的移位寄存器单元，其中，当所述输入信号为高电位时，所述反相器输出低电位并随着所述第二时钟信号的跳变而输出高电位。

4.如权利要求3所述的移位寄存器单元，其中，所述反相模块包括：

第一晶体管(T43)，其第一极和控制极彼此耦合，并配置为接收所述第二时钟信号；

第二晶体管(T44_O)和第三晶体管(T44_E)，二者的第一极耦合到所述第一晶体管的第二极，二者的控制极配置为分别接收第一低频时钟信号和第二低频时钟信号；以及

第四晶体管(T45_O)和第五晶体管(T45_E)，二者的第一极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的控制极配置为接收所述输入信号。

5.如权利要求4所述的移位寄存器单元，其中，所述反相模块还包括：

辅助放电模块，耦合在所述移位寄存器单元的第二输出端和所述反相模块的输出端之间，配置为在所述第一时钟信号的影响下对所述反相模块的输出端进行放电。

6.如权利要求5所述的移位寄存器单元，其中，所述辅助放电模块包括：

第六晶体管(T46_O)和第七晶体管(T46_E)，二者的第一极分别耦合到所述第二晶体管的第二极和所述第三晶体管的第二极，二者的控制极配置为接收所述移位寄存器单元的第二输出信号。

7.如权利要求4所述的移位寄存器单元，其中，所述输出和低电位维持模块包括：

第八晶体管(T48)和第九晶体管(T410)，二者的第一极配置为接收所述第一时钟信号，二者的控制极耦合到所述输入模块的输出端，所述第八晶体管的第二极耦合到所述移位寄存器单元的第二输出端，所述第九晶体管的第二极耦合到所述移位寄存器单元的输出端；

第十晶体管(T47_O)和第十一晶体管(T47_E)，二者的第一极耦合到所述第八或第九晶体管的控制极，二者的控制极分别耦合到所述第二晶体管(T44_O)的第二极和所述第三晶体管(T44_E)的第二极，二者的第二极耦合到第一低电位；

第十二晶体管(T49_O)和第十三晶体管(T49_E)，二者的第一极耦合到所述寄存器单元的第二输出端，二者的控制极分别耦合到所述第二晶体管(T44_O)的第二极和所述第三晶体管(T44_E)的第二极，二者的第二极耦合到所述第一低电位；以及

第十四晶体管(T411_O)和第十五晶体管(T411_E)，二者的第一极耦合到所述寄存器单元的第一输出端，二者的控制极分别耦合到所述第二晶体管(T44_O)的第二极和所述第三晶体管(T44_E)的第二极，二者的第二极耦合到第二低电位。

8.如权利要求4中所述的移位寄存器单元，其中，所述输入模块包括：

第十六晶体管(T41)，其第一极和控制极配置为接收所述输入信号；以及

第十七晶体管(T42)，其第一极耦合到所述第十六晶体管的第二极，其控制极配置为接收重置信号，其第三极耦合到第一低电位。

9.一种栅极驱动装置，包括M个级联的如权利要求1至8中任一项所述的移位寄存器单元，其中，

第1级移位寄存器单元至第i级移位寄存器单元的输入端用于接收初始脉冲信号，第j级移位寄存器单元的输入端耦合到第j-i级移位寄存器单元的级联输出端，所述第1级移位寄存器单元至第M-k级移位寄存器单元中的每一个移位寄存器单元的重置端耦合到与其相隔k级的移位寄存器单元的级联输出端，其中，i、j、M均为大于1的整数，k为大于等于1的整数，i、j、k均与相邻级所述移位寄存器单元所接收的时钟信号的交叠比例相关联，并且i<j<M，k<M；以及

所述M个级联的移位寄存器单元中，第M-k+1级至第M级作为所述驱动装置的虚设移位寄存器用于向相应的在先移位寄存器单元提供重置信号。

10.一种显示设备，其包括：

像素阵列，其包括排列成行和/或列的像素装置；

数据驱动装置，其包括多条数据线，并配置为通过所述多条数据线来向所述像素阵列提供数据电压信息；以及

如权利要求9所述的栅极驱动装置，其配置为通过多条扫描线向所述像素阵列提供开关信号。

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