CN112908276A - 一种栅极驱动电路及显示装置 - Google Patents
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Abstract
本发明公开了一种栅极驱动电路及显示装置。根据本发明公开的栅极驱动电路，包括第一预充模块，根据启动信号，对第一节点进行充电；第二预充模块，根据传递信号，对第二节点进行放电；第一自举模块，与第一节点相连接，根据第一时钟信号产生并输出本级传递信号和本级驱动信号；第二自举模块，根据第二低电平信号对第二节点进行自举；第一下拉与维稳模块，根据第三时钟信号，稳定第一节点的信号和自举模块的信号；第二下拉与维稳模块，分别与第一低电平信号输入端、第二节点和自举模块相连接，根据第一低电平信号稳定自举模块。根据本发明公开的栅极驱动电路及显示装置，设计有自举模块和下拉与维稳模块，能够适用于基于IGZO制程的栅极驱动电路。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动电路及显示装置。
背景技术
IGZO(indium gallium zinc oxide，铟镓锌氧化物)是一种含有铟、镓和锌的非晶氧化物，载流子迁移率是非晶硅的20-30倍，可以大大提高TFT(Thin Film Transistor，薄膜晶体管)对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，使得超高分辨率在TFT-LCD中成为可能。此外，由于晶体管数量减少和提高了每个像素的透光率，IGZO显示器具有更高的能效水平，而且效率更高。可以预见，基于IGZO的栅极驱动电路及显示装置会越来越广泛地出现。
现有的大尺寸GIA(gate in array，栅极驱动集成于阵列电路)是用非晶硅制作。现有的栅极驱动电路是基于Enhance mode(增强模式)设计，然而IGZO的特性是Depletionmode(耗尽模式)，因此基于IGZO的栅极驱动电路无法完全采用现有的栅极驱动电路的电路结构，需要重新设计电路结构，在该电路结构中，IGZO TFT实现GIA电路功能，并能正常工作。
因此，希望提供一种新的基于IGZO的栅极驱动电路及显示装置。
发明内容
鉴于上述问题，本发明的目的在于提供一种栅极驱动电路及显示装置，从而适用于基于IGZO制程的栅极驱动电路。
根据本发明的一方面，提供一种栅极驱动电路，包括级联的多个栅极驱动单元，所述栅极驱动单元分别包括预充模块、自举模块和下拉与维稳模块，其特征在于，所述预充模块包括：
第一预充模块，与第一节点相连接，根据启动信号，对所述第一节点进行充电；以及
第二预充模块，与第二节点相连接，根据传递信号，对所述第二节点进行放电；
所述自举模块包括：
第一自举模块，与所述第一节点相连接，根据第一时钟信号产生并输出本级传递信号和本级驱动信号；以及
第二自举模块，与第二低电平信号输入端相连接，根据第二低电平信号对所述第二节点进行自举；
所述下拉与维稳模块包括：
第一下拉与维稳模块，分别与所述第一节点和所述自举模块相连接，根据第三时钟信号，稳定所述第一节点的信号和所述自举模块的信号；以及
第二下拉与维稳模块，分别与第一低电平信号输入端、所述第二节点和所述自举模块相连接，根据第一低电平信号稳定所述自举模块。
优选地，所述多个栅极驱动单元包括级联在第一级的起始级栅极驱动单元以及所述起始级栅极驱动单元之外的多个中间级栅极驱动单元，
每个所述起始级栅极驱动单元的所述启动信号为所述栅极驱动电路的外部提供的第一外部启动信号；
每个所述中间级栅极驱动单元的所述启动信号为前一级的所述栅极驱动单元提供的所述本级传递信号。
优选地，所述第一下拉与维稳模块包括：
第十六开关管，所述第十六开关管的控制端与重置信号输入端相连接以接收重置信号；所述第十六开关管的第一通路端与第一直流电压输入端相连接以接收第一直流电压信号；所述第十六开关管的第二通路端与第三节点相连接；
第二电容，所述第二电容的第一端与所述第三节点相连接；所述第二电容的第二端与第二节点相连接；
第五开关管，所述第五开关管的控制端与所述第三时钟信号输入端相连接以接收第三时钟信号；所述第五开关管的第一通路端与所述第一直流电压输入端相连接以接收所述第一直流电压；所述第五开关管的第二通路端与所述第三节点相连接；
第十二开关管，所述第十二开关管的控制端与所述第三节点相连接；所述第十二开关管的第一通路端与所述第一直流电压输入端相连接以接收所述第一直流电压信号；所述第十二开关管的第二通路端与所述第二节点相连接；
第八开关管，所述第八开关管的控制端与所述第二节点相连接；所述第八开关管的第一通路端与所述自举模块相连接；所述第八开关管的第二通路端与第二低电平信号输入端相连接以接收第二低电平信号；
第九开关管，所述第九开关管的控制端与所述第二节点相连接；所述第九开关管的第一通路端与所述第一节点相连接；所述第九开关管的第二通路端与所述第八开关管的第一通路端相连接；
优选地，所述第二下拉与维稳模块包括：
第十开关管，所述第十开关管的控制端与所述第二节点相连接；所述第十开关管的第一通路端与所述第一自举模块相连接；所述第十开关管的第二通路端与第一低电平信号输入端相连接以接收第一低电平信号，
其中，所述第二低电平信号的电压低于所述第一低电平信号的电压。
优选地，所述第一自举模块包括：
第二开关管，所述第二开关管的控制端与所述第一节点相连接；所述第二开关管的第一通路端与第一时钟信号输入端相连接以接收所述第一时钟信号；所述第二开关管的第二通路端与本级驱动信号输出端相连接；
第一电容，所述第一电容的第一端与所述第一节点相连接，并与所述第二开关管的控制端相连接；所述第一电容的第二端与所述第二开关管的第二通路端相连接；
第十一开关管，所述第十一开关管的控制端与本级传递信号输出端相连接；所述第十一开关管的第一通路端与所述第一预充模块相连接；所述第十一开关管的第二通路端与所述本级驱动信号输出端和所述第一电容的第二端相连接第四开关管，所述第四开关管的控制端与所述第一节点相连接；所述第四开关管的第一通路端与所述第一时钟信号输入端相连接以接收所述第一时钟信号；所述第四开关管的第一通路端与所述第二开关管的第一通路端相连接；
第十四开关管，所述第十四开关管的控制端与所述第一节点相连接；所述第十四开关管的第一通路端与所述第四开关管的第二通路端相连接；所述第十四开关管的第二通路端与本级传递信号输出端相连接；
其中，所述第十一开关管的第二通路端为所述第十一开关管的源极端。
优选地，所述第二自举模块包括：
第七开关管，所述第七开关管的控制端与所述本级传递信号输出端相连接；所述第七开关管的第一通路端与所述下拉与维稳模块相连接；
第十五开关管，所述第十五开关管的控制端与所述本级传递信号输出端相连接；所述第十五开关管的第一通路端与所述第七开关管的第二通路端相连接；所述第十五开关管的第二通路端与第二低电平信号输入端相连接以接收第二低电平信号。
优选地，所述第一预充模块包括：
第一开关管，所述第一开关管的控制端与传递信号输入端相连接以接收传递信号，并将所述传递信号作为所述启动信号；所述第一开关管的第一通路端与驱动信号输入端相连接以接收驱动信号；
第三开关管，所述第三开关管的控制端与所述传递信号输入端相连接以接收所述传递信号，并将所述传递信号作为所述启动信号；所述第三开关管的第一通路端与所述第一开关管的第二通路端相连接；所述第三开关管的第二通路端与所述第一节点相连接。
优选地，所述第二预充模块包括：
第六开关管，所述第六开关管的控制端与所述传递信号输入端相连接以接收所述传递信号；所述第六开关管的第一通路端与所述第一下拉与维稳模块相连接；
第十三开关管，所述第十三开关管的控制端与所述传递信号输入端相连接以接收所述传递信号；所述第十三开关管的第一通路端与所述第六开关管的第二通路端相连接；所述第十三开关管的第二通路端与第一低电平信号输入端相连接以接收第一低电平信号。
根据本发明的另一方面，提供一种显示装置，包括如前所述的栅极驱动电路。
优选地，所述显示装置还包括数据驱动电路，用于提供多个灰阶数据；显示面板，包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，其中，所述栅极驱动电路用于提供多个栅极驱动信号；所述显示面板经由所述多条栅极线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，并经由所述多条数据线按列接收所述多个灰阶数据，提供给选定的像素单元以实现图像显示。
根据本发明实施例的栅极驱动电路及显示装置，设计有自举模块和下拉与维稳模块，能够适用于基于IGZO制程的栅极驱动电路。
根据本发明实施例的栅极驱动电路及显示装置，在自举模块中设计有第十一开关管，第十一开关管的栅极连接本级传递信号，第十一开关管的源极连接本级驱动信号，能够在自举时避免第一节点漏电。
根据本发明实施例的栅极驱动电路及显示装置，在下拉与维稳模块中设计有第二电容，第二节点和第三节点分别连接在第二电容的两端，只需要下拉第二节点就可以带动第三节点电压下拉关断，无需单独设计拉低第三节点电压的路径，大幅提升了电路的稳定性并降低了功耗。
根据本发明实施例的栅极驱动电路及显示装置，第三节点不与任何低电平连接，确保了第三节点不会因为电压变化(Vth shift)漏电失去维稳的作用，能够持续稳定的向第二节点提供电压。
根据本发明实施例的栅极驱动电路及显示装置，在自举时，第三节点为浮动状态，能够对第六开关管、第七开关管、第十三开关管和第十五开关管进行缩小设计，能够进一步降低第二节点的漏电。
根据本发明实施例的栅极驱动电路及显示装置，增强了电压变化的幅度，提高了电路的稳定性并降低了功耗。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本发明实施例的栅极驱动单元的示意性框图；
图2示出了根据本发明实施例的栅极驱动单元的电路示意图；
图3示出了根据本发明实施例的栅极驱动单元的架构示意图；
图4示出了根据本发明实施例的栅极驱动电路中的输入信号的时序图；
图5示出了根据本发明实施例的栅极驱动电路中的各个信号和节点的波形图；
图6示出了根据本发明实施例的栅极驱动电路中的4级栅极驱动单元的示意性框图；
图7示出了根据本发明另一实施例的栅极驱动电路中的n级栅极驱动单元的示意性框图；
图8示出了根据本发明实施例的栅极驱动电路的测试条件示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
图1示出了根据本发明实施例的栅极驱动单元的示意性框图。根据本发明实施例的栅极驱动电路包括级联的多个栅极驱动单元100，如图1所示，每个栅极驱动单元100包括预充模块、自举模块和下拉与维稳模块。其中，预充模块包括第一预充模块110和第二预充模块111；自举模块包括第一自举模块120和第二自举模块121；下拉与维稳模块包括第一下拉与维稳模块130和第二下拉与维稳模块131。
第一预充模块110与第一节点Q相连接，根据启动信号，对第一节点Q进行充电。
具体地讲，第一预充模块110与传递信号(Zn-1)输入端相连接以接收传递信号Zn-1，并将传递信号Zn-1作为启动信号。可选地，第一预充模块110与驱动信号(Gn-1)输入端相连接以接收驱动信号Gn-1，并将驱动信号Gn-1作为第二启动信号。可选地，第一预充模块110与驱动信号(Gn-1)输入端相连接以接收驱动信号Gn-1，并使用驱动信号Gn-1进行预充。
在本发明的可选实施例中，多个栅极驱动单元包括级联在第一级的起始级栅极驱动单元以及起始级栅极驱动单元之外的多个中间级栅极驱动单元。每个起始级栅极驱动单元的启动信号为栅极驱动电路的外部提供的第一外部启动信号；每个中间级栅极驱动单元的启动信号为前一级的栅极驱动单元提供的本级传递信号。
在本发明的可选实施例中，预充模块分别与驱动信号(Gn-1)输入端、传递信号(Zn-1)输入端和第一低电平信号(VGL1)输入端相连接以接收驱动信号Gn-1、传递信号Zn-1和第一低电平信号VGL1，输出端与第一节点Q和第二节点QB相连接以对第一节点Q和第二节点QB进行预充电或放电。
在本发明的可选实施例中，第一预充模块110根据驱动信号Gn-1和传递信号Zn-1对第一节点Q进行预充电，其中的驱动信号和传递信号例如为上级驱动信号(级联的上一级栅极驱动单元100提供的驱动信号)和上级传递信号(级联的上一级栅极驱动单元100提供的传递信号)。可选地，第一预充模块110在传递信号Zn-1的控制下，使用接收到的驱动信号Gn-1对第一节点Q进行预充电。
在本发明的可选实施例中，第二预充模块111与第二节点QB相连接，根据传递信号，对第二节点QB进行放电(充电)。具体地，第二预充模块111根据传递信号Zn-1和第一低电平信号VGL1对第二节点QB进行放电。可选地，第二预充模块111在传递信号Zn-1的控制下，使用接收到的第一低电平信号VGL1对第二节点QB进行放电。
第一自举模块120与第一节点Q相连接，根据第一时钟信号CLK1产生并输出本级传递信号Zn和本级驱动信号Gn。
第二自举模块121与第二低电平信号(VGL2)输入端相连接，根据第二低电平信号VGL2对第二节点QB进行自举。
具体地讲，自举模块分别与第一节点Q、第一时钟信号(CLK1)输入端和第二低电平信号(VGL2)输入端相连接以接收第一时钟信号CLK1和第二低电平信号VGL2，输出端输出本级驱动信号Gn和本级传递信号Zn。可选地，自举模块根据第一时钟信号CLK1和第二低电平信号VGL2产生并输出本级驱动信号Gn和本级传递信号Zn
第一下拉与维稳模块130分别与第一节点Q和自举模块相连接，根据第三时钟信号(CLK3)，稳定第一节点Q的信号和自举模块的信号。
第二下拉与维稳模块131分别与第一低电平信号(VGL1)输入端、第二节点QB和自举模块相连接，根据第一低电平信号稳定自举模块。可选地，第二下拉与维稳模块131分别与第一低电平信号输入端、第二节点和第一自举模块120相连接，根据第一低电平信号VGL1稳定第一自举模块120。
具体地讲，下拉与维稳模块分别与重置信号(Reset)输入端、第一直流电压(VDC)输入端、第三时钟信号(CLK3)输入端、第一低电平信号(VGL1)输入端和第二低电平信号(VGL2)输入端相连接以接收重置信号Reset、第一直流电压VDC、第三时钟信号CLK3、第一低电平信号VGL1和第二低电平信号VGL2，输出端与第一节点Q和自举模块相连接以进行下拉与维稳。
图2示出了根据本发明实施例的栅极驱动单元的电路示意图。如图2所示，预充模块包括第一开关管T1、第三开关管T3、第六开关管T6和第十三开关管T13。
具体地讲，第一预充模块110包括第一开关管T1和第三开关管T3。
第一开关管T1的控制端与传递信号(Zn-1)输入端相连接以接收传递信号Zn-1；第一开关管T1的第一通路端与驱动信号(Gn-1)输入端相连接以接收驱动信号Gn-1；第一开关管T1的第二通路端与第三开关管T3的第一通路端相连接，并与第十一开关管T11的第一通路端相连接。
第三开关管T3的控制端与传递信号(Zn-1)输入端相连接以接收传递信号Zn-1；第三开关管T3的第一通路端与第一开关管T1的第二通路端相连接；第三开关管T3的第二通路端与第一节点Q相连接。
第二预充模块111包括第六开关管T6和第十三开关管T13。第六开关管T6的控制端与传递信号(Zn-1)输入端相连接以接收传递信号Zn-1；第六开关管T6的第一通路端与第二节点QB相连接；第六开关管T6的第二通路端与第十三开关管T13的第一通路端相连接。
第十三开关管T13的控制端与传递信号(Zn-1)输入端相连接以接收传递信号Zn-1；第十三开关管T13的第一通路端与第六开关管T6的第二通路端相连接；第十三开关管T13的第二通路端与第一低电平信号(VGL1)输入端相连接以接收第一低电平信号VGL1。
自举模块包括第二开关管T2、第四开关管T4、第七开关管T7、第十一开关管T11、第十四开关管T14、第十五开关管T15和第一电容C1。
具体地讲，第一自举模块120包括第二开关管T2、第四开关管T4、第十一开关管T11、第十四开关管T14和第一电容C1。
第二开关管T2的控制端与第一节点Q相连接，并与第一电容的第一端相连接；第二开关管T2的第一通路端与第一时钟信号(CLK1)输入端相连接以接收第一时钟信号CLK1，并与第四开关管T4的第一通路端相连接；第二开关管T2的第二通路端与本级驱动信号(Gn)输出端相连接，并与第一电容C1的第二端和第二下拉与维稳模块131相连接。
第十一开关管T11的控制端与第一下拉与维稳模块130和本级传递信号(Zn)输出端相连接；第十一开关管T11的第一通路端与第一开关管T1的第二通路端相连接；第十一开关管T11的第二通路端与本级驱动信号(Gn)输出端相连接，并与第一电容C1的第二端和第二下拉与维稳模块131相连接。优选地，第十一开关管T11的栅极(Gate)与本级传递信号(Zn)输出端相连接；第十一开关管T11的源极(Source)与本级驱动信号(Gn)输出端相连接。
第四开关管T4的控制端与第一节点Q相连接；第四开关管T4的第一通路端与第一时钟信号(CLK1)输入端相连接以接收第一时钟信号CLK1，并与第二开关管T2的第一通路端相连接；第四开关管T4的第二通路端与第十四开关管T14的第一通路端相连接。
第十四开关管T14的控制端与第一节点Q相连接；第十四开关管T14的第一通路端与第四开关管T4的第二通路端相连接；第十四开关管T14的第二通路端与本级传递信号(Zn)输出端相连接。
第一电容C1的第一端与第一节点Q相连接，并与第二开关管的控制端相连接；第一电容C1的第二端与第二开关管T2的第二通路端相连接。
第二自举模块121包括第七开关管和第十五开关管T15。第七开关管的控制端与本级传递信号(Zn)输出端相连接；第七开关管T7的第一通路端与第二节点QB相连接；第七开关管T7的第二通路端与第十五开关管T15的第一通路端相连接。
第十五开关管T15的控制端与本级传递信号(Zn)输出端相连接；第十五开关管T15的第一通路端与第七开关管T7的第二通路端相连接；第十五开关管T15的第二通路端与第二低电平信号(VGL2)输入端相连接以接收第二低电平信号VGL2。
下拉与维稳模块包括第五开关管T5、第八开关管T8、第九开关管T9、第十开关管T10、第十二开关管T12、第十六开关管T16和第二电容C2。
具体地讲，第一下拉与维稳模块130包括第五开关管T5、第八开关管T8、第九开关管T9、第十二开关管T12、第十六开关管T16和第二电容C2。
第五开关管T5的控制端与第三时钟信号(CLK3)输入端相连接以接收第三时钟信号CLK3；第五开关管T5的第一通路端与第一直流电压(VDC)输入端相连接以接收第一直流电压VDC；第五开关管T5的第二通路端与第三节点QC相连接。
第十二开关管T12的控制端与第三节点QC相连接；第十二开关管T12的第一通路端与第一直流电压(VDC)输入端相连接以接收第一直流电压信号VDC；第十二开关管T12的第二通路端与第二节点QB相连接。
第十六开关管T16的控制端与重置信号(Reset)输入端相连接以接收重置信号Reset；第十六开关管T16的第一通路端与第一直流电压(VDC)输入端相连接以接收第一直流电压信号VDC；第十六开关管T16的第二通路端与第三节点QC相连接。
第八开关管T8的控制端与第二节点QB相连接；第八开关管T8的第一通路端与第一自举模块120相连接；第八开关管T8的第二通路端与第二低电平信号(VGL2)输入端相连接以接收第二低电平信号VGL2。
第九开关管T9的控制端与第二节点QB相连接；第九开关管T9的第一通路端与第一节点Q相连接；第九开关管T9的第二通路端与第八开关管T8的第一通路端相连接。
第二电容C2的第一端与第三节点QC相连接；第二电容C2的第二端与第二节点QB相连接。
第二下拉与维稳模块131包括第十开关管T10。
第十开关管T10的控制端与第二节点QB相连接；第十开关管T10的第一通路端与第一自举模块120相连接；第十开关管T10的第二通路端与第一低电平信号(VGL1)输入端相连接以接收第一低电平信号VGL1。
在本发明的上述实施例中，自举模块利用第十一开关管T11(栅极接本级传递信号端，源极接本级驱动信号端)的设计使得在自举时可以避免第一节点Q漏电。
在本发明的上述实施例中，在下拉与维稳模块加入第二电容C2，功用可以将原本在预充阶段拉低第三节点QC点电压的路径去除，只需要下拉第二节点QB点同时带动第三节点QC点电压下拉关断，这样设计减少了漏电路径大幅提升了电路稳定性及降低功耗。
在本发明的上述实施例中，第三节点QC点的设计不与任何低电平连接，确保了第三节点QC点不会因为电压变化(Vth shift)漏电失去维稳的作用，持续稳定的向第二节点QB点提供电压。
在本发明的上述实施例中，在自举时第三节点QC为浮动(floating)状态，使得第六开关管T6、第七开关管T7、第十三开关管T13和第十五开关管T15可以缩小设计，进一步降低第二节点QB点漏电。
图3示出了根据本发明实施例的栅极驱动单元的架构示意图。根据本发明实施例的栅极驱动电路包括级联的多个栅极驱动单元100，如图3所示，每个栅极驱动单元100包括驱动信号(Gn-1)输入端(级联的上一级栅极驱动单元100提供的驱动信号的输入端)、传递信号(Zn-1)输入端(级联的上一级栅极驱动单元100提供的传递信号的输入端)、第一时钟信号(CLK1)输入端、第三时钟信号(CLK3)输入端、第一直流电压(VDC)输入端、重置信号(Reset)输入端、第一低电平信号(VGL1)输入端、第二低电平信号(VGL2)输入端、本级驱动信号(Gn)输出端和本级传递信号(Zn)输出端。栅极驱动单元100上的输入端和输出端分别接收和输入相应的信号。
在本发明的可选实施例中，每一级栅极驱动单元100用于驱动显示装置(例如显示面板)上的一条对应的栅极线。在栅极驱动单元100为第n级栅极驱动单元的情况下，第n级栅极驱动单元用于驱动的显示装置上对应的一条栅极线由本级驱动信号(Gn)驱动；本级传递信号(Zn)用于控制下一级栅极驱动单元的预充电过程。
图4示出了根据本发明实施例的栅极驱动电路中的输入信号的时序图。如图4所示，时钟信号CLK1-CLK4均为方波信号，时钟周期为4T，占空比为1/4；重置信号Reset为单脉冲信号，高电平持续时间例如为3T；启动信号STV为单脉冲信号，高电平持续时间例如为T。T是预定时钟周期，例如为系统时钟信号的最小时钟周期或其整数倍。时钟信号CLK1-CLK4在启动信号STV的下降沿启动，相位依次延后T。重置信号Reset处于低电平时，输出的信号例如为第二低电平信号VGL2或与第二低电平信号VGL2的电压值相等。启动信号STV处于低电平时，输出的信号例如为第二低电平信号VGL 2或与第二低电平信号VGL2的电压值相等。时钟信号CLK1-CLK4处于低电平时，输出的信号例如为第一低电平信号VGL1或与第一低电平信号VGL1的电压值相等。可选地，重置信号Reset与启动信号STV间隔(如图中虚线所示)至少大于1T。
图5示出了根据本发明实施例的栅极驱动电路中的各个信号和节点的波形图。以下参照图2、图4和图5，以栅极驱动单元为第一级栅极驱动单元(Stage 1)为例对本发明实施例的栅极驱动单元的工作原理进行详细说明。其中，横坐标表示时间(s)，纵坐标表示信号电平(V)。
如上文所述，第一级栅极驱动单元(stage 1)的启动信号(STV)输入端接收启动信号STV，第一时钟信号(CLK1)输入端、第二时钟信号(CLK2)输入端、第三时钟信号(CLK3)输入端、第一低电平信号(VGL1)输入端、第二低电平信号(VGL2)输入端和第一直流电压(VDC)输入端，分别接收时钟信号CLK1-CLK4、第一低电平信号VGL1、第二低电平信号VGL2和第一直流电压VDC。下述的第一至第五阶段分别对应于图5中的标号1至5。其中启动信号STV即上文所述的栅极驱动电路的外部提供的第一外部启动信号。
在第一阶段，重置信号Reset将第三节点QC及第二节点QB充至高电平，打开第八开关管T8、第九开关管T9和第十开关管T10进行维稳。
在本发明的可选实施例中，在第一阶段，当重置信号Reset由低电平变为高电平时，第十六开关管T16导通，第一直流电压VDC对第三节点QC和第二节点QB进行充电，将第三节点QC和第二节点QB充至高电平。第二节点QB为高电平时，第八开关管T8、第九开关管T9和第十开关管T10导通。
在第二阶段，启动信号STV将第一开关管T1和第三开关管T3打开预充第一节点Q，同时将第六开关管T6和第十三开关管T13打开拉低第二节点QB至第一低电平信号VGL1的电压值，关掉第八开关管T8、第九开关管T9和第十开关管T10。第二节点QB拉低时由第二电容C2耦合将第三节点QC同时拉低至低电平。
在本发明的可选实施例中，在第二阶段，在重置信号Reset由低电平变为高电平、又从高电平变为低电平后，即单脉冲的重置信号结束后，启动信号STV由低电平变为高电平，需要说明的是，此处的启动信号对应于图2中的传递信号Zn-1和驱动信号Gn-1，第一开关管T1和第三开关管T3导通，预充第一节点Q。启动信号STV由低电平变为高电平，第六开关管T6和第十三开关管T13导通，第一低电平信号VGL1将第二节点QB的电压拉低至第一低电平信号VGL1的电压值，可选地，第一低电平信号VGL1的电压为-10V。第二节点QB的电压被拉低后，第八开关管T8、第九开关管T9和第十开关管T10关断。第二节点QB的电压拉低时，在第二电容C2的耦合作用下，第三节点QC同时拉低至低电平。
在第三阶段，第二开关管T2经由前面预充已经开启，第一时钟信号CLK1从低电平升高为高电平藉由第一电容C1自举作用将第一节点Q拉高，经由第二开关管T2输出驱动信号G1，经由第四开关管T4和第十四开关管T14输出传递信号Z1。输出传递信号Z1波形将第七开关管T7和第十五开关管T15打开将第二节点QB拉至电压更低的第二低电平信号VGL2的电压值，确保自举不漏电。
在本发明的可选实施例中，在第三阶段，第二开关管T2经由前面的预充已经开启。第一时钟信号CLK1从低电平升高为高电平，藉由第一电容C1的自举作用将第一节点Q的电压拉高。第一时钟信号CLK1经由第二开关管T2输出本级驱动信号G1。第一节点Q的电压为高电平，第四开关管T4和第十四开关管T14导通，第一时钟信号(CLK1)经由第四开关管T4和第十四开关管T14输出本级传递信号Z1。在本级传递信号Z1的作用下，第七开关管T7和第十五开关管T15导通，第二低电平信号(VGL2)经由第五开关管T5和第十五开关管T15将第二节点QB处的电压拉低至第二低电平信号VGL2的电压值，以确保自举不漏电。优选地，第二低电平信号VGL2的电压低于第一低电平信号VGL1的电压。
在第四阶段，由于此时第一时钟信号CLK1由高变低，通过第一电容C1将第一节点Q耦合下来，此时第一节点Q尚未完全关闭，第一时钟信号CLK1通过第二开关管T2将本级驱动信号G1和通过第四开关管T4，第十四开关管T14将本级传递信号Z1拉低至第一低电平信号VGL1的电压值。当本级传递信号Z1变为低电平时关断第七开关管T7和第十五开关管T15。
在本发明的可选实施例中，在第四阶段，此时的第一时钟信号CLK1由高电平变化为低电平，通过第一电容C1将第一节点Q的电压耦合下来。此时第一节点Q尚未完全关闭，电压尚未变为低电平，第二开关管T2尚未关断，第一时钟信号CLK1通过第二开关管T2将本级驱动信号G1拉低至第一低电平信号VGL1的电压值；第一节点Q尚未完全关闭，电压尚未变为低电平，第四开关管T4和第十四开关管T14尚未关断，第一时钟信号CLK1通过第四开关管T4和第十四开关管T14将本级传递信号Z1拉低至第一低电平信号VGL1的电压值。当本级传递信号Z1变为低电平时，第七开关管T7和第十五开关管T15关断。
在第五阶段，当第三时钟信号CLK3从低电平变为高电平时，打开第五开关管T5，并对第三节点QC充电至高电平，然后打开第十二开关管T12对第二节点QB充电。同时间第二节点QB经由第二电容C2将第三节点QC电压快速提高，第二节点QB将第八开关管T8、第九开关管T9和第十开关管T10打开进行维稳。
在本发明的可选实施例中，在第五阶段，当第三时钟信号CLK3从低电平变为高电平时，第五开关管T5导通，第一直流电压VDC对第三节点QC充电至高电平。第三节点QC为高电平时，第十二开关管T12导通，第一直流电压VDC对第二节点QB充电；同一时间，第二节点QB经由第二电容C2将第三节点QC的电压快速提高。第二节点QB为高电平，第八开关管T8、第九开关管T9和第十开关管T10导通，进行维稳。
图6示出了根据本发明实施例的栅极驱动电路中的4级栅极驱动单元的示意性框图。
根据本发明实施例的栅极驱动电路例如应用于显示装置。显示装置包括栅极驱动电路和显示面板，显示面板上例如包括排列成阵列的多个像素单元，每个像素单元包含像素电极以及用于导通或关断该像素电极的晶体管，所述晶体管例如为薄膜晶体管(thin-film transistor，TFT)。在显示面板中，位于同一行(所述“行”例如为横向方向)的像素单元中的各晶体管的栅极相连并向显示面板的边缘区域引出一条栅极线，从而形成栅极线Gate 1至Gate 4。
如图6所示，根据本发明实施例的栅极驱动电路例如是GIA电路(gate driverinarray，栅极驱动集成于阵列电路)，包括依次级联的多个(图示4个)栅极驱动单元。本实施例以4个为例进行说明，但不限于此。该4个栅极驱动单元分别与显示面板上的栅极线Gate1～Gate 4对应相连。经由栅极线按行选择显示面板上的像素单元。经由数据线按列提供相应的灰阶信号以实现图像显示。
结合图2、图3和图6所示，根据本发明实施例的栅极驱动电路包括级联的多个栅极驱动单元，每一级(第n级)栅极驱动单元与上一级(第n-1级)栅极驱动单元的本级驱动信号Gn-1输出端和本级传递信号Zn-1输出端相连接，以接收驱动信号Gn-1和传递信号Zn-1。
图7示出了根据本发明另一实施例的栅极驱动电路中的n级栅极驱动单元的示意性框图。如图7所示，根据本发明另一实施例的栅极驱动电路为双侧结构，所述n个栅极驱动单元分别级联设置于显示面板的两侧。如图所示，左侧为与奇数行栅极线G1、G3、G5、……、Gn-1相连接的栅极驱动单元stage 1、stage 3、stage 5、……、stagen-1；右侧为与偶数行栅极线G2、G4、G6、……、Gn相连接的栅极驱动单元stage 2、stage 4、stage 6、……、stagen。每一级(第n级)栅极驱动单元与上两级(第n-2级)栅极驱动单元的本级驱动信号Gn-2输出端和本级传递信号Zn-2输出端相连接，以接收驱动信号Gn-2和传递信号Zn-2。
图8示出了根据本发明实施例的栅极驱动电路的测试条件示意图。在如图8所示的测试条件下进行仿真测试，结果表明，第八开关管T8、第九开关管T9、第十开关管T10和第十二开关管T12长期正偏压；第一开关管T1、第二开关管T2、第三开关管T3、第四开关管T4、第六开关管T6、第七开关管T7、第十一开关管T11、第十三开关管T13、第十四开关管T14、第十五开关管T15和第十六开关管T16长期负偏压。
根据本发明的另一方面，提供一种显示装置，包括如前所述的栅极驱动电路。
在本发明的可选实施例中，显示装置包括如前所述的栅极驱动电路，用于提供多个栅极驱动信号。数据驱动电路，用于提供多个灰阶数据。显示面板，包括排列成阵列的多个像素单元以及多条栅极线和多条数据线。其中，显示面板经由多条栅极线接收多个栅极驱动信号，从而按行选择多个像素单元，以及经由多条数据线按列接收多个灰阶数据，从而提供给选定的像素单元以实现图像显示。
根据本发明实施例的栅极驱动电路及显示装置，设计有自举模块和下拉与维稳模块，能够适用于基于IGZO制程的栅极驱动电路。
根据本发明实施例的栅极驱动电路及显示装置，强化了电压变化幅度(Vth shiftmargin)提高稳定性和降低功耗。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种栅极驱动电路，包括级联的多个栅极驱动单元，所述栅极驱动单元分别包括预充模块、自举模块和下拉与维稳模块，其特征在于，所述预充模块包括：
第一预充模块，与第一节点相连接，根据启动信号，对所述第一节点进行充电；以及
第二预充模块，与第二节点相连接，根据传递信号，对所述第二节点进行放电；
所述自举模块包括：
第一自举模块，与所述第一节点相连接，根据第一时钟信号产生并输出本级传递信号和本级驱动信号；以及
第二自举模块，与第二低电平信号输入端相连接，根据第二低电平信号对所述第二节点进行自举；
所述下拉与维稳模块包括：
第一下拉与维稳模块，分别与所述第一节点和所述自举模块相连接，根据第三时钟信号，稳定所述第一节点的信号和所述自举模块的信号；以及
第二下拉与维稳模块，分别与第一低电平信号输入端、所述第二节点和所述自举模块相连接，根据第一低电平信号稳定所述自举模块。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述多个栅极驱动单元包括级联在第一级的起始级栅极驱动单元以及所述起始级栅极驱动单元之外的多个中间级栅极驱动单元，
每个所述起始级栅极驱动单元的所述启动信号为所述栅极驱动电路的外部提供的第一外部启动信号；
每个所述中间级栅极驱动单元的所述启动信号为前一级的所述栅极驱动单元提供的所述本级传递信号。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉与维稳模块包括：
第十六开关管，所述第十六开关管的控制端与重置信号输入端相连接以接收重置信号；所述第十六开关管的第一通路端与第一直流电压输入端相连接以接收第一直流电压信号；所述第十六开关管的第二通路端与第三节点相连接；
第二电容，所述第二电容的第一端与所述第三节点相连接；所述第二电容的第二端与第二节点相连接；
第五开关管，所述第五开关管的控制端与所述第三时钟信号输入端相连接以接收第三时钟信号；所述第五开关管的第一通路端与所述第一直流电压输入端相连接以接收所述第一直流电压；所述第五开关管的第二通路端与所述第三节点相连接；
第十二开关管，所述第十二开关管的控制端与所述第三节点相连接；所述第十二开关管的第一通路端与所述第一直流电压输入端相连接以接收所述第一直流电压信号；所述第十二开关管的第二通路端与所述第二节点相连接；
第八开关管，所述第八开关管的控制端与所述第二节点相连接；所述第八开关管的第一通路端与所述自举模块相连接；所述第八开关管的第二通路端与第二低电平信号输入端相连接以接收第二低电平信号；
第九开关管，所述第九开关管的控制端与所述第二节点相连接；所述第九开关管的第一通路端与所述第一节点相连接；所述第九开关管的第二通路端与所述第八开关管的第一通路端相连接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二下拉与维稳模块包括：
第十开关管，所述第十开关管的控制端与所述第二节点相连接；所述第十开关管的第一通路端与所述第一自举模块相连接；所述第十开关管的第二通路端与第一低电平信号输入端相连接以接收第一低电平信号，其中，所述第二低电平信号的电压低于所述第一低电平信号的电压。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一自举模块包括：
第二开关管，所述第二开关管的控制端与所述第一节点相连接；所述第二开关管的第一通路端与第一时钟信号输入端相连接以接收所述第一时钟信号；所述第二开关管的第二通路端与本级驱动信号输出端相连接；
第一电容，所述第一电容的第一端与所述第一节点相连接，并与所述第二开关管的控制端相连接；所述第一电容的第二端与所述第二开关管的第二通路端相连接；
第十一开关管，所述第十一开关管的控制端与本级传递信号输出端相连接；所述第十一开关管的第一通路端与所述第一预充模块相连接；所述第十一开关管的第二通路端与所述本级驱动信号输出端和所述第一电容的第二端相连接；
第四开关管，所述第四开关管的控制端与所述第一节点相连接；所述第四开关管的第一通路端与所述第一时钟信号输入端相连接以接收所述第一时钟信号；所述第四开关管的第一通路端与所述第二开关管的第一通路端相连接；
第十四开关管，所述第十四开关管的控制端与所述第一节点相连接；所述第十四开关管的第一通路端与所述第四开关管的第二通路端相连接；所述第十四开关管的第二通路端与本级传递信号输出端相连接；
其中，所述第十一开关管的第二通路端为所述第十一开关管的源极端。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二自举模块包括：
第七开关管，所述第七开关管的控制端与所述本级传递信号输出端相连接；所述第七开关管的第一通路端与所述下拉与维稳模块相连接；
第十五开关管，所述第十五开关管的控制端与所述本级传递信号输出端相连接；所述第十五开关管的第一通路端与所述第七开关管的第二通路端相连接；所述第十五开关管的第二通路端与第二低电平信号输入端相连接以接收第二低电平信号。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一预充模块包括：
第一开关管，所述第一开关管的控制端与传递信号输入端相连接以接收传递信号，并将所述传递信号作为所述启动信号；所述第一开关管的第一通路端与驱动信号输入端相连接以接收驱动信号；
第三开关管，所述第三开关管的控制端与所述传递信号输入端相连接以接收所述传递信号，并将所述传递信号作为所述启动信号；所述第三开关管的第一通路端与所述第一开关管的第二通路端相连接；所述第三开关管的第二通路端与所述第一节点相连接。
8.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二预充模块包括：
第六开关管，所述第六开关管的控制端与所述传递信号输入端相连接以接收所述传递信号；所述第六开关管的第一通路端与所述第一下拉与维稳模块相连接；
第十三开关管，所述第十三开关管的控制端与所述传递信号输入端相连接以接收所述传递信号；所述第十三开关管的第一通路端与所述第六开关管的第二通路端相连接；所述第十三开关管的第二通路端与第一低电平信号输入端相连接以接收第一低电平信号。
9.一种显示装置，其特征在于，包括如权利1-8中任一项所述的栅极驱动电路。
10.根据权利要求9所述的显示装置，其特征在于，所述显示装置还包括：
数据驱动电路，用于提供多个灰阶数据；
显示面板，包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，
其中，所述栅极驱动电路用于提供多个栅极驱动信号；
所述显示面板经由所述多条栅极线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，并经由所述多条数据线按列接收所述多个灰阶数据，提供给选定的像素单元以实现图像显示。
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