JP2006190437A - シフトレジスタ及びその駆動方法 - Google Patents

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Abstract

【課題】誤動作及び破損を防止できるシフトレジスタ及びその駆動方法を提供する。
【解決手段】本発明に係るシフトレジスタは、第１電圧供給源と、前段の出力信号と、後段の出力信号と、第１乃至第４クロック信号の何れか３つとを用いて出力信号ラインを介して出力信号を出力する複数のステージを持つシフトレジスタにおいて、Ｑノードの論理値に応答して、第１クロック信号を出力信号ラインを介して出力するトランジスタと、Ｑｂノードの論理値に応答して第１電圧供給源からの供給電圧を出力信号ラインに供給するためのトランジスタと、前段の出力信号及び後段の出力信号の何れか一つに応答してＱノードの論理値を制御するＱノード制御部と、出力信号がロー状態の場合、第２クロック信号、第３クロック信号及びＱノードの論理値の何れか一つを用いて、Ｑｂノードの論理値がロー及びハイを繰返すように制御するＱｂノード制御部とを含む。
【選択図】図５

Description

本発明は、表示装置の駆動回路に関し、特に、誤動作及び破損を防止できるシフトレジスタ及びその駆動方法に関する。
最近、陰極線管の短所である重さと体積を低減できる各種の平板表示装置が開発されつつある。こうした平板表示装置としては、液晶表示装置、電界放出ディスプレイ、プラズマディスプレイパネル及び電界発光表示素子などがある。
このような平板表示装置のうち、液晶表示装置(以下“ＬＣＤ”という)は、軽量、薄型、低消費電力駆動などの特徴により、その応用範囲が益々拡大されつつある。これに伴い、ＬＣＤは、事務自動化機器やオーディオ／ビデオ機器などに利用されている。
通常のＬＣＤは、電界を用いた液晶の光透過率の調節により画像を表示する。このために、ＬＣＤは、液晶セルがマトリクス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
液晶パネルは、ゲートラインとデータラインとが交差するように配列され、そのゲートラインとデータラインの交差により作られた領域に液晶セルが位置する。この液晶パネルには、液晶セルの各々に電界を印加するための画素電極と共通電極とが具備される。画素電極は、スイッチング素子である薄膜トランジスタと接続される。この薄膜トランジスタは、データドライバとゲートドライバの信号によって画像データを画素電極に供給する。
駆動回路は、ゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータドライバとを備える。ゲートドライバは、スキャン信号をゲートラインに順次供給して液晶パネル上の液晶セルを１ラインずつ順次駆動する。データドライバは、ゲートラインの何れか一つにゲート信号が供給される毎にデータラインの各々にビデオ信号を供給する。これにより、ＬＣＤは、液晶セル毎にビデオ信号によって画素電極と共通電極との間に印加される電界により、光透過率を調節することにより画像を表示する。
これらのゲートラインは、液晶マトリクスの水平ライン(ゲートライン)として、シフトレジスタ回路から供給されるゲート信号により選択される。
図１は、ゲートドライバのシフトレジスタを簡単に示す図、図２は、各ゲートラインに印加されるゲート信号を示す図である。
図１及び図２を参照すれば、ゲートドライバは、クロック信号発生源からのクロック信号を供給するためのクロック信号ライン、ゲート信号を供給するためのシフトレジスタ(ＳＲ１〜ＳＲｎ)及びゲートラインを備える。
クロック信号ラインは、複数のラインからなり、シフトレジスタの一端に接続される。このクロック信号ラインは、図示しないクロック信号発生源から供給されるクロック信号をシフトレジスタに提供する。
シフトレジスタ(ＳＲ１〜ＳＲｎ)は、クロック信号に同期して１ラインずつ液晶セルを選択するためのゲート信号をゲートライン(Ｇ１〜Ｇｎ)に提供する。このために、シフトレジスタ(ＳＲ１〜ＳＲｎ)は、クロック信号ライン、ゲートラインと接続される。このシフトレジスタの第一のシフトレジスタにはゲート信号を発生するためのスタートパルス(ＳＴＡＲＴ)が供給され、各シフトレジスタの出力端は後段のステージの入力端と接続される。これにより、前段のシフトレジスタの出力は後段のシフトレジスタのスタートパルスとして用いられる。
スタートパルスとクロック信号により各ゲートライン(Ｇ１〜Ｇｎ)に供給されるゲート信号は、図２に示すように、各ゲートライン(Ｇ１〜Ｇｎ)毎にシフトされて供給され、これにより、１ラインずつの液晶セルラインを選択することになる。
図３は、図１のシフトレジスタ(ＳＲ)を駆動するための駆動波形を簡略に示す図である。
図３には、スイッチング信号発生器の第１出力端(Ｑ)、第２出力端(Ｑｂ)、第１クロック信号ライン(ＣＬＫ１)及びゲート出力端(Ｖｇ)の信号波形を示す。ゲートライン(Ｇｎ)にはシフトレジスタのトランジスタ(Ｔｕｐ、Ｔｄｏｗｎ)が連結される。第１出力端(Ｑ)はハイ(ｈｉｇｈ又は１)論理値、第２出力端(Ｑｂ)はロー(Ｌｏｗ又は０)論理値を持つと、第１クロック信号ライン(ＣＬＫ１)からのクロック信号がゲート出力端(Ｖｇ)を介して出力される。反対に、第１出力端(Ｑ)はロー論理値、第２出力端(Ｑｂ)はハイ論理値を持つと、第１クロック信号ライン(ＣＬＫ１)のクロック信号がハイ論理値を持っても、ゲート出力端(Ｖｇ)にはクロック信号が出力されない。しかし、ゲート出力端(Ｖｇ)を介してゲートライン(Ｇｎ)に信号が供給される期間は、ゲート出力端(Ｖｇ)に出力のない期間に比べて非常に短い。すなわち、大部分の期間(約９０％)に第２出力端(Ｑｂ)はハイ論理値を持つ。これは、ゲート信号がロー論理値を持つのに必須なためである。
ところが、薄膜トランジスタのゲート端子、すなわち第２出力端(Ｑｂ)に持続的に高電圧が印加されると、薄膜トランジスタの閾値電圧が上昇し、動作特性が悪くなる。
図４は、時間の経過に従う閾値電圧の上昇を示す図である。
図４を参照すれば、座標の縦軸は薄膜トランジスタの閾値電圧又は累積電圧を示し、横軸は時間の経過を示す。ゲート出力端(Ｖｇ)の出力をローで保持するために第２出力端(Ｑｂ)に持続的に電圧を印加すると、同図に示すように、閾値電圧が上昇する。このように、長時間の使用により閾値電圧が上昇すれば、薄膜トランジスタは継続劣化する。つまり、第２出力端(Ｑｂ)に持続的に電圧が印加されると、薄膜トランジスタの劣化による誤動作や素子の破損が発生するという問題点がある。
従って、本発明は、薄膜トランジスタの劣化による誤動作及び破損を防止できるシフトレジスタ及びその駆動方法を提供するものである。
前記目的を達成するために、本発明に係るシフトレジスタは、第１電圧供給源、前段の出力信号、後段の出力信号及び第１乃至第４クロック信号中何れか３つを用いて出力信号ラインを介して出力信号を出力する複数のステージを持つシフトレジスタにおいて、Ｑノードの論理値に応答して、前記第１クロック信号を前記出力信号ラインを介して出力するトランジスタと、Ｑｂノードの論理値に応答して、前記第１電圧供給源からの供給電圧を前記出力信号ラインに供給するためのトランジスタと、前記前段の出力信号及び前記後段の出力信号の何れか一つに応答して、Ｑノードの論理値を制御するＱノード制御部と、前記出力信号ラインがロー状態の場合、第２クロック信号、第３クロック信号及び前記Ｑノードの論理値の何れか一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御するＱｂノード制御部とを含む。
また、他の発明に係るシフトレジスタは、前段のステージの出力信号に応答して、後段のステージで出力信号を発生させるシフトレジスタにおいて、Ｑノードの論理値に応答して、第１クロック信号を出力信号ラインを介して出力するトランジスタと、Ｑｂノードの論理値に応答して、第１電圧供給源からの供給電圧を前記出力信号ラインに供給するためのトランジスタと、前記前段のステージの出力信号と前記後段のステージの出力信号中何れか一つに応答して、前記Ｑノードの論理値を制御するＱノード制御部と、前記出力信号がロー状態の場合、第２クロック信号及び前記Ｑノードの論理値中少なくとも一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御するＱｂノード制御部とを備え、前記Ｑｂノードの論理値がハイとなる期間は、前記第１クロック信号がハイとなる期間を含む。
また、本発明に係るシフトレジスタの駆動方法は、前段のステージの出力信号に応答して、後段のステージで出力信号を発生させるシフトレジスタの駆動方法において、Ｑノードの論理値に応答して、第１クロック信号を出力信号ラインを介して出力する段階と、Ｑｂノードの論理値に応答して、第１電圧供給源からの供給電圧を前記出力信号ラインに供給する段階と、前記前段のステージの出力信号と前記後段のステージの出力信号中何れか一つに応答して、前記Ｑノードの論理値を制御する段階と、前記出力信号がロー状態の場合、第２クロック信号と前記Ｑノードの論理値中少なくとも一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御する段階とを含み、前記Ｑｂノードの論理値がハイとなる期間は、前記第１クロック信号がハイとなる期間を含む。
さらに、さらに他の発明に係るシフトレジスタは、第１電圧供給源を用いて出力信号を介した出力信号と、前段の出力信号と、後段の出力信号及び３つの複数のクロック信号を出力する複数のシフトレジスタステージと、Ｑノードの論理値に応答して、前記出力信号ラインを介した前記複数のクロック信号中一つを出力する第１スイッチと、Ｑｂノードの論理値に応答して、前記第１供給電圧源からの供給電圧を前記出力信号ラインに供給する第２スイッチと、前記前段の出力信号中何れか一つに応答して、前記Ｑノードの論理値を制御するＱノード制御部と、前記複数のクロック信号中少なくとも一つを用いて、ローとハイを繰返すように前記Ｑｂノードの論理値を制御し、前記出力信号ラインがロー状態の場合、第１ノードの論理値を制御するＱｂノード制御部とを含む。
本発明に係るシフトレジスタは、第２出力端にハイ論理値とロー論理値が繰返されるように供給電圧を提供する。これにより、本発明に係るシフトレジスタは、第２出力端の累積電圧を周期的に減少させることで、第２出力端の累積電圧ストレスを正常な動作範囲に保持させることができる。よって、本発明のシフトレジスタは、第２出力端の累積電圧ストレスに従う劣化によるシフトレジスタの誤動作を防止でき、劣化による回路及び素子の破損を防止できる。
以下、添付図面に基づき、本発明の好適な実施の形態を詳細に説明する。
実施の形態１
図５は、本発明の実施の形態１による４相シフトレジスタを示す図であって、図５に示すシフトレジスタは、従属的に接続された第１乃至第ｎステージを備える。また、図６は、図５に示す本発明の実施の形態１による各ステージを示す回路図である。
図５及び図６を参照すれば、本発明の実施の形態１によるシフトレジスタは、ｎ個のステージ(ＳＴＲ１〜ＳＴＲｎ)を備える。これらのｎ個のステージ(ＳＴＲ１〜ＳＴＲｎ)の出力ラインは負荷回路１０の入力端に各々接続される。ここで、出力端(Ｖｏｕｔ)と連結した回路は負荷回路１０を等価的に示すものである。
第１ステージ(ＳＴＲ１)には、図示しないタイミング制御部からスタートパルス(Ｖｓｔａｒｔ)が供給され、第１乃至第ｎ-１ステージ(ＳＴＲ１〜ＳＴＲｎ-１)の出力信号(Ｖｏｕｔ１〜Ｖｏｕｔｎ-１)は、各々後段のステージにスタートパルスとして供給される。このシフトレジスタ回路の入力信号は、所定の周期を持ち、図示しないクロック発生器及び電源回路から印加される。この入力信号は、第１乃至第４クロック信号(ＣＬＫ１〜ＣＬＫ４)、供給電圧(ＶＤＤ)及び基底電圧(ＶＳＳ)を含む。
第１乃至第ｎステージ(ＳＴＲ１〜ＳＴＲｎ)の各々は、第ｎステージ(ＳＴＲｎ)に後段の出力が入力されない以外は、全て同様な回路構成を持つ。よって、以下、第１ステージ(ＳＴＲ１)のみを例として、第１乃至第ｎステージ(ＳＴＲ１〜ＳＴＲｎ）を説明する。
第１ステージ(ＳＴＲ１)は、図６に示すように、第１電圧供給ライン(ＶＳＳ)と、第２電圧供給ライン(ＶＤＤ)と、第１乃至第４クロック信号ライン(ＣＬＫ１〜ＣＬＫ４)と、前段の出力信号供給ライン(又はスタートパルス供給ライン、Ｖｓｔａｒｔ)と、第１ノード(Ｎ１)、前段の出力信号供給ライン(Ｖｓｔａｒｔ)とＱノード(Ｑ)との間に接続された第１ＮＭＯＳトランジスタ(Ｔ１)と、第４クロック信号ライン(ＣＬＫ４)、第２電圧供給ライン(ＶＤＤ)及びＱｂノード(Ｑｂ)間に接続された第２ＮＭＯＳトランジスタ(Ｔ２)と、後段の出力信号(Ｖｏｕｔ２)、第１電圧供給ライン(ＶＳＳ)及びＱノード(Ｑ)間に接続された第３ＮＭＯＳトランジスタ(Ｔ３)と、Ｑノード(Ｑ)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第４ＮＭＯＳトランジスタ(Ｔ４)と、第２クロック信号ライン(ＣＬＫ２)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第５ＮＭＯＳトランジスタ(Ｔ５)と、第１ノード(Ｎ１)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第６ＮＭＯＳトランジスタ(Ｔ６)と、Ｑノード(Ｑ)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第７ＮＭＯＳトランジスタ(Ｔ７)と、第１クロック信号ライン(ＣＬＫ１)、Ｑノード(Ｑ)及び出力信号(Ｖｏｕｔ)間に接続された第８ＮＭＯＳトランジスタ(Ｔ８)と、第１電圧供給ライン(ＶＳＳ)、Ｑｂノード(Ｑｂ)及び出力信号(Ｖｏｕｔ)間に接続された第９ＮＭＯＳトランジスタ(Ｔ９)とを備える。
第１乃至第７ＮＭＯＳトランジスタ(Ｔ１〜Ｔ７)は、出力を制御するための制御部であり、第８及び第９ＮＭＯＳトランジスタ(Ｔ８、Ｔ９)は、第１クロック信号(ＣＬＫ１)を出力するための出力バッファ部である。
制御部は、Ｑノード(Ｑ)の充放電を制御するためのＱノード(Ｑ)充放電制御部と、Ｑｂノード(Ｑｂ)の充放電を制御するためのＱｂノード(Ｑｂ)充放電制御部とを含む。Ｑノード(Ｑ)充放電制御部は、第１、第３及び第４ＮＭＯＳトランジスタ(Ｔ１、Ｔ３、Ｔ４)であり、Ｑノード(Ｑ)充電部とＱノード(Ｑ)放電部とを含む。Ｑノード(Ｑ)充電部は、前段の出力信号ライン(ＶＳＴＡＲＴ)からの前段の出力信号(Ｖｏｕｔ)またはスタートパルスにより、Ｑノード(Ｑ)を充電する第１ＮＭＯＳトランジスタ(Ｔ１)を含む。Ｑノード(Ｑ)放電部は、後段の出力信号ライン(Ｖｏｕｔ２)からの出力信号によりＱノード(Ｑ)に充電された電圧を放電させる第３ＮＭＯＳトランジスタ(Ｔ３)と、Ｑｂノード(Ｑｂ)に充電された電圧によりＱノード(Ｑ)に充電された電圧を放電させる第４ＮＭＯＳトランジスタ(Ｔ４)とを含む。
Ｑｂノード(Ｑｂ)充放電制御部は、第２、第５、第６及び第７ＮＭＯＳトランジスタ(Ｔ２、Ｔ５、Ｔ６、Ｔ７)を含み、Ｑｂノード(Ｑｂ)充電部とＱｂノード(Ｑｂ)放電部とを含む。
Ｑｂノード(Ｑｂ)充電部は、第４クロック信号(ＣＬＫ４)に応答して、第２電圧供給ライン(ＶＤＤ)からの供給電圧をＱｂノード(Ｑｂ)に充電させる第２ＮＭＯＳトランジスタ(Ｔ２)を含む。
Ｑｂノード(Ｑｂ)放電部は、スタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号(Ｖｏｕｔ)によりＱｂノード(Ｑｂ)に充電された電圧を放電させる第６ＮＭＯＳトランジスタ(Ｔ６)と、Ｑノード(Ｑ)に充電された電圧によりＱｂノード(Ｑｂ)に充電された電圧を放電させる第７ＮＭＯＳトランジスタ(Ｔ７)と、第２クロック信号ライン(ＣＬＫ２)からのクロック信号によりＱｂノード(Ｑｂ)に充電された電圧を放電させる第５ＮＭＯＳトランジスタ(Ｔ５)とを含む。
第１乃至第４クロック信号 (ＣＬＫ１〜ＣＬＫ４)の各々は、同じ周期を持ち、第２クロック信号(ＣＬＫ２)は第１クロック信号(ＣＬＫ１)に対し、第３クロック信号(ＣＬＫ３)は第２クロック信号(ＣＬＫ２)に対し、第４クロック信号(ＣＬＫ４)は第３クロック信号(ＣＬＫ３)に対し、所定の遅延された間隔をおいて供給される。これにより、第１クロック信号(ＣＬＫ１)がハイレベル(Ｈｉｇｈ又は１)の場合、第２乃至第４クロック信号(ＣＬＫ２〜ＣＬＫ４)はローレベル(Ｌｏｗ又は０)となる。これにより、第１乃至第４クロック信号(ＣＬＫ１〜ＣＬＫ４)の各々の立上がりエッジは所定間隔を持つことになる。このような第１乃至第４クロック信号ライン(ＣＬＫ１〜ＣＬＫ４)は、出力信号ライン(Ｖｏｕｔ)に出力信号(Ｖｏｕｔ１)を供給したり、ステージに充電された電圧を放電させるための信号として使用される。
第１電圧供給ライン(ＶＳＳ)には図示しない電圧源からローレベル(Ｌ)の電圧が供給され、第２電圧供給ライン(ＶＤＤ)には図示しない電圧源からハイレベル(Ｈ)の電圧が供給される。
第１ＮＭＯＳトランジスタ(Ｔ１)は、前段の出力信号(Ｖｏｕｔ)又は図示しないタイミング制御部からのスタートパルス(Ｖｓｔａｒｔ)により、Ｑノード(Ｑ)に前段の出力信号(Ｖｏｕｔ)又はスタートパルス(Ｖｓｔａｒｔ)を充電する。
第２ＮＭＯＳトランジスタ(Ｔ２)は、第４クロック信号(ＣＬＫ４)に応答して第２電圧供給ライン(ＶＤＤ)からの電圧をＱｂノード(Ｑｂ)に充電する。
第３ＮＭＯＳトランジスタ(Ｔ３)は、後段の出力信号(Ｖｏｕｔ)に応答してＱノード(Ｑ)に充電された電圧を放電する。この第３ＮＭＯＳトランジスタ(Ｔ３)は、Ｑノード(Ｑ)の放電を制御して、出力バッファ部の第８ＮＭＯＳトランジスタ(Ｔ８)と、制御部の第７ＮＭＯＳトランジスタ(Ｔ７)とのオン／オフを制御する。
第４ＮＭＯＳトランジスタ(Ｔ４)は、Ｑｂノード(Ｑｂ)に充電された電圧に応答してＱノード(Ｑ)に充電された電圧を放電する。この第４ＮＭＯＳトランジスタ(Ｔ４)は、Ｑノード(Ｑ)の放電を制御して、出力バッファ部の第８ＮＭＯＳトランジスタ(Ｔ８)と、制御部の第７ＮＭＯＳトランジスタ(Ｔ７)とのオン／オフを制御する。
第５ＮＭＯＳトランジスタ(Ｔ５)は、第２クロック信号ライン(ＣＬＫ２)からのクロック信号に応答してＱｂノード(Ｑｂ)に充電された電圧を放電する。
第６ＮＭＯＳトランジスタ(Ｔ６)は、スタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号(Ｖｏｕｔ)により、Ｑｂノード(Ｑｂ)に充電された電圧を放電する。
第７ＮＭＯＳトランジスタ(Ｔ７)は、Ｑノード(Ｑ)に充電された電圧に応答してＱｂノード(Ｑｂ)に充電された電圧を放電する。
第８ＮＭＯＳトランジスタ(Ｔ８)は、Ｑノード(Ｑ)に充放電される電圧に応答して、第１クロック信号ライン(ＣＬＫ１)からのクロック信号が出力信号(Ｖｏｕｔ)を介して出力されるようにする。
第９ＮＭＯＳトランジスタ(Ｔ９)は、Ｑｂノード(Ｑｂ)に充放電される電圧に応答して、出力信号(Ｖｏｕｔ)に第１電圧供給ライン(ＶＳＳ)からの電圧が供給されるようにする。
第１キャパシタ(Ｃ１)は、第１クロック信号ライン(ＣＬＫ１)からのクロック信号が、第８ＮＭＯＳトランジスタ(Ｔ８)を経由して出力信号(Ｖｏｕｔ)に供給される時、第１クロック信号(ＣＬＫ１)の電圧レベルだけＱノード(Ｑ)上の電圧を昇圧させる。つまり、Ｑノード(Ｑ)の電圧が第１キャパシタ(Ｃ１)の影響によりブートストラッピング(Ｂｏｏｔｓｔｒａｐｐｉｎｇ)される。
ここで、第２ステージ(ＳＴＲ２)の第２ＮＭＯＳトランジスタ(Ｔ２)のゲート端子は、第１ステージ(ＳＴＲ１)の第２ＮＭＯＳトランジスタ(Ｔ２)とは異なり、第１クロック信号ライン(ＣＬＫ１)と連結される。また、第３ステージ(ＳＴＲ３)の第２ＮＭＯＳトランジスタ(Ｔ２)のゲート端子は第２クロック信号ライン(ＣＬＫ２)と連結される。また、第８ＮＭＯＳトランジスタ(Ｔ８)のドレーン端子は、第１ステージ(ＳＴＲ１)では、図６のように、第１クロック信号ライン(ＣＬＫ１)に、第２ステージ(ＳＴＲ２)では第２クロック信号ライン(ＣＬＫ２)に、第３ステージ(ＳＴＲ３)では第３クロック信号ライン(ＣＬＫ３)に、第４ステージ(ＳＴＲ４)では第４クロック信号ライン(ＣＬＫ４)に連結される。第５ＮＭＯＳトランジスタ(Ｔ５)のゲート端子は、第１ステージ(ＳＴＲ１)では第２クロック信号ライン(ＣＬＫ２)に、第２ステージ(ＳＴＲ２)では第３クロック信号ライン(ＣＬＫ３)に、第３ステージ(ＳＴＲ３)では第４クロック信号ライン(ＣＬＫ４)に、第４ステージ(ＳＴＲ４)では第１クロック信号ライン(ＣＬＫ１)に接続される。このような方法により、第２ＮＭＯＳトランジスタ(Ｔ２)のゲート端子、第８ＮＭＯＳトランジスタ(Ｔ８)のドレーン端子及び第５ＮＭＯＳトランジスタ(Ｔ５)のゲート端子は、ステージ別に第１乃至第４クロック信号ライン(ＣＬＫ１〜ＣＬＫ４)に接続される。
図７は、図５及び図６のシフトレジスタを駆動するための駆動波形及びそれに従う出力波形を示す図であって、図７を図５及び図６と結び付けて本発明の実施の形態１によるシフトレジスタの駆動方法を説明する。
Ｔ１期間には、第４クロック信号(ＣＬＫ４)に同期してスタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号が入力される。スタートパルス(Ｖｓｔａｒｔ)が入力されると、第１ＮＭＯＳトランジスタ(Ｔ１)がターンオンされ、スタートパルス(Ｖｓｔａｒｔ)だけ電圧がＱノードに充電される。同時に、第４クロック信号(ＣＬＫ４)が入力されると、第２ＮＭＯＳトランジスタ(Ｔ２)がターンオンされ、第２電圧供給ライン(ＶＤＤ)からの電圧がＱｂノード(Ｑｂ)に充電される。しかし、スタートパルス(Ｖｓｔａｒｔ)により第６ＮＭＯＳトランジスタ(Ｔ６)がターンオンされ、Ｑノード(Ｑ)に充電された電圧により第７ＮＭＯＳトランジスタ(Ｔ７)がターンオンされ、Ｑｂノード(Ｑｂ)に充電された電圧は第１電圧供給ライン(ＶＳＳ)を介して放電される。
Ｔ２期間には、第４クロック信号(ＣＬＫ４)及びスタートパルス(Ｖｓｔａｒｔ)の論理値がロー(Ｌ)となり、第１クロック信号(ＣＬＫ１)が供給される。第４クロック信号(ＣＬＫ４)及びスタートパルス(Ｖｓｔａｒｔ)がロー論理値に変化することで、第１、第２及び第６ＮＭＯＳトランジスタ(Ｔ１、Ｔ２、Ｔ６)はターンオフされる。これにより、Ｑノード(Ｑ)に充電された電圧は充放電経路が遮断されてハイ状態にフローティングされ、フローティングされたＱノード(Ｑ)により第７及び第８ＮＭＯＳトランジスタ(Ｔ７、Ｔ８)はＴ２期間にもターンオン状態を保持する。ターンオンを保持する第７ＮＭＯＳトランジスタ(Ｔ７)は、Ｑｂノード(Ｑｂ)がロー状態を確実に保持するように、Ｑｂノード(Ｑｂ)と第１電圧供給ライン(ＶＳＳ)とが連結するように保持する。しかも、第１クロック信号(ＣＬＫ１)は、ターンオンを保持する第８ＮＭＯＳトランジスタ(Ｔ８)を経由して出力信号ライン(Ｖｏｕｔ)を介して出力される。このとき、Ｑノード(Ｑ)の電圧は、第１クロック信号(ＣＬＫ１)により充電された第１キャパシタ(Ｃ１)によりブートストラッピングされて、ハイレベルより高いレバルとなる。
Ｔ３期間には、後段(ここでは第２ステージ(ＳＴＲ２))の出力が第３ＮＭＯＳトランジスタ(Ｔ３)のゲート端子に供給され、第３ＮＭＯＳトランジスタ(Ｔ３)がターンオンされる。ターンオンされた第３ＮＭＯＳトランジスタ(Ｔ３)により、Ｑノード(Ｑ)に充電された電圧が第３ＮＭＯＳトランジスタ(Ｔ３)を経由して、第１電圧供給ライン(ＶＳＳ)を介して放電される。これにより、第７ＮＭＯＳトランジスタ(Ｔ７)がターンオフされる。一方、Ｔ３期間には、前段の出力信号(Ｖｏｕｔ)の供給と共に、第２クロック信号(ＣＬＫ２)が第５ＮＭＯＳトランジスタ(Ｔ５)のゲート端子に供給され、第５ＮＭＯＳトランジスタ(Ｔ５)がターンオンされる。この第５ＮＭＯＳトランジスタ(Ｔ５)がターンオンされることで、ターンオフされた第７ＮＭＯＳトランジスタ(Ｔ７)に代り、Ｑｂノード(Ｑｂ)がロー状態を保持する。
Ｔ４期間には、第１ステージ(ＳＴＲ１)に何らのクロック信号も供給されないことで、Ｑノード(Ｑ)とＱｂノード(Ｑｂ)ともロー状態を保持する。また、出力信号(Ｖｏｕｔ)に出力された出力信号(Ｖｏｕｔ１)は負荷回路１０で消耗されてロー状態に変化する。
Ｔ５期間には、スタートパルス(Ｖｓｔａｒｔ)または前段の出力信号(Ｖｏｕｔ)は供給されず、第４クロック信号(ＣＬＫ４)のみが第２ＮＭＯＳトランジスタ(Ｔ２)のゲート端子に供給され、第２ＮＭＯＳトランジスタ(Ｔ２)がターンオンされる。これにより、第２電圧供給ライン(ＶＤＤ)から供給されるハイレバル電圧がＱｂノード(Ｑｂ)に充電され、第９ＮＭＯＳトランジスタ(Ｔ９)がターンオンされる。第９ＮＭＯＳトランジスタ(Ｔ９)がターンオンされて、出力信号ライン(Ｖｏｕｔ)と第１電圧供給ライン(ＶＳＳ)とが連結される。これにより、出力信号ライン(Ｖｏｕｔ)は安定してローレベルを保持することになる。
Ｔ６期間には、第１クロック信号(ＣＬＫ１)のみが第１ステージ(ＳＴＲ１)に供給される。しかし、第８ＮＭＯＳトランジスタ(Ｔ８)がターンオフ状態を保持するため、第１クロック信号(ＣＬＫ１)は出力信号ライン(Ｖｏｕｔ)に供給されない。また、Ｑｂノード(Ｑｂ)に充電された電圧は充放電経路が閉鎖されて、ハイレバルフローティング状態を保持することになる。
Ｔ７期間には、第２クロック信号(ＣＬＫ２)のみが第１ステージ(ＳＴＲ１)に供給される。第５ＮＭＯＳトランジスタ(Ｔ５)はこの第２クロック信号(ＣＬＫ２)によりターンオンされ、Ｑｂノード(Ｑｂ)に充電された電圧は第５ＮＭＯＳトランジスタ(Ｔ５)により第１電圧供給ライン(ＶＳＳ)に放電される。これにより、Ｑｂノード(Ｑｂ)の電圧はＴ７期間にハイレバルからローレベルに変化することになる。
Ｔ８期間には、第１ステージ(ＳＴＲ１)に何らのクロック信号も供給されないため、Ｑノード(Ｑ)、Ｑｂノード(Ｑｂ)及び出力信号ライン(Ｖｏｕｔ)は、Ｔ７期間からローレベルを保持することになる。
第１ステージ(ＳＴＲ１)は、更にスタートパルス(Ｖｓｔａｒｔ)が入力されたり、一垂直期間の終了まで第５乃至第８期間を繰返す。
図８は、Ｑｂノードに累積される電圧ストレスを示す図である。
図８を参照すれば、各ステージ(ＳＴＲ１〜ＳＴＲｎ)が出力信号を出力した後、第５乃至第８期間(Ｔ５〜Ｔ８)を繰返すことで、Ｑｂノード(Ｑｂ)に累積される累積電圧ストレスが関連技術とは異なり、持続的に上昇しないことが分かる。即ち、図８に示すように、第５乃至第８期間(Ｔ５〜Ｔ８)を繰返すことで、Ｑｂノード(Ｑｂ)にハイレベル電圧の充電時、累積電圧ストレスが上昇(Ｓｔ-ｕｐ)し、Ｑｂノード(Ｑｂ)が放電されてローレベル電圧を保持すれば、累積電圧ストレスが下降(Ｓｔ-ｄｏｗｎ)する。これにより、関連技術に比べて、本発明のシフトレジスタは、累積電圧による累積電圧ストレスが持続的に高くなることを防止でき、累積電圧ストレスによる回路の劣化を防止できる。
本発明の実施の形態によるシフトレジスタは、出力信号(Ｖｏｕｔ)として用いられるクロック信号の入力される期間にＱｂノード(Ｑｂ)の電圧がハイレバルを保持することが好ましい。また、Ｑｂノード(Ｑｂ)がハイレバルを保持する期間は、最小２５％以上、好ましくは５０％である。ここで、期間は、第１乃至第４クロック(ＣＬＫ１〜ＣＬＫ４)が１回ずつ供給される期間または一垂直期間である。
一方、図７の駆動波形は一例であって、この他にも多様な適用が可能である。
実施の形態２
図９は、本発明の実施の形態２による図５の一ステージを示す図である。
図９を参照すれば、本発明の実施の形態２によるシフトレジスタは、ｎ個のステージ(ＳＴＲ１〜ＳＴＲｎ)を備える。これらのｎ個のステージ(ＳＴＲ１〜ＳＴＲｎ)の出力ラインは負荷回路２０の入力端に各々接続される。ここで、出力端(Ｖｏｕｔ)と連結している回路は負荷回路２０を等価的に示すものである。
第１ステージ(ＳＴＲ１)には図示しないタイミング制御部からスタートパルス(Ｖｓｔａｒｔ)が供給され、第１乃至第ｎ-１ステージ(ＳＴＲ１〜ＳＴＲｎ-１)の出力信号(Ｖｏｕｔ１〜Ｖｏｕｔｎ-１)は、各々後段のステージにスタートパルスとして供給される。このシフトレジスタ回路の入力信号は、所定の周期を持ち、図示しないクロック発生器及び電源回路から印加される。この入力信号は、第１乃至第４クロック信号 (ＣＬＫ１〜ＣＬＫ４)、供給電圧(ＶＤＤ)及び基底電圧(ＶＳＳ)を含む。
第１乃至第ｎステージ(ＳＴＲ１〜ＳＴＲｎ)の各々は、第ｎステージ(ＳＴＲｎ)に後段の出力が入力されない以外は、全て同様な回路構成を持つ。よって、以下、第１ステージ(ＳＴＲ１)のみを例として、第１乃至第ｎステージ(ＳＴＲ１〜ＳＴＲｎ）を説明する。
第１ステージ(ＳＴＲ１)は、図９に示すように、第１電圧供給ライン(ＶＳＳ)と、第２電圧供給ライン(ＶＤＤ)と、第１乃至第４クロック信号ライン(ＣＬＫ１〜ＣＬＫ４)と、前段の出力信号供給ライン(又はスタートパルス供給ライン供給ライン、Ｖｓｔａｒｔ)と、第１ノード(Ｎ１)、前段の出力信号供給ライン(Ｖｓｔａｒｔ)及びＱノード(Ｑ)間に接続された第１ＮＭＯＳトランジスタ(Ｔ１)と、第４クロック信号ライン(ＣＬＫ４)、第２電圧供給ライン(ＶＤＤ)及び第２ノード(Ｎ２)間に接続された第２ＮＭＯＳトランジスタ(Ｔ２)と、後段の出力信号ライン(Ｖｏｕｔ２)、第１電圧供給ライン(ＶＳＳ)及びＱノード(Ｑ)間に接続された第３ＮＭＯＳトランジスタ(Ｔ３)と、Ｑノード(Ｑ)、第１電圧供給ライン(ＶＳＳ)及びＱｂノード(Ｑｂ)間に接続された第４ＮＭＯＳトランジスタ(Ｔ４)と、第２クロック信号ライン(ＣＬＫ２)、第２ノード(Ｎ２)及び第１電圧供給ライン(ＶＳＳ)間に接続された第５ＮＭＯＳトランジスタ(Ｔ５)と、第１ノード(Ｎ１)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第６ＮＭＯＳトランジスタ(Ｔ６)と、Ｑノード(Ｑ)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第７ＮＭＯＳトランジスタ(Ｔ７)と、第１クロック信号ライン(ＣＬＫ１)、Ｑノード(Ｑ)及び出力信号ライン(Ｖｏｕｔ)間に接続された第８ＮＭＯＳトランジスタ(Ｔ８)と、Ｑｂノード(Ｑｂ)、出力信号ライン(Ｖｏｕｔ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第９ＮＭＯＳトランジスタ(Ｔ９)と、第２電圧供給ライン(ＶＤＤ)、第２ノード(Ｎ２)及びＱｂノード(Ｑｂ)間に接続された第１０ＮＭＯＳトランジスタ(Ｔ１０)と、Ｑｂノード(Ｑｂ)、第２クロック信号ライン(ＣＬＫ２)及び第１電圧供給ライン(ＶＳＳ)間に接続された第１１ＮＭＯＳトランジスタ(Ｔ１１)とを備える。
第１乃至第７ＮＭＯＳトランジスタ(Ｔ１〜Ｔ７)、第１０及び第１１ＮＭＯＳトランジスタ(Ｔ１０、Ｔ１１)は、出力を制御するための制御部であり、第８及び第９ＮＭＯＳトランジスタ(Ｔ８、Ｔ９)は、第１クロック信号(ＣＬＫ１)を出力するための出力バッファ部である。
制御部は、Ｑノード(Ｑ)の充放電を制御するためのＱノード(Ｑ)充放電制御部と、Ｑｂノード(Ｑｂ)の充放電を制御するためのＱｂノード(Ｑｂ)充放電制御部と、第２ノード(Ｎ２)に充電された電圧を放電するための第２ノード(Ｎ２)放電部とを含む。
Ｑノード(Ｑ)充放電制御部は、第１、第３及び第４ＮＭＯＳトランジスタ(Ｔ１、Ｔ３、Ｔ４)であり、Ｑノード(Ｑ)充電部とＱノード(Ｑ)放電部とを含む。Ｑノード(Ｑ)充電部は、前段の出力信号またはスタートパルス供給ライン(Ｖｓｔａｒｔ)からの前段の出力信号またはスタートパルス(Ｖｓｔａｒｔ)により、Ｑノード(Ｑ)を充電する第１ＮＭＯＳトランジスタ(Ｔ１)を含む。Ｑノード(Ｑ)放電部は、後段の出力信号ライン(Ｖｏｕｔ２)からの出力信号(Ｖｏｕｔ２)によりＱノード(Ｑ)に充電された電圧を放電させる第３ＮＭＯＳトランジスタ(Ｔ３)と、Ｑｂノード(Ｑｂ)に充電された電圧によりＱノード(Ｑ)に充電された電圧を放電させる第４ＮＭＯＳトランジスタ(Ｔ４)とを含む。
Ｑｂノード(Ｑｂ)充放電制御部は、第２、第５、第６、第１０及び第１１ＮＭＯＳトランジスタ(Ｔ２、Ｔ５、Ｔ６、Ｔ１０、Ｔ１１)を含み、Ｑｂノード(Ｑｂ)充電部とＱｂノード(Ｑｂ)放電部とを含む。
Ｑｂノード(Ｑｂ)充電部は、第４クロック信号ライン(ＣＬＫ４)からのクロック信号に応答して、第２電圧供給ライン(ＶＤＤ)からの電圧を第１０ＮＭＯＳトランジスタ(Ｔ１０)に供給する第２ＮＭＯＳトランジスタ(Ｔ２)と、第２ＮＭＯＳトランジスタ(Ｔ２)を経由して供給される第２電源供給ラインからの供給電圧に応答して、第２電源供給ラインからの供給電圧をＱｂノード(Ｑｂ)に充電する第１０ＮＭＯＳトランジスタ(Ｔ１０)とを含む。Ｑｂノード(Ｑｂ)放電部は、前段の出力信号又はスタートパルス(Ｖｓｔａｒｔ)に応答して、Ｑｂノード(Ｑｂ)に充電された電圧を第１電圧供給ラインを介して放電させる第６ＮＭＯＳトランジスタ(Ｔ６)と、第２クロック信号(ＣＬＫ２)に応答して、Ｑｂノード(Ｑｂ)に充電された電圧を放電させる第１１ＮＭＯＳトランジスタ(Ｔ１１)と、Ｑノード(Ｑ)に充電された電圧に応答して、Ｑｂノード(Ｑｂ)に充電された電圧を放電させる第７ＮＭＯＳトランジスタ(Ｔ７)とを含む。また、第２ノード(Ｎ２)放電部は、第２クロック信号ライン(ＣＬＫ２)からのクロック信号に応答して、第２ノード(Ｎ２)にフローティングされる電圧を放電させる第５ＮＭＯＳトランジスタ(Ｔ５)を含む。
第１乃至第４クロック信号(ＣＬＫ１〜ＣＬＫ４)の各々は、同じ周期を持ち、第２クロック信号(ＣＬＫ２)は第１クロック信号(ＣＬＫ１)に対し、第３クロック信号(ＣＬＫ３)は第２クロック信号(ＣＬＫ２)に対し、第４クロック信号(ＣＬＫ４)は第３クロック信号(ＣＬＫ３)に対し、所定の遅延された間隔をおいて供給される。これにより、第１クロック信号(ＣＬＫ１)がハイレベル(Ｈｉｇｈ又は１)の場合、第２乃至第４クロック信号(ＣＬＫ２〜ＣＬＫ４)はローレベル(Ｌｏｗ又は０)となる。これにより、第１乃至第４クロック信号(ＣＬＫ１〜ＣＬＫ４)の各々の立上がりエッジは所定間隔を持つことになる。このような第１乃至第４クロック信号(ＣＬＫ１〜ＣＬＫ４)は、出力信号ライン(Ｖｏｕｔ)に出力信号(Ｖｏｕｔ１)を供給したり、シフトレジスタに充電された電圧を放電させるための信号として使用される。
第１電圧供給ライン(ＶＳＳ)には図示しない電圧源からローレベル(Ｌ)の電圧が供給され、第２電圧供給ライン(ＶＤＤ)には図示しない電圧源からハイレベル(Ｈ)の電圧が供給される。
第１ＮＭＯＳトランジスタ(Ｔ１)は、前段の出力信号(Ｖｏｕｔ)又は図示しないタイミング制御部からのスタートパルス(Ｖｓｔａｒｔ)により、Ｑノード(Ｑ)に前段の出力信号(Ｖｏｕｔ)又はスタートパルス(Ｖｓｔａｒｔ)を充電する。
第２ＮＭＯＳトランジスタ(Ｔ２)は、第４クロック信号(ＣＬＫ４)に応答して第２電圧供給ライン(ＶＤＤ)からの電圧をＱｂノード(Ｑｂ)に充電する。これにより、第２ＮＭＯＳトランジスタ(Ｔ２)は第１０ＮＭＯＳトランジスタ(Ｔ１０)のオン／オフを制御する。
第３ＮＭＯＳトランジスタ(Ｔ３)は、後段の出力信号(Ｖｏｕｔ)に応答してＱノード(Ｑ)に充電された電圧を放電する。この第３ＮＭＯＳトランジスタ(Ｔ３)は、Ｑノード(Ｑ)の放電を制御して、出力バッファ部の第８ＮＭＯＳトランジスタ(Ｔ８)と、制御部の第７ＮＭＯＳトランジスタ(Ｔ７)とのオン／オフを制御する。
第４ＮＭＯＳトランジスタ(Ｔ４)は、Ｑｂノード(Ｑｂ)に充電された電圧に応答してＱノード(Ｑ)に充電された電圧を放電する。この第４ＮＭＯＳトランジスタ(Ｔ４)は、Ｑノード(Ｑ)の放電を制御して、出力バッファ部の第８ＮＭＯＳトランジスタ(Ｔ８)と、制御部の第７ＮＭＯＳトランジスタ(Ｔ７)とのオン／オフを制御する。
第５ＮＭＯＳトランジスタ(Ｔ５)は、第２クロック信号ライン(ＣＬＫ２)からのクロック信号に応答して、第２ノード(Ｎ２)に充電された電圧を放電する。これにより、第５ＮＭＯＳトランジスタ(Ｔ５)は第１０ＮＭＯＳトランジスタ(Ｔ１０)のオン／オフを制御する。
第６ＮＭＯＳトランジスタ(Ｔ６)は、スタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号(Ｖｏｕｔ)により、Ｑｂノード(Ｑｂ)に充電された電圧を放電する。
第７ＮＭＯＳトランジスタ(Ｔ７)は、Ｑノード(Ｑ)に充電された電圧に応答してＱｂノード(Ｑｂ)に充電された電圧を放電する。
第８ＮＭＯＳトランジスタ(Ｔ８)は、Ｑノード(Ｑ)に充放電される電圧に応答して、第１クロック信号ライン(ＣＬＫ１)からのクロック信号が出力信号ライン(Ｖｏｕｔ)を介して出力されるようにする。
第９ＮＭＯＳトランジスタ(Ｔ９)は、Ｑｂノード(Ｑｂ)に充放電される電圧に応答して、出力信号ライン(Ｖｏｕｔ)に第１電圧供給ライン(ＶＳＳ)からの基低電圧が供給されるようにする。
第１０ＮＭＯＳトランジスタ(Ｔ１０)は、第２ノード(Ｎ２)に充電された電圧に応答して、第２電圧供給ライン(ＶＤＤ)からの供給電圧をＱｂノード(Ｑｂ)に充電する。
第１１ＮＭＯＳトランジスタ(Ｔ１１)は、第２クロック信号ライン(ＣＬＫ２)からのクロック信号に応答して、Ｑｂノード(Ｑｂ)に充電された電圧を放電させる。
第１キャパシタ(Ｃ１)は、第１クロック信号ライン(ＣＬＫ１)からのクロック信号が、第８ＮＭＯＳトランジスタ(Ｔ８)を経由して出力信号ライン(Ｖｏｕｔ)に供給される時、第１クロック信号(ＣＬＫ１)の電圧レベルだけＱノード(Ｑ)上の電圧を昇圧させる。つまり、Ｑノード(Ｑ)の電圧が第１キャパシタ(Ｃ１)の影響によりブートストラッピングされる。
ここで、各ステージ(ＳＴＲ１〜ＳＴＲｎ)の第２ＮＭＯＳトランジスタ(Ｔ２)のゲート端子は、第１ステージ(ＳＴＲ１)では第４クロック信号ライン(ＣＬＫ４)、第２ステージ(ＳＴＲ２)では第１クロック信号ライン(ＣＬＫ１)に、第３ステージ(ＣＬＫ３)では第２クロック信号ライン(ＣＬＫ２)に、第４ステージ(ＳＴＲ４)では第３クロック信号ライン(ＣＬＫ３)に、第５ステージ(ＳＴＲ５)では更に第４クロック信号ライン(ＣＬＫ４)に接続される。
また、各ステージ(ＳＴＲ１〜ＳＴＲｎ)の第５及び第１１ＮＭＯＳトランジスタ(Ｔ５、Ｔ１１)のゲート端子は、第１ステージ(ＳＴＲ１)では第２クロック信号ライン(ＣＬＫ２)に、第２ステージ(ＳＴＲ２)では第３クロック信号ライン(ＣＬＫ３)に、第３ステージ(ＳＴＲ３)では第４クロック信号ライン(ＣＬＫ４)に、第４ステージ(ＳＴＲ４)では第１クロック信号ライン(ＣＬＫ１)に接続される。
さらに、各ステージ(ＳＴＲ１〜ＳＴＲｎ)の第８ＮＭＯＳトランジスタ(Ｔ８)のゲート端子は、第１ステージ(ＳＴＲ１)では第１クロック信号ライン(ＣＬＫ１)に、第２ステージ(ＳＴＲ２)では第２クロック信号ライン(ＣＬＫ２)に、第３ステージ(ＳＴＲ３)では第３クロック信号ライン(ＣＬＫ３)に、第４ステージ(ＳＴＲ４)では第４クロック信号ライン(ＣＬＫ４)に接続される。このような方法により、第２ＮＭＯＳトランジスタ(Ｔ２)、第８ＮＭＯＳトランジスタ(Ｔ８)及び第５ＮＭＯＳトランジスタ(Ｔ５)は、ステージ別に第１乃至第４クロック信号ライン(ＣＬＫ１〜ＣＬＫ４)と接続される。
本発明の実施の形態２によるシフトレジスタの駆動方法は、図７に示す駆動波形と同様なので、図７を図９と結び付けて本発明の実施の形態２によるシフトレジスタの駆動方法を説明する。
図７及び図９を参照すれば、Ｔ１期間には、第４クロック信号(ＣＬＫ４)に同期してスタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号が第１ステージ(ＳＴＲ１)に入力される。スタートパルス(Ｖｓｔａｒｔ)が入力されると、第１ＮＭＯＳトランジスタ(Ｔ１)がターンオンされ、スタートパルス(Ｖｓｔａｒｔ)だけ電圧がＱノードに充電される。合わせて、第６ＮＭＯＳトランジスタ(Ｔ６)がスタートパルス(Ｖｓｔａｒｔ)によりターンオンされる。同時に、第４クロック信号(ＣＬＫ４)が入力されると、第２ＮＭＯＳトランジスタ(Ｔ２)がターンオンされ、第２ノード(Ｎ２)に第２電圧供給ライン(ＶＤＤ)からの供給電圧が充電される。第２ノード(Ｎ２)に充電された電圧により第１０ＮＭＯＳトランジスタ(Ｔ１０)がターンオンされ、第２電圧供給ライン(ＶＤＤ)からの供給電圧はＱｂノード(Ｑｂ)に充電される。しかし、Ｑノード(Ｑ)に充電された電圧によりターンオンされた第７ＮＭＯＳトランジスタ(Ｔ７)と、第４クロック信号(ＣＬＫ４)によりターンオンされた第６ＮＭＯＳトランジスタ(Ｔ６)とにより放電され、Ｑｂノード(Ｑｂ)はローレベルを保持することになる。
Ｔ２期間には、第４クロック信号(ＣＬＫ４)及びスタートパルス(Ｖｓｔａｒｔ)は第１ステージ(ＳＴＲ１)に供給されず、第１クロック信号(ＣＬＫ１)のみが第１ステージ(ＳＴＲ１)に供給される。第４クロック信号(ＣＬＫ４)及びスタートパルス(Ｖｓｔａｒｔ)が供給されないため、第１及び第２ＮＭＯＳトランジスタ(Ｔ１、Ｔ２)はターンオフされる。これにより、Ｑノード(Ｑ)に充電された電圧は充放電経路が遮断されてハイ状態にフローティングされ、フローティングされたＱノード(Ｑ)により第７及び第８ＮＭＯＳトランジスタ(Ｔ７、Ｔ８)はＴ２期間にもターンオン状態を保持する。ターンオンを保持する第７ＮＭＯＳトランジスタ(Ｔ７)は、Ｑｂノード(Ｑｂ)がロー状態を確実に保持するように、Ｑｂノード(Ｑｂ)と第１電圧供給ライン(ＶＳＳ)とが連結するように保持する。しかも、第１クロック信号(ＣＬＫ１)は、ターンオンを保持する第８ＮＭＯＳトランジスタ(Ｔ８)を経由して出力信号ライン(Ｖｏｕｔ)を介して出力される。このとき、Ｑノード(Ｑ)の電圧は、第１クロック信号(ＣＬＫ１)により充電された第１キャパシタ(Ｃ１)によりブートストラッピングされて、ハイレベルより高いレバルとなる。
Ｔ３期間には、後段(ここでは第２ステージ(ＳＴＲ２))の出力が第３ＮＭＯＳトランジスタ(Ｔ３)に供給され、第３ＮＭＯＳトランジスタ(Ｔ３)がターンオンされる。また、第２クロック信号ライン(ＣＬＫ２)からのクロック信号により、第５及び第１１ＮＭＯＳトランジスタ(Ｔ５、Ｔ１１)がターンオンされる。ターンオンされた第３ＮＭＯＳトランジスタ(Ｔ３)により、Ｑノード(Ｑ)に充電された電圧が第３ＮＭＯＳトランジスタ(Ｔ３)を経由して、第１電圧供給ライン(ＶＳＳ)を介して放電される。これにより、第７ＮＭＯＳトランジスタ(Ｔ７)がターンオフされる。一方、ターンオンされた第５ＮＭＯＳトランジスタ(Ｔ５)により、第２ノード(Ｎ２)に残存するフローティング電圧が放電されて、第１０ＮＭＯＳトランジスタ(Ｔ１０)は完全にターンオフされる。また、ターンオンされた第１１ＮＭＯＳトランジスタ(Ｔ１１)により、Ｑｂノード(Ｑｂ)は安定してローレベルを保持する。
Ｔ４期間には、第１ステージ(ＳＴＲ１)に何らのクロック信号も供給されないことで、Ｑノード(Ｑ)とＱｂノード(Ｑｂ)ともロー状態を保持する。また、出力信号ライン(Ｖｏｕｔ)に出力された出力信号(Ｖｏｕｔ１)は負荷回路２０で消耗されてロー状態に変化する。
Ｔ５期間には、スタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号(Ｖｏｕｔ)は供給されず、第４クロック信号(ＣＬＫ４)のみが第２ＮＭＯＳトランジスタ(Ｔ２)に供給され、第２ＮＭＯＳトランジスタ(Ｔ２)がターンオンされる。これにより、第２電圧供給ライン(ＶＤＤ)からの供給電圧がターンオンされた第２ＮＭＯＳトランジスタ(Ｔ２)を介して第２ノード(Ｎ２)に供給され、第１０ＮＭＯＳトランジスタ(Ｔ１０)をターンオンさせる。ターンオンされた第１０ＮＭＯＳトランジスタ(Ｔ１０)により第２電圧供給ライン(ＶＤＤ)からの供給電圧がＱｂノード(Ｑｂ)に充電され、Ｑｂノード(Ｑｂ)の電圧はハイレベルとなる。一方、このＴ５期間には、第６、第７及び第１１ＮＭＯＳトランジスタ(Ｔ６、Ｔ７、Ｔ１１)はターンオンされないため、Ｑｂノード(Ｑｂ)に充電された電圧は放電されず、Ｑｂノード(Ｑｂ)はハイレベルを保持する。
Ｔ６期間には、第１クロック信号(ＣＬＫ１)のみが第１ステージ(ＳＴＲ１)に供給される。しかし、第８ＮＭＯＳトランジスタ(Ｔ８)がターンオフ状態を保持するため、第１クロック信号(ＣＬＫ１)は出力信号ライン(Ｖｏｕｔ)に供給されない。また、第２ノード(Ｎ２)に充電された電圧が、第２ＮＭＯＳトランジスタ(Ｔ２)と第５ＮＭＯＳトランジスタ(Ｔ５)のターンオフにより、ハイレベルフローティング状態を保持することで、第１０ＮＭＯＳトランジスタ(Ｔ１０)はターンオン状態を保持することになる。これにより、第１０ＮＭＯＳトランジスタ(Ｔ１０)を経由して供給される第２電圧供給ライン(ＶＤＤ)からの供給電圧がＱｂノード(Ｑｂ)に充電される。
Ｔ７期間には、第２クロック信号(ＣＬＫ２)のみが第１ステージ(ＳＴＲ１)に供給され、第５及び第１１ＮＭＯＳトランジスタ(Ｔ５、Ｔ１１)がターンオンされる。ターンオンされた第５ＮＭＯＳトランジスタ(Ｔ５)により第２ノード(Ｎ２)に充電された電圧が放電されると共に、第１０ＮＭＯＳトランジスタ(Ｔ１０)がターンオフされて第２電圧供給ライン(ＶＤＤ)からの供給電圧がＱｂノード(Ｑｂ)に供給されない。また、ターンオンされた第１１ＮＭＯＳトランジスタ(Ｔ１１)によりＱｂノード(ＱＢ)に充電された電圧が放電され、Ｑｂノード(Ｑｂ)の電圧はローレベルに変化することになる。
Ｔ８期間には、第１ステージ(ＳＴＲ１)に何らのクロック信号も供給されないため、Ｑノード(Ｑ)、Ｑｂノード(Ｑｂ)及び出力信号(Ｖｏｕｔ)は、Ｔ７期間からローレベルを保持することになる。
第１ステージ(ＳＴＲ１)は、更にスタートパルス(Ｖｓｔａｒｔ)が入力されたり、一垂直期間の終了まで第５乃至第８期間を繰返す。
実施の形態３
図１０は、本発明の実施の形態３による図５の一ステージを詳細に示す回路図である。
図１０を参照すれば、本発明の実施の形態３によるシフトレジスタは、ｎ個のステージ(ＳＴＲ１〜ＳＴＲｎ)を備える。これらのｎ個のステージ(ＳＴＲ１〜ＳＴＲｎ)の出力ラインは負荷回路２０の入力端に各々接続される。ここで、出力端(Ｖｏｕｔ)と連結している回路は負荷回路３０を等価的に示すものである。
本発明の実施の形態３によるシフトレジスタは、第２ノード(Ｎ２)の放電を制御するための第１２ＮＭＯＳトランジスタ(Ｔ１２)をさらに備える以外は、実施の形態２と同様である。よって、実施の形態２と同じ構成及び作用については、その詳細な説明を省略する。
第１乃至第ｎステージ(ＳＴＲ１〜ＳＴＲｎ)の各々は、第ｎステージ(ＳＴＲｎ)に後段の出力が入力されない以外は、全て同様な回路構成を持つ。よって、以下、第１ステージ(ＳＴＲ１)のみを例として、第１乃至第ｎステージ(ＳＴＲ１〜ＳＴＲｎ）を説明する。
第１ステージ(ＳＴＲ１)は、図１０に示すように、第１電圧供給ライン(ＶＳＳ)と、第２電圧供給ライン(ＶＤＤ)と、第１乃至第４クロック信号ライン(ＣＬＫ１〜ＣＬＫ４)と、前段の出力信号供給ライン(又はスタートパルス供給ライン、Ｖｓｔａｒｔ)と、第１ノード(Ｎ１)、前段の出力信号(Ｖｓｔａｒｔ)及びＱノード(Ｑ)間に接続された第１ＮＭＯＳトランジスタ(Ｔ１)と、第４クロック信号ライン(ＣＬＫ４)、第２電圧供給ライン(ＶＤＤ)及び第２ノード(Ｎ２)間に接続された第２ＮＭＯＳトランジスタ(Ｔ２)と、後段の出力信号ライン(Ｖｏｕｔ２)、第１電圧供給ライン(ＶＳＳ)及びＱノード(Ｑ)間に接続された第３ＮＭＯＳトランジスタ(Ｔ３)と、Ｑノード(Ｑ)、第１電圧供給ライン(ＶＳＳ)及びＱｂノード(Ｑｂ)間に接続された第４ＮＭＯＳトランジスタ(Ｔ４)と、第２クロック信号ライン(ＣＬＫ２)、第２ノード(Ｎ２)及び第１電圧供給ライン(ＶＳＳ)間に接続された第５ＮＭＯＳトランジスタ(Ｔ５)と、第１ノード(Ｎ１)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第６ＮＭＯＳトランジスタ(Ｔ６)と、Ｑノード(Ｑ)、Ｑｂノード(Ｑｂ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第７ＮＭＯＳトランジスタ(Ｔ７)と、第１クロック信号ライン(ＣＬＫ１)、Ｑノード(Ｑ)及び出力信号(Ｖｏｕｔ)間に接続された第８ＮＭＯＳトランジスタ(Ｔ８)と、Ｑｂノード(Ｑｂ)、出力信号(Ｖｏｕｔ)及び第１電圧供給ライン(ＶＳＳ)間に接続された第９ＮＭＯＳトランジスタ(Ｔ９)と、第２電圧供給ライン(ＶＤＤ)、第２ノード(Ｎ２)及びＱｂノード(Ｑｂ)間に接続された第１０ＮＭＯＳトランジスタ(Ｔ１０)と、Ｑｂノード(Ｑｂ)、第２クロック信号ライン(ＣＬＫ２)及び第１電圧供給ライン(ＶＳＳ)間に接続された第１１ＮＭＯＳトランジスタ(Ｔ１１)とを備える。
また、第２ノード(Ｎ２)放電部は、第２クロック信号ライン(ＣＬＫ２)からのクロック信号に応答して、第２ノード(Ｎ２)にフローティングされる電圧を放電させるための第５ＮＭＯＳトランジスタ(Ｔ５)と、スタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号に応答して、第２ノード(Ｎ２)に充電された電圧を放電させるための第１２ＮＭＯＳトランジスタ(Ｔ１２)とを含む。
本発明の実施の形態３によるシフトレジスタの駆動方法は、図７に示す駆動波形と同様なので、図７を図１０と結び付けて本発明の実施の形態３によるシフトレジスタの駆動方法を説明する。
図７及び図１０を参照すれば、Ｔ１期間には、第４クロック信号(ＣＬＫ４)に同期してスタートパルス(Ｖｓｔａｒｔ)又は前段の出力信号が第１ステージ(ＳＴＲ１)に入力される。スタートパルス(Ｖｓｔａｒｔ)が入力されると、第１ＮＭＯＳトランジスタ(Ｔ１)がターンオンされ、スタートパルス(Ｖｓｔａｒｔ)だけ電圧がＱノードに充電される。合わせて、第６ＮＭＯＳトランジスタ(Ｔ６)と第１２ＮＭＯＳトランジスタ(Ｔ１２)がスタートパルス(Ｖｓｔａｒｔ)によりターンオンされる。同時に、第４クロック信号(ＣＬＫ４)が入力されると、第２ＮＭＯＳトランジスタ(Ｔ２)がターンオンされ、第２ノード(Ｎ２)に第２電圧供給ライン(ＶＤＤ)からの供給電圧が充電される。第２ノード(Ｎ２)に充電された電圧により第１０ＮＭＯＳトランジスタ(Ｔ１０)がターンオンされ、第２電圧供給ライン(ＶＤＤ)からの供給電圧はＱｂノード(Ｑｂ)に充電される。しかし、Ｑノード(Ｑ)に充電された電圧は、Ｑノード(Ｑ)に充電された電圧によりターンオンされた第７ＮＭＯＳトランジスタ(Ｔ７)と、第４クロック信号(ＣＬＫ４)によりターンオンされた第６ＮＭＯＳトランジスタ(Ｔ６)とにより放電され、Ｑｂノード(Ｑｂ)はローレベルを保持することになる。合わせて、第２ノード(Ｎ２)に充電された供給電圧は、ターンオンされた第１２ＮＭＯＳトランジスタ(Ｔ１２)により放電され、第１０ＮＭＯＳトランジスタ(Ｔ１０)はターンオフされる。本発明の実施の形態３は、第１２ＮＭＯＳトランジスタ(Ｔ１２)により第２ノード(Ｎ２)に充電される供給電圧を放電させると共に、Ｑｂノード(Ｑｂ)が充電されないようにすることで、回路の応答速度を実施の形態２に比べて向上できる。
以下、Ｔ２期間乃至Ｔ８期間のシフトレジスタの動作は、前述した実施の形態２と同様なので、その詳細な説明は省略する。
本発明の実施の形態１乃至３において、出力信号の論理値がローの場合にＱｂノードがハイとなる期間は、該ステージの出力信号が発生するクロック信号、例えば、第１ステージは第１クロック信号が入力される期間を含んでハイとなることが好ましい。
本発明は、前述した実施の形態１乃至３により、Ｑｂノード(Ｑｂ)に持続的に電圧を印加することによる累積電圧ストレスを低減できる。また、本発明のシフトレジスタ及び駆動方法は、２相、３相または５相クロック信号により駆動が可能である。
図１１は、本発明のシフトレジスタの構成を簡略に示す図であって、２相を用いる例を簡単な回路で示すものである。
図１１を参照すれば、シフトレジスタは、論理素子、スイッチング信号発生器及び薄膜トランジスタを備える。
論理素子は、クロック信号及びスタートパルスにより、スイッチング信号発生器にスイッチング信号発生のための駆動信号を供給する。このために、論理素子は、クロック信号、スタートパルス入力ライン及びスイッチング信号発生器と接続される。
スイッチング信号発生器は、フリップフロップからなり、論理素子からの駆動信号により薄膜トランジスタ(Ｔｕｐ、Ｔｄｏｗｎ)のオン／オフを制御するためのスイッチング信号を発生する。このために、スイッチング信号発生器は、論理素子及び薄膜トランジスタ(Ｔｕｐ、Ｔｄｏｗｎ)と接続される。
薄膜トランジスタ(Ｔｕｐ、Ｔｄｏｗｎ)は、スイッチング信号発生器からのスイッチング信号によりオン／オフされ、ゲート信号をゲートライン(Ｇｎ)に供給する。
このように、２相クロック信号を持つ回路を用いて、本発明の技術思想であるＱｂノードの電圧がオン／オフを繰返すことで、劣化による誤動作及び破損を防止できる。
図１２は、３相を用いるための本発明のシフトレジスタを示す図、表１は、図１２のスイッチング信号発生器の真の値を示すものである。
Figure 2006190437
図１２及び表１を参照すれば、図１２の３相を用いたシフトレジスタは、図１１とは異なり、第２及び第３クロック信号(ＣＬＫ２、ＣＬＫ３)及びＱノードの論理値によりスイッチング信号発生部を制御する論理素子をさらに備える。
図１２に示すように、第１論理素子１１と第２論理素子１２は、前段の出力信号やスタートパルス(Ｖｓｔａｒｔ)により、出力バッファ１４が第１クロック信号(ＣＬＫ１)を出力するように制御する。
第３論理素子１３は、第２クロック信号(ＣＬＫ２)、第３クロック信号(ＣＬＫ３)及びＱノードの論理値により、Ｑｂノードの電圧がハイ及びローを繰返すように制御する。この第３論理素子１３は、Ｑｂノードの電圧がハイとなる期間は第１クロック信号(ＣＬＫ１)がハイとなる期間を含むようにＱｂノードの電圧を制御する。
表１に示すように、第１論理素子１１からの出力値がハイ論理値を有し、第２論理素子１２からの出力値がロー論理値を有すると、出力バッファ１４を介して第１クロック信号(ＣＬＫ１)が出力される。
出力後、次のクロック信号期間には、第１及び第２論理素子１１、１２の論理値が反転されて、出力バッファ１４を介して出力される信号がないように制御する。
ゲート信号が出力バッファ１４を介して出力されると、第２クロック信号と第３クロック信号により、Ｑｂノードの論理値が交互するように制御される。
このように、３相クロック信号を用いる場合にも、前段の出力信号又はスタートパルス、後段の出力信号及び現段のＱノード論理値を用いることで、本発明の技術思想を適用することができる。
５相以上のクロック信号を用いる場合は、前述した実施の形態に比べてオン／オフが繰返される周期が異なるだけで、前述した実施の形態により容易に予測可能である。前述した実施の形態においても、３相クロック信号の中の３相を選択的に用いるものなので、４相の中の１相を除去又は加えても、本発明の技術的思想から逸脱しないことは明らかである。
上述したように、本発明に係るシフトレジスタは、第２出力端にハイ論理値とロー論理値が繰返されるように供給電圧を提供する。これにより、本発明に係るシフトレジスタは、第２出力端に累積される電圧を周期的に減少させて、第２出力端の累積電圧ストレスを正常な動作範囲に保持できる。従って、本発明のシフトレジスタは、第２出力端の累積電圧ストレスに従う劣化によるシフトレジスタの誤動作を防止でき、劣化による回路及び素子の破損を防止できる。
以上で説明した内容により、当業者であれば、本発明の技術思想から逸脱しない範囲内で多様に変更・修正が可能であることが分かる。従って、本発明の技術範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められなければならない。
ゲートドライバのシフトレジスタを簡単に示す図である。 各ゲートラインに印加されるゲート信号を示す図である。 図１のシフトレジスタ(ＳＲ)を駆動するための駆動波形を簡略に示す図である。 時間の経過に従う閾値電圧の上昇を示す図である。 本発明の実施の形態１による４相シフトレジスタを示す図である。 図５に示す本発明の実施の形態１による各ステージを示す回路図である。 図５及び図６のシフトレジスタを駆動するための駆動波形及びそれに従う出力波形を示す図である。 Ｑｂノードに累積される電圧ストレスを示す図である。 本発明の実施の形態２による図５の一ステージを示す図である。 本発明の実施の形態３による図５の一ステージを詳細に示す回路図である。 本発明のシフトレジスタの構成を簡略に示す図である。 ３相を用いるための本発明のシフトレジスタを示す図である。
符号の説明
１０、２０ 負荷回路
１１ 第１論理素子
１２ 第２論理素子
１３ 第３論理素子
１４ 出力バッファ

Claims (17)

  1. 第１電圧供給源、前段の出力信号、後段の出力信号及び第１乃至第４クロック信号中何れか３つを用いて出力信号ラインを介して出力信号を出力する複数のステージを持つシフトレジスタにおいて、
    Ｑノードの論理値に応答して、前記第１クロック信号を前記出力信号ラインを介して出力するトランジスタと、
    Ｑｂノードの論理値に応答して、前記第１電圧供給源からの供給電圧を前記出力信号ラインに供給するためのトランジスタと、
    前記前段の出力信号及び前記後段の出力信号の何れか一つに応答して、Ｑノードの論理値を制御するＱノード制御部と、
    前記出力信号ラインがロー状態の場合、第２クロック信号、第３クロック信号及び前記Ｑノードの論理値の何れか一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御するＱｂノード制御部と
    を含むことを特徴とするシフトレジスタ。
  2. 前記Ｑノード出力信号ライン間に接続されるキャパシタをさらに含むことを特徴とする請求項１に記載のシフトレジスタ。
  3. 前記Ｑノード制御部は、
    前記Ｑノードと前記前段の出力信号との間に接続され、前記前段の出力信号により制御される第１スイッチと、
    第１電圧供給源と前記Ｑノードとの間に接続され、前記後段の出力信号により制御される第２スイッチと、
    前記第１電圧供給源と前記Ｑノードとの間に接続され、前記Ｑｂノードの論理値により制御される第３スイッチと
    を含むことを特徴とする請求項１に記載のシフトレジスタ。
  4. 前記Ｑｂノード制御部は、
    第２電圧が供給される第２電圧供給源と前記Ｑｂノードとの間に接続され、前記第４クロック信号により制御される第４スイッチと、
    前記Ｑｂノードと前記第１電圧供給源との間に接続され、前記第２クロック信号により制御される第５スイッチと、
    前記Ｑｂノードと前記第１電圧供給源との間に接続され、前記前段の出力信号により制御される第６スイッチと、
    前記Ｑｂノードと前記第１電圧供給源との間に接続され、前記Ｑノードの論理値により制御される第７スイッチと
    を含むことを特徴とする請求項３に記載のシフトレジスタ。
  5. 前記第４スイッチは、前記第２電圧供給源と第３ノードとの間に接続されることを特徴とする請求項４に記載のシフトレジスタ。
  6. 前記第１ノード出力信号間に接続されるキャパシタをさらに含むことを特徴とする請求項５に記載のシフトレジスタ。
  7. 前記第２電圧供給源と前記Ｑｂノードとの間に接続され、前記第２ノードの論理値により制御される第８スイッチをさらに含むことを特徴とする請求項６に記載のシフトレジスタ。
  8. 前記Ｑｂノード制御部は、前記Ｑｂノードと前記第１電圧供給源との間に接続され、前記第２クロック信号により制御される第９スイッチをさらに含むことを特徴とする請求項７に記載のシフトレジスタ。
  9. 前記Ｑｂノード制御部は、前記第２ノードと前記第１電圧供給源との間に接続され、前記前段の出力信号により制御される第１０スイッチをさらに含むことを特徴とする請求項８に記載のシフトレジスタ。
  10. 第１電圧供給源、前段の出力信号、後段の出力信号及び第１乃至第４クロック信号中何れか３つを用いて、出力信号ラインを介して出力信号を出力する複数のステージを持つシフトレジスタにおいて、
    Ｑノードの論理値に応答して、前記第１クロック信号を前記出力信号ラインを介して出力する段階と、
    Ｑｂノードの論理値に応答して、前記第１電圧供給源からの供給電圧を前記出力信号に供給する段階と、
    前記前段の出力信号と前記後段の出力信号中何れか一つに応答して、Ｑノードの論理値を制御する段階と、
    前記出力信号ラインがロー状態の場合、第２クロック信号、第３クロック信号及び前記Ｑノードの論理値中少なくとも一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御する段階と
    を含むことを特徴とするシフトレジスタの駆動方法。
  11. 前記Ｑｂノードの論理値がハイとなる期間は、前記第１クロック信号がハイとなる期間を含むことを特徴とする請求項１０に記載のシフトレジスタの駆動方法。
  12. 一つのクロック信号はハイレバルであるのに対して、残りのクロック信号はローレベルであることを特徴とする請求項１０に記載のシフトレジスタの駆動方法。
  13. 前段のステージの出力信号に応答して、後段のステージで出力信号を発生させるシフトレジスタにおいて、
    Ｑノードの論理値に応答して、第１クロック信号を出力信号ラインを介して出力するトランジスタと、
    Ｑｂノードの論理値に応答して、第１電圧供給源からの供給電圧を前記出力信号ラインに供給するためのトランジスタと、
    前記前段のステージの出力信号と前記後段のステージの出力信号中何れか一つに応答して、前記Ｑノードの論理値を制御するＱノード制御部と、
    前記出力信号がロー状態の場合、第２クロック信号及び前記Ｑノードの論理値中少なくとも一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御するＱｂノード制御部と
    を備え、
    前記Ｑｂノードの論理値がハイとなる期間は、前記第１クロック信号がハイとなる期間を含むことを特徴とするシフトレジスタ。
  14. 前記Ｑノード出力信号間に接続されるキャパシタをさらに含むことを特徴とする請求項１３に記載のシフトレジスタ。
  15. 前段のステージの出力信号に応答して、後段のステージで出力信号を発生させるシフトレジスタの駆動方法において、
    Ｑノードの論理値に応答して、第１クロック信号を出力信号ラインを介して出力する段階と、
    Ｑｂノードの論理値に応答して、第１電圧供給源からの供給電圧を前記出力信号ラインに供給する段階と、
    前記前段のステージの出力信号と前記後段のステージの出力信号中何れか一つに応答して、前記Ｑノードの論理値を制御する段階と、
    前記出力信号がロー状態の場合、第２クロック信号と前記Ｑノードの論理値中少なくとも一つを用いて、前記Ｑｂノードの論理値がロー及びハイを繰返すように制御する段階と
    を含み、
    前記Ｑｂノードの論理値がハイとなる期間は、前記第１クロック信号がハイとなる期間を含むことを特徴とするシフトレジスタの駆動方法。
  16. 一つのクロック信号はハイレバルであるのに対して、残りのクロック信号はローレベルであることを特徴とする請求項１５に記載のシフトレジスタの駆動方法。
  17. 第１電圧供給源を用いて出力信号を介した出力信号と、前段の出力信号と、後段の出力信号及び３つの複数のクロック信号を出力する複数のシフトレジスタステージと、
    Ｑノードの論理値に応答して、前記出力信号ラインを介した前記複数のクロック信号中一つを出力する第１スイッチと、
    Ｑｂノードの論理値に応答して、前記第１供給電圧源からの供給電圧を前記出力信号ラインに供給する第２スイッチと、
    前記前段の出力信号中何れか一つに応答して、前記Ｑノードの論理値を制御するＱノード制御部と、
    前記複数のクロック信号中少なくとも一つを用いて、ローとハイを繰返すように前記Ｑｂノードの論理値を制御し、前記出力信号ラインがロー状態の場合、第１ノードの論理値を制御するＱｂノード制御部と
    を含むことを特徴とするシフトレジスタ。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008007691A1 (fr) 2006-07-11 2008-01-17 Mitsubishi Tanabe Pharma Corporation Sels de composé de morpholine
JP2008107807A (ja) * 2006-09-29 2008-05-08 Semiconductor Energy Lab Co Ltd 液晶表示装置および電子機器
JP2008122939A (ja) * 2006-10-17 2008-05-29 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ並びに表示装置
US8040293B2 (en) 2006-09-12 2011-10-18 Samsung Mobile Display Co., Ltd. Shift register and organic light emitting display using the same
US8508459B2 (en) 2006-10-17 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, shift register, and display device
US8520159B2 (en) 2006-09-29 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US8605028B2 (en) 2008-11-28 2013-12-10 Sharp Kabushiki Kaisha Scanning signal line drive circuit, shift register and display device
JP2014093100A (ja) * 2012-10-31 2014-05-19 Kyocera Corp シフトレジスタ回路および画像表示装置
JP2014149908A (ja) * 2014-03-03 2014-08-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015179558A (ja) * 2006-06-02 2015-10-08 株式会社半導体エネルギー研究所 半導体装置
JP2016054019A (ja) * 2014-09-03 2016-04-14 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9536903B2 (en) 2006-09-29 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2017204645A (ja) * 2008-10-24 2017-11-16 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP2018010710A (ja) * 2006-08-31 2018-01-18 株式会社半導体エネルギー研究所 半導体装置
JP2022122970A (ja) * 2010-09-09 2022-08-23 株式会社半導体エネルギー研究所 表示装置
WO2022185143A1 (ja) * 2021-03-05 2022-09-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
US11967598B2 (en) 2006-09-29 2024-04-23 Semiconductor Energy Laboratory Co., Ltd. Display device

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4644087B2 (ja) * 2005-09-29 2011-03-02 株式会社 日立ディスプレイズ シフトレジスタ回路及びそれを用いた表示装置
WO2007080813A1 (en) * 2006-01-07 2007-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic device having the same
JP4654923B2 (ja) * 2006-01-26 2011-03-23 カシオ計算機株式会社 シフトレジスタ回路、及び表示駆動装置
KR101154338B1 (ko) * 2006-02-15 2012-06-13 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
KR101255312B1 (ko) * 2006-06-29 2013-04-15 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
KR101265333B1 (ko) * 2006-07-26 2013-05-20 엘지디스플레이 주식회사 액정표시장치 및 그의 구동 방법
TWI338275B (en) * 2006-08-24 2011-03-01 Au Optronics Corp Shift register with lower coupling effect and the related lcd
KR101277152B1 (ko) * 2006-08-24 2013-06-21 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
TWI347577B (en) * 2006-09-01 2011-08-21 Au Optronics Corp Shift register with low stress
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI334144B (en) * 2008-01-09 2010-12-01 Au Optronics Corp Shift register
TWI380274B (en) * 2008-02-21 2012-12-21 Chunghwa Picture Tubes Ltd Shift register and liquid crystal display (lcd)
CN101562048B (zh) * 2008-04-15 2011-09-07 北京京东方光电科技有限公司 移位寄存器及液晶显示栅极驱动装置
TWI397883B (zh) * 2008-09-19 2013-06-01 Hannstar Display Corp 積體閘極驅動電路及其驅動方法
WO2010067641A1 (ja) * 2008-12-10 2010-06-17 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法
TWI394134B (zh) * 2008-12-12 2013-04-21 Au Optronics Corp 預下拉前級突波之移位暫存器
TWI397050B (zh) * 2008-12-23 2013-05-21 Au Optronics Corp 液晶顯示器及其移位暫存裝置
KR101579082B1 (ko) * 2008-12-23 2015-12-22 삼성디스플레이 주식회사 게이트 구동회로 및 이의 구동 방법
US9741309B2 (en) * 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
US8068577B2 (en) * 2009-09-23 2011-11-29 Au Optronics Corporation Pull-down control circuit and shift register of using same
WO2011043451A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device
TWI424401B (zh) * 2009-11-02 2014-01-21 Chunghwa Picture Tubes Ltd 顯示器與其閘極驅動電路
CN101783124B (zh) * 2010-02-08 2013-05-08 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
CN105245218B (zh) * 2010-03-02 2019-01-22 株式会社半导体能源研究所 脉冲信号输出电路和移位寄存器
KR101296910B1 (ko) * 2010-10-20 2013-08-14 엘지디스플레이 주식회사 게이트 드라이버 및 이를 포함한 유기발광다이오드 표시장치
KR101747758B1 (ko) * 2010-12-06 2017-06-16 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
KR20120091880A (ko) * 2011-02-10 2012-08-20 삼성디스플레이 주식회사 인버터 및 이를 이용한 유기전계발광 표시장치
KR101340197B1 (ko) * 2011-09-23 2013-12-10 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
TWI476743B (zh) * 2012-01-20 2015-03-11 Innocom Tech Shenzhen Co Ltd 移位暫存器
JP6075922B2 (ja) 2012-02-29 2017-02-08 株式会社半導体エネルギー研究所 表示装置
EP2827335B1 (en) * 2012-03-12 2018-07-18 Sharp Kabushiki Kaisha Shift register, driver circuit and display device
CN102651239B (zh) * 2012-03-29 2014-06-18 京东方科技集团股份有限公司 一种移位寄存器、驱动电路及显示装置
US9171842B2 (en) 2012-07-30 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Sequential circuit and semiconductor device
KR101463031B1 (ko) * 2012-09-27 2014-11-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR101992158B1 (ko) * 2013-04-30 2019-09-30 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
TWI622053B (zh) * 2013-07-10 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
TWI484495B (zh) 2014-04-07 2015-05-11 Au Optronics Corp 移位暫存器電路
TWI537912B (zh) * 2014-07-21 2016-06-11 友達光電股份有限公司 移位暫存器及使用其之平面顯示器
CN104332181B (zh) * 2014-11-03 2018-11-13 合肥鑫晟光电科技有限公司 一种移位寄存器及栅极驱动装置
US9325311B1 (en) * 2014-11-20 2016-04-26 Innolux Corporation Gate driver and display device using the same
JP6389341B2 (ja) * 2015-10-19 2018-09-12 シャープ株式会社 シフトレジスタおよびそれを備える表示装置
CN106652867B (zh) * 2015-11-04 2020-02-21 上海和辉光电有限公司 移位寄存器单元、栅极驱动电路及显示面板
CN105321491B (zh) * 2015-11-18 2017-11-17 武汉华星光电技术有限公司 栅极驱动电路和使用栅极驱动电路的液晶显示器
CN105304011B (zh) * 2015-12-09 2019-11-19 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
JP6298491B2 (ja) * 2016-05-31 2018-03-20 株式会社半導体エネルギー研究所 表示装置
CN106205461B (zh) * 2016-09-30 2019-04-02 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
KR20180070997A (ko) * 2016-12-19 2018-06-27 엘지디스플레이 주식회사 게이트 구동회로
CN107591139B (zh) * 2017-09-22 2020-12-25 京东方科技集团股份有限公司 扫描触发单元、栅极驱动电路及其驱动方法和显示装置
KR20210085236A (ko) 2019-12-30 2021-07-08 엘지디스플레이 주식회사 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251335A (ja) * 2004-03-05 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
JP2005293817A (ja) * 2004-03-31 2005-10-20 Lg Phillips Lcd Co Ltd シフトレジスタとその駆動方法及び液晶表示パネルの駆動装置
JP2006189762A (ja) * 2004-12-28 2006-07-20 Lg Phillips Lcd Co Ltd 平板表示装置用シフトレジスト

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
KR100438525B1 (ko) * 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
KR100788391B1 (ko) * 2001-02-27 2007-12-31 엘지.필립스 엘시디 주식회사 액정표시패널의 양 방향 구동 회로
JP4460822B2 (ja) * 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
KR100487439B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 평판표시장치의 양방향 구동 회로 및 구동 방법
KR20040097503A (ko) * 2003-05-12 2004-11-18 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR100583318B1 (ko) * 2003-12-17 2006-05-25 엘지.필립스 엘시디 주식회사 액정표시장치의 게이트 구동장치 및 방법
KR101012972B1 (ko) * 2003-12-30 2011-02-10 엘지디스플레이 주식회사 액티브 매트릭스 표시장치
US7828336B2 (en) * 2004-12-09 2010-11-09 Adroit Development, Inc. Quick disconnect safety connector

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251335A (ja) * 2004-03-05 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
JP2005293817A (ja) * 2004-03-31 2005-10-20 Lg Phillips Lcd Co Ltd シフトレジスタとその駆動方法及び液晶表示パネルの駆動装置
JP2006189762A (ja) * 2004-12-28 2006-07-20 Lg Phillips Lcd Co Ltd 平板表示装置用シフトレジスト

Cited By (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304868B2 (en) 2006-06-02 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US11664388B2 (en) 2006-06-02 2023-05-30 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP2015179558A (ja) * 2006-06-02 2015-10-08 株式会社半導体エネルギー研究所 半導体装置
US9954010B2 (en) 2006-06-02 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US11189647B2 (en) 2006-06-02 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US10720452B2 (en) 2006-06-02 2020-07-21 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP2018085162A (ja) * 2006-06-02 2018-05-31 株式会社半導体エネルギー研究所 シフトレジスタ
WO2008007691A1 (fr) 2006-07-11 2008-01-17 Mitsubishi Tanabe Pharma Corporation Sels de composé de morpholine
US10088725B2 (en) 2006-08-31 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US10401699B2 (en) 2006-08-31 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US10606140B2 (en) 2006-08-31 2020-03-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US11194203B2 (en) 2006-08-31 2021-12-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2018060590A (ja) * 2006-08-31 2018-04-12 株式会社半導体エネルギー研究所 半導体装置
JP2018010710A (ja) * 2006-08-31 2018-01-18 株式会社半導体エネルギー研究所 半導体装置
US8040293B2 (en) 2006-09-12 2011-10-18 Samsung Mobile Display Co., Ltd. Shift register and organic light emitting display using the same
US9536903B2 (en) 2006-09-29 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Display device
US9263468B2 (en) 2006-09-29 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2017142534A (ja) * 2006-09-29 2017-08-17 株式会社半導体エネルギー研究所 半導体装置
US8520159B2 (en) 2006-09-29 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9842861B2 (en) 2006-09-29 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US11967598B2 (en) 2006-09-29 2024-04-23 Semiconductor Energy Laboratory Co., Ltd. Display device
US9606408B2 (en) 2006-09-29 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10297618B2 (en) 2006-09-29 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Display device
US10527902B2 (en) 2006-09-29 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US8908115B2 (en) 2006-09-29 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10930683B2 (en) 2006-09-29 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Display device
US10048558B2 (en) 2006-09-29 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2008107807A (ja) * 2006-09-29 2008-05-08 Semiconductor Energy Lab Co Ltd 液晶表示装置および電子機器
US11237445B2 (en) 2006-09-29 2022-02-01 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2008122939A (ja) * 2006-10-17 2008-05-29 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ並びに表示装置
US8766901B2 (en) 2006-10-17 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, shift register, and display device
US9064753B2 (en) 2006-10-17 2015-06-23 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, shift register, and display device
US8508459B2 (en) 2006-10-17 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, shift register, and display device
US10170632B2 (en) 2008-10-24 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
US11563124B2 (en) 2008-10-24 2023-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including flip-flop circuit which includes transistors
US10153380B2 (en) 2008-10-24 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018085518A (ja) * 2008-10-24 2018-05-31 株式会社半導体エネルギー研究所 半導体装置
JP2018022921A (ja) * 2008-10-24 2018-02-08 株式会社半導体エネルギー研究所 半導体装置
JP2017204645A (ja) * 2008-10-24 2017-11-16 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US10763372B2 (en) 2008-10-24 2020-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with dual and single gate structure transistors
US8605028B2 (en) 2008-11-28 2013-12-10 Sharp Kabushiki Kaisha Scanning signal line drive circuit, shift register and display device
JP2022163161A (ja) * 2010-09-09 2022-10-25 株式会社半導体エネルギー研究所 表示装置
US11688358B2 (en) 2010-09-09 2023-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7196354B2 (ja) 2010-09-09 2022-12-26 株式会社半導体エネルギー研究所 表示装置
US11501728B2 (en) 2010-09-09 2022-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2022122970A (ja) * 2010-09-09 2022-08-23 株式会社半導体エネルギー研究所 表示装置
JP7124243B1 (ja) 2010-09-09 2022-08-23 株式会社半導体エネルギー研究所 表示装置
JP2014093100A (ja) * 2012-10-31 2014-05-19 Kyocera Corp シフトレジスタ回路および画像表示装置
JP2014149908A (ja) * 2014-03-03 2014-08-21 Semiconductor Energy Lab Co Ltd 半導体装置
US11380412B2 (en) 2014-09-03 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2019160386A (ja) * 2014-09-03 2019-09-19 株式会社半導体エネルギー研究所 半導体装置
US10453865B2 (en) 2014-09-03 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11011245B2 (en) 2014-09-03 2021-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2020155198A (ja) * 2014-09-03 2020-09-24 株式会社半導体エネルギー研究所 半導体装置
US11783906B2 (en) 2014-09-03 2023-10-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11955192B2 (en) 2014-09-03 2024-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016054019A (ja) * 2014-09-03 2016-04-14 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2022185143A1 (ja) * 2021-03-05 2022-09-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器

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