KR20210085236A - 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치 - Google Patents

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KR20210085236A
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Abstract

게이트 구동 회로, 및 이를 포함하는 영상 표시 장치에 대해 제시한다.
본 발명의 실시예에 따른 게이트 구동 회로는 타이밍 제어부로부터의 게이트 제어 신호에 응답해서 펄스 폭이 서로 다른 복수의 스캔 펄스를 순차적으로 반복해서 출력하는 복수의 스테이지를 포함하고, 복수의 스테이지는 게이트 제어 신호 중 3상의 클럭 펄스에 응답해서 서로 다른 펄스 폭으로 위상 지연된 복수의 스캔 펄스를 순차적으로 생성하고 복수의 스캔 펄스를 표시 패널의 게이트 라인들에 순차적으로 공급하는바, 적색, 녹색, 청색의 화소별로 발광 또는 표시 기간이 선택적으로 조절될 수 있도록 해서 화질을 향상시킬 수 있다.

Description

게이트 구동 회로, 및 이를 포함하는 영상 표시 장치{GATE DRIVING CIRCUIT, AND IMAGE DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소별로 발광 또는 표시 기간이 선택적으로 조절될 수 있도록 해서 화질을 향상시킬 수 있도록 한 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치에 관한 것이다.
휴대전화, 태블릿 PC, 노트북 등을 포함한 다양한 종류의 전자제품, 차량, 광고판 등에는 영상 표시장치가 이용되고 있다. 영상 표시장치로는 액정 표시장치, 유기 발광 다이오드 표시장치, 전자 습윤 표시 장치, 전계 방출장치 등이 주로 적용되고 있다.
액정 표시장치나 유기 발광 다이오드 표시장치 등은 복수의 화소들이 매트릭스 형태로 배열된 영상 표시패널을 통해, 각 화소들의 광 투과율이나 발광량이 조절되도록 하여 영상을 표시하게 된다. 이를 위해, 영상 표시패널의 화소들을 구동하기 위한 패널 구동 회로들이 영상 표시패널에 실장되거나 전기적으로 연결되도록 구성된다.
일 예로, 유기 발광 다이오드 표시패널에는 복수의 게이트 라인과 데이터 라인들이 서로 교차하게 배열되고, 게이트 라인들과 데이터 라인들이 교차하여 정의되는 각각의 화소 영역에는 유기 발광 다이오드를 포함하는 화소들이 구성된다.
표시패널을 구동하기 위한 패널 구동 회로는 게이트 라인들을 순차적으로 구동하는 게이트 구동 회로, 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로, 게이트 및 데이터 구동 회로의 구동 타이밍을 제어하기 위한 게이트 및 데이터 제어신호를 공급하는 타이밍 컨트롤러를 포함한다.
게이트 구동 회로의 경우는 스캔 펄스를 게이트 라인들에 순차적으로 공급하여 영상 표시패널의 각 화소들을 1라인분씩 순차적으로 구동한다. 이때, 데이터 구동 회로는 게이트 라인들이 1라인분씩 순차적으로 스캔 펄스가 공급될 때마다 데이터 라인들 각각에 데이터 전압을 공급한다. 이에 따라, 유기 발광 다이오드 표시패널은 각각의 화소별로 데이터 전압에 따라 유기 발광 다이오드의 발광량을 조절함으로써 영상을 표시하게 된다.
영상 표시장치에서 표시되는 영상의 화질을 향상시키기 위해서는 각 화소들의 영상 데이터 전압 충전율을 높이거나 발광 또는 색상 표시 기간이 증가되도록 각각의 화소들을 구동해야 한다.
그러나, 매 프레임 기간은 영상 표시패널의 크기나 구동 특성에 따라 한정될 수밖에 없으므로, 각 화소들의 영상 데이터 전압 충전 기간이나 발광 기간을 늘이는 데는 한계가 있다.
이에, 본 명세서의 실시예에 따른 해결 과제는 화소별로 영상 데이터 전압 충전 기간이 선택적으로 조절될 수 있도록 함으로써, 화소별로 영상 데이터 충전율과 표시 기간을 조절할 수 있는 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치를 제공하는 것이다.
예를 들어, 적색, 녹색, 청색 화소들 중 계조 전압 차이가 가장 큰 녹색 화소들의 데이터 충전율을 높이거나, 영상 데이터 전압 값이 가장 큰 청색 화소들의 데이터 충전율을 선택적으로 높일 수 있도록 함으로써 영상 표시 화질을 높일 수 있는 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 게이트 구동 회로는 외부로부터의 게이트 제어 신호에 응답해서 펄스 폭이 서로 다른 복수의 스캔 펄스를 순차적으로 반복해서 출력하는 복수의 스테이지를 포함해서 구성된다. 여기서, 복수의 스테이지는 게이트 제어 신호 중 3상의 클럭 펄스에 응답해서 서로 다른 펄스 폭으로 위상 지연된 복수의 스캔 펄스를 순차적으로 생성하고, 복수의 스캔 펄스를 표시패널의 게이트 라인들에 순차적으로 공급할 수 있다. 서로 다른 펄스 폭으로 위상 지연된 복수의 스캔 펄스에 의해 표시패널의 게이트 라인들이 순차적으로 구동되도록 하면 적색, 녹색, 청색 화소별로 영상 데이터 전압 충전 기간이 달라지도록 할 수 있게 된다.
이를 위해, 3상의 클럭 펄스 중 제2 클럭 펄스의 펄스 폭은 제1 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되고, 제3 클럭 펄스의 펄스 폭은 제2 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되어 복수의 스테이지에 순차적으로 교번해서 공급되도록 할 수 있다.
이와 달리, 3상의 클럭 펄스 중 제3 클럭 펄스의 펄스 폭은 제1 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되고, 제2 클럭 펄스의 펄스 폭은 제3 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되어 복수의 스테이지에 순차적으로 교번해서 공급되도록 할 수 있다.
이에, 복수의 스테이지 중 3n-2 번째의 스테이지들은 제1 클럭 펄스에 응답해서 표시패널의 적색 서브 화소들에 제1 스캔 펄스를 공급하고, 3n-1 번째의 스테이지들은 제2 클럭 펄스에 응답해서 표시패널의 녹색 서브 화소들에 제2 스캔 펄스를 공급할 수 있다. 그리고, 3n 번째의 스테이지들은 제3 클럭 펄스에 응답해서 표시패널의 청색 서브 화소들에 제3 스캔 펄스를 공급할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예에 따른 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치는 적색, 녹색, 청색 화소별로 영상 데이터 전압 충전 기간이 선택적으로 조절될 수 있도록 함으로써, 적색, 녹색, 청색 화소별로 영상 데이터 충전율과 표시 기간을 조절할 수 있는 효과가 있다.
또한, 적색, 녹색, 청색 화소들 중 계조 전압 차이가 가장 큰 녹색 화소들의 데이터 충전율을 높이거나, 영상 데이터 전압 값이 가장 큰 청색 화소들의 데이터 충전율을 선택적으로 높일 수 있도록 함으로써 영상 표시 화질을 높일 수 있는 효과가 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 실시예에 따른 게이트 구동 회로를 포함하는 영상 표시장치를 나타낸 구성도이다.
도 2는 도 1에 도시된 어느 한 서브 화소를 구체적으로 나타낸 구성도이다.
도 3은 도 1에 도시된 게이트 구동 회로를 구체적으로 나타낸 구성 블록도이다.
도 4는 도 3에 도시된 제1 스테이지 구조를 구체적으로 나타낸 회로도이다.
도 5는 도 3에 도시된 복수의 스테이지로 입력 및 출력되는 신호들의 파형도이다.
도 6은 도 1에 도시된 게이트 구동 회로를 구체적으로 나타낸 다른 구성 블록도이다.
도 7은 도 6에 도시된 제1 스테이지 구조를 구체적으로 나타낸 다른 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치에 대하여 설명하기로 한다. 여기서, 영상 표시 장치로는 유기 발광 다이오드 표시 장치가 적용된 예를 설명하지만, 이에 한정되지는 않는다.
도 1은 본 발명의 실시예에 따른 게이트 구동 회로를 포함하는 영상 표시장치를 나타낸 구성도이다.
도 1에 도시된 유기 발광 다이오드 표시장치는 표시패널(10), 게이트 구동 회로(200), 데이터 구동 회로(300) 및 타이밍 제어부(500)를 포함한다. 여기서, 표시패널(10)은 게이트 구동 회로(200), 데이터 구동 회로(300) 및/또는 타이밍 제어부(500)를 포함할 수 있다.
표시패널(10)은 복수의 R,G,B 서브 화소(P) 또는 R,G,B,W 서브 화소(P)들이 각각의 화소 영역에 매트릭스 형태로 배열되어 영상을 표시하게 되는데, 표시패널(10)의 서브 화소(P)들은 TRD(triple rate driving)를 구현할 수 있는 구조(이하. TRD 구조)로 배치될 수 있다.
각각의 서브 화소(P)는 유기 발광 다이오드와 그 발광 다이오드를 독립적으로 구동하는 화소 회로를 포함해서 구성된다. 여기서, 화소 회로부들은 각각 연결된 데이터 라인(DLn)으로부터의 영상 데이터 전압(예를 들어, 아날로그 영상 전압)에 대응하는 구동 전압이 유기 발광 다이오드로 공급되도록 구동하면서도 아날로그의 영상 데이터 전압이 충전되도록 해서 발광 상태가 유지되도록 한다.
타이밍 제어부(500)는 외부로부터 입력되는 영상 데이터(RGB)를 표시패널(10)의 해상도, 구동 주파수 등의 구동 특성에 알맞게 정렬해서 데이터 구동 회로(300)로 전송한다. 이때, 타이밍 제어부(500)는 각각의 서브 화소에 매 수평 라인 단위로 센싱 데이터에 따른 센싱 데이터 전압과 영상 데이터에 따른 영상 데이터 전압이 순차적으로 공급될 수 있도록, 매 수평 라인별 서브 화소 단위로 센싱 데이터와 영상 데이터를 배치한다. 그리고, 수평 라인 단위로 적색, 녹색, 청색의 서브 화소별로 센싱 데이터와 영상 데이터를 정렬해서 데이터 구동 회로(300)로 전송한다.
이와 더불어, 타이밍 제어부(500)는 외부로부터 입력되는 동기신호들(DCLK, Vsync, Hsync, DE)을 이용하여 게이트 및 데이터 제어신호를 생성하고, 이를 게이트 구동 회로(200)와 데이터 구동 회로(300)에 공급함으로써 게이트 및 데이터 구동 회로(200,300)의 구동 타이밍을 제어한다.
특히, 타이밍 제어부(500)는 적색, 녹색, 청색의 서브 화소별로 영상 데이터 충전율이나 표시 기간을 선택적으로 조절하기 위해서, 펄스 폭(Pulse width)이 서로 달라지도록 복수의 게이트 쉬프트 클럭(Gate Shift Clock)을 생성해서 게이트 구동 회로(200)로 공급한다. 구체적으로, 타이밍 제어부(500)는 펄스 폭이 서로 달라지도록 복수의 클럭 펄스를 순차적이고 반복적으로 생성하고, 이렇게 펄스 폭이 서로 다르게 반복적으로 생성되는 복수의 클럭 펄스를 복수의 게이트 쉬프트 클럭으로서 게이트 구동 회로(200)에 공급한다.
게이트 구동 회로(200)는 타이밍 제어부(500)로부터의 게이트 제어신호 예를 들어, 적어도 하나의 게이트 스타트 펄스(Gate Start Pulse)와 펄스 폭이 서로 다른 복수의 클럭 펄스로 이루어진 복수의 게이트 쉬프트 클럭(Gate Shift Clock) 등에 응답하여 펄스 폭이 서로 다른 복수의 스캔 펄스를 순차적으로 반복해서 생성하고, 각각의 스캔 펄스들을 각각의 게이트 라인들(GLn)에 순차적으로 반복되도록 공급한다. 이렇게, 펄스 폭이 서로 다르게 순차적이고 반복적으로 생성된 복수의 스캔 펄스에 의해 적색, 녹색, 청색의 서브 화소별로 영상 데이터 전압 충전 기간과 충전율이 달라질 수 있다.
또한, 게이트 구동 회로(200)는 게이트 스타트 펄스와 복수의 게이트 쉬프트 클럭 등에 응답하여 복수의 발광 제어신호를 순차적으로 생성하고, 각각의 발광 제어신호들을 각각의 발광 제어라인(ELn)들에 순차적으로 공급한다.
데이터 구동 회로(300)는 타이밍 제어부(500)로부터의 데이터 제어신호 중 소스 스타트 펄스(Source Start Pulse)와 소스 쉬프트 클럭(Source Shift Clock) 등을 이용하여, 타이밍 제어부(500)로부터 정렬된 센싱 데이터와 영상 데이터를 매 수평 라인 단위로 래치한다. 즉, 데이터 구동 회로(300)는 각각의 서브 화소에 매 수평 라인 단위로 센싱 데이터에 따른 센싱 데이터 전압과 영상 데이터에 따른 영상 데이터 전압이 순차적으로 공급되도록 래치하고 변환한다. 그리고, 소스 출력 인에이블(Source Output Enable) 신호에 응답하여 매 수평 라인 단위로 센싱 데이터 전압과 영상 데이터 전압을 각각의 데이터 라인(DLm)에 공급한다.
도 2는 도 1에 도시된 어느 한 서브 화소를 구체적으로 나타낸 구성도이다.
도 2를 참조하면, 각각의 서브 화소는 각각의 제1 게이트 라인(GL1), 초기화 전압 입력을 제어하기 위한 제2 게이트 라인(GL2), 데이터 라인(DL), 발광 제어 라인(EL) 등에 접속된 화소 회로, 및 화소 회로와 저전위 전원신호(VSS)의 사이에 접속되어 등가적으로는 다이오드로 표현되는 발광 다이오드(OEL)를 포함한다.
화소 회로는 소스 폴로워(Source follower) 방식의 보상회로 구조로 구성될 수 있는바, 제1 및 제2 스위칭 소자(ST1,ST2), 스토리지 커패시터(Cst), 구동 스위칭 소자(DT), 및 발광 제어 소자(EMT) 등을 포함해서 구성될 수 있다. 본 발명에서의 화소 회로는 소스 폴로워 방식의 보상회로 구조로 한정되지 않으며, 설계 변경 다른 내부 보상 회로들에도 적용 가능하다.
각각의 서브 화소(P)의 구동 기간은 초기화 기간, 샘플링 기간, 및 발광 기간으로 구분될 수 있다.
각 서브 화소(P)의 구동 방법을 구체적으로 설명하면 다음과 같다.
먼저, 샘플링 기간에 화소 회로의 제1 스위칭 소자(ST1)는 제1 게이트 라인(GL1)으로부터의 제1 스캔 펄스(Scan1)에 의해 스위칭(턴-온)되어 해당 데이터 라인(DL)으로부터 입력되는 센싱 데이터 전압과 영상 데이터 전압을 순서대로 구동 스위칭 소자(DT)가 연결된 제1 노드(N1)로 전송한다. 이와 같이, 제1 스위칭 소자(ST1)가 턴-온되는 기간을 샘플링 기간이라 할 수 있다.
이때, 제2 스위칭 소자(ST2)는 초기화 신호로서 제2 스캔 신호(Scan2)를 수신하고 제2 스캔 신호(Scan2)에 응답해서 데이터 구동 회로(300)나 전원부 등으로부터 입력되는 초기화 전압(Init(v))을 구동 스위칭 소자(DT)와 발광 제어 소자(EMT)가 연결된 제2 노드로 공급할 수 있다. 초기화 신호로는 별도의 게이트 쉬프트 클럭들이나 적어도 하나의 클럭 펄스 등을 수신해서 이용할 수도 있다. 이와 같이, 제2 스위칭 소자(ST2)가 턴-온되는 기간을 초기화 기간이라 할 수 있다. 초기화 기간 및 샘플링 기간은 중복될 수도 있다.
다음으로, 발광 기간에 구동 스위칭 소자(DT)는 제1 스위칭 소자(ST1)와 연결된 제1 노드(N1)에 게이트 단이 연결되고, 발광 제어 소자(EMT)가 연결된 제2 노드(N2)에 드레인 단이 연결되며, 소스 단(또는, 구동전압 입력단)은 고전위 전압원(Vdd)에 연결되도록 구성된다. 이에, 구동 스위칭 소자(DT)는 제1 스위칭 소자(ST1)를 통해 입력되는 센싱 데이터 전압과 제2 스위칭 소자(ST2)를 통해서 입력되는 초기화 전압(Init(v))에 의해 문턱 전압(Vth)이 스토리지 커패시터(Cst)에 저장되도록 한다. 그리고, 제1 스위칭 소자(ST1)를 통해 영상 데이터 전압(Data(v))이 입력되면, 구동 스위칭 소자(DT)는 문턱 전압(Vth)이 보상된 영상 데이터 전압 크기에 대응하는 구동전압을 발광 제어 소자(EMT)가 연결된 제2 노드(N2)로 공급한다.
발광 제어 소자(EMT)는 발광 제어 라인(EL)을 통해 발광 제어 신호(EM)가 입력되는 기간 동안 제2 노드(N2)로 입력되는 구동전압을 발광 다이오드(OEL)로 공급함으로써, 발광 다이오드(OEL)가 발광하도록 제어한다.
도 3은 도 1에 도시된 게이트 구동 회로를 구체적으로 나타낸 구성 블록도이다.
도 3을 참조하면, 본 발명의 게이트 구동 회로(200)는 타이밍 제어부(500)로부터의 게이트 제어 신호에 응답해서 펄스 폭이 서로 다른 복수의 스캔 펄스를 순차적으로 반복해서 출력하는 복수의 스테이지(SR1 ~ SR4)를 포함한다. 도 3에서는 제1 내지 제4 스테이지(SR1 ~ SR4)만 도시하였으나, 표시패널(10)의 수평라인 또는 게이트 라인(GLn)의 수와 동일하거나 더 많은 수로 구성될 수 있다.
복수의 스테이지(SR1 ~ SR4)는 타이밍 제어부(500)로부터의 게이트 제어 신호 중 3상의 클럭 펄스(CLK1,CLK2,CLK3)에 응답하여 서로 다른 펄스 폭으로 위상 지연된 복수의 스캔 펄스(Scan1 ~ Scan4)를 순차적으로 생성한다. 그리고, 표시패널(10)의 게이트 라인(GLn)들로 순차적으로 전송한다.
복수의 스캔 펄스(Scan1 ~ Scan4)는 각 서브 화소들의 영상 데이터 전압 입력 기간 및 충전 기간을 제어하기 위해 저전위 또는 고전위의 전압 레벨로 출력될 수 있다. 이하에서는 각 서브 화소들의 스위칭 소자(ST1,ST2)와 구동 스위칭 소자(DT)가 PMOS 타입으로 구성된 예를 전제로 하여, 복수의 스캔 펄스(Scan1 ~ Scan4)가 저전위 전압 레벨로 출력되는 예를 설명하기로 한다.
복수의 스테이지(SR1 ~ SR4)는 펄스 폭이 서로 다르게 반복적으로 생성된 3상의 클럭 펄스(CLK1,CLK2,CLK3) 중 적어도 하나의 클럭 펄스를 선택적으로 입력받는다. 도 3 및 도 4를 통해서는 각각의 스테이지가 두개씩의 클럭 펄스를 입력받아 동작하는 예를 설명하기로 한다.
각각의 스테이지(SR1 ~ SR4)는 3상의 클럭 펄스(CLK1,CLK2,CLK3) 중 먼저 입력되는 어느 하나의 클럭 펄스에 응답해서는 인에이블 상태가 된다. 그리고, 다음 순차에 입력되는 하나의 클럭 펄스에 응답하여 각각의 스캔 펄스(Scan1 ~ Scan4)를 순차적으로 출력한다.
일 예로, 첫번째 스테이지인 제1 스테이지(SR1)의 경우에는 타이밍 제어부(500)로부터 인가되는 스타트 펄스(VST)와 제1 클럭펄스(CLK1)에 응답해서 인에이블(enable) 상태가 된다. 그리고, 다음으로 입력되는 제1 클럭펄스(CLK1)에 응답하여 저전위 전압 레벨로 제1 스캔 펄스(Scan1)를 출력한다. 제1 스캔 펄스(Scan1)는 매 프레임 기간 중 1 수평 기간에 저전위 전압 레벨로 출력된다.
다음으로, 제2 스테이지(SR2)는 제1 스테이지(SR1)에서 출력되는 제1 스캔 펄스(Scan1)를 캐리 신호로 입력받는다. 그리고 제1 스캔 펄스(Scan1)와 제1 클럭펄스(CLK1)에 응답하여 인에이블 상태가 된다. 다음으로, 제2 클럭펄스(CLK2)에 응답하여 저전위 전압 레벨로 제2 스캔 펄스(Scan2)를 출력한다.
다음으로, 제3 스테이지(SR3)는 제2 스테이지(SR2)에서 출력되는 제2 스캔 펄스(Scan2)를 캐리 신호로 입력받는다. 그리고 제2 스캔 펄스(Scan2)와 제2 클럭펄스(CLK2)에 응답하여 인에이블 상태가 된다. 다음으로 제3 클럭펄스(CLK3)에 응답하여 저전위 전압 레벨로 제3 스캔 펄스(Scan3)를 출력할 수 있다.
제4 스테이지(ST4)는 제3 스테이지(ST3)에서 출력되는 제3 스캔 펄스(Scan3)를 캐리 신호로 입력받는다. 그리고, 제3 스캔 펄스(Scan3)와 제3 클럭펄스(CLK3)에 응답하여 인에이블 상태가 된다. 다음으로 제4 클럭펄스(CLK4)에 응답하여, 제4 스캔 펄스(Scan4)를 출력할 수 있다.
이와 같은 방식으로 서로 종속적으로 연결된 전체 스테이지들은 영상 표시기간 내에 서로 순차적으로 복수의 스캔 펄스(Scan1 ~ Scan4)를 순차적으로 출력하게 된다.
표시패널(10)의 서브 화소(P)들은 3n-2 번째의 스테이지들(예를 들어, 제1 스테이지(SR1))는 적색 서브 화소(Rpixel)들에 제1 스캔 펄스(Scan1)를 공급하고, 3n-2 번째의 스테이지들은 녹색 서브 화소(Gpixel)들에 제2 스캔 펄스(Scan2)를 공급할 수 있다. 그리고, 3n 번째의 스테이지들은 청색 서브 화소(Bpixel)들에 제3 스캔 펄스(Scan3)를 공급할 수 있다. 여기서, n은 0을 제외한 자연수이다.
도 4는 도 3에 도시된 어느 하나의 스테이지 구조를 구체적으로 나타낸 회로도이다.
도 4를 참조하면, 각각의 스테이지(ST1 내지 ST4)는 Q1 노드 및 Q2 노드의 인에이블 및 디세이블(disable) 상태를 제어함과 아울러, Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어하는 제어 회로부를 포함한다.
또한, 각각의 스테이지(ST1 내지 ST4)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제1 내지 제3 클럭펄스(CLK1,CLK2,CLK3) 중 하나의 클럭 펄스에 대응되는 스캔 펄스를 출력하는 풀-업 스위치(Tu), 및 QB 노드 및 QP 노드의 인에이블 상태에 따라 스캔 펄스의 출력을 차단하는 풀-다운 스위치(Td)를 포함한다.
여기서, 복수의 스테이지(SR1 내지 SR4)에 각각 구성된 제어 회로부는 Q1 노드 및 Q2 노드를 분리 또는 연결시키는 노드 분리 스위치(Tbv), Q1 노드 및 Q2 노드를 인에이블 상태로 제어하는 제1 스위치(T1), QB 노드 및 QP 노드를 인에이블 상태로 제어하는 제4 및 제5 스위치(T4,T5), QB 노드를 디세이블 상태로 제어하는 제2 및 제6 스위치(T2,T6), 및 Q1 노드 및 Q2 노드를 디세이블 상태로 제어하는 제3 및 제7 제어 스위치(T3,T7)를 포함한다. 이 경우, 제6 스위치(T6)는 더블 게이트형 트랜지스터로 구현될 수도 있다.
노드 분리 스위치(Tbv)는 Q1 노드와 Q2 노드로의 지속적인 전압 공급에 따른 스트레스를 저감시키기 위해 구성된 것으로, 게이트 로우 논리 상태로 입력되는 저전위 전압원(VSS)에 응답해서 Q1 노드 및 Q2 노드를 연결시킬 수 있다. Q1 노드와 Q2 노드는 전기적으로는 상시 연결되지만, 노드 분리 스위치(Tbv)에 의해 분리된 상태이므로 지속적인 전압 공급에 따른 Q1 노드 및 Q2 노드의 스트레스는 저감될 수 있다.
한편, 스테이지(SR1 내지 SR4)별로 구성된 각각의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제1 내지 제3 클럭펄스(CLK1,CLK2,CLK3) 중 하나씩의 클럭 펄스에 대응되는 스캔 펄스를 출력한다. 즉, 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드가 인에이블 상태일 때, 제1 내지 제3 클럭펄스(CLK1,CLK2,CLK3) 중 자신에게 입력되는 어느 하나의 클럭 펄스에 대한 펄스 폭과 대응되는 펄스 폭으로 스캔 펄스를 해당 게이트 라인으로 출력한다.
반면, 풀-다운 스위치(Td)는 QB 노드 및 QP 노드가 인에이블 상태일 때, 스캔 펄스와는 반대되는 위상의 오프 전압을 해당 게이트 라인으로 출력해서 스캔 펄스를 제공받는 스위칭 소자가 턴-오프되도록 한다.
도 5는 도 3에 도시된 복수의 스테이지로 입력 및 출력되는 신호들의 파형도이다.
도 5를 참조하면, 순차적으로 출력되는 제1 내지 제3 클럭 펄스(CLK1,CLK2,CLK3)에 있어서, 제2 클럭 펄스(CLK2)의 펄스 폭(2d)은 제1 클럭 펄스(CLK1)의 펄스 폭(1d) 보다 더 넓은 폭을 갖도록 생성되며, 제3 클럭 펄스(CLK3)의 펄스 폭(3d)은 제2 클럭 펄스(CLK2)의 펄스 폭(2d) 보다 더 넓은 폭을 갖도록 생성되어 복수의 스테이지(SR1 ~ SR4)로 공급될 수 있다.
복수의 적색, 녹색, 청색의 서브 화소(P)가 순서대로 반복되도록 배치됨에 따라, 3n-2 번째의 스테이지들(예를 들어, 제1 스테이지(SR1))는 제1 클럭 펄스(CLK1)에 응답해서 적색 서브 화소(Rpixer)들에 제1 스캔 펄스(Scan1)를 공급한다. 그리고, 3n-2 번째의 스테이지들은 제2 클럭 펄스(CLK2)에 응답해서 녹색 서브 화소(Gpixer)들에 제2 스캔 펄스(Scan2)를 공급할 수 있다. 이어, 3n번째의 스테이지들은 제3 클럭 펄스(CLK3)에 응답해서 청색 서브 화소(Bpixer)들에 제3 스캔 펄스(Scan3)를 공급할 수 있다.
따라서, 서브 화소별 초기화 및 샘플링 기간을 다르게 적용하여 표시패널의 화질 특성을 개선할 수 있다. 구체적으로, 적색 서브 화소(Rpixer)들보다 계조 전압 차이가 큰 녹색 서브 화소(Gpixer)들의 영상 데이터 전압 충전 기간과 충전율을 높일 수 있으며, 녹색 서브 화소(Gpixer)들보다 영상 데이터 전압 값이 가장 큰 청색 서브 화소(Bpixer)들의 충전 기간(예를 들어, 샘플링 기간)과 충전율(데이터 전압이 스토리지 캐패시터(Cst)에 출전되는 비율)을 높일 수 있다.
도 4와 도 5를 참조하면, 제1 스위치(T1)는 게이트 스타트 신호(VST)나 이전단 스테이지의 스캔 신호 및 이전단 스테이지에도 입력된 어느 하나의 클럭 펄스(예를 들어, CLK3)에 의해 턴-온되어 Q1 노드 및 Q2 노드를 인에이블 상태로 제어한다. 제1 스테이지(ST1)의 경우는 게이트 스타트 신호(VST)와 제3 클럭펄스(CLK3))에 의해 인에이블 상태로 제어되지만, 제2 스테이지(ST2)부터는 이전단 스테이지의 스캔 신호(Scan-1) 및 이전단 스테이지에도 입력된 어느 하나의 클럭 펄스(예를 들어, CLK1~3 중 어느 하나의 클럭 펄스)에 의해 인에이블 상태로 제어된다.
이때, 노드 분리 스위치(Tbv)는 저전위 전압원(VSS)이나 게이트 로우 전압(VGL) 등에 응답해서 Q1 노드 및 Q2 노드를 전기적으로 연결시킨다. Q1 노드 및 Q2 노드는 제1 스토리지 커패시터(CQ)에 의해 부트스트랩핑 될 수 있다.
제5 스위치(T5)는 Q1 노드의 인에이블 전압에 의해 턴-온되어, Q1 노드의 인에이블 기간 동안 제1 보상 커패시터(CQP)를 충전시킨다. 여기서, 제1 보상 커패시터(CQP)는 방전 시, QP 노드를 부트스트랩핑 시킴으로써 QB 노드의 디세이블 상태가 안정화되도록 한다.
이어, 제1 스위치(T1) 및 노드 분리 스위치(Tbv)에 의해 Q1 노드 및 Q2 노드가 인에이블 상태로 가변되면, 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제1 내지 제3 클럭펄스(CLK1,CLK2,CLK3) 중 하나의 클럭 펄스에 대응되는 스캔 펄스를 출력한다. 예를 들어, 제1 스테이지(SR1)의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제1 클럭펄스(CLK1)에 대응되는 제1 스캔 펄스(Scan1)를 출력한다.
한편, 제2 및 제6 스위치(T2,T6)는 Q1 노드 및 Q2 노드의 인에이블 기간 동안에 QB 노드를 디세이블 상태로 유지시킨다.
다음으로, 제7 제어 스위치(T7)가 다음단의 스캔 펄스(Scan(n+1))나 다음단 스테이지로 입력되는 어느 한 클럭 펄스(예를 들어, CLK2) 등에 의해 턴-온되어 Q1 노드 및 Q2 노드를 디세이블 상태로 제어하면, 제4 및 제5 스위치(T4,T5)는 QB 노드 및 QP 노드를 인에이블 상태로 제어한다. 이때, 제1 스테이지(SR1)의 풀-다운 스위치(Td)는 QB 노드 및 QP 노드의 인에이블 상태에 따라 턴-온되어 제1 스캔 펄스(Scan1)의 출력을 차단한다.
이와 동일한 구동 방식으로, 제2 스테이지(SR2)의 제어 회로부 또한 순차적으로 Q1 노드 및 Q2 노드의 인에이블 및 디세이블 상태를 제어함과 아울러, Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어한다. 이에, 제2 스테이지(SR2)의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제2 클럭펄스(CLK2)에 대응되는 제2 스캔 펄스(Scan2)를 출력한다. 그리고, 제2 스테이지(SR2)의 풀-다운 스위치(Td)는 QB 노드 및 QP 노드의 인에이블 상태에 따라 제2 스캔 펄스(Scan2)의 출력을 차단한다.
다음으로, 제3 스테이지(SR3)의 제어 회로부 또한 순차적으로 Q1 노드 및 Q2 노드의 인에이블 및 디세이블 상태를 제어함과 아울러, Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어한다. 이에, 제3 스테이지(SR3)의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제3 클럭펄스(CLK3)에 대응되는 제3 스캔 펄스(Scan2)를 출력한다. 그리고, 제3 스테이지(SR3)의 풀-다운 스위치(Td)는 QB 노드 및 QP 노드의 인에이블 상태에 따라 제3 스캔 펄스(Scan3)의 출력을 차단하게 된다.
이상 상술한 바와 같은 동작 순서로, 3n-2 번째의 스테이지들(예를 들어, 제1 스테이지(SR1))는 제1 클럭 펄스(CLK1)의 펄스 폭(1d)에 대응되도록 적색 서브 화소(Rpixel)들에 제1 스캔 펄스(Scan1)를 공급하고, 3n-2 번째의 스테이지들은 제2 클럭 펄스(CLK2)의 펄스 폭(2d)에 대응되도록 녹색 서브 화소(Gpixel)들에 제2 스캔 펄스(Scan2)를 공급할 수 있다. 그리고, 3n 번째의 스테이지들은 제3 클럭 펄스(CLK3)의 펄스 폭(3d)에 대응되도록 청색 서브 화소(Bpixel)들에 제3 스캔 펄스(Scan3)를 공급할 수 있다. 제1 클럭 펄스(CLK1), 제2 클럭 펄스(CLK2), 및 제3 클럭 펄스(CLK3)의 폭이 서로 다를 경우, 제1 스캔 펄스(Scan1), 제2 스캔 펄스(Scan2), 및 제3 스캔 펄스(Scan3)의 폭도 서로 다르게 출력된다.
도 6은 도 1에 도시된 게이트 구동 회로를 구체적으로 나타낸 다른 구성 블록도이다.
도 6을 참조하면, 복수의 스테이지(SR1 ~ SR4)는 타이밍 제어부(500)로부터의 게이트 제어 신호 중 3상의 클럭 펄스(CLK1,CLK2,CLK3)에 응답하여 서로 다른 펄스 폭으로 위상 지연된 복수의 스캔 펄스(Scan1 ~ Scan4)를 순차적으로 생성한다. 그리고, 표시패널(10)의 게이트 라인(GLn)들로 순차적으로 전송한다.
복수의 스테이지(SR1 ~ SR4)는 펄스 폭이 서로 다르게 반복적으로 생성된 3상의 클럭 펄스(CLK1,CLK2,CLK3)를 모두 입력받을 수 있다. 그리고, 3상의 클럭 펄스(CLK1,CLK2,CLK3)에 순차적으로 응답하여, 어느 하나씩의 클럭펄스와 대응되는 기간 동안 각각의 스캔 펄스(Scan1 ~ Scan4)를 순차적으로 출력할 수 있다.
구체적으로, 도 6으로 도시된 각각의 스테이지(SR1 ~ SR4)는 이전단의 스테이에 입력되는 클럭 펄스(다만, 제1 스테이지의 경우는 VST)를 동시에 입력받아서 인에이블 상태가 되며, 다음으로 입력되는 어느 하나의 클럭펄스((CLK1,CLK2,CLK3) 중 하나)에 응답해서 스캔 펄스를 출력한다. 그리고, 다음 단 스테이지에 스캔 펄스를 출력을 위해 공급되는 클럭 펄스를 동시에 공급받아서 디세이블 상태로 전환된다.
구체적인 예를 들어, 제1 스테이지(SR1)는 타이밍 제어부(500)로부터 인가되는 스타트 펄스(VST)와 제1 클럭펄스(CLK1)에 응답하여, 저전위 전압 레벨로 제1 스캔 펄스(Scan1)를 출력한다. 제1 스캔 펄스(Scan1)는 매 프레임 기간 중 1 수평 기간동안 저전위 전압 레벨로 출력된다. 그리고, 다음단인 제2 스테이지(SR2)의 제2 스캔 펄스(Scan2) 출력을 위해 제2 스테이지(SR2)로 공급되는 제2 클럭펄스(CLK2)를 동시에 공급받아서, 제2 클럭펄스(CLK2)에 의해 디세이블된다.
제2 스테이지(SR2)는 이전단인 제1 스테이지(SR1)의 제1 스캔 펄스(Scan1)를 출력을 위해 공급된 제1 클럭펄스(CLK1)를 동시에 캐리 신호로서 공급받는다. 그리고 제2 클럭펄스(CLK2)가 입력되면 저전위 전압 레벨로 제2 스캔 펄스(Scan2)를 출력한다. 이어, 다음단인 제3 스테이지(SR3)의 제3 스캔 펄스(Scan3) 출력을 위해 제3 스테이지(SR3)로 공급되는 제3 클럭펄스(CLK3)를 동시에 공급받아서, 제3 클럭펄스(CLK3)에 의해 디세이블된다.
제3 스테이지(SR3)는 이전단인 제2 스테이지(SR2)의 제2 스캔 펄스(Scan2)를 출력을 위해 공급된 제2 클럭펄스(CLK2)를 동시에 캐리 신호로서 공급받는다. 그리고 제3 클럭펄스(CLK3)가 입력되면 저전위 전압 레벨로 제3 스캔 펄스(Scan3)를 출력한다. 이어, 다음단인 제4 스테이지(SR4)의 제4 스캔 펄스(Scan4) 출력을 위해 제4 스테이지(SR4)로 공급되는 제1 클럭펄스(CLK1)를 동시에 공급받아서, 제1 클럭펄스(CLK1)에 의해 디세이블된다.
도면으로 도시되지 않았지만, 제1 내지 제3 클럭 펄스(CLK1,CLK2,CLK3) 중 제3 클럭 펄스(CLK3)의 펄스 폭(3d)은 제1 클럭 펄스(CLK1)의 펄스 폭(1d) 보다 더 넓은 폭을 갖도록 생성되며,
제2 클럭 펄스(CLK2)의 펄스 폭(2d)은 제3 클럭 펄스(CLK3)의 펄스 폭(3d)보다 더 넓은 폭을 갖도록 생성되어 상기 복수의 스테이지(SR1 ~ SR4)로 공급될 수 있다.
전술한 바와 같이, 표시패널(10)의 서브 화소(P)들은 TRD 구조로 배치되므로, 3n-2 번째의 스테이지들(예를 들어, 제1 스테이지(SR1))는 적색 서브 화소(Rpixel)들에 제1 스캔 펄스(Scan1)를 공급하고, 3n-2 번째의 스테이지들은 녹색 서브 화소(Gpixel)들에 제2 스캔 펄스(Scan2)를 공급할 수 있다. 그리고, 3n번째의 스테이지들은 청색 서브 화소(Bpixel)들에 제3 스캔 펄스(Scan3)를 공급할 수 있다.
이에, 적색(R) 서브 화소들보다 영상 데이터 전압 값이 큰 청색(B) 서브 화소들의 충전 기간과 충전율을 높일 수 있으며, 청색(B) 서브 화소들보다 계조 전압 차이가 큰 녹색(G) 서브 화소들의 영상 데이터 충전 기간(예를 들어, 샘플링 기간)과 충전율(데이터 전압이 스토리지 캐패시터(Cst)에 출전되는 비율)을 높일 수 있다.
도 7은 도 6에 도시된 제1 스테이지 구조를 구체적으로 나타낸 다른 회로도이다.
도 6 및 도 7을 참조하면, 제1 스위치(T1)는 게이트 스타트 신호(VST)와 이전단의 클럭 펄스인 제3 클럭 펄스(CLK3)에 의해 턴-온되어 Q1 노드 및 Q2 노드를 인에이블 상태로 제어한다.
이때, 노드 분리 스위치(Tbv)는 저전위 전압원(VSS)이나 게이트 로우 전압(VGL) 등에 응답해서 Q1 노드 및 Q2 노드를 전기적으로 연결시킨다. Q1 노드 및 Q2 노드는 제1 스토리지 커패시터(CQ)에 의해 부트스트랩핑 될 수 있다.
제5 스위치(T5)는 Q1 노드의 인에이블 전압에 의해 턴-온되어, Q1 노드의 인에이블 기간 동안 제1 보상 커패시터(CQP)를 충전시킨다.
이어, 제1 스위치(T1) 및 노드 분리 스위치(Tbv)에 의해 Q1 노드 및 Q2 노드가 인에이블 상태로 가변되면, 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제1 내지 제3 클럭펄스(CLK1,CLK2,CLK3) 중 하나의 클럭 펄스에 대응되는 스캔 펄스를 출력한다. 예를 들어, 제1 스테이지(SR1)의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제1 클럭펄스(CLK1)에 대응되는 제1 스캔 펄스(Scan1)를 출력한다.
한편, 제2 및 제6 스위치(T2,T6)는 Q1 노드 및 Q2 노드의 인에이블 기간 동안에 QB 노드를 디세이블 상태로 유지시킨다.
이어, 제3 및 제7 제어 스위치(T1)가 이전단의 클럭 펄스(CLK3)에 의해 턴-온되어 Q1 노드 및 Q2 노드를 디세이블 상태로 제어하면, 제4 및 제5 스위치(T4,T5)는 QB 노드 및 QP 노드를 인에이블 상태로 제어한다. 이때, 제1 스테이지(SR1)의 풀-다운 스위치(Td)는 QB 노드 및 QP 노드의 인에이블 상태에 따라 제1 스캔 펄스(Scan1)의 출력을 차단한다.
이와 동일한 구동 방식으로, 제2 스테이지(SR2)의 제어 회로부 또한 순차적으로 Q1 노드 및 Q2 노드의 인에이블 및 디세이블 상태를 제어함과 아울러, Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어한다. 이에, 제2 스테이지(SR2)의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제2 클럭펄스(CLK2)에 대응되는 제2 스캔 펄스(Scan2)를 출력한다. 그리고, 제2 스테이지(SR2)의 풀-다운 스위치(Td)는 QB 노드 및 QP 노드의 인에이블 상태에 따라 제2 스캔 펄스(Scan2)의 출력을 차단한다.
다음으로, 제3 스테이지(SR3)의 제어 회로부 또한 순차적으로 Q1 노드 및 Q2 노드의 인에이블 및 디세이블 상태를 제어함과 아울러, Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어한다. 이에, 제3 스테이지(SR3)의 풀-업 스위치(Tu)는 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 제3 클럭펄스(CLK3)에 대응되는 제3 스캔 펄스(Scan2)를 출력한다. 그리고, 제3 스테이지(SR3)의 풀-다운 스위치(Td)는 QB 노드 및 QP 노드의 인에이블 상태에 따라 제3 스캔 펄스(Scan3)의 출력을 차단하게 된다.
이상 상술한 바와 같은 동작 순서로, 3n-2번째의 스테이지들(예를 들어, 제1 스테이지(SR1))는 제1 클럭 펄스(CLK1)의 펄스 폭(1d)에 대응되도록 적색 서브 화소(Rpixel)들에 제1 스캔 펄스(Scan1)를 공급하고, 3n-1번째의 스테이지들은 제2 클럭 펄스(CLK2)의 펄스 폭(2d)에 대응되도록 녹색 서브 화소(Gpixel)들에 제2 스캔 펄스(Scan2)를 공급할 수 있다. 그리고, 3n번째의 스테이지들은 제3 클럭 펄스(CLK3)의 펄스 폭(3d)에 대응되도록 청색 서브 화소(Bpixel)들에 제3 스캔 펄스(Scan3)를 공급할 수 있다.
이에, 적색 서브 화소(Rpixel)들보다 영상 데이터 전압 값이 큰 청색 서브 화소(Bpixel)들의 충전 기간과 충전율을 높일 수 있으며, 청색 서브 화소(Bpixel)들보다 계조 전압 차이가 큰 녹색 서브 화소(Gpixel)들의 영상 데이터 전압 충전 기간과 충전율을 더욱 높일 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 유기 발광 다이오드 표시패널
200: 게이트 구동 회로
300: 데이터 구동 회로
500: 타이밍 제어부
SR1 ~ SR4: 제1 내지 제4 스테이지

Claims (14)

  1. 외부로부터의 게이트 제어 신호에 응답해서 펄스 폭이 서로 다른 복수의 스캔 펄스를 순차적으로 반복해서 출력하는 복수의 스테이지를 포함하고,
    상기 복수의 스테이지는
    상기 게이트 제어 신호 중 3상의 클럭 펄스에 응답해서 서로 다른 펄스 폭으로 위상 지연된 상기 복수의 스캔 펄스를 순차적으로 생성하고, 상기 복수의 스캔 펄스를 표시패널의 게이트 라인들에 순차적으로 공급하는,
    게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 3상의 클럭 펄스는 순차적으로 생성된 제1 내지 제3 클럭 펄스를 포함하며,
    상기 제2 클럭 펄스의 펄스 폭은 상기 제1 클럭 펄스의 펄스 폭 보다 더 넓은 폭을 갖도록 생성되고,
    상기 제3 클럭 펄스의 펄스 폭은 상기 제2 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되어 상기 복수의 스테이지에 순차적으로 교번해서 공급되는,
    게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 3상의 클럭 펄스는 순차적으로 생성된 제1 내지 제3 클럭 펄스를 포함하며,
    상기 제3 클럭 펄스의 펄스 폭은 상기 제1 클럭 펄스의 펄스 폭 보다 더 넓은 폭을 갖도록 생성되고,
    상기 제2 클럭 펄스의 펄스 폭은 상기 제3 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되어 상기 복수의 스테이지에 순차적으로 교번해서 공급되는,
    게이트 구동 회로.
  4. 제 2 또는 제 3 항에 있어서,
    상기 복수의 스테이지 중 3n-2 번째의 스테이지들은 상기 제1 클럭 펄스에 응답해서 상기 표시패널의 적색 서브 화소들에 제1 스캔 펄스를 공급하고,
    3n-1 번째의 스테이지들은 상기 제2 클럭 펄스에 응답해서 상기 표시패널의 녹색 서브 화소들에 제2 스캔 펄스를 공급하며,
    3n 번째의 스테이지들은 상기 제3 클럭 펄스에 응답해서 상기 표시패널의 청색 서브 화소들에 제3 스캔 펄스를 공급하는,
    게이트 구동 회로.
  5. 제 1 항에 있어서,
    상기 각각의 스테이지는
    Q1 노드 및 Q2 노드의 인에이블 및 디세이블 상태를 제어함과 아울러, 상기 Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어하는 제어 회로부;
    상기 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 상기 제1 내지 제3 클럭펄스 중 하나의 클럭 펄스에 대응되는 상기 스캔 펄스를 출력하는 풀-업 스위치; 및
    상기 QB 노드 및 QP 노드의 인에이블 상태에 따라 상기 스캔 펄스의 출력을 차단하는 풀-다운 스위치를 포함하는,
    게이트 구동 회로.
  6. 제 5 항에 있어서,
    상기 제어 회로부는 제1 내지 제7 스위치를 포함하고,
    상기 제1 스위치는 게이트 스타트 신호와 이전단의 클럭 펄스나 더미 클럭 펄스에 의해 턴-온되어 상기 Q1 노드 및 Q2 노드를 인에이블 상태로 제어하고,
    상기 제5 스위치는 상기 Q1 노드의 인에이블 전압에 의해 턴-온되어, 상기 Q1 노드의 인에이블 기간 동안 제1 보상 커패시터를 충전시키며,
    상기 제2 및 제6 스위치는 상기 Q1 노드 및 Q2 노드의 인에이블 기간 동안에 상기 QB 노드를 디세이블 상태로 유지시키고,
    상기 제3 및 제7 제어 스위치가 다음단 스캔 펄스나 다음단의 클럭 펄스에 의해 턴-온되어 상기 Q1 노드 및 Q2 노드를 디세이블 상태로 제어하면, 상기 제4 스위치는 상기 QB 노드 및 QP 노드를 인에이블 상태로 제어하는,
    게이트 구동 회로.
  7. 복수의 화소 영역에 적색, 녹색, 청색의 서브 화소가 배치되어 영상을 표시하는 표시 패널;
    상기 표시 패널의 데이터 라인들을 구동하는 데이터 구동 회로;
    펄스 폭이 서로 다른 복수의 스캔 펄스를 상기 표시 패널의 게이트 라인들에 순차적으로 반복해서 공급하는 게이트 구동 회로; 및
    펄스 폭이 서로 다른 복수의 게이트 제어 신호를 생성해서 상기 게이트 구동 회로로 공급함과 아울러, 상기 게이트 및 데이터 구동 회로의 구동 타이밍을 제어하는 타이밍 제어부를 포함하는,
    영상 표시 장치.
  8. 제 7 항에 있어서,
    상기 게이트 구동 회로는
    상기 게이트 제어 신호에 응답해서 펄스 폭이 서로 다른 복수의 스캔 펄스를 순차적으로 반복해서 출력하는 복수의 스테이지를 포함하고,
    상기 복수의 스테이지는
    상기 게이트 제어 신호 중 3상의 클럭 펄스에 응답해서 서로 다른 펄스 폭으로 위상 지연된 상기 복수의 스캔 펄스를 순차적으로 생성하고, 상기 복수의 스캔 펄스를 상기 게이트 라인들에 순차적으로 공급하는,
    영상 표시 장치.
  9. 제 8 항에 있어서,
    상기 타이밍 제어부는
    펄스 폭이 서로 달라지도록 상기 3상의 클럭 펄스를 순차적이고 반복적으로 생성하고, 상기 펄스 폭이 서로 다르게 반복적으로 생성되는 상기 3상의 클럭 펄스를 상기 게이트 제어 신호에 포함해서 상기 게이트 구동 회로로 공급하는,
    영상 표시 장치.
  10. 제 9 항에 있어서,
    상기 3상의 클럭 펄스는 순차적으로 생성된 제1 내지 제3 클럭 펄스를 포함하며,
    상기 제2 클럭 펄스의 펄스 폭은 상기 제1 클럭 펄스의 펄스 폭 보다 더 넓은 폭을 갖도록 생성되고,
    상기 제3 클럭 펄스의 펄스 폭은 상기 제2 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되어 상기 복수의 스테이지에 순차적으로 교번해서 공급되는,
    영상 표시 장치.
  11. 제 9 항에 있어서,
    상기 3상의 클럭 펄스는 순차적으로 생성된 제1 내지 제3 클럭 펄스를 포함하며,
    상기 제3 클럭 펄스의 펄스 폭은 상기 제1 클럭 펄스의 펄스 폭 보다 더 넓은 폭을 갖도록 생성되고,
    상기 제2 클럭 펄스의 펄스 폭은 상기 제3 클럭 펄스의 펄스 폭보다 더 넓은 폭을 갖도록 생성되어 상기 복수의 스테이지에 순차적으로 교번해서 공급되는,
    영상 표시 장치.
  12. 제 10 또는 제 11 항에 있어서,
    상기 복수의 스테이지 중 3n-2 번째의 스테이지들은 상기 제1 클럭 펄스에 응답해서 상기 표시패널의 적색 서브 화소들에 제1 스캔 펄스를 공급하고,
    3n-1 번째의 스테이지들은 상기 제2 클럭 펄스에 응답해서 상기 표시패널의 녹색 서브 화소들에 제2 스캔 펄스를 공급하며,
    3n 번째의 스테이지들은 상기 제3 클럭 펄스에 응답해서 상기 표시패널의 청색 서브 화소들에 제3 스캔 펄스를 공급하는,
    영상 표시 장치.
  13. 제 9 항에 있어서,
    상기 각각의 스테이지는
    Q1 노드 및 Q2 노드의 인에이블 및 디세이블 상태를 제어함과 아울러, 상기 Q1 노드 및 Q2 노드와 반대 위상으로 QB 노드 및 QP 노드의 인에이블 및 디세이블 상태를 제어하는 제어 회로부;
    상기 Q1 노드 및 Q2 노드의 인에이블 상태에 따라 상기 제1 내지 제3 클럭펄스 중 하나의 클럭 펄스에 대응되는 상기 스캔 펄스를 출력하는 풀-업 스위치; 및
    상기 QB 노드 및 QP 노드의 인에이블 상태에 따라 상기 스캔 펄스의 출력을 차단하는 풀-다운 스위치를 포함하는,
    영상 표시 장치.
  14. 제 13 항에 있어서,
    상기 제어 회로부는 제1 내지 제7 스위치를 포함하고,
    상기 제1 스위치는 게이트 스타트 신호와 이전단의 클럭 펄스나 더미 클럭 펄스에 의해 턴-온되어 상기 Q1 노드 및 Q2 노드를 인에이블 상태로 제어하고,
    상기 제5 스위치는 상기 Q1 노드의 인에이블 전압에 의해 턴-온되어, 상기 Q1 노드의 인에이블 기간 동안 제1 보상 커패시터를 충전시키며,
    상기 제2 및 제6 스위치는 상기 Q1 노드 및 Q2 노드의 인에이블 기간 동안에 상기 QB 노드를 디세이블 상태로 유지시키고,
    상기 제3 및 제7 제어 스위치가 다음단 스캔 펄스나 다음단의 클럭 펄스에 의해 턴-온되어 상기 Q1 노드 및 Q2 노드를 디세이블 상태로 제어하면, 상기 제4 스위치는 상기 QB 노드 및 QP 노드를 인에이블 상태로 제어하는,
    영상 표시 장치.
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